KR102318131B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역의 상기 기판 상에 돌출된 제1 액티브 핀, 상기 제2 영역의 상기 기판 상에 돌출된 제2 액티브 핀, 상기 기판 상에, 상기 제1 액티브 핀 및 상기 제2 액티브 핀을 덮는 층간 절연막, 상기 층간 절연막 내에, 제1 액티브 핀의 종단과 중첩되고, 제1 상부와 제1 하부를 포함하는 제1 트렌치로, 상기 제1 트렌치의 제1 상부와 상기 제1 트렌치의 제1 하부는 상기 제1 액티브 핀의 상면을 기준으로 구분되는 제1 트렌치, 상기 층간 절연막 내에, 제2 액티브 핀의 종단과 중첩되고, 제2 상부와 제2 하부를 포함하는 제2 트렌치로, 상기 제2 트렌치의 제2 상부와 상기 제2 트렌치의 제2 하부는 상기 제2 액티브 핀의 상면을 기준으로 구분되는 제2 트렌치, 상기 제1 트렌치를 채우고, 제1 금속 산화막 및 제1 필링 금속막을 포함하는 제1 더미 게이트 전극으로, 상기 제1 금속 산화막은 상기 제1 트렌치의 제1 하부를 채우고, 상기 제1 트렌치의 제1 상부의 측벽을 따라 형성되는 제1 더미 게이트 전극 및 상기 제2 트렌치를 채우고, 제2 금속 산화막 및 제2 필링 금속막을 포함하는 제2 더미 게이트 전극으로, 상기 제2 금속 산화막은 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 더미 게이트 전극을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
최근, 반도체 장치는 소형화 되고, 고성능화 되고 있다. 이에 따라, 반도체 장치에 포함된 트랜지스터의 작은 구조적 차이는 반도체 장치의 성능에 큰 영향을 준다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 소형화된 반도체 장치의 퍼포먼스를 향상시키기 위해, 멀티 게이트 트랜지스터의 채널 영역에 가해지는 스트레스는 조절될 필요가 있다.
본 발명이 해결하고자 하는 기술적 과제는 더미 게이트를 이용하여 트랜지스터의 채널 영역에 가해지는 스트레스를 조절하여 퍼포먼스가 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역의 기판 상에 돌출된 제1 액티브 핀, 제2 영역의 기판 상에 돌출된 제2 액티브 핀, 기판 상에, 제1 액티브 핀 및 제2 액티브 핀을 덮는 층간 절연막, 층간 절연막 내에, 제1 액티브 핀의 종단과 중첩되고, 제1 상부와 제1 하부를 포함하는 제1 트렌치로, 제1 트렌치의 제1 상부와 제1 트렌치의 제1 하부는 제1 액티브 핀의 상면을 기준으로 구분되는 제1 트렌치, 층간 절연막 내에, 제2 액티브 핀의 종단과 중첩되고, 제2 상부와 제2 하부를 포함하는 제2 트렌치로, 제2 트렌치의 제2 상부와 제2 트렌치의 제2 하부는 제2 액티브 핀의 상면을 기준으로 구분되는 제2 트렌치, 제1 트렌치를 채우고, 제1 금속 산화막 및 제1 필링 금속막을 포함하는 제1 더미 게이트 전극으로, 제1 금속 산화막은 제1 트렌치의 제1 하부를 채우고, 제1 트렌치의 제1 상부의 측벽을 따라 형성되는 제1 더미 게이트 전극 및 제2 트렌치를 채우고, 제2 금속 산화막 및 제2 필링 금속막을 포함하는 제2 더미 게이트 전극으로, 제2 금속 산화막은 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 더미 게이트 전극을 포함한다.
몇몇 실시예에서, 상기 제1 금속 산화막 및 상기 제2 금속 산화막 각각은, 티타늄 산화물을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 트렌치의 제1 하부의 측벽의 적어도 일부는, 상기 제1 액티브 핀의 단변을 포함하는 측벽에 의해 정의될 수 있다.
몇몇 실시예에서, 상기 제1 트렌치의 제1 상부의 폭은, 상기 제1 트렌치의 제1 하부의 폭보다 클 수 있다.
몇몇 실시예에서, 상기 제1 트렌치의 제1 상부의 폭은, 상기 제1 트렌치의 제1 하부의 폭과 같을 수 있다.
몇몇 실시예에서, 상기 제1 트렌치의 제1 하부의 바닥면의 일부는, 상기 제1 액티브 핀에 의해 정의될 수 있다.
몇몇 실시예에서, 상기 제2 트렌치의 제2 하부의 측벽의 적어도 일부는, 상기 제2 액티브 핀의 단변을 포함하는 측벽에 의해 정의될 수 있다.
몇몇 실시예에서, 상기 제2 트렌치의 제2 하부의 폭은, 상기 제1 트렌치의 제1 하부의 폭 보다 클 수 있다.
몇몇 실시예에서, 상기 제2 트렌치의 제2 상부의 폭은, 상기 제2 트렌치의 제2 하부의 폭 보다 클 수 있다.
몇몇 실시예에서, 상기 층간 절연막 내에, 제1 액티브 핀의 상면을 노출시키고 상기 제1 트렌치와 이격되어 형성되는 제3 트렌치 및 상기 제3 트렌치를 채우고, 제3 금속 산화막 및 제3 필링 금속막을 포함하는 제1 게이트 전극으로, 상기 제3 금속 산화막은 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 전극을 더 포함할 수 있다.
몇몇 실시예에서, 상기 제1 트렌치의 제1 상부의 폭은, 상기 제3 트렌치의 폭 보다 클 수 있다.
몇몇 실시예에서, 상기 층간 절연막 내에, 제2 액티브 핀의 상면을 노출시키고 상기 제2 트렌치와 이격되어 형성되는 제4 트렌치 및 상기 제4 트렌치를 채우고, 제4 금속 산화막 및 제4 필링 금속막을 포함하는 제2 게이트 전극으로, 상기 제4 금속 산화막은 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 전극을 더 포함할 수 있다.
몇몇 실시예에서, 상기 제2 트렌치의 제2 상부의 폭은, 상기 제4 트렌치의 폭 보다 클 수 있다.
몇몇 실시예에서, 상기 제1 영역은 PMOS 영역이고, 상기 제2 영역은 NMOS영역일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역의 상기 기판 상에 돌출된 제1 액티브 핀, 상기 제2 영역의 상기 기판 상에 돌출된 제2 액티브 핀, 상기 기판 상에, 상기 제1 액티브 핀 및 상기 제2 액티브 핀을 덮는 층간 절연막, 상기 층간 절연막 내에, 제1 액티브 핀의 종단과 중첩되고, 제1 상부와 제1 하부를 포함하는 제1 트렌치로, 상기 제1 트렌치의 제1 상부와 상기 제1 트렌치의 제1 하부는 상기 제1 액티브 핀의 상면을 기준으로 구분되는 제1 트렌치, 상기 층간 절연막 내에, 제2 액티브 핀의 종단과 비중첩되는 제2 트렌치, 상기 제1 트렌치를 채우고, 제1 금속 산화막 및 제1 필링 금속막을 포함하는 제1 더미 게이트 전극으로, 상기 제1 금속 산화막은 상기 제1 트렌치의 제1 하부를 채우고, 상기 제1 트레치의 제1 상부의 측벽을 따라 형성되는 제1 더미 게이트 전극 및 상기 제2 트렌치를 채우고, 제2 금속 산화막 및 제2 필링 금속막을 포함하는 제2 더미 게이트 전극으로, 상기 제2 금속 산화막은 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 더미 게이트 전극을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 금속 산화막 및 상기 제2 금속 산화막 각각은, 티타늄 산화물을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 트렌치의 제1 하부의 측벽의 적어도 일부는, 상기 제1 액티브 핀의 단변을 포함하는 측벽에 의해 정의될 수 있다.
몇몇 실시예에서, 상기 제1 트렌치의 제1 상부의 폭은, 상기 제1 트렌치의 제1 하부의 폭보다 클 수 있다.
몇몇 실시예에서, 상기 제1 트렌치의 제1 상부의 폭은, 상기 제1 트렌치의 제1 하부의 폭과 같을 수 있다.
몇몇 실시예에서, 상기 제1 트렌치의 제1 하부의 바닥면의 일부는, 상기 제1 액티브 핀에 의해 정의될 수 있다.
몇몇 실시예에서, 상기 층간 절연막 내에, 제1 액티브 핀의 상면을 노출시키고 상기 제1 트렌치와 이격되어 형성되는 제3 트렌치 및 상기 제3 트렌치를 채우고, 제3 금속 산화막 및 제3 필링 금속막을 포함하는 제1 게이트 전극으로, 상기 제3 금속 산화막은 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 전극을 더 포함할 수 있다.
몇몇 실시예에서, 상기 제1 트렌치의 제1 상부의 폭은, 상기 제3 트렌치의 폭 보다 클 수 있다.
몇몇 실시예에서, 상기 기판 상에, 상기 제2 액티브 핀의 적어도 일부를 감싸는 필드 절연막을 더 포함하고, 상기 제2 트렌치는 상기 필드 절연막의 상면을 노출시킬 수 있다.
몇몇 실시예에서, 상기 제2 트렌치는, 제2 액티브 핀의 상면의 일부를 노출시킬 수 있다.
몇몇 실시예에서, 상기 제1 영역은 PMOS 영역이고, 상기 제2 영역은 NMOS영역일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 2는 도 1의 사시도이다.
도 3 및 도 4는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 5는 도 4의 K영역을 확대한 확대도이다.
도 6 및 도 7은 도 1의 A-A'선을 따라 절단한 단면도이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 9 내지 도 10은 도 8의 B-B'선을 따라 절단한 단면도이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 12는 도 11의 사시도이다.
도 13 및 도 14는 도 11의 C-C'선을 따라 절단한 단면도이다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 16은 도 15의 사시도이다.
도 17 및 도 18은 도 15의 D-D'선을 따라 절단한 단면도이다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 20은 도 19의 E-E'선을 따라 절단한 단면도이다.
도 21은 도 19의 E-E'선을 따라 절단한 단면도이다.
도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도로서, 설명의 편이를 위해 도면에서 층간 절연막(105), 스페이서(140), 제1 필링 금속막(150) 등의 도시를 생략한 도면이다. 도 2는 도 1의 사시도로서, 설명의 편이를 위해 층간 절연막(105), 제1 게이트 전극(131), 스페이서(140), 더미 게이트 절연막, 제1 금속 산화막(161) 및 제1 필링 금속막(150) 등의 도시를 생략하고, 제1 더미 게이트 전극(121)의 형상만을 도시한 도면이다. 도 3 및 도 4는 도 1의 A-A'선을 따라 절단한 단면도이다. 도 5는 도 4의 K영역을 확대한 확대도이다.
도 1 내지 도 5를 참조하면, 제1 액티브 핀(111)의 일부분을 노출시키는 제1 트렌치(121T) 및 제3 트렌치(131T)가 형성될 수 있다.
기판(100)은 제1 영역과 제2 영역을 포함할 수 있다. 제1 영역과 제2 영역은 서로 인접한 영역일 수도 있고, 서로 간에 이격된 영역일 수도 있다. 도 1 내지 도 5에 도시된 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판(100)의 제1 영역에 형성될 수 있다. 몇몇 실시예에서, 기판(100)의 제1 영역은, 예를 들어, PMOS가 형성되는 영역일 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 액티브 핀(111)은, 기판(100)의 제1 영역에 형성될 수 있다. 제1 액티브 핀(111)은, 기판(100) 상에 돌출되어 형성될 수 있다. 제1 액티브 핀(111)은 제1 방향(D1)으로 연장되어 형성될 수 있다.
제1 액티브 핀(111)은 장변(111a)과 단변(111b)을 포함할 수 있다. 또한, 제1 액티브 핀(111)은, 제1 액티브 핀(111)의 단변(111b)을 포함하는 측벽(111bs)를 포함할 수 있다.
제1 액티브 핀(111)의 장변(111a)은 제1 방향(D1)으로 연장될 수 있다. 제1 액티브 핀(111)의 단변(111b)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 제1 액티브 핀(111)의 장변(111a)은, 제1 액티브 핀(111)의 단변(111b) 보다 길 수 있다. 제1 액티브 핀(111)은, 장변(111a)과 단변(111b)이 서로 마주보도록 형성될 수 있다.
도면에서, 예시적으로 제1 액티브 핀(111)이 직육면체 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 제1 액티브 핀(111)은 모따기된 형상일 수 있다. 즉, 제1 액티브 핀(111)은, 모서리 부분이 둥글게 된 형상일 수도 있다. 제1 액티브 핀(111)의 모서리 부분이 둥글게 되어 있어도, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 장변(111a)과 단변(111b)을 구분할 수 있음은 자명하다.
제1 액티브 핀(111)은 베이스 기판 상에 형성된 에피층을 이용하여 형성할 수 있다. 이 때, 에피층은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또는, 에피층은 화합물 반도체를 포함할 수 있고, 예를 들어, 제1 액티브 핀(111)은 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 액티브 핀(111)은, 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 액티브 핀(111)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
필드 절연막(101)은, 기판(100) 상에, 제1 액티브 핀(111)의 일부를 덮도록 형성될 수 있다. 필드 절연막(101)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
층간 절연막(105)은, 기판(100) 상에 형성되어, 제1 액티브 핀(111)을 덮을 수 있다.
층간 절연막(105)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다.
제1 트렌치(121T)는, 기판(100)의 제1 영역에, 제2 방향(D2)으로 연장되도록 형성될 수 있다. 구체적으로, 제1 트렌치(121T)는, 절연막 내에 형성될 수 있다. 여기서 절연막은, 층간 절연막(105)과 필드 절연막(101)을 포함할 수 있다.
제1 트렌치(121T)는, 제1 액티브 핀(111)의 단변(111b)을 노출시킬 수 있다. 즉, 제1 트렌치(121T)는, 제1 액티브 핀(111)의 종단과 중첩될 수 있다.
제1 트렌치(121T)는, 제1 액티브 핀(111)의 상면을 기준으로, 제1 상부(121TU)와 제1 하부(121TL)를 포함할 수 있다. 즉, 제1 트렌치(121T)의 제1 상부(121TU)는, 제1 액티브 핀(111)의 상면을 기준으로, 위쪽 부분일 수 있다. 제1 트렌치(121T)의 제1 하부(121TL)는, 제1 액티브 핀(111)의 상면을 기준으로, 아래쪽 부분일 수 있다.
제1 트렌치(121T)의 제1 하부(121TL)의 측벽의 적어도 일부는, 제1 액티브 핀(111)의 단변(111b)을 포함하는 측벽(111bs)에 의해 정의될 수 있다. 제1 트렌치(121T)의 제1 상부(121TU)의 측벽의 적어도 일부는, 절연막에 의해 정의될 수 있다.
제1 트렌치(121T)의 폭(W1) 중, 제1 트렌치(121T)가 제1 액티브 핀(111)의 종단과 중첩되는 부분의 폭은 W11이고, 제1 액티브 핀(111)의 종단과 비중첩되는 부분의 폭은 W12일 수 있다. W1은, 예를 들어, 제1 트렌치(121T)의 폭 중 가장 넓은 폭일 수 있다. 이 때, W1은, W11과 W12의 합과 같을 수 있다. W12의 값은, 후술할 제1 금속 산화막(161)이 제1 트렌치(121T)의 제1 하부(121TL)를 채울 수 있을 정도의 값을 가질 수 있다.
제1 트렌치(121T)의 제1 상부(121TU)의 폭은 W1 일 수 있고, 제1 트렌치(121T)의 제1 하부(121TL)의 폭은 W12 일 수 있다. 제1 트렌치(121T)의 제1 상부(121TU)의 폭(W1)은, 예를 들어, 제1 트렌치(121T)의 제1 하부(121TL)의 폭(W12) 보다 클 수 있다.
스페이서(140)는, 제1 트렌치(121T)의 양 측벽에 형성될 수 있다. 제1 트렌치(121T)의 일측벽 상에 형성되는 스페이서(140)는 제1 트렌치(121T)의 바닥면까지 형성될 수 있다. 또한, 제1 트렌치(121T)의 타측벽 상에 형성되는 스페이서(140)는 제1 액티브 핀(111)의 상면까지 형성될 수 있다. 스페이서(140)는, 제2 방향(D2)으로 연장될 수 있다. 도면에서, 스페이서(140)는 단일막 구조로 도시되었지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 스페이서(140)는 다중막 구조를 가질 수 있다.
스페이서(140)는, 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄산질화물(SiOCN), 실리콘 탄질화물(SiCN) 또는 이들의 조합 중 하나를 포함할 수 있다.
제1 더미 게이트 전극(121)은 제1 트렌치(121T)를 채울 수 있다. 제1 더미 게이트 전극(121)은 제1 액티브 핀(111)의 종단을 감싸도록 형성될 수 있다.
제1 더미 게이트 전극(121)은 제1 필링 금속 막(150), 제1 금속 산화막(161), 더미 게이트 절연막 및 제1 더미 메탈 게이트(171)를 포함할 수 있다.
제1 필링 금속 막(150)은, 제1 트렌치(121T)의 측벽 및 바닥면을 따라 형성될 수 있다. 구체적으로, 제1 필링 금속 막(150)은, 제1 액티브 핀(111)의 단변(111b)을 포함하는 측벽(111bs) 상과, 제1 액티브 핀(111)의 상면 중 적어도 일부에 형성될 수 있다.
제1 필링 금속 막(150)은, 예를 들어, 고유전율 절연막(151), 제1 금속층(152) 및 제2 금속층(153)을 포함할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 제1 필링 금속 막(150)은, 다른 층을 더 포함할 수도 있다. 또한 도면에는, 고유전율 절연막(151), 제1 금속층(152) 및 제2 금속층(153) 각각이 단일막인 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 고유전율 절연막(151), 제1 금속층(152) 및 제2 금속층(153) 각각은, 다층일 수 있다.
고유전율 절연막(151)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 금속층(152) 및 제2 금속층(153)은 일함수 조절을 할 수 있다. 예를 들어, 제1 금속층(152)은 TiN을 포함할 수 있고, 제2 금속층(153)은 TaN을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 금속층(152) 및 제2 금속층(153)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다.
제1 금속 산화막(161)은 제1 트렌치(121T)의 제1 하부(121TL)의 적어도 일부를 채울 수 있다. 몇몇 실시예에서, 제1 금속 산화막(161)은 제1 트렌치(121T)의 제1 하부(121TL)를 전부 채울 수 있다. 제1 금속 산화막(161)은, 제1 트렌치(121T)의 제1 상부(121TU)의 측벽을 따라 형성될 수 있다.
제1 금속 산화막(161)은, 제1 더미 게이트 전극(121)의 최하면을 기준으로, 제1 높이(H1)까지 형성될 수 있다. 제1 더미 게이트 전극(121)의 최하면을 기준으로 제1 액티브 핀(111)의 상면까지의 높이를 H2라 했을 때, 예를 들어, H1은 H2 보다 클 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 예를 들어, H1과 H2는 동일할 수 있고, 또는 H2가 H1 보다 클 수 있다.
제1 금속 산화막(161)은 티타늄(Ti)을 포함하는 제1 필링 금속 막(150)이 산화되어 형성될 수 있다. 즉, 제1 금속 산화막(161)은 예를 들어, 티타늄 산화물을 포함할 수 있다.
더미 게이트 절연막은 제1 트렌치(121T)의 바닥면과 제1 필링 금속 막(150) 사이에 형성될 수 있다. 이러한 더미 게이트 절연막은 예를 들어, 실리콘 산화물을 포함할 수 있다.
제1 더미 메탈 게이트(171)는 제1 트렌치(121T)에서, 제1 필링 금속 막(150)과 제1 금속 산화막(161)이 형성되고 남은 공간을 채울 수 있다. 제1 더미 메탈 게이트(171)는 도전성 물질을 포함할 수 있다. 이러한 도전성 물질의 예로는 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제3 트렌치(131T)는 기판(100)의 제1 영역에, 제2 방향(D2)으로 연장되도록 형성될 수 있다. 구체적으로, 제3 트렌치(131T)는, 층간 절연막(105) 내에 형성될 수 있다. 제3 트렌치(131T)는 제1 트렌치(121T)와 이격되어 형성될 수 있다. 제1 트렌치(121T)의 폭과 제3 트렌치(131T)의 폭은 동일할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 트렌치(121T)의 폭과 제3 트렌치(131T)의 폭은 상이할 수 있고, 이에 대한 자세한 사항은 후술한다.
제3 트렌치(131T)는 제1 액티브 핀(111)의 단변(111b)을 노출시키지 않을 수 있다. 즉, 제3 트렌치(131T)는, 제1 액티브 핀(111)의 종단과 중첩되지 않고, 제1 액티브 핀(111)의 상면을 노출시킬 수 있다.
제3 트렌치(131T)의 바닥면은, 제1 액티브 핀(111)의 상면에 의해 정의될 수 있다. 제3 트렌치(131T)의 측벽은, 층간 절연막(105)에 의해 정의될 수 있다.
제1 게이트 전극(131)은 제3 트렌치(131T)를 채울 수 있다. 제1 게이트 전극(131)은 제1 액티브 핀(111) 상에, 제1 더미 게이트 전극(121)과 이격되어 형성될 수 있다. 또한 제1 게이트 전극(131)은 제2 필링 금속 막(150'), 제3 금속 산화막(161'), 게이트 절연막 및 제1 메탈 게이트(171')를 포함할 수 있다.
제2 필링 금속 막(150')은, 제3 트렌치(131T)의 측벽 및 바닥면을 따라 형성될 수 있다. 제2 필링 금속 막(150')은, 제1 필링 금속 막(150)과 형성되는 모양이 상이할 뿐, 실질적으로 동일한 층과 물질을 포함할 수 있다. 즉, 제2 필링 금속 막(150')은, 제1 필링 금속 막(150)과 마찬가지로, 고유전율 절연막, 제1 금속 층 및 제2 금속층을 포함할 수 있다. 또한, 제2 필링 금속 막(150')도, 단일막 또는 다층 막 구조일 수 있다.
제3 금속 산화막(161')은 제2 필링 금속 막(150') 상에, 제3 트렌치(131T)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 금속 산화막(161')은, 예를 들어, 제1 금속 산화막(161)과 달리, 제3 트렌치(131T)의 적어도 일부를 채우지 않을 수 있다.
제1 메탈 게이트(171')는, 예를 들어, 제1 더미 메탈 게이트(171)와 실질적으로 동일한 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이하에서, 도 1, 도 2, 도 6, 도 7을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 것과 중복되는 내용은 제외하고, 차이점 위주로 설명한다.
도 6 및 도 7은 도 1의 A-A'선을 따라 절단한 단면도이다.
도 1, 도 2, 도 6, 도 7을 참조하면, 제1 트렌치(121T)의 제1 하부(121TL)의 바닥면의 일부는, 제1 액티브 핀(111)에 의해 정의될 수 있다. 제1 트렌치(121T)의 제1 하부(121TL)의 측벽의 적어도 일부는, 제1 액티브 핀(111)의 단변(111b)을 포함하는 측벽(111bs)에 의해 정의될 수 있다.
구체적으로, 제1 트렌치(121T)의 제1 하부(121TL)의 적어도 일부는, 제1 액티브 핀(111) 내에 형성될 수 있다. 이 경우, 제1 액티브 핀(111)의 최상면에서 제1 방향(D1)으로의 길이와, 제1 액티브 핀(111)과 제1 트렌치(121T)의 바닥면이 접하는 경계에서의 제1 방향(D1)으로의 길이는, 서로 다를 수 있다.
제1 트렌치(121T)의 제1 상부(121TU)의 폭(W1)은, 예를 들어, 제1 트렌치(121T)의 제1 하부(121TL)의 폭(W1)과 같을 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 제1 트렌치(121T)의 제1 상부(121TU)의 폭은, 제1 트렌치(121T)의 제1 하부(121TL)에서 가장 넓은 부분의 폭과 같을 수 있다. 즉, 예를 들어, 공정에 따라 제1 액티브 핀(111)의 단변(111b)을 포함하는 측벽(111bs) 부분에 단차가 생길 수 있다. 이 경우 제1 트렌치(121T)의 제1 하부(121TL)의 바닥면 또는 측벽 상에는, 단차가 생길 수 있다.
몇몇 실시예에서, 제1 필링 금속 막(150)은, 제1 트렌치(121T)의 측벽 및 바닥면을 따라 형성될 수 있다. 제1 금속 산화막(161)은, 제1 트렌치(121T)의 제1 하부(121TL)의 적어도 일부를 채울 수 있다. 도면에는 제1 금속 산화막(161)이, 제1 액티브 핀(111)의 상면까지 형성되는 것으로 도시하였으나, 이는 설명의 편이를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 금속 산화막(161)은, 제1 액티브 핀(111)의 상면보다 낮은 위치까지 형성될 수 있고, 또는, 제1 액티브 핀(111)의 상면보다 높은 위치까지 형성될 수도 있음은 물론이다.
이하에서, 도 1, 도 3, 도 8 내지 도 10을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 것과 중복되는 내용은 제외하고, 차이점 위주로 설명한다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도로서, 설명의 편이를 위해 도면에서 층간 절연막(105), 스페이서(140), 제1 필링 금속막(150) 등의 도시를 생략한 도면이다. 도 9 내지 도 10은 도 8의 B-B'선을 따라 절단한 단면도이다.
먼저 도 8 내지 도 10을 참조하면, 제2 액티브 핀(112)의 일부분을 노출시키는 제2 트렌치(122T) 및 제4 트렌치(132T)가 형성될 수 있다.
도 8 내지 도 10에 도시된 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판(100)의 제2 영역에 형성될 수 있다. 몇몇 실시예에서, 기판(100)의 제2 영역은, 예를 들어, NMOS가 형성되는 영역일 수 있다.
제2 액티브 핀(112)은, 기판(100)의 제2 영영에 형성될 수 있다. 제2 액티브 핀(112)은, 기판(100) 상에 돌출되어 형성될 수 있다. 제2 액티브 핀(112)은 제1 방향(D1)으로 연장되어 형성될 수 있다.
제2 액티브 핀(112)은 장변(112a)과 단변(112b)을 포함할 수 있다. 또한, 제2 액티브 핀(112)은, 제2 액티브 핀(112)의 단변(112b)을 포함하는 측벽(112bs)를 포함할 수 있다.
제2 액티브 핀(112)의 장변(112a)은 제1 방향(D1)으로 연장될 수 있다. 제2 액티브 핀(112)의 단변(112b)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 제2 액티브 핀(112)의 장변(112a)은, 제2 액티브 핀(112)의 단변(112b) 보다 길 수 있다. 제2 액티브 핀(112)은, 장변(112a)과 단변(112b)이 서로 마주보도록 형성될 수 있다.
도면에서, 예시적으로 제2 액티브 핀(112)이 직육면체 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 제2 액티브 핀(112)은 모따기된 형상일 수 있다. 즉, 제2 액티브 핀(112)은, 모서리 부분이 둥글게 된 형상일 수도 있다. 제2 액티브 핀(112)의 모서리 부분이 둥글게 되어 있어도, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 장변(112a)과 단변(112b)을 구분할 수 있음은 자명하다.
층간 절연막(105)은, 제1 액티브 핀(111)뿐만 아니라, 제2 액티브 핀(112)도 덮을 수 있다.
제2 액티브 핀(112)은, 기판(100)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(100)이 Si일 때, 제2 액티브 핀(112)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다.
제2 트렌치(122T)는, 기판(100)의 제2 영역에, 제2 방향(D2)으로 연장되도록 형성될 수 있다. 구체적으로, 제2 트렌치(122T)는, 절연막 내에 형성될 수 있다. 여기서 절연막은, 층간 절연막(105)과 필드 절연막(101)을 포함할 수 있다.
제2 트렌치(122T)는, 제2 액티브 핀(112)의 단변(112b)을 노출시킬 수 있다. 즉, 제2 트렌치(122T)는, 제2 액티브 핀(112)의 종단과 중첩될 수 있다.
제2 트렌치(122T)는, 제2 액티브 핀(112)의 상면을 기준으로, 제2 상부(122TU)와 제2 하부(122TL)를 포함할 수 있다. 즉, 제2 트렌치(122T)의 제2 상부(122TU)는, 제2 액티브 핀(112)의 상면을 기준으로, 위쪽 부분일 수 있다. 제2 트렌치(122T)의 제2 하부(122TL)는, 제2 액티브 핀(112)의 상면을 기준으로, 아래쪽 부분일 수 있다.
제2 트렌치(122T)의 제2 하부(122TL)의 측벽의 적어도 일부는, 제2 액티브 핀(112)의 단변(112b)을 포함하는 측벽(112bs)에 의해 정의될 수 있다. 제1 트렌치(122T)의 제2 상부(122TU)의 측벽의 적어도 일부는, 절연막에 의해 정의될 수 있다.
제2 트렌치(122T)의 폭(W2) 중, 제2 트렌치(122T)가 제2 액티브 핀(112)의 종단과 중첩되는 부분의 폭은 W21이고, 제2 액티브 핀(112)의 종단과 비중첩되는 부분의 폭은 W22일 수 있다. W2는, 예를 들어, 제2 트렌치(122T)의 폭 중 가장 넓은 폭일 수 있다. 이 때, W2는, W21과 W22의 합과 같을 수 있다.
제2 트렌치(122T)의 제2 상부(122TU)의 폭은 W2 일 수 있고, 제2 트렌치(122T)의 제2 하부(122TL)의 폭은 W22 일 수 있다. 제2 트렌치(122T)의 제2 상부(122TU)의 폭(W2)은, 예를 들어, 제2 트렌치(122T)의 제2 하부(122TL)의 폭(W22) 보다 클 수 있다.
제2 더미 게이트 전극(122)은 제2 트렌치(122T)를 채울 수 있다. 제2 더미 게이트 전극(122)은 제2 액티브 핀(112)의 종단을 감싸도록 형성될 수 있다.
제2 더미 게이트 전극(122)은 제1 필링 금속 막(150), 제2 금속 산화막(162), 더미 게이트 절연막 및 제2 더미 메탈 게이트(172)를 포함할 수 있다.
제2 더미 게이트 전극(122)에 포함되는 제1 필링 금속 막(150)은, 제1 더미 게이트 전극(121)의 제1 필링 금속 막(150)과 실질적으로 동일할 수 있다.
제2 금속 산화막(162)은 제2 트렌치(122T)의 측벽 및 바닥면을 따라 연장될 수 있다.
제2 금속 산화막(162)은 티타늄(Ti)을 포함하는 제1 필링 금속 막(150)이 산화되어 형성될 수 있다. 즉, 제2 금속 산화막(162)은 예를 들어, 티타늄 산화물을 포함할 수 있다.
제2 더미 메탈 게이트(172)는, 예를 들어, 제1 더미 메탈 게이트(171)와 실질적으로 동일한 물질을 포함할 수 있다. 그러나, 제2 더미 메탈 게이트(172)의 형상은, 제1 트렌치(121T)와 제2 트렌치(122T)의 모양이 상이하기 때문에, 제1 더미 메탈 게이트(171)의 형상과 다를 수 있다.
제4 트렌치(132T)는 기판(100)의 제2 영역에, 제2 방향(D2)으로 연장되도록 형성될 수 있다. 구체적으로, 제4 트렌치(132T)는, 층간 절연막(105) 내에 형성될 수 있다. 제4 트렌치(132T)는 제2 트렌치(122T)와 이격되어 형성될 수 있다. 제2 트렌치(122T)의 폭과 제4 트렌치(132T)의 폭은 동일할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 트렌치(122T)의 폭과 제4 트렌치(132T)의 폭은 상이할 수 있고, 이에 대한 자세한 사항은 후술한다.
제4 트렌치(132T)는 제2 액티브 핀(112)의 단변(112b)을 노출시키지 않을 수 있다. 즉, 제4 트렌치(132T)는, 제2 액티브 핀(112)의 종단과 중첩되지 않고, 제2 액티브 핀(112)의 상면을 노출시킬 수 있다. 제4 트렌치(132T)의 바닥면은, 제2 액티브 핀(112)의 상면에 의해 정의될 수 있다. 제4 트렌치(132T)의 측벽은, 층간 절연막(105)에 의해 정의될 수 있다.
제2 게이트 전극(132)은 제4 트렌치(132T)를 채울 수 있다. 제2 게이트 전극(132)은 제2 액티브 핀(112) 상에, 제2 더미 게이트 전극(122)과 이격되어 형성될 수 있다. 또한 제2 게이트 전극(132)은 제2 필링 금속 막(150'), 제4 금속 산화막(162'), 게이트 절연막 및 제2 메탈 게이트(172')를 포함할 수 있다.
제4 금속 산화막(162')은 예를 들어, 제3 금속 산화막(161')과 실질적으로 동일할 수 있다. 제4 금속 산화막(162')은 제4 트렌치(132T)의 측벽 및 바닥면을 따라 연장될 수 있다.
제2 메탈 게이트(172')는, 예를 들어, 제1 메탈 게이트(171')와 실질적으로 동일할 수 있다.
도 1 및 도 3을 참조하면, 제2 트렌치(122T)의 제2 하부(122TL)의 폭(W22)은, 제1 트렌치(121T)의 제1 하부(121TL)의 폭(W12) 보다 클 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치에서는, 기판(100) 상의 제1 영역 및 제2 영역에서, 액티브 핀과 더미 게이트 전극이 중첩되는 정도가 조정될 수 있다. 구체적으로, W21을 W11보다 크게 함으로써, 제1 금속 산화막(161)은 제1 트렌치(121T)의 제1 하부(121TL)에 채워지도록 하고, 제2 금속 산화막(162)은 제2 트렌치(122T)의 제1 하부(122TL)에 채워지지 않도록 할 수 있다. 이 때, 예를 들어, W1와 W2는 동일할 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니고, 예를 들어, W1와 W2이 상이하더라도, W22가 W12 보다 클 수 있다.
제1 금속 산화막(161) 및 제2 금속 산화막(162)은, 각 액티브 핀에 형성되는 채널 영역에 스트레스를 가할 수 있다. 예를 들어, 제1 금속 산화막(161)은 제1 트렌치(121T)의 제1 하부(121TL)에 채워짐으로써, 채널 영역에 압축 스트레스를 가할 수 있다. 예를 들어, 제2 금속 산화막(162)은 제2 트렌치(122T)의 제2 하부(122TL)에 채워지지 않고 컨포말하게 형성됨으로써, 채널 영역에 가해지는 압축 스트레스를 줄일 수 있다.
본 발명의 기술적 사상에 따른 반도체 장치는, 더미 게이트를 이용하여 트랜지스터의 채널 영역에 가해지는 스트레스를 조절함으로써, 반도체 장치의 포퍼먼스를 향상시킬 수 있다.
이하에서, 도 1, 도 11 내지 도 14를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 것과 중복되는 내용은 제외하고, 차이점 위주로 설명한다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도로서, 설명의 편이를 위해 도면에서 층간 절연막(105), 스페이서(140), 제1 필링 금속막(150) 등의 도시를 생략한 도면이다. 도 12는 도 11의 사시도로서, 설명의 편이를 위해 층간 절연막(105), 제2 게이트 전극(132), 스페이서(140), 더미 게이트 절연막, 제2 금속 산화막(162) 및 제1 필링 금속막(150) 등의 도시를 생략하고, 제2 더미 게이트 전극(122)의 형상만을 도시한 도면이다. 도 13 및 도 14는 도 11의 C-C'선을 따라 절단한 단면도이다.
도 11 내지 도 14를 참조하면, 제2 액티브 핀(112)의 종단과 비중첩되는 제2 트렌치(122T)가 형성될 수 있다.
도 11 내지 도 14에 도시된 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판(100)의 제2 영역에 형성될 수 있다. 몇몇 실시예에서, 기판(100)의 제2 영역은, 예를 들어, NMOS가 형성되는 영역일 수 있다.
제2 트렌치(122T)는, 절연막 내에 형성될 수 있다. 여기서 절연막은, 층간 절연막(105)과 필드 절연막(101)을 포함할 수 있다. 제2 트렌치(122T)의 측벽 및 바닥면은, 절연막에 의해 정의될 수 있다. 구체적으로, 제2 트렌치(122T)의 바닥면은 필드 절연막(101)에 의해 정의될 수 있다. 즉, 제2 트렌치(122T)는 필드 절연막(101)의 상면을 노출시킬 수 있다. 제2 트렌치(122T)는, 제2 액티브 핀(112)의 단변(112b)을 노출시키지 않을 수 있다. 제2 트렌치(122T)의 폭은, W2일 수 있다.
도면에서, 제2 액티브 핀(112)의 단변(112b)을 포함하는 측벽(112bs)과 제2 트렌치(122T)의 측벽의 일부가 접하지 않는 것으로 도시하였으나, 이는 설명의 편이를 위한 것일 뿐, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 액티브 핀(112)의 단변(112b)을 포함하는 측벽(112bs)과 제2 트렌치(122T)의 측벽의 일부는 서로 접하도록 형성될 수 있다. 이 경우, 제2 트렌치(122T)의 측벽의 적어도 일부는, 제2 액티브 핀(112)의 단변(112b)을 포함하는 측벽(112bs)에 의해 정의될 수 있다.
도 1을 참조하면, 제1 액티브 핀(111)의 제1 방향(D1)으로의 길이(WF1)와 제2 액티브 핀(112)의 제1 방향(D1)으로의 길이(WF2)는 다를 수 있다. 본 발명의 몇몇 실시예에서, 제1 방향(D1)으로의 길이(WF1)는, 제2 액티브 핀(112)의 제1 방향(D1)으로의 길이(WF2) 보다 길 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 제1 영역의 액티브 핀의 길이와 제2 영역의 액티브 핀의 길이를 상이하게 함으로써, 트랜지스터의 채널 영역에 가해지는 스트레스를 조절할 수 있다.
이하에서, 도 15 내지 도 18을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 것과 중복되는 내용은 제외하고, 차이점 위주로 설명한다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도로서, 설명의 편이를 위해 도면에서 층간 절연막(105), 스페이서(140), 제1 필링 금속막(150) 등의 도시를 생략한 도면이다. 도 16은, 도 15의 사시도로서, 설명의 편이를 위해 층간 절연막(105), 제2 게이트 전극(132), 스페이서(140), 더미 게이트 절연막, 제2 금속 산화막(162) 및 제1 필링 금속막(150) 등의 도시를 생략하고, 제2 더미 게이트 전극(122)의 형상만을 도시한 도면이다. 도 17 및 도 18은 도 15의 D-D'선을 따라 절단한 단면도이다.
도 15 내지 도 18을 참조하면, 제2 액티브 핀(112)의 종단과 비중첩되는 제2 트렌치(122T)가 형성될 수 있다.
도 15 내지 도 18에 도시된 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판(100)의 제2 영역에 형성될 수 있다. 몇몇 실시예에서, 기판(100)의 제2 영역은, 예를 들어, NMOS가 형성되는 영역일 수 있다.
제2 트렌치(122T)는, 층간 절연막(105) 내에 형성될 수 있다. 제2 트렌치(122T)의 측벽은, 층간 절연막(105)에 의해 정의될 수 있다. 제2 트렌치(122T)의 바닥면은, 제2 액티브 핀(112)의 상면에 의해 정의될 수 있다. 즉, 제2 트렌치(122T)는, 제2 액티브 핀(112)의 상면의 일부를 노출시키고, 제2 액티브 핀(112)의 단변(112b)은 노출시키지 않을 수 있다.
몇몇 실시예에서, 제2 트렌치(122T)의 바닥면과 제4 트렌치(132T)의 바닥면은 모두, 제2 액티브 핀(112)의 상면에 의해 정의될 수 있다.
이하에서, 도 19 및 도 20을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 것과 중복되는 내용은 제외하고, 차이점 위주로 설명한다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치의 레이아웃도로서, 설명의 편이를 위해 도면에서 층간 절연막(105), 스페이서(140), 제1 필링 금속막(150) 등의 도시를 생략한 도면이다. 도 20은 도 19의 E-E'선을 따라 절단한 단면도이다.
도 20에 도시된 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판(100)의 제1 영역에 형성될 수 있다. 몇몇 실시예에서, 기판(100)의 제1 영역은, 예를 들어, PMOS가 형성되는 영역일 수 있다.
제1 트렌치(121T)는 절연막 내에 형성될 수 있다. 여기서 절연막은 층간 절연막(105) 및 필드 절연막(101)을 포함할 수 있다.
제1 트렌치(121T)의 제1 하부(121TL)의 바닥면의 일부는, 제1 액티브 핀(111)에 의해 정의될 수 있다. 제1 트렌치(121T)의 제1 하부(121TL)의 측벽의 적어도 일부는, 제1 액티브 핀(111)의 단변(111b)을 포함하는 측벽(111bs)에 의해 정의될 수 있다.
도면에서, 제1 트렌치(121T)의 제1 상부(121TU)의 폭과, 제1 트렌치(121T)의 제1 하부(121TL)의 폭을 동일한 것으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 트렌치(121T)의 제1 상부(121TU)의 폭과, 제1 트렌치(121T)의 제1 하부(121TL)의 폭은 상이할 수 있다.
구체적으로, 제1 트렌치(121T)의 제1 하부(121TL)의 적어도 일부는, 제1 액티브 핀(111) 내에 형성될 수 있다. 이 경우, 제1 액티브 핀(111)의 최상면에서 제1 방향(D1)으로의 길이와, 제1 액티브 핀(111)과 제1 트렌치(121T)의 바닥면이 접하는 경계에서의 제1 방향(D1)으로의 길이는, 서로 다를 수 있다.
제3 트렌치(131T)는 층간 절연막(105) 내에, 제1 트렌치(121T)와 이격되어 형성될 수 있다. 몇몇 실시예에서, 제1 트렌치(121T)의 제1 상부(121TU)의 폭(WG1)과 제3 트렌치(131T)의 폭(WG2)은 상이할 수 있다.
예를 들어, 제1 트렌치(121T)의 제1 상부(121TU)의 폭(WG1)은, 제3 트렌치(131T)의 폭(WG2) 보다 클 수 있다. 여기서 제1 트렌치(121T)의 제1 상부(121TU)의 폭인 WG1은, 예를 들어, 제1 트렌치(121T)의 제1 상부(121TU)의 폭 중 가장 넓은 폭일 수 있다. 또한, 제3 트렌치(131T)의 폭(WG2)은, 예를 들어, 제3 트렌치(131T)의 폭 중 가장 넓은 폭일 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니고, 제1 트렌치(121T)의 제1 상부(121TU)의 폭과 제3 트렌치(131T)의 폭(WG2)은 예를 들어, 제1 트렌치(121T)의 제1 상부(121TU)의 폭의 평균값 또는 제3 트렌치(131T)의 폭의 평균값일 수도 있다.
제1 더미 게이트 전극(121)은, 제1 트렌치(121T) 내에 형성될 수 있다. 제1 게이트 전극(131)은, 제3 트렌치(131T) 내에 형성될 수 있다. 이 때, 제1 더미 게이트 전극(121)의 폭은, 제1 게이트 전극(131)의 폭 보다 넓을 수 있다.
이하에서, 도 19 및 도 21을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다. 명확성을 위해, 앞서 설명한 것과 중복되는 내용은 제외하고, 차이점 위주로 설명한다.
도 21은 도 19의 E-E'선을 따라 절단한 단면도이다.
도 21에 도시된 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판(100)의 제2 영역에 형성될 수 있다. 몇몇 실시예에서, 기판(100)의 제2 영역은, 예를 들어, NMOS가 형성되는 영역일 수 있다.
제2 트렌치(122T)는, 제2 액티브 핀(112)의 상면을 기준으로, 제2 상부(122TU)와 제2 하부(122TL)를 포함할 수 있다.
제2 트렌치(122T)는 제2 액티브 핀(112)의 종단과 중첩될 수 있다. 제2 트렌치(122T)의 제1 상부(122TU)의 측벽의 적어도 일부는, 층간 절연막(105)에 의해 정의될 수 있다.
제4 트렌치(132T)는 층간 절연막(105) 내에, 제2 트렌치(122T)와 이격되어 형성될 수 있다. 몇몇 실시예에서, 제2 트렌치(122T)의 제2 상부(122TU)의 폭(WG1)은 제4 트렌치(132T)의 폭(WG2)과 상이할 수 있다.
예를 들어, 제2 트렌치(122T)의 제2 상부(122TU)의 폭(WG1)은 제4 트렌치(132T)의 폭(WG2) 보다 클 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 22를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post-processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 101: 필드 절연막
111: 제1 액티브 핀 121T: 제1 트렌치
105: 층간 절연막 140: 스페이서
121: 제1 더미 게이트 전극 161: 제1 금속 산화막
150: 제1 필링 금속 막

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에 돌출된 제1 액티브 핀;
    상기 제2 영역의 상기 기판 상에 돌출된 제2 액티브 핀;
    상기 기판 상에, 상기 제1 액티브 핀 및 상기 제2 액티브 핀을 덮는 층간 절연막;
    상기 층간 절연막 내에, 제1 액티브 핀의 종단과 중첩되고, 제1 상부와 제1 하부를 포함하는 제1 트렌치로, 상기 제1 트렌치의 제1 상부와 상기 제1 트렌치의 제1 하부는 상기 제1 액티브 핀의 상면을 기준으로 구분되는 제1 트렌치;
    상기 층간 절연막 내에, 제2 액티브 핀의 종단과 중첩되고, 제2 상부와 제2 하부를 포함하는 제2 트렌치로, 상기 제2 트렌치의 제2 상부와 상기 제2 트렌치의 제2 하부는 상기 제2 액티브 핀의 상면을 기준으로 구분되는 제2 트렌치;
    상기 제1 트렌치를 채우고, 제1 금속 산화막 및 제1 필링 금속막을 포함하는 제1 더미 게이트 전극으로, 상기 제1 금속 산화막은 상기 제1 트렌치의 제1 하부를 채우고, 상기 제1 트렌치의 제1 상부의 측벽을 따라 형성되는 제1 더미 게이트 전극; 및
    상기 제2 트렌치를 채우고, 제2 금속 산화막 및 제2 필링 금속막을 포함하는 제2 더미 게이트 전극으로, 상기 제2 금속 산화막은 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 더미 게이트 전극을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 금속 산화막 및 상기 제2 금속 산화막 각각은, 티타늄 산화물을 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 트렌치의 제1 상부의 폭은, 상기 제1 트렌치의 제1 하부의 폭보다 큰 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 트렌치의 제1 상부의 폭은, 상기 제1 트렌치의 제1 하부의 폭과 같은 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 트렌치의 제2 하부의 폭은, 상기 제1 트렌치의 제1 하부의 폭 보다 큰 반도체 장치.
  6. 제 1항에 있어서,
    상기 제2 트렌치의 제2 상부의 폭은, 상기 제2 트렌치의 제2 하부의 폭 보다 큰 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 영역은 PMOS 영역이고, 상기 제2 영역은 NMOS영역인 반도체 장치.
  8. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 상기 기판 상에 돌출된 제1 액티브 핀;
    상기 제2 영역의 상기 기판 상에 돌출된 제2 액티브 핀;
    상기 기판 상에, 상기 제1 액티브 핀 및 상기 제2 액티브 핀을 덮는 층간 절연막;
    상기 층간 절연막 내에, 제1 액티브 핀의 종단과 중첩되고, 제1 상부와 제1 하부를 포함하는 제1 트렌치로, 상기 제1 트렌치의 제1 상부와 상기 제1 트렌치의 제1 하부는 상기 제1 액티브 핀의 상면을 기준으로 구분되는 제1 트렌치;
    상기 층간 절연막 내에, 제2 액티브 핀의 종단과 비중첩되는 제2 트렌치;
    상기 제1 트렌치를 채우고, 제1 금속 산화막 및 제1 필링 금속막을 포함하는 제1 더미 게이트 전극으로, 상기 제1 금속 산화막은 상기 제1 트렌치의 제1 하부를 채우고, 상기 제1 트렌치의 제1 상부의 측벽을 따라 형성되는 제1 더미 게이트 전극; 및
    상기 제2 트렌치를 채우고, 제2 금속 산화막 및 제2 필링 금속막을 포함하는 제2 더미 게이트 전극으로, 상기 제2 금속 산화막은 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 더미 게이트 전극을 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 금속 산화막 및 상기 제2 금속 산화막 각각은, 티타늄 산화물을 포함하는 반도체 장치.
  10. 제 8항에 있어서,
    상기 제1 트렌치의 제1 하부의 측벽의 적어도 일부는, 상기 제1 액티브 핀의 단변을 포함하는 측벽에 의해 정의되는 반도체 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559690B2 (en) 2014-09-18 2020-02-11 International Business Machines Corporation Embedded source/drain structure for tall FinFET and method of formation
KR20210073687A (ko) 2019-12-10 2021-06-21 삼성전자주식회사 반도체 소자
US20220093589A1 (en) * 2020-09-18 2022-03-24 Intel Corporation Fabrication of gate-all-around integrated circuit structures having adjacent island structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277760A1 (en) 2012-04-24 2013-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET Structure and Method of Making Same
WO2015029280A1 (ja) 2013-08-28 2015-03-05 パナソニック株式会社 半導体集積回路装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9673328B2 (en) 2010-05-28 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for providing line end extensions for fin-type active regions
US9324866B2 (en) 2012-01-23 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for transistor with line end extension
JP2012238630A (ja) 2011-05-10 2012-12-06 Panasonic Corp 半導体装置及びその製造方法
US9184100B2 (en) 2011-08-10 2015-11-10 United Microelectronics Corp. Semiconductor device having strained fin structure and method of making the same
US9355209B2 (en) 2011-11-17 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Revising layout design through OPC to reduce corner rounding effect
US20150050792A1 (en) 2013-08-13 2015-02-19 Globalfoundries Inc. Extra narrow diffusion break for 3d finfet technologies
KR102025309B1 (ko) * 2013-08-22 2019-09-25 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9379106B2 (en) * 2013-08-22 2016-06-28 Samsung Electronics Co., Ltd. Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
US9209179B2 (en) * 2014-04-15 2015-12-08 Samsung Electronics Co., Ltd. FinFET-based semiconductor device with dummy gates
KR102219096B1 (ko) * 2014-08-06 2021-02-24 삼성전자주식회사 성능 개선을 위한 패턴 구조가 적용된 반도체 장치
KR102236555B1 (ko) * 2014-11-11 2021-04-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10008493B2 (en) * 2015-06-08 2018-06-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277760A1 (en) 2012-04-24 2013-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET Structure and Method of Making Same
WO2015029280A1 (ja) 2013-08-28 2015-03-05 パナソニック株式会社 半導体集積回路装置

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US20170162566A1 (en) 2017-06-08
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