JP2012238630A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】下地絶縁膜の膜厚精度の向上とトランジスタ特性の変動抑制との両立が図られたＭＩＳトランジスタを備えた半導体装置、及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００における活性領域１０３ａ上に形成されたゲート絶縁膜１０８ａと、ゲート絶縁膜１０８ａ上に形成されたゲート電極１１１ａとを有するＭＩＳトランジスタ１７０を備えている。ゲート絶縁膜１０８ａは、活性領域１０３ａ上に形成された板状の下層ゲート絶縁膜２１０ａと、下層ゲート絶縁膜２１０ａ上に形成された断面形状が凹状の上層ゲート絶縁膜２１１ａとを有する。下層ゲート絶縁膜２１０ａは、活性領域１０３ａ上に形成された下地絶縁膜１０４ａと、第１の高誘電率絶縁膜１０６ａとで構成され、上層ゲート絶縁膜２１１ａは、第１の高誘電率絶縁膜１０６ａ上に形成された第２の高誘電率絶縁膜１０７ａで構成される。
【選択図】図１

Description

本明細書に記載された技術は、高誘電率ゲート絶縁膜／メタルゲート電極構造を有する電界効果型トランジスタを備えた半導体装置及びその製造方法に関するものである。

半導体装置のデザインルールの縮小に伴い、半導体集積回路の集積度は飛躍的に向上し、１チップに１億個以上の電界効果型トランジスタ（Field Effect Transistor:ＦＥＴ）を搭載することが可能となっている。高性能なトランジスタを実現するには、該トランジスタのゲート長を縮小するだけでなく、ゲート絶縁膜の薄膜化も求められる。従来、シリコン酸化膜又はその窒化膜であるシリコン酸窒化膜がゲート絶縁膜として用いられてきたが、等価酸化膜厚（Equivalent Oxide Thickness：ＥＯＴ）が２ｎｍ以下の薄膜領域となると、ゲートリーク電流が増大して、集積回路の消費電力が増大するという不具合が発生する。

そこで、ゲートリーク電流を低減しつつＥＯＴの薄膜化を実現するために、高誘電率ゲート絶縁膜に関心が寄せられている。また、さらなるＥＯＴの薄膜化を図るために、窒化チタン又は窒化タンタル等のメタル材料を含むゲート電極と、高誘電率ゲート絶縁膜とを組み合わせた、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するトランジスタに関して多くの研究開発が進められている。

図５（ａ）〜（ｄ）は、特許文献１に記載された従来の半導体装置の製造方法を示す断面図である。

この方法では、図５（ａ）に示すように、素子分離絶縁膜４により区切られた半導体基板２のＰＴｒ領域上にダミーゲート絶縁膜１２、ダミーゲート電極１３、及びハードマスク層１４を形成する。次いで、イオン注入によりＰ型エクステンション領域１５ｐを形成した後、サイドウォール１６を形成する。次に、イオン注入によりＰ型ソース／ドレイン領域１７ｐを形成してから、該Ｐ型ソース／ドレイン領域１７ｐ上に高融点金属シリサイド膜１８を形成する。

次に、図５（ｂ）に示すように、半導体基板２上に、ハードマスク層１４を覆う絶縁層を形成した後、ハードマスク層１４の上面が露出するまで該絶縁層を研磨することで、層間絶縁膜１９を形成する。

次いで、図５（ｃ）に示すように、エッチング等によりハードマスク層１４、ダミーゲート電極１３及びダミーゲート絶縁膜１２を除去する。これにより、ゲート電極用溝Ｂが形成される。

次に、図５（ｄ）に示すように、ゲート電極用溝Ｂの内面を被覆し、Ｈｉｇｈ−ｋ膜（高誘電率絶縁膜）あるいは酸化シリコン膜からなるゲート絶縁膜２０を形成する。次いで、基板上にＴｉＮ等からなるＰＴｒ仕事関数制御メタル膜２３及びタングステン等からなる導電体材料を形成した後、ゲート絶縁膜２０、ＰＴｒ仕事関数制御メタル膜２３及び導電体材料のうち層間絶縁膜１９上に形成された部分を研磨により除去する。これにより、ゲート電極用溝Ｂ内にゲート電極２５を形成する。

特開２００９−０３３０３２号公報

半導体基板上に高誘電率絶縁膜で構成されたゲート絶縁膜を直接形成した場合、界面準位の増大やキャリア移動度の劣化が生じ、トランジスタ特性が劣化するという不具合が生じる。従って、従来の半導体装置の製造方法において、ゲート絶縁膜２０を単純に高誘電率絶縁膜で構成する場合には、トランジスタ特性の劣化が生じるおそれがある。

これに対し、特許文献１には、図５（ｃ）に示す工程で、ダミーゲート電極１３及びダミーゲート絶縁膜１２を一旦除去した後、熱酸化法を用いてシリコン酸化膜（下地絶縁膜）を半導体基板２上に再形成することも開示されている。これにより、半導体基板と高誘電率絶縁膜とが接することによるトランジスタ特性の劣化が抑制されるとともに、シリコン酸化膜を再度形成しているので、下地絶縁膜の膜厚精度（ＥＯＴ精度）を向上させることができる。

しかし、この方法では、熱酸化のために基板を８００℃程度の高温にする必要があり、高融点金属シリサイド膜１８の溶融や断絶などの不具合が発生する可能性がある。

本発明の目的は、下地絶縁膜及び高誘電率絶縁膜で構成されたゲート絶縁膜と、金属膜で構成されたゲート電極とを有するＭＩＳトランジスタにおいて、下地絶縁膜の膜厚精度の向上とトランジスタ特性の変動抑制とを両立可能な半導体装置及びその製造方法を提供することにある。

前記課題を解決するため、本願発明者は検討を重ね、本発明の一例に係る半導体装置において、シリコン酸化膜などで構成される下地絶縁膜と、断面が凹状の高誘電率絶縁膜との界面に、新たに板状の高誘電率絶縁膜を挿入することにした。

具体的に、本発明の一例に係る半導体装置は、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを有する第１のＭＩＳトランジスタを備えている。さらに、前記第１のゲート絶縁膜は、前記第１の活性領域上に形成された板状の第１の下層ゲート絶縁膜と、前記第１の下層ゲート絶縁膜上に形成された断面形状が凹状の第１の上層ゲート絶縁膜とを有し、前記第１の下層ゲート絶縁膜は、前記第１の活性領域上に形成された第１の下地絶縁膜と、前記第１の下地絶縁膜上に形成された第１の高誘電率絶縁膜とで構成され、前記第１の上層ゲート絶縁膜は、前記第１の高誘電率絶縁膜上に形成された第２の高誘電率絶縁膜で構成され、前記第１のゲート電極は、前記第１の上層ゲート絶縁膜に囲まれた凹部を埋め込むように形成されている。

この構成によれば、例えばゲートラストプロセスを用いて半導体装置を製造する場合、ダミーゲート電極を除去する際に第１の高誘電率絶縁膜が第１の下地絶縁膜の保護膜として働くので、第１の下地絶縁膜の膜減りを抑えることができる。一方、高誘電率絶縁膜は比誘電率が大きいので、ダミーゲート電極の除去時に第１の高誘電率絶縁膜の膜厚が減少しても、第１の下地絶縁膜の膜厚が減少する場合に比べてＥＯＴの変動は小さくなっている。従って、この構成により、第１のゲート絶縁膜のＥＯＴの変動を小さくすることができる。また、下地絶縁膜の膜厚精度を向上させることができる。そのため、ＭＩＳトランジスタの特性を安定化させることができる。また、金属シリサイド膜を形成する場合であっても、金属シリサイド膜よりも前に第１の下層ゲート絶縁膜が形成されるので、金属シリサイド膜が第１の下層ゲート絶縁膜を形成するための熱により溶融、断絶するのを防ぐことができる。

また、前記第１のゲート電極は、前記第１の上層ゲート絶縁膜上に形成された断面形状が凹状の第１の金属膜と、前記第１の金属膜に囲まれた凹部内を埋め込むように前記第１の金属膜上に形成された第２の金属膜とを有してもよい。

また、前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有する第２のＭＩＳトランジスタをさらに備え、前記第２のゲート絶縁膜は、前記第２の活性領域上に形成された板状の第２の下層ゲート絶縁膜と、前記第２の下層ゲート絶縁膜上に形成された断面形状が凹状の第２の上層ゲート絶縁膜とを有し、前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚に比べて厚くてもよい。このように、同一の半導体基板上にゲート絶縁膜の膜厚が異なる複数のＭＩＳトランジスタを設けてもよい。

また、前記第２の下層ゲート絶縁膜は、前記第２の活性領域上に形成された第２の下地絶縁膜と、前記第２の下地絶縁膜上に形成された第３の高誘電率絶縁膜とで構成され、前記第２の上層ゲート絶縁膜は、前記第３の高誘電率絶縁膜上に形成された第４の高誘電率絶縁膜で構成され、前記第２の下地絶縁膜の膜厚は、前記第１の下地絶縁膜の膜厚に比べて厚くてもよい。

また、前記第３の高誘電率絶縁膜は、前記第１の高誘電率絶縁膜と同一材料で構成され、且つ前記第１の高誘電率絶縁膜と同一膜厚を有し、前記第４の高誘電率絶縁膜は、前記第２の高誘電率絶縁膜と同一材料で構成され、且つ前記第２の高誘電率絶縁膜と同一膜厚を有していてもよい。なお、「同一膜厚を有する」とは、高誘電率絶縁膜の堆積工程やエッチング工程でのばらつきによって膜厚に微小な差が生じる場合も含んでいる。

また、前記第２のゲート電極は、前記第２の上層ゲート絶縁膜上に形成された断面形状が凹状の第３の金属膜と、前記第３の金属膜に囲まれた凹部内を埋め込むように前記第３の金属膜上に形成された第４の金属膜とを有していてもよい。

前記第３の金属膜は、前記第１の金属膜と同一材料で構成され、且つ、同一膜厚を有し、前記第４の金属膜は、前記第２の金属膜と同一材料で構成されていてもよい。なお、ここで「同一膜厚を有する」とは、金属膜の堆積工程でのばらつきによって膜厚に微小な差が生じる場合も含んでいる
また、本発明の一例に係る半導体装置の製造方法は、下層ゲート絶縁膜と上層ゲート絶縁膜とで構成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳトランジスタを備えた半導体装置の製造方法であって、半導体基板における活性領域上に、下地絶縁膜、及び前記下地絶縁膜上に配置された第１の高誘電率絶縁膜を有する板状の前記下層ゲート絶縁膜を形成する工程と、前記下層ゲート絶縁膜上に、断面形状が凹状の第２の高誘電率絶縁膜で構成された前記上層ゲート絶縁膜を形成する工程と、前記上層ゲート絶縁膜上に、前記上層ゲート絶縁膜によって囲まれた凹部を埋め込むように前記ゲート電極を形成する工程とを備えている。

この方法によれば、下地絶縁膜の上に第１の高誘電率絶縁膜を形成した後、断面が凹状の上層ゲート絶縁膜を形成するので、例えばゲートラストプロセスを用いる場合に下地絶縁膜が露出するのが防がれ、下地絶縁膜の膜減りを効果的に抑えてＥＯＴの変動を効果的に抑えることができる。

本発明の一例に係る半導体装置及びその製造方法によれば、例えばゲートラストプロセスを用いて形成される高誘電率ゲート絶縁膜／メタルゲート電極構造を有するＭＩＳトランジスタを実現する際に、ダミーゲート電極を除去する際の保護膜として、薄膜の高誘電率絶縁膜を下地絶縁膜の上に形成するため、下地絶縁膜の膜減りによるＥＯＴの変動を低減すること事が可能になり、トランジスタ特性を安定化することができる。

図１（ａ）は、本発明の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、該半導体装置の変形例を示す拡大断面図である。 図２（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 図３（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 図４（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。 図５（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す断面図である。

（実施形態）
−語句の定義−
以下の説明中、「高誘電率絶縁体」とは、窒化シリコン（ＳｉＮ）よりも誘電率が高い物質（例えば、比誘電率が８以上の絶縁体）を指すものとし、「高誘電率絶縁膜」とは、高誘電率絶縁体で構成された膜を指すものとする。また、ＭＩＳトランジスタのゲート電極を構成する「金属膜」とは、特に規定しない場合、金属または導電性の金属化合物で構成された膜を意味するものとする。

−半導体装置の構成の説明−
図１（ａ）は、本発明の実施形態に係る半導体装置を示す断面図である。同図は、ＭＩＳトランジスタのゲート長方向における断面を示している。

図１（ａ）に示すように、本実施形態に係る半導体装置は、例えば、Ｐ型シリコン（Ｓｉ）からなり、第１のトランジスタ形成領域１５０と、第２のトランジスタ形成領域１６０とを有する半導体基板１００を備えている。第１のトランジスタ形成領域１５０は、例えばロジックトランジスタ又はコアトランジスタが形成される領域であり、第２のトランジスタ形成領域１６０は、例えばＩ／Ｏトランジスタ又は高耐圧トランジスタが形成される領域である。

半導体基板１００の第１のトランジスタ形成領域１５０には、例えばＮウェル領域１０１ａが形成されている。Ｎウェル領域１０１ａのうち、例えばShallow Trench Isolation(ＳＴＩ)構造を有する素子分離領域１０２により囲まれた領域がＮ型の活性領域１０３ａとなっている。活性領域１０３ａ上にはＭＩＳトランジスタ１７０が設けられている。

半導体基板１００の第２のトランジスタ形成領域１６０には、例えばＮウェル領域１０１ｂが形成されている。Ｎウェル領域１０１ｂは、素子分離領域１０２により囲まれたＮ型の活性領域１０３ｂを有している。活性領域１０３ｂ上にはＭＩＳトランジスタ１８０が設けられている。なお、図１（ａ）では活性領域１０３ａ、１０３ｂが互いに隣接している例を示しているが、実際には両活性領域が離れて設けられていてもよい。また、図１（ａ）に示す半導体装置が、活性領域１０３ａ上のＭＩＳトランジスタ１７０及び活性領域１０３ｂ上のＭＩＳトランジスタ１８０の一方のみを備えていてもよい。また、ＭＩＳトランジスタはＰチャネル型、Ｎチャネル型のいずれであってもよいが、以下ではＰチャネル型ＭＩＳトランジスタを例にとって説明する。

活性領域１０３ａ上に設けられたＭＩＳトランジスタ１７０は、例えば集積回路中のコアトランジスタであり、活性領域１０３ａ上に形成されたゲート絶縁膜１０８ａと、ゲート絶縁膜１０８ａ上に形成されたゲート電極１１１ａと、ゲート電極１１１ａの側面上に設けられたサイドウォールスペーサ１１２ａと、活性領域１０３ａの上部のうちゲート電極１１１ａの両側領域に形成されたＰ型エクステンション領域１１３と、活性領域１０３ａのうちゲート電極１１１ａの両側であってＰ型エクステンション領域１１３の外側に形成されたＰ型ソース／ドレイン領域１１５ａと、Ｐ型ソース／ドレイン領域１１５ａ上に形成された金属シリサイド膜１１６ａとを有している。金属シリサイド膜１１６ａは、例えばニッケルシリサイド等で構成されている。Ｐ型ソース／ドレイン領域１１５ａは、Ｐ型エクステンション領域１１３よりも高濃度のＰ型不純物を含んでいる。サイドウォールスペーサ１１２ａは、シリコン窒化膜等の絶縁膜で構成されている。また、半導体基板１００（活性領域１０３ａ）における、ゲート電極１１１ａ及びサイドウォールスペーサ１１２ａの外側に位置する領域上にはシリコン酸化膜等の絶縁膜で構成される層間絶縁膜１１７が形成されている。層間絶縁膜１１７はゲート電極１１１ａ上には形成されていない。つまり、ゲート電極１１１ａの上面は層間絶縁膜１１７から露出している。なお、図示しないが、実際の半導体装置では、さらに層間絶縁膜１１７上に、別の層間絶縁膜やこれを貫通するコンタクト、配線等が形成される。

ゲート絶縁膜１０８ａは、活性領域１０３ａ上に形成された板状の下層ゲート絶縁膜２１０ａと、下層ゲート絶縁膜２１０ａ上に形成され、縦方向の断面形状が凹状となっている上層ゲート絶縁膜２１１ａとを有している。下層ゲート絶縁膜２１０ａはほぼ平坦な膜であり、その断面形状は略四辺形である。

下層ゲート絶縁膜２１０ａは、活性領域１０３ａ上に形成され、例えば、膜厚が０．５ｎｍのシリコン酸化膜で構成された下地絶縁膜１０４ａと、下地絶縁膜１０４ａの上に形成され、例えば膜厚が１ｎｍのハフニウム酸化膜等の金属酸化物からなる高誘電率絶縁膜１０６ａとを有する。上層ゲート絶縁膜２１１ａは、高誘電率絶縁膜１０６ａ上から該高誘電率絶縁膜１０６ａの両側に位置するサイドウォールスペーサ１１２ａの内側面上にわたって凹状に形成され、例えば膜厚が１．５ｎｍのハフニウム酸化膜等の金属酸化物からなる高誘電率絶縁膜１０７ａで構成されている。

ゲート電極１１１ａは、上層ゲート絶縁膜２１１ａ上に形成された断面形状が凹状の金属膜１０９ａと、金属膜１０９ａに囲まれた凹部内を埋め込むように金属膜１０９ａ上に形成された金属膜１１０ａとを有している。金属膜１０９ａは、主としてトランジスタの仕事関数を制御するために設けられ、金属又は導電性を有する金属化合物からなっている。一例として、金属膜１０９ａは、膜厚が５ｎｍの窒化チタン（ＴｉＮ）膜で構成される。また、金属膜１１０ａは、タングステン（Ｗ）等の金属からなっている。ゲート電極１１１ａのゲート長は４０ｎｍであり、その膜厚は８０ｎｍである。また、サイドウォールスペーサ１１２ａのゲート長方向の幅は、最も厚い部分で４０ｎｍ程度である。

図１（ａ）に示す例では、ゲート電極１１１ａの上面、サイドウォールスペーサ１１２ａの上面（上端）、及び層間絶縁膜１１７の上面は平坦化され、ほぼ同じ高さとなっている。

Ｐ型エクステンション領域１１３は、活性領域１０３ａの上部におけるサイドウォールスペーサ１１２ａの直下に位置すると共に、平面視においてゲート電極１１１ａのゲート長方向の各端部とそれぞれ重なるように設けられる。さらに、Ｐ型エクステンション領域１１３にはボロン（Ｂ）等のＰ型不純物がドープされ、その最大の不純物濃度は２×１０²⁰ａｔｏｍｓ／ｃｍ³程度である。Ｐ型エクステンション領域１１３の接合深さ、すなわちＮ型の活性領域１０３ａとの間で形成されるＰＮ接合面の、サイドウォールスペーサ１１２ａの下面（半導体基板１００の上面）からの深さは２０ｎｍ程度である。

また、図示していないが、活性領域１０３ａにおいてＰ型エクステンション領域１１３を下方及びゲート側の側方からそれぞれ覆うように、砒素（Ａｓ）又はリン（Ｐ）等のＮ型の不純物がドープされた公知のポケット領域を形成してもよい。このポケット領域のＮ型不純物濃度は、例えば３×１０¹⁸ａｔｏｍｓ／ｃｍ³程度とする。このようなＮ型のポケット領域を活性領域１０３ａに形成することにより、ＭＩＳトランジスタ１７０の短チャネル特性を改善することが可能となる。

Ｐ型ソース／ドレイン領域１１５ａは、ゲート電極１１１ａから見てＰ型エクステンション領域１１３の外側に、Ｐ型エクステンション領域１１３に接続するよう形成される。Ｐ型ソース／ドレイン領域１１５ａには、Ｂ（ボロン）等のＰ型不純物がドープされ、その最大の不純物濃度は１×１０²¹ａｔｏｍｓ／ｃｍ³程度である。Ｐ型ソース／ドレイン領域１１５ａの接合深さ、すなわちＮ型の活性領域１０３ａとの間で形成されるＰＮ接合面の、半導体基板１００の上面からの深さは８０ｎｍ程度である。

また、活性領域１０３ａのうち、ゲート電極１１１ａの直下に位置する部分、及びＮウェル領域１０１ａには、しきい値電圧の制御のためのＮ型不純物がドープされている。ここで、Ｎ型不純物は砒素（Ａｓ）又はリン（Ｐ）等であり、その不純物濃度は例えば１×１０¹⁷ａｔｏｍｓ／ｃｍ³程度である。

本実施形態の半導体装置においては、上述のようにＭＩＳトランジスタ１７０が、板状の下層ゲート絶縁膜２１０ａと、断面形状が凹状の上層ゲート絶縁膜２１１ａとを有している。特に、下層ゲート絶縁膜２１０ａは、共にほぼ平坦な下地絶縁膜１０４ａと、高誘電率絶縁膜１０６ａとを有している。詳細な製造方法については後に述べるが、この高誘電率絶縁膜１０６ａはポリシリコン等からなるダミーゲート電極の除去前に形成され、ダミーゲート電極の除去後に形成される上層ゲート絶縁膜２１１ａ（高誘電率絶縁膜１０７ａ）と共にゲート絶縁膜１０８ａを構成する。

このため、活性領域１０３ａが高誘電率絶縁膜と直接接していないことで界面準位の増大やキャリア移動度の低下が抑制される。

さらに、ポリシリコンからなるダミーゲート電極を除去する際にシリコン酸化膜等で構成される下地絶縁膜１０４ａが露出しないので、水酸化アンモニウム等の薬液によって下地絶縁膜１０４ａの膜厚が減少するのを防ぐことが可能となる。このため、下地絶縁膜１０４ａの膜厚精度を向上させ、膜減りによるＥＯＴの変動を抑えることができる。

ここで、ダミーゲート電極を除去する際には、高誘電率絶縁膜１０６ａが０．１〜０．２ｎｍ程度膜減りしてしまうが、高誘電率絶縁膜１０６ａの比誘電率はシリコン酸化膜である下地絶縁膜１０４ａよりも高いため、ＥＯＴの変動は小さくなる。例えば、比誘電率が２０程度であるハフニウム酸化膜を高誘電率絶縁膜１０６ａとして用いた場合、ＥＯＴの変動は０．０２〜０．０４ｎｍ程度にまで低減できる。この場合には、高誘電率絶縁膜１０６ａを形成せず、シリコン酸化膜で構成される下地絶縁膜１０４ａが膜減りする場合と比べて、ＥＯＴ変動量を約１／５に低減することが可能になる。

また、本実施形態の半導体装置は後述のようにいわゆるゲートラストプロセスにより作製されるので、凹部に埋め込まれた金属膜１０９ａを単体の金属等で構成することが可能となっており、しきい値電圧の制御が容易となっている。

また、本実施形態の半導体装置において、ハフニウム酸化膜等で構成された高誘電率絶縁膜１０６ａは、高誘電率絶縁膜１０７ａよりも薄くすることが好ましい。例えば、高誘電率絶縁膜１０６ａの膜厚を不純物活性化用のアニール前で０．５ｎｍ以上１．５ｎｍ以下程度、半導体装置の製造完了時（不純物活性化用アニール及びシリサイド形成用アニールの後）で０．３ｎｍ以上１．４ｎｍ以下（膜減り量：０．１ｎｍ〜０．２ｎｍ）程度とすれば、特に好ましい。

アニール前の高誘電率絶縁膜１０６ａの膜厚が０．５ｎｍ以上あることで、ダミーゲート電極の除去工程において下地絶縁膜１０４ａが露出するのをより確実に防ぐことができる。また、高誘電率絶縁膜１０６ａの膜厚が厚い場合は、薄い場合に比べてアニールにより結晶化しやすい。高誘電率絶縁膜１０６ａの膜厚が１．５ｎｍ以下であれば、１０００℃程度の熱処理が加わる活性化アニール時に高誘電率絶縁膜１０６ａが結晶化するのを抑えることができ、ゲートリーク電流の増大や信頼性劣化といったトランジスタ特性の劣化を抑制することができる。例えば、ハフニウム酸化膜で構成された高誘電率絶縁膜１０６ａの膜厚を、０．５〜１．５ｎｍの範囲内でとすることで、活性化アニール時のハフニウム酸化膜の結晶化を抑制することが可能になる。

このように、本実施形態記載の半導体装置では、ゲートラストプロセスの利点を活かしつつ、ポリシリコンからなるダミーゲート電極形成膜を除去する際の不具合（特にＥＯＴの変動）を抑制することが可能になる。その結果、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するＭＩＳトランジスタの高性能化を図ることができる。また、熱酸化により形成される下地絶縁膜１０４ａは金属シリサイド膜１１６ａより前に形成されるので、金属シリサイド膜１１６ａの溶融、断絶等は生じず、高い信頼性を確保することができる。

なお、図１（ａ）において、高誘電率絶縁膜１０７ａ（すなわち上層ゲート絶縁膜２１１ａ）は、サイドウォールスペーサ１１２ａの内側面の上部まで形成されているが、必ずしも内側面の上部まで形成されている必要は無い。

例えば、サイドウォールスペーサ１１２ａと高誘電率絶縁膜１０６ａの端部とが接する領域から、上方に向かって少なくとも５ｎｍ程度の領域まで、高誘電率絶縁膜１０７ａが形成されていれば、高誘電率絶縁膜１０７ａは、ゲート絶縁膜の一部としての機能を十分に果たすことができる。すなわち、高誘電率絶縁膜１０７ａの上端高さは、層間絶縁膜１１７の上面高さ及びゲート電極１１１ａの上面高さ以下であってもよい。この場合、ゲート電極１１１ａの上部はサイドウォールスペーサ１１２ａと直接接することになる。製造条件のばらつき等によりこのような形状になることがありうる。

また、高誘電率絶縁膜１０７ａのうち、高誘電率絶縁膜１０６ａ上に形成された部分の膜厚と、サイドウォールスペーサ１１２ａの内側面上に形成された部分の膜厚とは必ずしも同一である必要は無い。ゲート絶縁膜としてトランジスタ特性に影響を与えるのは、高誘電率絶縁膜１０７ａのうち高誘電率絶縁膜１０６ａ上に形成された部分であるので、高誘電率絶縁膜１０７ａのうち、サイドウォールスペーサ１１２ａの内側面上に形成された部分の膜厚は、高誘電率絶縁膜１０６ａ上に形成された部分の膜厚と異なっていてもよい。

また、以上の説明では、下地絶縁膜１０４ａとして、膜厚が０．５ｎｍのシリコン酸化膜を例示したが、シリコン酸化膜に限らず、シリコン酸窒化膜を下地絶縁膜１０４ａとして用いてもよい。また、下地絶縁膜１０４ａの膜厚は、０．５ｎｍに限定されない。高性能なトランジスタを実現する上では、下地絶縁膜１０４ａの膜厚を０．３ｎｍ以上１．５ｎｍ以下の範囲とすることが望ましい。

また、高誘電率絶縁膜１０６ａとして、膜厚が１ｎｍのハフニウム酸化膜を例示しているが、ハフニウム酸化膜に限らず、高誘電率絶縁膜を用いればよい。ただし、ＥＯＴの変動を低減する上では比誘電率が高い方が好ましく、８以上の比誘電率を有する材料を高誘電率絶縁膜１０６ａの構成材料として用いることが望ましい。高誘電率絶縁膜１０６ａを構成する膜の例として、ハフニウム酸化膜、ハフニウムシリケート膜、ハフニウムシリコンオキシナイトライド膜、ハフニウムジルコニウム酸化膜、ジルコニウム酸化膜、ジルコニウムシリケート膜、ジルコニウムシリコンオキシナイトライド膜、ハフニウムアルミニウム酸化膜、ハフニウムランタン酸化膜、ランタンシリケート膜などが挙げられる。また、高誘電率絶縁膜１０６ａは、ゲートリーク電流の低減や信頼性劣化抑制の観点から、アモルファス状態であることが望ましい。

また、高誘電率絶縁膜１０７ａとして、膜厚が１．５ｎｍのハフニウム酸化膜を例示しているが、ハフニウム酸化膜に限らず、高誘電率絶縁膜を用いればよい。ただし、ＥＯＴの増大を防止する観点から比誘電率が高い材料を用いる方が好ましく、８以上の比誘電率を有する材料で構成された膜を用いることが望ましい。高誘電率絶縁膜１０７ａを構成する膜の例として、ハフニウム酸化膜、ハフニウムシリケート膜、ハフニウムシリコンオキシナイトライド膜、ハフニウムジルコニウム酸化膜、ジルコニウム酸化膜、ジルコニウムシリケート膜、ジルコニウムシリコンオキシナイトライド膜、ハフニウムアルミニウム酸化膜、ハフニウムランタン酸化膜、ランタンシリケート膜などが挙げられる。また、高誘電率絶縁膜１０７ａは、ゲートリーク電流の低減や信頼性劣化抑制の観点から、アモルファス状態であることが望ましい。

また、金属膜１０９ａの例として膜厚が５ｎｍの窒化チタン（ＴｉＮ）膜を、金属膜１１０ａの例としてタングステン（Ｗ）膜を挙げているが、金属膜１０９ａ、１１０ａを構成する膜はこれらに限定されない。本実施形態の半導体装置は、下地絶縁膜１０４ａ、高誘電率絶縁膜１０６ａ、高誘電率絶縁膜１０７ａをゲート絶縁膜１０８ａとして有する半導体装置に関するものであり、ゲート電極１１１ａを構成する材料に関しては、特に限定はない。

また、活性領域１０３ａは、シリコン以外にもゲルマニウムや、それらの混晶であるシリコンゲルマニウムで構成されていてもよい。ゲルマニウムやシリコンゲルマニウムを用いることにより、Ｐチャネル型のＭＩＳトランジスタ１７０のしきい値電圧をさらに低減することが可能になり、トランジスタの特性を向上させることが可能になる。

また、Ｐ型エクステンション領域１１３及びＰ型ソース／ドレイン領域１１５ａの不純物濃度や接合深さは、上記の例に限定されない。これらの値は、所望するトランジスタの仕様に合わせて、任意に設定することができる。

また、図１（ｂ）は、本実施形態の半導体装置の変形例を示す拡大断面図である。図１（ａ）に示す例では、高誘電率絶縁膜１０７ａ（すなわち上層ゲート絶縁膜２１１ａ）の端面位置は、高誘電率絶縁膜１０６ａの端面位置と揃っているが、図１（ｂ）の丸で囲まれている領域に示すように、高誘電率絶縁膜１０６ａは、高誘電率絶縁膜１０７ａに対してゲート長方向に突き出た形状を有していてもよい。別の表現を用いれば、高誘電率絶縁膜１０６ａのゲート長方向の幅は、高誘電率絶縁膜１０７ａのゲート長方向の幅よりも大きくてもよい。言い換えると、サイドウォールスペーサ１１２ａが、高誘電率絶縁膜１０６ａ上にも形成されていてもよい。

後述する半導体装置の製造方法においては、下地絶縁膜１０４ａ、高誘電率絶縁膜１０６ａ、及びポリシリコン膜で構成されたダミーゲート電極を形成した後、シリコン窒化膜などで構成されたサイドウォールスペーサ１１２ａを形成している。サイドウォールスペーサ１１２ａを形成する際に、ダミーゲート電極中のポリシリコンとサイドウォールスペーサ１１２ａ中に含まれる窒素とが反応し、ダミーゲート電極の側面部が窒化され、シリコン窒化膜となってしまうことがある。その場合、高誘電率絶縁膜１０６ａ上にもサイドウォールスペーサ１１２ａが形成されることとなり、高誘電率絶縁膜１０６ａは、高誘電率絶縁膜１０７ａに対して、ゲート長方向に突き出た形状となる。

ただし、高誘電率絶縁膜１０６ａの突き出し量が大きいと、Ｐ型エクステンション領域１１３とゲート電極１１１ａとのオーバーラップ量が小さくなってトランジスタ特性が劣化するため、突き出し量は、ゲート長の１０％以下（本実施形態の場合、４ｎｍ以下）であることが好ましく、５％以下であるとさらに好ましい。

また、サイドウォールスペーサ１１２ａを構成する膜として、シリコン窒化膜を挙げたが、これに限定されることはなく、サイドウォールスペーサ１１２ａは、シリコン酸化膜や、シリコン酸化膜とシリコン窒化膜との積層膜等で構成されていてもよい。

なお、上記説明はＰチャネル型のＭＩＳトランジスタに関するものであるが、Ｎチャネル型ＭＩＳトランジスタに関しても同様の構成とすることにより、下地絶縁膜の膜厚精度を向上させつつ、ダミーゲート電極の除去工程に伴うＥＯＴの変動を低減することができる。Ｎチャネル型のＭＩＳトランジスタに本実施形態の構成を適用する際には、Ｎ型の活性領域１０３ａに代えてＰウェル領域におけるＰ型の活性領域を用い、エクステンション領域及びソース／ドレイン領域をＮ型にする等、適宜必要な変更をすればよい。

また、同一の半導体基板上にＮチャネル型ＭＩＳトランジスタとＰチャネル型ＭＩＳトランジスタとを混載する場合には、必要に応じて金属膜１０９ａの構成材料をＡｌ等に変更するなどして適宜仕事関数の調整を行うことが好ましい。

−ゲート絶縁膜厚が互いに異なるＭＩＳトランジスタ同士の混載−
図１（ａ）に示すように、例えばコアトランジスタ等として機能するＭＩＳトランジスタ１７０と同一の半導体基板１００上に、例えばコアトランジスタよりも高耐圧でＩ／Ｏトランジスタとして機能するＭＩＳトランジスタ１８０を形成してもよい。ＭＩＳトランジスタ１８０は、ＭＩＳトランジスタ１７０に比べてゲート絶縁膜の膜厚が厚く、ゲート長が大きくなっている。以下、この場合の本実施形態の半導体装置について説明する。

半導体基板１００の第２のトランジスタ形成領域には、Ｎウェル領域１０１ｂが形成されており、このＮウェル領域１０１ｂのうち、素子分離領域１０２によって囲まれた領域がＮ型の活性領域１０３ｂとなっている。活性領域１０３ｂの上にはＰチャネル型のＭＩＳトランジスタ１８０が設けられている。

ＭＩＳトランジスタ１８０は、活性領域１０３ｂ上に形成されたゲート絶縁膜１０８ｂと、ゲート絶縁膜１０８ｂ上に形成されたゲート電極１１１ｂと、ゲート電極１１１ｂの側面上に設けられたサイドウォールスペーサ１１２ｂと、活性領域１０３ｂの上部のうちゲート電極１１１ｂの両側領域に形成されたＰ型Lightly Doped Drain(ＬＤＤ)領域１１４と、活性領域１０３ｂのうちゲート電極１１１ｂの両側であってＰ型ＬＤＤ領域１１４の外側に形成されたＰ型ソース／ドレイン領域１１５ｂと、Ｐ型ソース／ドレイン領域１１５ｂ上に形成された金属シリサイド膜１１６ｂとを有している。金属シリサイド膜１１６ｂは、例えばニッケルシリサイド等で構成されている。Ｐ型ソース／ドレイン領域１１５ｂは、Ｐ型ＬＤＤ領域１１４よりも高濃度のＰ型不純物を含んでいる。サイドウォールスペーサ１１２ｂは、シリコン窒化膜等の絶縁体で構成されている。また、層間絶縁膜１１７は、素子分離領域１０２上及び活性領域１０３ｂ上にも形成されているが、ゲート電極１１１ｂ上には形成されない。

ゲート絶縁膜１０８ｂは、活性領域１０３ｂ上に形成された板状の下層ゲート絶縁膜２１０ｂと、下層ゲート絶縁膜２１０ｂ上に形成され、縦方向の断面形状が凹状となっている上層ゲート絶縁膜２１１ｂとを有している。下層ゲート絶縁膜２１０ｂはほぼ平坦な膜である。

下層ゲート絶縁膜２１０ｂは、活性領域１０３ｂ上に形成され、例えば、膜厚が５ｎｍのシリコン酸化膜で構成された下地絶縁膜１０４ｂと、下地絶縁膜１０４ｂの上に形成され、例えば膜厚が１ｎｍのハフニウム酸化膜等の金属酸化物からなる高誘電率絶縁膜１０６ｂとを有する。上層ゲート絶縁膜２１１ｂは、高誘電率絶縁膜１０６ｂ上から該高誘電率絶縁膜１０６ｂの両側に位置するサイドウォールスペーサ１１２ｂの内側面上にわたって凹状に形成され、例えば膜厚が１．５ｎｍのハフニウム酸化膜等の金属酸化物からなる高誘電率絶縁膜１０７ｂで構成されている。

高誘電率絶縁膜１０６ｂは、高誘電率絶縁膜１０６ａと同じ材料からなるとともに、実質的に同一の膜厚を有している。高誘電率絶縁膜１０７ｂは、高誘電率絶縁膜１０７ａと同じ材料からなるとともに、実質的に同一の膜厚を有している。

ゲート電極１１１ｂは、上層ゲート絶縁膜２１１ａ上に形成された断面形状が凹状の金属膜１０９ｂと、金属膜１０９ｂに囲まれた凹部内を埋め込むように金属膜１０９ｂ上に形成された金属膜１１０ｂとを有している。金属膜１０９ｂは、主としてトランジスタの仕事関数を制御するために設けられ、金属又は導電性を有する金属化合物で構成される。一例として、金属膜１０９ｂは、膜厚が５ｎｍの窒化チタン（ＴｉＮ）で構成される。また、金属膜１１０ｂは、タングステン（Ｗ）等の金属で構成される。ゲート電極１１１ｂのゲート長は例えば４００ｎｍであり、その膜厚は８０ｎｍである。また、サイドウォールスペーサ１１２ｂのゲート長方向の幅は、最も厚い部分で４０ｎｍ程度である。

金属膜１０９ｂは、金属膜１０９ａと同じ材料からなるとともに、同一の膜厚を有している。金属膜１１０ｂは、金属膜１１０ａと同じ材料からなる。金属膜１１０ａと金属膜１１０ｂの膜厚は同じであることが好ましいが、ＣＭＰの際のディッシング等により金属膜１１０ｂの膜厚が金属膜１１０ａの膜厚よりも薄くなる場合がある。

図１（ａ）に示す例では、ゲート電極１１１ｂの上面、サイドウォールスペーサ１１２ｂの上面（上端）、及び層間絶縁膜１１７の上面は平坦化され、ほぼ同じ高さとなっている。

Ｐ型ＬＤＤ領域１１４は、活性領域１０３ｂの上部におけるサイドウォールスペーサ１１２ｂの直下に位置すると共に、平面視においてゲート電極１１１ｂのゲート長方向の各端部とそれぞれ重なるように設けられる。さらに、Ｐ型ＬＤＤ領域１１４にはボロン（Ｂ）等のＰ型不純物がドープされ、その最大の不純物濃度は１×１０¹⁹ａｔｏｍｓ／ｃｍ³程度である。Ｐ型ＬＤＤ領域１１４の接合深さ、すなわちＮ型の活性領域１０３ｂとの間で形成されるＰＮ接合面の、サイドウォールスペーサ１１２ｂの下面（半導体基板１００の上面）からの深さは６０ｎｍ程度である。

また、図示していないが、活性領域１０３ｂにおいてＰ型ＬＤＤ領域１１４を下方及びゲート側の側方からそれぞれ覆うように、砒素（Ａｓ）又はリン（Ｐ）等のＮ型の不純物がドープされた公知のポケット領域を形成してもよい。このポケット領域のＮ型不純物濃度は、例えば１×１０¹⁸ａｔｏｍｓ／ｃｍ³程度とする。このようなＮ型のポケット領域を活性領域１０３ｂに形成することにより、ＭＩＳトランジスタ１８０の短チャネル特性を改善することが可能となる。

Ｐ型ソース／ドレイン領域１１５ｂは、ゲート電極１１１ｂから見てＰ型ＬＤＤ領域１１４の外側に、Ｐ型ＬＤＤ領域１１４に接続するよう形成される。Ｐ型ソース／ドレイン領域１１５ａには、Ｂ（ボロン）等のＰ型不純物がドープされ、その最大の不純物濃度は１×１０²¹ａｔｏｍｓ／ｃｍ³程度である。Ｐ型ソース／ドレイン領域１１５ａの接合深さ、すなわちＮ型の活性領域１０３ｂとの間で形成されるＰＮ接合面の、半導体基板１００の上面からの深さは８０ｎｍ程度である。

また、活性領域１０３ｂのうちゲート電極１１１ｂの直下に位置する部分、及びＮウェル領域１０１ｂには、しきい値電圧の制御のためのＮ型不純物がドープされている。ここで、Ｎ型不純物は砒素（Ａｓ）又はリン（Ｐ）等であり、その不純物濃度は例えば１×１０¹⁷ａｔｏｍｓ／ｃｍ³程度である。

以上のように、例えばコアトランジスタとして機能するＭＩＳトランジスタ１７０と例えばＩ／Ｏトランジスタとして機能するＭＩＳトランジスタ１８０とを同一の半導体基板１００上に混載する場合、下地絶縁膜１０４ａ、１０４ｂの膜減りを防いでＥＯＴの変動を抑えることができることに加え、さらなる利点がある。これについて以下説明する。

いわゆるゲートラストプロセスによってゲート絶縁膜の膜厚が相異なる２つのＭＩＳトランジスタを備えた半導体装置を製造する場合、下地絶縁膜の膜厚制御性を高めるためには、シリコン酸化膜等からなり、膜厚の厚い下地絶縁膜を、ダミーゲート電極形成前に、相異なる２つのトランジスタ形成領域に形成する。その後、ダミーゲート電極除去時に、薄膜の下地絶縁膜が所望されるトランジスタ形成領域に形成されている膜厚の厚い下地絶縁膜を選択的に除去し、薄膜の下地絶縁膜を再形成する方法が考えられる。

この方法によってゲート絶縁膜の膜厚が互いに異なるＭＩＳトランジスタ（ＭＩＳトランジスタ１７０、１８０に相当）の混載を実現しようとすると、厚膜の下地絶縁膜（例えば膜厚５ｎｍ）を第１のトランジスタ形成領域１５０内及び第２のトランジスタ形成領域１６０内に形成した後でこの厚膜の下地絶縁膜を選択的に除去する必要がある。しかしながら、厚膜の下地絶縁膜を除去する際に第１のトランジスタ形成領域１５０内の層間絶縁膜が大きく膜減りしてしまうという課題が生じる。

層間絶縁膜としては、一般的にChemical Vapor Deposition(ＣＶＤ)法などで形成されたシリコン酸化膜が用いられるが、層間絶縁膜（層間絶縁膜１１７に相当）の堆積後には活性化アニールなどの熱処理が加わらないため、下層に形成されるシリコン酸化膜に比べて、エッチングレートが非常に大きくなってしまう。例えば、フッ酸を用いてシリコン酸化膜を除去する場合、層間絶縁膜では下方に設けられたシリコン酸化膜に比べてエッチングレートは１０倍程度増大する。そのため、５ｎｍの膜厚を有する下地絶縁膜を除去しようとする場合、同時に層間絶縁膜は５０ｎｍもの膜減りが生じてしまう。

これに対し、本実施形態の半導体装置では、ＭＩＳトランジスタ１７０が下地絶縁膜１０４ａ上に設けられた高誘電率絶縁膜１０６ａを有し、ＭＩＳトランジスタ１８０が下地絶縁膜１０４ｂ上に設けられた高誘電率絶縁膜１０６ｂを有している。

高誘電率絶縁膜１０６ａ、１０６ｂはダミーゲート電極の形成前に形成され、ダミーゲート電極を除去する際には、下地絶縁膜１０４ａ、１０４ｂの保護膜として働く。このため、本実施形態の半導体装置においては、下地絶縁膜１０４ａ、１０４ｂの膜厚減少が抑えられるので、下地絶縁膜１０４ａ、１０４ｂの膜厚精度を向上させ、ゲート絶縁膜１０８ａ、１０８ｂのＥＯＴの変動を低減することができる。なお、下地絶縁膜１０４ｂは、下地絶縁膜１０４ａと同様に、金属シリサイド膜１１６ａ、１１６ｂよりも前に形成されるので、金属シリサイド膜１１６ａ、１１６ｂが下地絶縁膜１０４ａ、１０４ｂの形成時の熱により溶融、断絶されることがない。

また、後述するように、一度形成した下地絶縁膜１０４ａ、１０４ｂはダミーゲート電極の除去工程においても除去されないので、厚い下地絶縁膜１０４ｂを設ける場合であっても層間絶縁膜１１７の膜減りを効果的に防ぐことができる。

このため、本実施形態の半導体装置においては、ＭＩＳトランジスタ１７０とＭＩＳトランジスタ１８０の両方の特性変動が抑制されるので、両トランジスタの混載が容易になる。また、層間絶縁膜１１７の減少を防ぐことができるので、歩留まりの向上を図ることができる。

なお、下地絶縁膜１０４ｂとして、厚さ５ｎｍのシリコン酸化膜を用いる例を示しているが、下地絶縁膜１０４ｂはシリコン酸化膜に限られず、シリコン酸窒化膜であってもよい。また、下地絶縁膜１０４ｂの膜厚は５ｎｍに限定されず、第１のトランジスタ形成領域１５０内に形成されるＭＩＳトランジスタ１７０の下地絶縁膜１０４ａに比べ、厚ければよい。具体的には、下地絶縁膜１０４ｂの膜厚は、電源電圧にも依存するが、２ｎｍ以上、且つ１０ｎｍ以下の範囲であることが望ましい。

また、不純物濃度や接合深さ、ゲート長、各層の膜厚等は、上記の説明で挙げた値に限定されず、本発明の趣旨を逸脱しない範囲において変更可能である。すなわち、これらの値は、トランジスタの仕様にあわせて任意に選択することができる。

また、活性領域１０３ｂは、シリコン以外にもゲルマニウムや、それらの混晶であるシリコンゲルマニウムで形成されていてもよい。ゲルマニウムやシリコンゲルマニウムを用いることにより、Ｐチャネル型のＭＩＳトランジスタ１８０のしきい値電圧をさらに低減することが可能になり、トランジスタの特性を向上させることが可能になる。

また、高誘電率絶縁膜１０６ｂ、高誘電率絶縁膜１０７ｂ、金属膜１０９ｂ、及び金属膜１１０ｂの構成材料や膜厚は、ＭＩＳトランジスタ１７０に含まれる、高誘電率絶縁膜１０６ａ、高誘電率絶縁膜１０７ａ、金属膜１０９ａ、及び金属膜１１０ａの構成材料や膜厚とそれぞれ異なっていてもよいが、同一であることが望ましい。これにより、各膜の形成工程をＭＩＳトランジスタ１７０とＭＩＳトランジスタ１８０とで共通化することができるので、製造方法の簡略化を図ることが可能になる。

また、ＭＩＳトランジスタ１７０における高誘電率絶縁膜１０６ａと同様に、高誘電率絶縁膜１０６ｂは、高誘電率絶縁膜１０７ｂ（上層ゲート絶縁膜２１１ｂ）に対して、ゲート長方向に突き出た形状を有していてもよい。この場合、高誘電率絶縁膜１０６ｂのゲート長方向における幅は、高誘電率絶縁膜１０７ｂのゲート長方向における幅よりも大きくなっている。

なお、上記説明は、Ｐチャネル型ＭＩＳトランジスタに関するものであるが、Ｎチャネル型ＭＩＳトランジスタに関しても同様の構成とすることにより、下地絶縁膜の膜厚精度を向上させつつ、ダミーゲート電極の除去工程に伴うＥＯＴの変動を低減することができ、トランジスタの性能を向上させることができる。

Ｎチャネル型のＭＩＳトランジスタに本実施形態の構成を適用する際には、Ｎ型の活性領域１０３ｂに代えてＰウェル領域におけるＰ型の活性領域を用い、ＬＤＤ領域及びソース／ドレイン領域をＮ型にする等、適宜必要な変更をすればよい。

−半導体装置の製造方法−
以下、本発明の実施形態に係る半導体装置の製造方法について説明する。図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、及び図４（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。

まず、図２（ａ）に示すように、ＳＴＩ法等により、ボロン等のＰ型不純物を含むシリコンからなる半導体基板１００の上部に、第１のトランジスタ形成領域１５０と第２のトランジスタ形成領域１６０とを区画する素子分離領域１０２を形成する。続いて、半導体基板１００における第１のトランジスタ形成領域１５０と第２のトランジスタ形成領域１６０に、それぞれＮウェル領域１０１ａ、１０１ｂを形成する。その後、しきい値電圧調整用のＮ型不純物をＮウェル領域１０１ａ、１０１ｂのうち、素子分離領域１０２で囲まれた領域内にそれぞれドープすることにより、不純物濃度がいずれも１×１０¹⁷ａｔｏｍｓ／ｃｍ³程度の活性領域１０３ａ及び活性領域１０３ｂを形成する。

次に、図２（ｂ）に示すように、公知のデュアルゲート酸化膜形成方法を用いることにより、下地絶縁膜１０４Ａ、１０４Ｂを形成する。具体的には、熱酸化法により、第１のトランジスタ形成領域１５０内の活性領域１０３ａ上に、０．５ｎｍの膜厚を有し、シリコン酸化膜で構成された下地絶縁膜１０４Ａを形成する。また、熱酸化法により、第２のトランジスタ形成領域１６０内の活性領域１０３ｂ上に、５ｎｍの膜厚を有し、シリコン酸化膜で構成された下地絶縁膜１０４Ｂを形成する。

次に、図２（ｃ）に示すように、下地絶縁膜１０４Ａ及び下地絶縁膜１０４Ｂを含む基板上に、膜厚が１ｎｍの高誘電率絶縁膜１０６をAtomic Layer Deposition(ＡＬＤ)法により形成する。続いて、膜厚が１００ｎｍのポリシリコン膜で構成されたダミーゲート電極用膜２０１と、膜厚が３０ｎｍのシリコン酸化膜で構成される保護膜２０２とを順次堆積する。

次に、図３（ａ）に示すように、保護膜２０２のうち第１のトランジスタ形成領域１５０内の所定領域に位置する部分と、第２のトランジスタ形成領域１６０内の所定領域に位置する部分とをそれぞれ覆う第１のレジストパターン（図示せず）を形成し、該第１のレジストパターンをマスクとして用いるドライエッチングにより、保護膜２０２、ダミーゲート電極用膜２０１、高誘電率絶縁膜１０６、及び下地絶縁膜１０４Ａ、１０４Ｂをパターニングする。

これにより、第１のトランジスタ形成領域１５０においては、下地絶縁膜１０４Ａの一部で構成された下地絶縁膜１０４ａ、高誘電率絶縁膜１０６の一部で構成された高誘電率絶縁膜１０６ａ、ダミーゲート電極用膜２０１の一部で構成されたダミーゲート電極２０１ａ、及び保護膜２０２の一部で構成された保護膜２０２ａが形成される。また、第２のトランジスタ形成領域１６０においては、下地絶縁膜１０４Ｂの一部で構成された下地絶縁膜１０４ｂ、高誘電率絶縁膜１０６の一部で構成された高誘電率絶縁膜１０６ｂ、ダミーゲート電極用膜２０１の一部で構成されたダミーゲート電極２０１ｂ、及び保護膜２０２の一部で構成された保護膜２０２ｂが形成される。ここで、下地絶縁膜１０４ａと高誘電率絶縁膜１０６ａとは下層ゲート絶縁膜２１０ａを構成し、下地絶縁膜１０４ｂと高誘電率絶縁膜１０６ｂとは下層ゲート絶縁膜２１０ｂを構成する。

本工程において、エッチングガスとしては、例えばＣＨ₂Ｆ₂とＳＦ₆の混合ガスを用いることができる。なお、各ダミーゲート電極２０１ａ、２０１ｂのゲート長寸法は、それぞれ４０ｎｍ、４００ｎｍとする。

次に、図３（ｂ）に示すように、公知の方法を用いて、エクステンション／ＬＤＤ用の不純物注入から金属シリサイド膜形成までの工程を行う。具体的には、上述の第１のレジストパターンを除去し、その後、第２のトランジスタ形成領域１６０内の基板を覆い、第１のトランジスタ形成領域１５０内の基板を露出させる第２のレジストパターン（図示せず）を形成する。続いて、第２のレジストパターン及びダミーゲート電極２０１ａをマスクとして、第１のトランジスタ形成領域１５０における活性領域１０３ａに、二フッ化ボロン（ＢＦ₂）をイオン注入する。これにより、活性領域１０３ａの上部であって、ダミーゲート電極２０１ａの両側方に位置する領域に、Ｐ型エクステンション注入領域（図示せず）を形成する。ここで、二フッ化ボロンのイオン注入は、加速エネルギーを２ｋｅＶとし、ドーズ量を１×１０¹⁵ａｔｏｍｓ／ｃｍ²とする条件（注入深さＲｐ＋ΔＲｐ＝４ｎｍ）で行う。

続いて、第２のレジストパターンを除去し、その後、第１のトランジスタ形成領域１５０内の基板を覆い、第２のトランジスタ形成領域１６０内の基板を露出させる第３のレジストパターン（図示せず）を形成する。次に、第３のレジストパターン及びダミーゲート電極２０１ｂをマスクとして、第２のトランジスタ形成領域１６０における活性領域１０３ｂに、二フッ化ボロン（ＢＦ₂）をイオン注入する。これにより、活性領域１０３ｂの上部であって、ダミーゲート電極２０１ｂの両側方に位置する領域に、Ｐ型ＬＤＤ注入領域（図示せず）を形成する。ここで、二フッ化ボロンのイオン注入は、加速エネルギーを２０ｋｅＶとし、ドーズ量を１×１０¹⁴ａｔｏｍｓ／ｃｍ²とする条件（注入深さＲｐ＋ΔＲｐ＝２５ｎｍ）で行う。なお、Ｐ型エクステンション注入領域の形成とＬＤＤ注入領域の形成の順序は特に問われない。

また、短チャネル特性の改善を図るために、エクステンション注入の前又は後に、活性領域１０３ａに第１のＮ型ポケット注入を行ってもよい。第１のＮ型ポケット注入では、例えば、砒素を加速エネルギーが３０ｋｅＶ、ドーズ量が３×１０¹³ａｔｏｍｓ／ｃｍ²で、チルト角が１５°及びツイスト角が０°の４回転注入の条件下（注入深さＲｐ＋ΔＲｐ＝３０ｎｍ）で注入する。これと同様に、ＬＤＤ注入の前又は後に、活性領域１０３ｂに第２のＮ型ポケット注入を行ってもよい。第２のＮ型ポケット注入では、例えば、砒素を加速エネルギーが６０ｋｅＶ、ドーズ量が１×１０¹³ａｔｏｍｓ／ｃｍ²で、チルト角が１５°及びツイスト角が０°の４回転注入の条件下（注入深さＲｐ＋ΔＲｐ＝７０ｎｍ）で注入する。その後、第３のレジストパターンを除去する。

続いて、ＣＶＤ法により、ダミーゲート電極２０１ａ、２０１ｂ上を含む半導体基板１００上全体に膜厚が４０ｎｍ程度のシリコン窒化膜を形成する。その後、半導体基板１００上のシリコン窒化膜をドライエッチングによりエッチバックすることにより、ダミーゲート電極２０１ａ、２０１ｂの各側面上に最大幅が４０ｎｍのシリコン窒化膜で構成されたサイドウォールスペーサ１１２ａ、１１２ｂをそれぞれ形成する。

続いて、ダミーゲート電極２０１ａ及びサイドウォールスペーサ１１２ａ、ならびに、ダミーゲート電極２０１ｂ及びサイドウォールスペーサ１１２ｂをマスクとして、活性領域１０３ａ及び活性領域１０３ｂ中にボロンをイオン注入する。これにより、活性領域１０３ａにおけるダミーゲート電極２０１ａ及びサイドウォールスペーサ１１２ａの側方に、Ｐ型エクステンション注入領域と接続される第１のＰ型ソース／ドレイン注入領域（図示せず）を形成する。また、活性領域１０３ｂにおけるダミーゲート電極２０１ｂ及びサイドウォールスペーサ１１２ｂの側方に、ＬＤＤ注入領域と接続される第２のＰ型ソース／ドレイン注入領域（図示せず）を形成する。ここで、ボロンのイオン注入は、加速エネルギーが３ｋｅＶで、ドーズ量が４×１０¹⁵ａｔｏｍｓ／ｃｍ²の条件で行う。

続いて、温度が１０００℃のスパイクアニールを行うことにより、イオン注入により導入された不純物を活性化する。この活性化アニールにより、エクステンション注入領域中のボロンが拡散して、Ｐ型エクステンション領域１１３が形成される。これと同時に、ＬＤＤ注入領域中のボロンが拡散して、Ｐ型ＬＤＤ領域１１４が形成される。さらに、第１のＰ型ソース／ドレイン注入領域中のボロン、及び第２のＰ型ソース／ドレイン注入領域中のボロンが拡散して、それぞれ、Ｐ型ソース／ドレイン領域１１５ａ及びＰ型ソース／ドレイン領域１１５ｂが形成される。なお、Ｐ型エクステンション領域１１３及びＰ型ＬＤＤ領域１１４における活性化アニール後の接合深さはそれぞれ２０ｎｍ、６０ｎｍである。Ｐ型ソース／ドレイン領域１１５ａ、１１５ｂにおける活性化アニール後の接合深さは、共に８０ｎｍ程度である。

続いて、Ｐ型ソース／ドレイン領域１１５ａ、１１５ｂ上に、公知の方法を用いて、膜厚が２０ｎｍのニッケルシリサイドからなる金属シリサイド膜１１６ａ、１１６ｂをそれぞれ形成する。

次に、図３（ｃ）に示すように、半導体基板１００上の全体に、３００ｎｍの膜厚を有するシリコン酸化膜をＣＶＤ法により形成する。続いて、ＣＭＰ法を用いて、上述のシリコン酸化膜、ならびにダミーゲート電極２０１ａ、２０１ｂ上の保護膜２０２ａ、２０２ｂを除去し、層間絶縁膜１１７を形成する。この際、保護膜２０２ａ、２０２ｂを確実に除去するために、ダミーゲート電極２０１ａ、２０１ｂ及びサイドウォールスペーサ１１２ａ、１１２ｂの一部も除去するので、層間絶縁膜１１７の膜厚は８５ｎｍ程度になる。

次に、図４（ａ）に示すように、水酸化アンモニウムを含む薬液を用いてダミーゲート電極２０１ａ、２０１ｂの全体を除去する。これにより、サイドウォールスペーサ１１２ａ、１１２ｂの内側面、及び下層ゲート絶縁膜２１０ａ、２１０ｂの各上面が露出される。

次に、図４（ｂ）に示すように、半導体基板１００上の全体に、ＡＬＤ法を用いて膜厚が１．５ｎｍで、例えばハフニウム酸化膜で構成された高誘電率絶縁膜１０７を形成する。続いて、ＡＬＤ法を用いて膜厚が５ｎｍの窒化チタン（ＴｉＮ）膜で構成された金属膜１０９、ＣＶＤ法を用いて膜厚が２００ｎｍのタングステン（Ｗ）膜で構成された金属膜１１０を順次形成する。

次に、図４（ｃ）に示すように、ＣＭＰ法を用いて、金属膜１１０、金属膜１０９、及び高誘電率絶縁膜１０７の各一部を研磨及び除去し、層間絶縁膜１１７の上面、サイドウォールスペーサ１１２ａ、１１２ｂの上端部をそれぞれ露出させる。

これにより、第１のトランジスタ形成領域１５０内であって、サイドウォールスペーサ１１２ａで囲まれた領域内に、ハフニウム酸化膜からなり、断面が凹状の高誘電率絶縁膜１０７ａが形成される。また、高誘電率絶縁膜１０７ａで囲まれた凹部内に、窒化チタンからなり、断面が凹状の金属膜１０９ａと、タングステンからなり、凹部に埋め込まれた金属膜１１０ａとが形成される。高誘電率絶縁膜１０７ａは上層ゲート絶縁膜２１１ａを構成し、上層ゲート絶縁膜２１１ａと下層ゲート絶縁膜２１０ａとはゲート絶縁膜１０８ａを構成する。金属膜１０９ａと金属膜１１０ａとはゲート電極１１１ａを構成する。

これと同様に、第２のトランジスタ形成領域１６０内であって、サイドウォールスペーサ１１２ｂで囲まれた領域内に、ハフニウム酸化膜からなり、断面が凹状の高誘電率絶縁膜１０７ｂが形成される。また、高誘電率絶縁膜１０７ｂで囲まれた凹部内に、窒化チタンからなり、断面が凹状の金属膜１０９ｂと、タングステンからなり、凹部に埋め込まれた金属膜１１０ｂとが形成される。高誘電率絶縁膜１０７ｂは上層ゲート絶縁膜２１１ｂを構成し、上層ゲート絶縁膜２１１ｂと下層ゲート絶縁膜２１０ｂとはゲート絶縁膜１０８ｂを構成する。金属膜１０９ｂと金属膜１１０ｂとはゲート電極１１１ｂを構成する。以上の方法により、図１（ａ）に示す本実施形態の半導体装置が作製できる。

本実施形態に係る半導体装置の製造方法では、図２（ｃ）に示す工程で、下地絶縁膜１０４Ａとダミーゲート電極用膜２０１との間、及び下地絶縁膜１０４Ｂとダミーゲート電極用膜２０１との間に、薄い高誘電率絶縁膜１０６を挟み込んだ構造を形成する。これにより、図４（ａ）に示す工程で、ダミーゲート電極２０１ａ、２０１ｂを除去する際に、高誘電率絶縁膜１０６ａ、１０６ｂが保護膜としてシリコン酸化膜で構成された下地絶縁膜１０４ａ、１０４ｂの膜減りを防ぐので、高誘電率絶縁膜１０６を形成しない場合に比べてＥＯＴの変動を抑えることができる。上述のように、図４（ａ）に示す工程では高誘電率絶縁膜１０６ａ、１０６ｂの膜厚が減少するものの、ＥＯＴへの影響は下地絶縁膜１０４ａ、１０４ｂの膜厚が減少する場合に比べて小さくなっている。

従って、本実施形態の方法によれば、トランジスタ特性が安定化された半導体装置を作製することが可能となる。また、下地絶縁膜１０４ａ、１０４ｂは金属シリサイド膜１１６ａ、１１６ｂよりも前に形成されるので、下地絶縁膜１０４ａ、１０４ｂが熱酸化法で形成される場合であっても、金属シリサイド膜１１６ａ、１１６ｂの溶融、断絶等を防ぐことができる。

なお、下地絶縁膜１０４Ａ、１０４Ｂは熱酸化法を用いて形成されているが、これに限らず、水素／酸素混合ガスや水蒸気を用いた酸化、あるいはオゾン水などを用いた化学処理による酸化などの方法を適宜選択することができる。また、下地絶縁膜１０４Ａ、１０４Ｂはシリコン酸窒化膜で構成されていてもよい。

なお、高誘電率絶縁膜１０６、１０７は、ＡＬＤ法を用いて形成されているが、これに限らず、Physical Vapor Deposition(ＰＶＤ)法やＣＶＤ法など、他の方法を用いても形成されていてもよい。ただし、高誘電率絶縁膜１０７は、立体構造を有するパターン内に形成される必要があるため、ＡＬＤ法で形成されることが望ましい。

なお、図３（ｂ）では、シリコン窒化膜で形成されるサイドウォールスペーサ１１２ａ、１１２ｂの内側面が、半導体基板１００の上面に対してほぼ垂直に形成されるように示されているが、下層ゲート絶縁膜２１０ａ、２１０ｂより上に位置するサイドウォールスペーサ１１２ａ、１１２ｂの内側面は、それぞれダミーゲート電極２０１ａ、２０１ｂ側に入り込んでいてもよい。この場合、図４（ｂ）に示す高誘電率絶縁膜１０７を堆積する際に、サイドウォールスペーサ間の間口が狭くなり、高誘電率絶縁膜１０７のサイドウォールスペーサ上部における被覆性が劣化する場合もあるが、製造された半導体装置において、ゲート電極１１１ａの上部側面が直接サイドウォールスペーサ１１２ａと接していてもよく、ゲート電極１１１ｂの上部側面が直接サイドウォールスペーサ１１２ｂと接していてもよい。

なお、サイドウォールスペーサ１１２ａ、１１２ｂはシリコン系ガス（例えばＳｉＨ₄）と窒化物系ガス（例えばアンモニア）とを反応させて形成するが、窒化物系ガスが、ダミーゲート電極２０１ａ、２０１ｂと反応し、ダミーゲート電極２０１ａ、２０１ｂのゲート長方向の側面部がシリコン窒化膜になってもよい。この場合、サイドウォールスペーサ１１２ａ、１１２ｂは、高誘電率絶縁膜１０６ａ、１０６ｂ上にもそれぞれ形成されることとなる。ただし、ダミーゲート電極２０１ａ、２０１ｂの後退量が大きいと、トランジスタ特性の変動が大きくなるため、後退量は、ゲート寸法の１０％以下、好ましくは５％以下に抑えることが好ましい。

なお、本実施形態における製造方法では、第１のトランジスタ形成領域１５０内と第２のトランジスタ形成領域１６０内の両方にＭＩＳトランジスタを形成しているが、一方の領域にのみＭＩＳトランジスタを形成してもよい。

また、以上では、Ｐ型チャネル型のＭＩＳトランジスタを形成する場合について説明したが、Ｎチャネル型ＭＩＳトランジスタが半導体基板１００上に形成される場合、及びＣＭＯＳを構成するＮチャネル型ＭＩＳトランジスタとＰチャネル型ＭＩＳトランジスタの双方が同一の半導体基板１００上に形成される場合においても同様な方法を用いることができる。

また、以上で説明した各層の膜厚や構成材料、不純物濃度、イオン注入条件や熱処理条件等は本発明の趣旨を逸脱しない範囲において適宜変更可能である。

本発明に係る半導体装置は、ＭＩＳトランジスタを含む種々の半導体集積回路などに利用される。

１００ 半導体基板
１０１ａ、１０１ｂ Ｎウェル領域
１０２ 素子分離領域
１０３ａ、１０３ｂ 活性領域
１０４ａ、１０４ｂ、１０４Ａ、１０４Ｂ 下地絶縁膜
１０６、１０６ａ、１０６ｂ、１０７、１０７ａ、１０７ｂ 高誘電率絶縁膜
１０８ａ、１０８ｂ ゲート絶縁膜
１０９、１０９ａ、１０９ｂ、１１０、１１０ａ、１１０ｂ 金属膜
１１１ａ、１１１ｂ ゲート電極
１１２ａ、１１２ｂ サイドウォールスペーサ
１１３ Ｐ型エクステンション領域
１１４ Ｐ型ＬＤＤ領域
１１５ａ、１１５ｂ Ｐ型ソース／ドレイン領域
１１６ａ、１１６ｂ 金属シリサイド膜
１１７ 層間絶縁膜
１５０ 第１のトランジスタ形成領域
１６０ 第２のトランジスタ形成領域
１７０、１８０ ＭＩＳトランジスタ
２０１ ダミーゲート電極用膜
２０１ａ、２０１ｂ ダミーゲート電極
２０２、２０２ａ、２０２ｂ 保護膜
２１０ａ、２１０ｂ 下層ゲート絶縁膜
２１１ａ、２１１ｂ 上層ゲート絶縁膜

Claims (17)

1. 半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを有する第１のＭＩＳトランジスタを備え、
   前記第１のゲート絶縁膜は、前記第１の活性領域上に形成された板状の第１の下層ゲート絶縁膜と、前記第１の下層ゲート絶縁膜上に形成された断面形状が凹状の第１の上層ゲート絶縁膜とを有し、
   前記第１の下層ゲート絶縁膜は、前記第１の活性領域上に形成された第１の下地絶縁膜と、前記第１の下地絶縁膜上に形成された第１の高誘電率絶縁膜とで構成され、
   前記第１の上層ゲート絶縁膜は、前記第１の高誘電率絶縁膜上に形成された第２の高誘電率絶縁膜で構成され、
   前記第１のゲート電極は、前記第１の上層ゲート絶縁膜に囲まれた凹部を埋め込むように形成されている半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１の高誘電率絶縁膜におけるゲート長方向の幅は、前記第２の高誘電率絶縁膜におけるゲート長方向の幅に比べて同等以上であることを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第１のゲート電極は、前記第１の上層ゲート絶縁膜上に形成された断面形状が凹状の第１の金属膜と、前記第１の金属膜に囲まれた凹部内を埋め込むように前記第１の金属膜上に形成された第２の金属膜とを有することを特徴とする半導体装置。
4. 請求項１〜３のうちいずれか１項に記載の半導体装置において、
   前記第１の上層ゲート絶縁膜を間に挟んで前記第１のゲート電極の側面上に形成された第１のサイドウォールスペーサと、
   前記第１の活性領域における、前記第１のサイドウォールスペーサの外側に位置する領域上に形成された層間絶縁膜とをさらに備え、
   前記層間絶縁膜は、前記第１のゲート電極の上面上には設けられていないことを特徴とする半導体装置。
5. 請求項１〜４のうちいずれか１項に記載の半導体装置において、
   前記第１の上層ゲート絶縁膜の上端の高さは、前記第１のゲート電極の上面の高さと比べて同等以下であることを特徴とする半導体装置。
6. 請求項１〜５のうちいずれか１項に記載の半導体装置において、
   前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有する第２のＭＩＳトランジスタをさらに備え、
   前記第２のゲート絶縁膜は、前記第２の活性領域上に形成された板状の第２の下層ゲート絶縁膜と、前記第２の下層ゲート絶縁膜上に形成された断面形状が凹状の第２の上層ゲート絶縁膜とを有し、
   前記第２のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚に比べて厚いことを特徴とする半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第２の下層ゲート絶縁膜は、前記第２の活性領域上に形成された第２の下地絶縁膜と、前記第２の下地絶縁膜上に形成された第３の高誘電率絶縁膜とで構成され、
   前記第２の上層ゲート絶縁膜は、前記第３の高誘電率絶縁膜上に形成された第４の高誘電率絶縁膜で構成され、
   前記第２の下地絶縁膜の膜厚は、前記第１の下地絶縁膜の膜厚に比べて厚いことを特徴とする半導体装置。
8. 請求項７に記載の半導体装置において、
   前記第３の高誘電率絶縁膜は、前記第１の高誘電率絶縁膜と同一材料で構成され、且つ前記第１の高誘電率絶縁膜と同一膜厚を有し、
   前記第４の高誘電率絶縁膜は、前記第２の高誘電率絶縁膜と同一材料で構成され、且つ前記第２の高誘電率絶縁膜と同一膜厚を有することを特徴とする半導体装置。
9. 請求項６〜８のうちいずれか１項に記載の半導体装置において、
   前記第２のゲート電極は、前記第２の上層ゲート絶縁膜上に形成された断面形状が凹状の第３の金属膜と、前記第３の金属膜に囲まれた凹部内を埋め込むように前記第３の金属膜上に形成された第４の金属膜とを有することを特徴とする半導体装置。
10. 請求項９に記載の半導体装置において、
    前記第３の金属膜は、前記第１の金属膜と同一材料で構成され、且つ、同一膜厚を有し、
    前記第４の金属膜は、前記第２の金属膜と同一材料で構成されることを特徴とする半導体装置。
11. 請求項６〜１０のうちいずれか１項に記載の半導体装置において、
    前記第２のゲート電極のゲート長は、前記第１のゲート電極のゲート長に比べて大きいことを特徴とする半導体装置。
12. 請求項１〜１１のうちいずれか１項に記載の半導体装置において、
    前記第１の高誘電率絶縁膜は、ハフニウム酸化膜、ハフニウムシリケート膜、ハフニウムシリコンオキシナイトライド膜、ハフニウムジルコニウム酸化膜、ジルコニウム酸化膜、ジルコニウムシリケート膜、ジルコニウムシリコンオキシナイトライド膜、ハフニウムアルミニウム酸化膜、ハフニウムランタン酸化膜、及びランタンシリケート膜のうちから選ばれた１つの膜で構成されていることを特徴とする半導体装置。
13. 請求項１〜１２のうちいずれか１項に記載の半導体装置において、
    前記第２の高誘電率絶縁膜は、ハフニウム酸化膜、ハフニウムシリケート膜、ハフニウムシリコンオキシナイトライド膜、ハフニウムジルコニウム酸化膜、ジルコニウム酸化膜、ジルコニウムシリケート膜、ジルコニウムシリコンオキシナイトライド膜、ハフニウムアルミニウム酸化膜、ハフニウムランタン酸化膜、及びランタンシリケート膜のうちから選ばれた１つの膜で構成されていることを特徴とする半導体装置。
14. 請求項１〜１３のうちいずれか１項に記載の半導体装置において、
    前記第１の下地絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜で構成されていることを特徴とする半導体装置。
15. 請求項１〜１４のうちいずれか１項に記載の半導体装置において、
    前記第１の高誘電率絶縁膜の膜厚は、０．３ｎｍ以上、且つ１．４ｎｍ以下であることを特徴とする半導体装置。
16. 下層ゲート絶縁膜と上層ゲート絶縁膜とで構成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳトランジスタを備えた半導体装置の製造方法であって、
    半導体基板における活性領域上に、下地絶縁膜、及び前記下地絶縁膜上に配置された第１の高誘電率絶縁膜を有する板状の前記下層ゲート絶縁膜を形成する工程と、
    前記下層ゲート絶縁膜上に、断面形状が凹状の第２の高誘電率絶縁膜で構成された前記上層ゲート絶縁膜を形成する工程と、
    前記上層ゲート絶縁膜上に、前記上層ゲート絶縁膜によって囲まれた凹部を埋め込むように前記ゲート電極を形成する工程とを備えている半導体装置の製造方法。
17. 請求項１６に記載の半導体装置の製造方法において、
    前記上層ゲート絶縁膜の形成前に、前記下層ゲート絶縁膜上にダミーゲート電極を形成する工程と、
    前記上層ゲート絶縁膜の形成前に、前記ダミーゲート電極の側面上にサイドウォールスペーサを形成する工程と、
    前記上層ゲート絶縁膜の形成前、且つ前記サイドウォールスペーサの形成後に、前記ダミーゲート電極を除去する工程とをさらに備えていることを特徴とする半導体装置の製造方法。

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