JP5410398B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関し、特に、高誘電体を含むゲート絶縁膜を有する半導体装置及びその製造方法に関する。

近年の半導体装置における高集積化及び高速化に伴い、ＭＯＳ（metal oxide semiconductor）電界効果トランジスタ（ＭＯＳ field effect transistor：ＭＯＳＦＥＴ）の微細化が進められている。微細化に伴い、ゲート絶縁膜の薄膜化を進めると、トンネル電流によるゲートリーク電流の増大といった問題が顕在化することとなる。この問題を解決するために、酸化シリコン（ＳｉＯ_２）又は窒化シリコン（Ｓｉ_３Ｎ_４）よりも高い比誘電率を有する酸化ハフニウム（ＨｆＯ_２）、酸化ジルコニウム（ＺｒＯ_２）、酸化ランタン（Ｌａ_２Ｏ_３）、酸化チタン（ＴｉＯ_２）又は酸化タンタル（Ｔａ_２Ｏ_５）等からなる高誘電体膜（Ｈｉｇｈ−Ｋ膜）をゲート絶縁膜として用いることにより、ゲート絶縁膜の物理的膜厚を厚くすることが検討されている。また、ゲート電極に多結晶シリコン膜を用いると、多結晶シリコン膜に空乏化層が生じるため、メタルゲート電極を用いることにより、空乏化層の発生を防ぐことが検討されている。

メタルゲート電極を用いる場合、消費電力を抑えるためにメタルゲート電極がｎ型ＭＩＳ（metal insulator semiconductor）トランジスタ及びｐ型ＭＩＳトランジスタにおいて適当なしきい値電圧を与える仕事関数をゲート絶縁膜との界面において示すことが必要となる。近年では、ｎ型ＭＩＳトランジスタではランタン（Ｌａ）を含むゲート絶縁膜を形成する一方、ｐ型ＭＩＳトランジスタではアルミニウム（Ａｌ）を含むゲート絶縁膜を形成することにより、その要求を満たしている。

以下、従来のＨｉｇｈ−Ｋ膜及びメタルゲート電極を用いた半導体装置の製造方法について図１３〜図１５を参照しながら説明する。

まず、図１３（ａ）に示すように、イオン注入法等により、シリコン（Ｓｉ）からなる半導体基板１０１の上部にｐ型領域１０２及びｎ型領域１０３を形成する。続いて、ｐ型領域１０２とｎ型領域１０３との境界領域に、シリコン酸化膜である素子分離膜１０４を形成する。

次に、図１３（ｂ）に示すように、ｐ型領域１０２、ｎ型領域１０３及び素子分離膜１０４の上に、酸化シリコン（ＳｉＯ_２）膜１０５Ａ及び多結晶シリコン膜１０６Ａを順次形成する。

次に、図１３（ｃ）に示すように、エッチング法を用いて、ＳｉＯ_２膜１０５Ａ及び多結晶シリコン膜１０６Ａからダミーゲート絶縁膜１０５及びダミーゲート電極１０６を形成する。

次に、図１３（ｄ）に示すように、ダミーゲート電極１０６をマスクとして、ｐ型領域１０２及びｎ型領域１０３のそれぞれにｎ型不純物及びｐ型不純物をイオン注入し、エクステンション層１０７、１０８をそれぞれ形成する。

次に、図１３（ｅ）に示すように、半導体基板１０１、ダミーゲート絶縁膜１０５及びダミーゲート電極１０６を覆うように窒化シリコン（ＳｉＮ）層を形成した後に、エッチバックすることによりゲート側壁絶縁膜１０９を形成する。

次に、図１３（ｆ）に示すように、ダミーゲート電極１０６及びゲート側壁絶縁膜１０９をマスクとして、ｐ型領域１０２の上部及びｎ型領域１０３のそれぞれにｎ型不純物及びｐ型不純物をイオン注入し、熱処理を行うことにより、ソースドレイン領域１１０、１１１を形成する。

次に、図１４（ａ）に示すように、公知のシリサイドの形成技術を用いて、ソースドレイン領域１１０、１１１の上部にコンタクトとしてニッケルシリコン（ＮｉＳｉ）からなるシリサイド層１１２、１１３を形成する。

次に、図１４（ｂ）に示すように、半導体基板１０１、ダミーゲート電極１０６及びゲート側壁絶縁膜１０９を覆うように、ＳｉＯ_２からなる層間絶縁膜１１４を形成し、その後、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法等により、ダミーゲート電極１０６が露出するまで層間絶縁膜１１４を研磨する。

次に、図１４（ｃ）に示すように、ドライエッチング法により、ダミーゲート電極１０６を選択的に除去する。続いて、ウェットエッチング法によりダミーゲート絶縁膜１０５を除去する。これにより、ｐ型領域１０２の上に第１のゲート埋め込み溝部１１５を形成し、ｎ型領域１０３の上に第２のゲート埋め込み溝部１１６を形成する。

次に、図１４（ｄ）に示すように、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により、第１のゲート埋め込み溝部１１５を埋め込み、且つ、第２のゲート埋め込み溝部１１６を埋め込まないように、層間絶縁膜１１４の上に、厚さが１μｍ程度のシリコン膜であるマスク膜１１７を形成する。

次に、図１４（ｅ）に示すように、マスク膜１１７の上及びｎ型領域１０３の上における第２のゲート埋め込み溝部１１６の底部に、ＣＶＤ法又はスパッタ法等を用いて、ｐ型ＭＩＳトランジスタ用のゲート絶縁膜１１８として、膜厚が約３ｎｍであり、膜中のＬａの濃度に対するＡｌの濃度の比の値が１．５であるアモルファスの酸化ランタンアルミニウム（ＬａＡｌＯ_３）膜を形成する。

次に、図１４（ｆ）に示すように、Ｓｉからなるマスク膜１１７を除去した後に、ゲート絶縁膜１１８を形成した方法と同様にして、ｐ型領域１０２の上における第１のゲート埋め込み溝部１１５の底部に、ｎ型ＭＩＳトランジスタ用のゲート絶縁膜１１９として、膜厚が約３ｎｍであり、膜中のＬａの濃度に対するＡｌの濃度の比の値が１．０であるアモルファスのＬａＡｌＯ_３膜を形成する。その後、Ｓｉからなるマスク膜を除去する。

次に、図１５に示すように、公知の方法により、ゲート絶縁膜１１８、１１９の上に炭化タンタル（ＴａＣ）膜であるゲート電極１２０、１２１を形成することにより、従来の半導体装置が得られる。

前記従来の半導体装置の製造方法により製造された半導体装置は、ｐ型ＭＩＳトランジスタにおけるゲート絶縁膜のＬａの濃度に対するＡｌの濃度の比の値を、ｎ型ＭＩＳトランジスタにおけるゲート絶縁膜中のＬａの濃度に対するＡｌの濃度の比の値よりも大きくすることによって適当なしきい値電圧が得られる。

このようなしきい値電圧を適当な大きさに調整するための調整用金属となるＬａとＡｌとによってもたらされるしきい値電圧のシフト方向が逆となる現象は、ＬａとＡｌとによりゲート絶縁膜にもたらされる固定電荷の極性が逆であることに起因している。つまり、Ａｌリッチの場合は、基板とゲート絶縁膜との界面に負の固定電荷が発生して、フラットバンド電圧を正側にシフトさせ、逆にＬａリッチの場合は基板とゲート絶縁膜との界面に正の固定電荷が発生して、フラットバンド電圧を負側にシフトさせる。

以上のメカニズムにより、ゲート絶縁膜のＬａとＡｌとの濃度比を変更させることによって、適当なしきい値電圧を持つ半導体装置を得ることができる。

特開２００９−１１７５５７号公報

抵抗素子を製造する場合、その抵抗体層は低抵抗化を防ぐために金属電極材料を除去し、多結晶シリコン膜又はアモルファスシリコン膜等からなるシリコン膜を形成する。しかしながら、前記従来の半導体装置の製造方法の場合、ｎ型ＭＩＳトランジスタに適当なしきい値電圧を与えるために、ゲート絶縁膜のＨｉｇｈ−Ｋ膜に調整用金属となるＬａを含ませるため、抵抗素子領域のＨｉｇｈ−Ｋ膜にもＬａが含まれることとなる。Ｌａは容易に結晶化するため、Ｌａを含むＨｉｇｈ−Ｋ膜の上に抵抗体層として直接に多結晶シリコンからなるシリコン膜を形成すると、結晶化したＬａが核となって異常成長し、シリコン膜の膜厚が安定せず、安定した抵抗値を得られないという問題が生じる。また、この問題は抵抗素子だけでなく、フューズ素子又はゲート電極のパターニング時のリソグラフィ工程におけるアライメントマーク部においても抵抗素子と同様の構造として形成されるため、シリコン膜の膜厚が安定しないという問題が生じる。

本発明は、前記の問題に鑑み、その目的は、ＭＩＳトランジスタのゲート絶縁膜における高誘電体膜が調整用金属を含むことにより適当なしきい値電圧が与えられる一方、抵抗素子はシリコン膜からなる抵抗体層の下に設けられた高誘電体膜が結晶化し易い調整用金属を含まないことによりシリコン膜の異常成長を抑制して、シリコン膜の膜厚を安定化することにある。

前記の目的を達成するために、本発明は半導体装置を、ＭＩＳトランジスタは高誘電体膜を有するゲート絶縁膜が調整用金属を含む一方、抵抗素子はシリコン膜からなる抵抗体層が結晶化し易い調整用金属を含まない高誘電体膜上に接して形成されている構成とする。

具体的に、本発明に係る半導体装置は、半導体基板の上部に形成された素子分離領域によって囲まれた半導体基板からなる第１の活性領域、該第１の活性領域の上に形成された第１の高誘電体膜を有する第１のゲート絶縁膜、及び該第１のゲート絶縁膜の上に形成された第１のゲート電極を有する第１導電型の第１のＭＩＳトランジスタと、素子分離領域の上に形成された第２の高誘電体膜、及び該第２の高誘電体膜の上に形成されたシリコンからなる抵抗体層を有する抵抗素子とを備え、第１の高誘電体膜と第２の高誘電体膜とは、互いに同一の高誘電体材料を含み、第１の高誘電体膜は、さらに第１の調整用金属を含む一方、第２の高誘電体膜は、第１の調整用金属を含まない。

本発明に係る半導体装置によると、トランジスタに適当なしきい値電圧が与えられると共に、抵抗素子における抵抗体層として用いられるシリコン膜の異常成長を防ぐことにより、シリコンからなる抵抗体層の膜厚を安定化することができる。

本発明に係る半導体装置において、第１のゲート電極は、第１のゲート絶縁膜における第１の高誘電体膜の上に接して形成され、抵抗体層は、第２の高誘電体膜の上に接して形成されていることが好ましい。

本発明に係る半導体装置において、抵抗体層は、素子分離領域の上にのみ形成されていてもよい。

本発明に係る半導体装置は、抵抗体層の上に形成された保護絶縁膜をさらに備え、第１のゲート電極を含む第１の活性領域の上には、保護絶縁膜が形成されていなくてもよい。

本発明に係る半導体装置において、第１のゲート電極は、第１のゲート絶縁膜の上に形成された第１の金属膜と、該第１の金属膜の上に形成された第１のシリコン膜とを有していることが好ましい。

本発明に係る半導体装置において、第１のゲート絶縁膜は、第１の活性領域の上に形成された第１の下地絶縁膜と、第１の下地絶縁膜の上に形成された第１の高誘電体膜とを有していることが好ましい。

本発明に係る半導体装置は、第１のゲート絶縁膜及び第１のゲート電極の側面上に形成された第１のサイドウォール絶縁膜と、第２の高誘電体膜及び抵抗体層の側面上に形成された第２のサイドウォール絶縁膜とをさらに備えていてもよい。

本発明に係る半導体装置は、第１のゲート電極の上に形成されたシリサイド層をさらに備えていてもよい。

本発明に係る半導体装置において、第１の調整用金属は、シリコンを異常成長させる金属であってもよい。

本発明に係る半導体装置において、第１のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、抵抗体層はｎ型シリコンからなり、第１の調整用金属はランタンであることが好ましい。

本発明に係る半導体装置は、半導体基板の上部に形成された前記素子分離領域によって囲まれた前記半導体基板からなる第２の活性領域、該第２の活性領域の上に形成された第３の高誘電体膜を有する第２のゲート絶縁膜、及び該第２のゲート絶縁膜の上に形成された第２のゲート電極を有する第２導電型の第２のＭＩＳトランジスタをさらに備え、第３の高誘電体膜は、第１の高誘電体膜及び第２の高誘電体膜と同一の前記高誘電体材料を含み、且つ、第２の調整用金属を含む一方、第１の調整用金属を含まないことが好ましい。

本発明に係る半導体装置において、第２の高誘電体膜は、第２の調整用金属を含むことが好ましい。

本発明に係る半導体装置において、第２のゲート絶縁膜は、第２の活性領域の上に形成された第２の下地絶縁膜と、該第２の下地絶縁膜の上に形成された第３の高誘電体膜と、該第３の高誘電体膜の上に形成された第２の調整用金属を含む第２の調整用金属含有膜とを有していることが好ましい。

本発明に係る半導体装置において、第２のゲート電極は、第２のゲート絶縁膜の上に形成された第２の金属膜と、該第２の金属膜の上に形成された第２のシリコン膜とを有していることが好ましい。

本発明に係る半導体装置において、第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、第２の調整用金属はアルミニウムであることが好ましい。

本発明に係る半導体装置において、第２の高誘電体膜は、素子分離領域の上に形成された第３の下地絶縁膜を介して形成されていることが好ましい。

本発明に係る半導体装置において、第２の高誘電体膜は、素子分離領域の上に接して形成されていることが好ましい。

本発明に係る半導体装置の製造方法は、半導体基板の上部に素子分離領域によって囲まれた半導体基板からなる第１の活性領域を形成する工程（ａ）と、工程（ａ）の後に、半導体基板の上に高誘電体膜を形成する工程（ｂ）と、高誘電体膜における第１の活性領域の上に位置する部分に選択的に第１の調整用金属を導入することにより、第１の活性領域の上に第１の調整用金属を含む第１の高誘電体膜を形成する一方、素子分離領域の上に第１の調整用金属を含まない第２の高誘電体膜を形成する工程（ｃ）と、第１の高誘電体膜及び第２の高誘電体膜の上に金属膜を形成する工程（ｄ）と、第２の高誘電体膜の上の金属膜を除去する一方、第１の高誘電体膜の上の金属膜を残存させる工程（ｅ）と、工程（ｅ）の後に、金属膜及び第２の高誘電体膜の上にシリコン膜を形成する工程（ｆ）と、シリコン膜、金属膜、第１の高誘電体膜及び第２の高誘電体膜をパターニングすることにより、第１の活性領域の上に第１の高誘電体膜を有する第１のゲート絶縁膜、並びに金属膜及びシリコン膜を有する第１のゲート電極を形成すると共に、素子分離領域の上に第２の高誘電体膜を介してシリコン膜からなる抵抗体層を形成する工程（ｇ）とを備えている。

本発明に係る半導体装置の製造方法によると、トランジスタに適当なしきい値電圧が与えられると共に、抵抗素子における抵抗体層として用いられるシリコン膜の異常成長を防ぐことにより、シリコンからなる抵抗体層の膜厚を安定化することができる。

本発明に係る半導体装置の製造方法において、工程（ａ）は、半導体基板の上部に素子分離領域によって囲まれた半導体基板からなる第２の活性領域を形成する工程を含み、工程（ｂ）の後で且つ工程（ｃ）の前に、高誘電体膜における第２の活性領域の上に位置する部分の上に第２の調整用金属を含む第２の調整用金属含有膜を形成する工程（ｇ）を有し、工程（ｃ）は、第２の活性領域の上に第１の調整用金属を含まない第３の高誘電体膜を形成する工程を含み、工程（ｄ）は、第３の高誘電体膜の上に第２の調整用金属含有膜を介して金属膜を形成する工程を含み、工程（ｅ）は、第３の高誘電体膜の上に金属膜を残存させる工程を含み、工程（ｇ）は、前記シリコン膜、金属膜、第２の調整用金属含有膜及び第３の高誘電体膜をパターニングすることにより、第２の活性領域の上に第３の高誘電体膜及び第２の調整用金属含有膜を有する第２のゲート絶縁膜、並びに金属膜及びシリコン膜を有する第２のゲート電極を形成する工程を含むことが好ましい。

本発明に係る半導体装置の製造方法において、第１の活性領域の上には、第１のゲート絶縁膜及び第１のゲート電極を有するｎ型ＭＩＳトランジスタを形成し、素子分離領域の上には、抵抗体層を有する抵抗素子を形成し、第１の調整用金属としてランタンを用いることが好ましい。

本発明に係る半導体装置及びその製造方法によると、トランジスタに適当なしきい値電圧が与えられると共に、抵抗素子における抵抗体層として用いられるシリコン膜の異常成長を防ぐことにより、シリコンからなる抵抗体層の膜厚を安定化することができる。

本発明の第１の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｆ）従来の半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｆ）従来の半導体装置の製造方法を工程順に示す断面図である。 従来の半導体装置の製造方法の一工程を示す断面図である。

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について、図１、図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）及び図６（ａ）、（ｂ）を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。図２（ａ）〜図６（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。各図面において、左側にはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳトランジスタ領域１ａを示し、右側にはｎ型抵抗素子が形成される抵抗素子領域１ｘを示している。なお、ｎ型ＭＩＳトランジスタ領域１ａ及び抵抗素子領域１ｘにおける半導体基板は同一の半導体基板である。

まず、本発明の第１の実施形態に係る半導体装置の構造について図１を参照しながら説明する。

ｎ型ＭＩＳトランジスタは、図１に示すように、半導体基板１０におけるｎ型ＭＩＳトランジスタ領域１ａの上部に形成されたｐ型ウェル等からなるｐ型領域１１ａと、ｐ型領域１１ａの上部に形成された素子分離領域１２と、素子分離領域１２に囲まれた半導体基板１０からなる活性領域１０ａと、活性領域１０ａ上に形成されたゲート絶縁膜２７ａと、ゲート絶縁膜２７ａの上に形成されたゲート電極２８ａと、ゲート電極２８ａ及びゲート絶縁膜２７ａの側面上に形成されたサイドウォール絶縁膜２１ａとを備えている。さらに、ｎ型ＭＩＳトランジスタは、活性領域１０ａにおけるゲート電極２８ａの側方下に形成された浅いｎ型ソースドレイン領域（エクステンション領域）２２ａｘと、活性領域１０ａにおけるサイドウォール絶縁膜２１ａの外側方下に形成された深いｎ型ソースドレイン領域２２ａｙと、ゲート電極２８ａ（シリコン膜２０ａ）及び深いｎ型ソースドレイン領域２２ａｙの上に形成されたシリサイド層２５と、ゲート電極２８ａ及びサイドウォール絶縁膜２１ａを覆うように活性領域１０ａの上に形成された層間絶縁膜２６とを備えている。ゲート絶縁膜２７ａは、活性領域１０ａの上に形成されたシリコン酸化膜又はシリコン酸窒化膜からなる下地絶縁膜１３ａと、下地絶縁膜１３ａの上に形成されたｎ型ＭＩＳトランジスタの調整用金属となるＬａを含むＬａ含有高誘電体膜１４ａとにより構成されている。Ｌａからなる調整用金属は、高誘電体膜への添加によりｎ型ＭＩＳトランジスタの実効仕事関数を低下させる金属であり、ｎ型ＭＩＳトランジスタの調整用金属としては、上述のＬａの他には、例えばＬａ以外のランタノイド系元素、スカンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）又はマグネシウム（Ｍｇ）等を用いることができる。これにより、ｎ型ＭＩＳトランジスタの実効仕事関数を調整用金属が添加されていない状態と比べて低くすることができる。ゲート電極２８ａは、ゲート絶縁膜２７ａの上に形成された窒化チタン（ＴｉＮ）からなる金属膜１８ａと、金属膜１８ａの上に形成されたｎ型多結晶シリコンからなるシリコン膜２０ａとにより構成されている。

抵抗素子は、半導体基板１０における抵抗素子領域１ｘの上部に形成されたｐ型ウェル等からなるｐ型領域１１ｘと、ｐ型領域１１ｘの上部に形成された素子分離領域１２と、素子分離領域１２の上に形成された下部絶縁膜２７ｘと、下部絶縁膜２７ｘの上に接して形成されたｎ型多結晶シリコンからなる抵抗体層２０ｘと、抵抗体層２０ｘ及び下部絶縁膜２７ｘの側面上に形成されたサイドウォール絶縁膜２１ｘと、抵抗体層２０ｘ及びサイドウォール絶縁膜２１ｘを覆うように形成されたシリコン酸化膜からなる保護絶縁膜２３と、保護絶縁膜２３の上に形成された層間絶縁膜２６とを備えている。下部絶縁膜２７ｘは、素子分離領域１２の上に形成されたシリコン酸化膜又はシリコン酸窒化膜からなる下地絶縁膜１３ｘと、下地絶縁膜１３ｘの上に形成されたＬａを含まない非Ｌａ含有高誘電体膜１４ｘとにより構成されている。非Ｌａ含有高誘電体膜１４ｘは、Ｌａ含有高誘電体膜１４ａと同じ高誘電体材料（例えば、ハフニウム酸化物）からなる一方、Ｌａ含有高誘電体膜１４ａが含む調整用金属であるＬａを含まない。なお、下部絶縁膜２７ｘのうち、下地絶縁膜１３ｘは必ずしも形成される必要はなく、非Ｌａ含有高誘電体膜１４ｘのみが形成されていてもよい。また、半導体基板１０における抵抗素子領域１ｘには、ｐ型領域１１ｘが必ずしも形成されている必要はない。

本発明の第１の実施形態に係る半導体装置によると、ｎ型ＭＩＳトランジスタのゲート絶縁膜２７ａにおけるＬａ含有高誘電体膜１４ａには調整用金属（Ｌａ）が含まれているため、ｎ型ＭＩＳトランジスタの実効仕事関数を低下させることができ、適当なしきい値電圧を得ることができる。一方、抵抗素子の下部絶縁膜２７ｘにおける非Ｌａ含有高誘電体膜１４ｘには調整用金属（Ｌａ）が含まれていないため、非Ｌａ含有高誘電体膜１４ｘの上に接して形成される多結晶シリコンからなる抵抗体層２０ｘの異常成長を防ぐので、安定した抵抗値を得ることができる。

以下、本発明の第１の実施形態に係る半導体装置の製造方法について図２〜図６を参照しながら説明する。

なお、本実施形態では、ｎ型ＭＩＳトランジスタを形成すると共に、ｎ型抵抗素子を形成する場合について説明する。また、ｎ型ＭＩＳトランジスタ領域１ａ及び抵抗素子領域１ｘにおける半導体基板は同一の半導体基板である。

まず、図２（ａ）に示すように、シリコンからなる半導体基板１０の上部に深さが約３００ｎｍの溝部を形成し、その後に、形成した溝部に、化学気相成長（ＣＶＤ）法及び化学機械研磨（ＣＭＰ）法等を用いて、シリコン酸化膜等からなる分離絶縁膜を埋め込む、所謂埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により素子分離領域１２を形成する。これにより、半導体基板１０におけるｎ型ＭＩＳトランジスタ領域１ａには、素子分離領域１２に囲まれた半導体基板１０からなる活性領域１０ａが形成される。その後、半導体基板１０の上部に、イオン注入法等により、素子分離領域１２よりも拡散深さの深いｐ型ウェル等からなるｐ型領域１１ａ、１１ｘを形成する。このとき、半導体基板１０における抵抗素子領域１ｘには、ｐ型領域１１ｘを必ずしも形成する必要はない。その後に、ｎ型ＭＩＳトランジスタ領域１ａにおけるｐ型領域１１ａの上部に、しきい値電圧を制御するためのｐ型の不純物層（図示せず）を形成する。

次に、図２（ｂ）に示すように、半導体基板１０の上にシリコン酸化膜又はシリコン酸窒化膜からなる下地絶縁膜１３及び膜厚が２ｎｍ程度の高誘電体膜１４を順次形成する。下地絶縁膜１３は、少なくとも活性領域１０ａと高誘電体膜１４との間に形成されていればよく、素子分離領域１２の上には必ずしも形成する必要はない。例えば、下地絶縁膜１３として、急速熱酸化（Rapid Thermal Oxidation：ＲＴＯ）法等により膜厚が１ｎｍ以下のシリコン酸化膜を形成した場合、シリコンが露出している半導体基板１０における活性領域１０ａの上にシリコン酸化膜が選択的に形成される一方、シリコンが露出していない素子分離領域１２の上にはシリコン酸化膜が形成されない。このため、素子分離領域１２の上にはシリコン酸化膜からなる下地絶縁膜１３が形成されず、高誘電体膜１４が素子分離領域１２の上に直接に形成される。また、高誘電体膜１４の材料としては、シリコン酸化膜及びシリコン窒化膜よりも比誘電率が高い、例えば比誘電率が１０以上となる、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はイットリウム（Ｙ）等の金属の酸化物、酸窒化物、シリケート又は窒素含有シリケートを用いることができる。より具体的には、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ハフニウム（ＨｆＯ_２）、酸化ハフニウムアルミニウム（ＨｆＡｌＯ_Ｘ）、酸化ジルコニウム（ＺｒＯ_２）又は酸化イットリウム（Ｙ_２Ｏ_３）等が挙げられる。これらの膜は、原子層成長（Atomic Layer Deposition：ＡＬＤ）法、化学気相成長（ＣＶＤ）法又は物理気相成長（Physical Vapor Deposition：ＰＶＤ）法等によって形成することができる。

次に、図２（ｃ）に示すように、高誘電体膜１４の上に金属マスク膜１５を形成する。金属マスク膜１５は、例えばＴｉＮ膜をＡＬＤ法、ＣＶＤ法又はＰＶＤ法等により、膜厚が１０ｎｍ程度になるように形成するのが良い。

次に、図３（ａ）に示すように、金属マスク膜１５の上に、ｎ型ＭＩＳトランジスタ領域１ａに開口を有し、抵抗素子領域１ｘを覆うレジスト膜１６を形成する。続いて、レジスト膜１６をマスクとして、ウェットエッチング法又はドライエッチング法により、ｎ型ＭＩＳトランジスタ領域１ａにおける金属マスク膜１５を除去する一方、抵抗素子領域１ｘに金属マスク膜１５を残存させる。

次に、図３（ｂ）に示すように、公知の灰化処理等によりレジスト膜１６を除去した後に、例えば、スパッタ法等を用いて、半導体基板１０の上の全面に、ｎ型ＭＩＳトランジスタの調整用金属となるＬａを含む、例えば酸化ランタン（Ｌａ_ｘＯ_ｙ）からなるＬａ含有膜１７を形成する。これにより、Ｌａ含有膜１７は、ｎ型ＭＩＳトランジスタ領域１ａにおける高誘電体膜１４の上には直接に形成される一方、抵抗素子領域１ｘにおける高誘電体膜１４の上には直接に形成されず、金属マスク膜１５の上に形成される。

次に、図３（ｃ）に示すように、例えば７００℃で１２０分のアニール処理をすることにより、ｎ型ＭＩＳトランジスタ領域１ａの高誘電体膜１４にのみ調整用金属であるＬａがＬａ含有膜１７から拡散されて、Ｌａを含む高誘電体膜（Ｌａ含有高誘電体膜）１４Ａが形成される。このとき、抵抗素子領域１ｘの高誘電体膜１４には、金属マスク膜１５が拡散防止膜となるためＬａ含有膜１７からＬａが拡散されることはなく、Ｌａを含まない高誘電体膜（非Ｌａ含有高誘電体膜）１４Ｘが残存する。なお、非Ｌａ含有高誘電体膜１４Ｘは、高誘電体膜１４と同じものである。その後に、ウェットエッチング法により、残存するＬａ含有膜１７及び金属マスク膜１５を除去する。

次に、図４（ａ）に示すように、Ｌａ含有高誘電体膜１４Ａ及び非Ｌａ含有高誘電体膜１４Ｘの上に、ゲート電極の一部となる金属膜１８を形成する。このとき、例えばＡＬＤ法、ＣＶＤ法又はＰＶＤ法等により、金属膜１８として、膜厚が１５ｎｍ程度のＴｉＮ膜を形成するとよい。

次に、図４（ｂ）に示すように、金属膜１８の上に抵抗素子領域１ｘに開口を有し、ｎ型ＭＩＳトランジスタ領域１ａを覆うレジスト膜１９を形成した後に、レジスト膜１９をマスクとして、ウェットエッチング法又はドライエッチング法により、抵抗素子領域１ｘの金属膜１８を除去する。これにより、ｎ型ＭＩＳトランジスタ領域１ａにおけるＬａ含有高誘電体膜１４Ａの上に金属膜１８を残存させる一方、抵抗素子領域１ｘにおける非Ｌａ含有高誘電体膜１４Ｘの上の金属膜１８を除去する。

次に、図４（ｃ）に示すように、公知の灰化処理等によりレジスト膜１９を除去した後に、例えばＣＶＤ法により、半導体基板１０の上の全面に膜厚が１００ｎｍ程度の多結晶シリコンからなるシリコン膜２０を形成する。これにより、ｎ型ＭＩＳトランジスタ領域１ａには、Ｌａ含有高誘電体膜１４Ａの上に金属膜１８を介してシリコン膜２０が形成される一方、抵抗素子領域１ｘには非Ｌａ含有高誘電体膜１４Ｘの上にシリコン膜２０が直接に形成される。

次に、図５（ａ）に示すように、リソグラフィ法により、シリコン膜２０の上に、ゲート電極パターン形状及び抵抗素子パターン形状を有するレジスト膜（図示せず）を形成する。その後、レジスト膜をマスクとして、ドライエッチング法により、シリコン膜２０、金属膜１８、Ｌａ含有高誘電体膜１４Ａ、非Ｌａ含有高誘電体膜１４Ｘ及び下地絶縁膜１３を順次パターニングした後、レジスト膜を除去する。これにより、ｎ型ＭＩＳトランジスタ領域１ａには、活性領域１０ａの上に、下地絶縁膜１３ａ及びＬａ含有高誘電体膜１４ａからなるゲート絶縁膜２７ａ、並びに、金属膜１８ａ及びシリコン膜２０ａからなるゲート電極２８ａが形成される。一方、抵抗素子領域１ｘには、素子分離領域１２の上に、下地絶縁膜１３ｘ及び非Ｌａ含有高誘電体膜１４ｘからなる下部絶縁膜２７ｘ、及び抵抗体層２０ｘが形成される。このとき、抵抗素子の抵抗体層２０ｘを素子分離領域１２の上に形成することにより、パターニングの際の基板掘れを防ぐことができる。その後、ゲート電極２８ａをマスクとして、イオン注入法により、活性領域１０ａにｎ型不純物を注入することにより、活性領域１０ａにおけるゲート電極２８ａの側方下に浅いｎ型ソースドレイン領域２２ａｘを自己整合的に形成する。このとき、抵抗体層２０ｘにもｎ型不純物を注入することにより、ｎ型の抵抗体層２０ｘを形成する。

次に、図５（ｂ）に示すように、半導体基板１０の上の全面に絶縁膜を形成した後、エッチバック法を用いて絶縁膜をエッチングすることにより、ゲート電極２８ａ及びゲート絶縁膜２７ａの側面上にサイドウォール絶縁膜２１ａを形成する一方、抵抗体層２０ｘ及び下部絶縁膜２７ｘの側面上にサイドウォール絶縁膜２１ｘを形成する。サイドウォール絶縁膜２１ａ、２１ｘは、酸化シリコン又は窒化シリコンからなる単層膜又は積層膜であってもよい。例えば、サイドウォール絶縁膜２１ａ、２１ｘは、ゲート電極２８ａ、抵抗体層２０ｘの側面上に形成された断面形状がＬ字状の酸化シリコンからなる内側サイドウォールと、内側サイドウォールの上に形成された窒化シリコンからなる外側サイドウォールとにより構成されていてもよい。その後、ゲート電極２８ａ及びサイドウォール絶縁膜２１ａをマスクとして、イオン注入法により、活性領域１０ａにｎ型不純物を注入することにより、活性領域１０ａにおけるサイドウォール絶縁膜２１ａの外側方下に深いｎ型ソースドレイン領域２２ａｙを自己整合的に形成する。このとき、抵抗体層２０ｘにもｎ型不純物を注入することにより、ｎ型の抵抗体層２０ｘを形成する。なお、本実施形態では、抵抗体層２０ｘに対して、浅いｎ型ソースドレイン領域２２ａｘを形成するためのイオン注入、及び深いｎ型ソースドレイン領域２２ａｙを形成するためのイオン注入の２回実施しているが、どちらか一方のイオン注入でもよく、又は、上記２回のイオン注入は行なわず、別途ｎ型不純物のイオン注入を実施してもよい。

次に、図５（ｃ）に示すように、例えばＣＶＤ法により、半導体基板１０の上の全面に、ゲート電極２８ａ、抵抗体層２０ｘ及びサイドウォール絶縁膜２１ａ、２１ｘを覆うようにシリコン酸化膜からなる保護絶縁膜２３を形成する。

次に、図６（ａ）に示すように、保護絶縁膜２３の上に、シリサイド形成領域であるｎ型ＭＩＳトランジスタ領域１ａにおける活性領域１０ａの上に開口を有し、非シリサイド形成領域である抵抗素子領域１ｘを覆うレジスト膜２４を形成した後に、ウェットエッチング法によりシリサイド形成領域の保護絶縁膜２３を除去する。これにより、ｎ型ＭＩＳトランジスタ領域１ａではゲート電極２８ａを含む活性領域１０ａの上の保護絶縁膜２３が除去される一方、抵抗素子領域１ｘには抵抗体層２０ｘの上を覆うように保護絶縁膜２３が残存する。

次に、図６（ｂ）に示すように、公知の灰化処理等によりレジスト膜２４を除去した後に、サリサイド技術と呼ばれる公知の自己整合的にシリサイドを形成する技術を用いて、ゲート電極２８ａにおけるシリコン膜２０ａの上部及び深いｎ型ソースドレイン領域２２ａｙの上部にシリサイド層２５を形成する。なお、抵抗素子領域１ｘにおいては、図示しないが、抵抗体層２０ｘにおけるコンタクト形成領域の保護絶縁膜２３を除去して、シリサイド層を形成することも可能である。

その後、図１に示すように、半導体基板１０の上に、ゲート電極２８ａを含む活性領域１０ａ及び抵抗体層２０ｘを覆うように層間絶縁膜２６を形成する。その後、コンタクトプラグ及び配線を形成する工程に進むが、これらの工程は一般の半導体装置の製造方法であるため、説明を省略する。

本発明の第１の実施形態に係る半導体装置の製造方法によると、ｎ型ＭＩＳトランジスタのゲート絶縁膜２７ａにおけるＬａ含有高誘電体膜１４ａには調整用金属となるＬａが含まれているため、適当なしきい値電圧を得ることができると共に、抵抗素子の下部絶縁膜２７ｘにおけるは非Ｌａ含有高誘電体膜１４ｘには異常成長の原因となるＬａが含まれていないため、その上に形成するシリコン膜からなる抵抗体層２０ｘの異常成長を防ぐことができるので、安定した抵抗値を得ることが可能な半導体装置を得ることができる。

（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。なお、第２の実施形態に係る半導体装置及びその製造方法について第１の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。

本発明の第２の実施形態に係る半導体装置及びその製造方法について、図７、図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）、図１１（ａ）〜（ｃ）及び図１２（ａ）〜（ｃ）を参照しながら説明する。図７は、本発明の第２の実施形態に係る半導体装置を示す断面図である。図８（ａ）〜図１２（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。各図面において、左側にはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳトランジスタ領域１ａを示し、中央にはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳトランジスタ領域１ｂを示し、右側にはｎ型抵抗素子が形成される抵抗素子領域１ｘを示している。なお、ｎ型ＭＩＳトランジスタ領域１ａ、ｐ型ＭＩＳトランジスタ領域１ｂ及び抵抗素子領域１ｘにおける半導体基板は同一の半導体基板である。なお、図７及び図８（ａ）〜図１２（ｃ）において、第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図１及び図２（ａ）〜図６（ｂ）に示す符号と同一の符号を付している。

まず、本発明の第２の実施形態に係る半導体装置の構造について図７を参照しながら説明する。

本発明の第２の実施形態に係る半導体装置は、図７に示すように、ｎ型ＭＩＳトランジスタ領域１ａに形成されるｎ型ＭＩＳトランジスタ、及び抵抗素子領域１ｘに形成される抵抗素子は、第１の実施形態における図１に示すｎ型ＭＩＳトランジスタ及び抵抗素子と同じ構成を有しているので、ここでの説明は省略する。

ｐ型ＭＩＳトランジスタは、図７に示すように、半導体基板１０におけるｐ型ＭＩＳトランジスタ領域１ｂの上部に形成されたｎ型ウェル等からなるｎ型領域１１ｂと、ｎ型領域１１ｂの上部に形成された素子分離領域１２と、素子分離領域１２に囲まれた半導体基板１０からなる活性領域１０ｂと、活性領域１０ｂの上に形成されたゲート絶縁膜２７ｂと、ゲート絶縁膜２７ｂの上に形成されたゲート電極２８ｂと、ゲート電極２８ｂ及びゲート絶縁膜２７ｂの側面上に形成されたサイドウォール絶縁膜２１ｂとを備えている。さらに、ｐ型ＭＩＳトランジスタは、活性領域１０ｂにおけるゲート電極２８ｂの側方下に形成された浅いｐ型ソースドレイン領域（エクステンション領域）２２ｂｘと、活性領域１０ｂにおけるサイドウォール絶縁膜２１ｂの外側方下に形成された深いｐ型ソースドレイン領域２２ｂｙと、ゲート電極２８ｂ（シリコン膜２０ｂ）及び深いｐ型ソースドレイン領域２２ｂｙの上に形成されたシリサイド層２５と、ゲート電極２８ｂ及びサイドウォール絶縁膜２１ｂを覆うように活性領域１０ｂの上に形成された層間絶縁膜２６とを備えている。

ゲート絶縁膜２７ｂは、活性領域１０ｂの上に形成されたシリコン酸化膜又はシリコン酸窒化膜からなる下地絶縁膜１３ｂと、下地絶縁膜１３ｂの上に形成されたｐ型ＭＩＳトランジスタの調整用金属となるＡｌを含むＡｌ含有高誘電体膜１４ｂと、Ａｌ含有高誘電体膜１４ｂの上に形成された調整用金属となるＡｌを含む酸化アルミニウム（Ａｌ_ｘＯ_ｙ）からなるＡｌ含有膜２９ｂとにより構成されている。ｐ型ＭＩＳトランジスタの調整用金属は、高誘電体膜への添加によりｐ型ＭＩＳトランジスタの実効仕事関数を増加させる金属であり、調整用金属としては、上述のＡｌに限定されるものではない。これにより、ｐ型ＭＩＳトランジスタの実効仕事関数を調整用金属が添加されていない状態に比べて高くすることができる。

ゲート電極２８ｂは、ゲート絶縁膜２７ｂの上に形成された窒化チタン（ＴｉＮ）からなる金属膜１８ｂと、金属膜１８ｂの上に形成されたｐ型多結晶シリコンからなるシリコン膜２０ｂとにより構成されている。なお、Ａｌ含有高誘電体膜１４ｂは、ｎ型ＭＩＳトランジスタの調整用金属であるＬａを含まない。また、Ａｌ含有膜２９ｂは、Ａｌ含有高誘電体膜１４ｂの上に必ずしも残存させる必要はなく、Ａｌ含有高誘電体膜１４ｂがあればよい。また、Ａｌ含有高誘電体膜１４ｂとＡｌ含有膜２９ｂとが相互に混ざり合ってＡｌ含有高誘電体膜１４ｂを構成してもよい。この場合、Ａｌ含有高誘電体膜１４ｂとＡｌ含有膜２９ｂとの境界はなく、Ａｌ含有高誘電体膜１４ｂにおけるＡｌ濃度が下部領域（下地絶縁膜１３ｂ側）と比べて上部領域（ゲート電極２８ｂ側）の方が高くなる。

本発明の第２の実施形態に係る半導体装置によると、ｎ型ＭＩＳトランジスタのゲート絶縁膜２７ａにおけるＬａ含有高誘電体膜１４ａにはｎ型ＭＩＳトランジスタの調整用金属となるＬａが含まれ、ｐ型ＭＩＳトランジスタのゲート絶縁膜２７ｂにおけるＡｌ含有高誘電体膜１４ｂにはｐ型ＭＩＳトランジスタの調整用金属となるＡｌが含まれているため、それぞれ適当なしきい値電圧を得ることができる。それと共に、抵抗素子の下部絶縁膜２７ｘにおける非Ｌａ含有高誘電体膜１４ｘには異常成長の原因となるＬａが含まれていないため、その上に接して形成するシリコン膜からなる抵抗体層２０ｘの異常成長を防ぐので、安定した抵抗値を得ることが可能な半導体装置を得ることができる。なお、非Ｌａ含有高誘電体膜１４ｘに、ｐ型ＭＩＳトランジスタの調整用金属であるＡｌが含まれていてもＬａのようなシリコン膜の異常成長は生じないため特に問題はない。

以下、本発明の第２の実施形態に係る半導体装置の製造方法について図８〜図１２を参照しながら説明する。

なお、本実施形態では、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタと共に、ｎ型抵抗素子を形成する場合について説明する。なお、ｎ型ＭＩＳトランジスタ領域１ａ、ｐ型ＭＩＳトランジスタ領域１ｂ及び抵抗素子領域１ｘにおける半導体基板は同一の半導体基板である。

まず、図８（ａ）に示すように、シリコンからなる半導体基板１０の上部に、ＳＴＩ法により素子分離領域１２を形成する。これにより、半導体基板１０におけるｎ型ＭＩＳトランジスタ領域１ａには、素子分離領域１２に囲まれた半導体基板１０からなる活性領域１０ａが形成され、半導体基板１０におけるｐ型ＭＩＳトランジスタ領域１ｂには、素子分離領域１２に囲まれた半導体基板１０からなる活性領域１０ｂが形成される。その後、ｎ型ＭＩＳトランジスタ領域１ａ及び抵抗素子領域１ｘにおける半導体基板１０の上部に、イオン注入法等により、素子分離領域１２よりも拡散深さの深いｐ型ウェル等からなるｐ型領域１１ａ、１１ｘを形成する。このとき、半導体基板１０における抵抗素子領域１ｘには、ｐ型領域１１ｘを必ずしも形成する必要はない。同様に、ｐ型ＭＩＳトランジスタ領域１ｂにおける半導体基板１０の上部に、イオン注入法等により、素子分離領域１２よりも拡散深さの深いｎ型ウェル等からなるｎ型領域１１ｂを形成する。その後に、ｎ型ＭＩＳトランジスタ領域１ａにおけるｐ型領域１１ａの上部に、しきい値電圧を制御するためのｐ型の不純物層（図示せず）を形成する一方、ｐ型ＭＩＳトランジスタ領域１ｂにおけるｎ型領域１１ｂの上部に、しきい値電圧を制御するためのｎ型の不純物層（図示せず）を形成する。

次に、図８（ｂ）に示すように、半導体基板１０の上にシリコン酸化膜又はシリコン酸窒化膜からなる下地絶縁膜１３及び膜厚が２ｎｍ程度の高誘電体膜１４を順次形成する。下地絶縁膜１３は、少なくとも活性領域１０ａ、１０ｂと高誘電体膜１４との間に形成すればよく、素子分離領域１２の上には必ずしも形成する必要はない。例えば、下地絶縁膜１３として、ＲＴＯ等により膜厚が１ｎｍ以下のシリコン酸化膜を形成する場合、シリコンが露出している半導体基板１０における活性領域１０ａ、１０ｂの上にシリコン酸化膜が選択的に形成される一方、シリコンが露出していない素子分離領域１２の上にはシリコン酸化膜が形成されない。このため、素子分離領域１２の上にはシリコン酸化膜からなる下地絶縁膜１３が形成されず、高誘電体膜１４が素子分離領域１２の上に直接に形成される。また、高誘電体膜１４の材料としては、第１の実施形態と同様の材料を用いることができる。

次に、図８（ｃ）に示すように、高誘電体膜１４の上に、ｐ型ＭＩＳトランジスタの調整用金属となるＡｌを含む、例えば酸化アルミニウム（Ａｌ_ｘＯ_ｙ）からなるＡｌ含有膜２９及び金属マスク膜１５を順次形成する。このとき、Ａｌ含有膜２９はスパッタ法等を用いて、形成することが好ましく、また、金属マスク膜１５は、例えば膜厚が１０ｎｍ程度のＴｉＮ膜を、ＡＬＤ法、ＣＶＤ法又はＰＶＤ法等により形成するのが良い。

次に、図９（ａ）に示すように、金属マスク膜１５の上に、ｎ型ＭＩＳトランジスタ領域１ａに開口を有し、ｐ型ＭＩＳトランジスタ領域１ｂ及び抵抗素子領域１ｘを覆うレジスト膜１６を形成する。続いて、レジスト膜１６をマスクとして、ウェットエッチング法又はドライエッチング法により、ｎ型ＭＩＳトランジスタ領域１ａにおける金属マスク膜１５を除去する一方、ｐ型ＭＩＳトランジスタ領域１ｂ及び抵抗素子領域１ｘに金属マスク膜１５を残存させる。これにより、ｎ型ＭＩＳトランジスタ領域１ａのＡｌ含有膜２９を露出する。

次に、図９（ｂ）に示すように、公知の灰化処理等によりレジスト膜１６を除去した後に、金属マスク膜１５をマスクにして、ｎ型ＭＩＳトランジスタ領域１ａにおけるＡｌ含有膜２９をウェットエッチング法により除去する一方、ｐ型ＭＩＳトランジスタ領域１ｂ及び抵抗素子領域１ｘにおけるＡｌ含有膜２９を残存させる。これにより、ｎ型ＭＩＳトランジスタ領域１ａの高誘電体膜１４を露出する。

次に、図９（ｃ）に示すように、例えば、スパッタ法等を用いて、半導体基板１０の上の全面に、ｎ型ＭＩＳトランジスタの調整用金属となるＬａを含む、例えば酸化ランタン（Ｌａ_ｘＯ_ｙ）からなるＬａ含有膜１７を形成する。これにより、Ｌａ含有膜１７は、ｎ型ＭＩＳトランジスタ領域１ａにおける高誘電体膜１４の上には直接に形成される一方、ｐ型ＭＩＳトランジスタ領域１ｂ及び抵抗素子領域１ｘにおける高誘電体膜１４の上には直接に形成されず、金属マスク膜１５の上に形成される。

次に、図１０（ａ）に示すように、例えば７００℃で１２０分のアニール処理をすることにより、ｎ型ＭＩＳトランジスタ領域１ａの高誘電体膜１４にのみ調整用金属であるＬａがＬａ含有膜１７から拡散されて、Ｌａを含む高誘電体膜（Ｌａ含有高誘電体膜）１４Ａが形成される。このとき、ｐ型ＭＩＳトランジスタ領域１ｂ及び抵抗素子領域１ｘの高誘電体膜１４には、金属マスク膜１５が拡散防止膜となるためＬａがＬａ含有膜１７から拡散されることはなく、Ｌａを含まない高誘電体膜（非Ｌａ含有高誘電体膜）１４Ｘが残存する。なお、非Ｌａ含有高誘電体膜１４Ｘは、高誘電体膜１４と同じものである。その後に、ウェットエッチング法により、残存するＬａ含有膜１７及び金属マスク膜１５を除去する。

次に、図１０（ｂ）に示すように、ｎ型ＭＩＳトランジスタ領域１ａのＬａ含有高誘電体膜１４Ａの上、及びｐ型ＭＩＳトランジスタ領域１ｂ及び抵抗素子領域１ｘのＡｌ含有膜２９の上に、ゲート電極の一部となる金属膜１８を形成する。このとき、例えばＡＬＤ法、ＣＶＤ法又はＰＶＤ法等により、金属膜１８として、膜厚が１５ｎｍ程度のＴｉＮ膜を形成するとよい。

次に、図１０（ｃ）に示すように、金属膜１８の上に抵抗素子領域１ｘに開口を有し、ｎ型ＭＩＳトランジスタ領域１ａ及びｐ型ＭＩＳトランジスタ領域１ｂを覆うレジスト膜１９を形成した後に、レジスト膜１９をマスクとして、ウェットエッチング法又はドライエッチング法により、抵抗素子領域１ｘの金属膜１８及びＡｌ含有膜２９を除去する。これにより、ｎ型ＭＩＳトランジスタ領域１ａにおけるＬａ含有高誘電体膜１４Ａの上に金属膜１８を残存させ、ｐ型ＭＩＳトランジスタ領域１ｂにおける非Ｌａ含有高誘電体膜１４Ｘの上にＡｌ含有膜２９及び金属膜１８を残存させる一方、抵抗素子領域１ｘにおける非Ｌａ含有高誘電体膜１４Ｘの上のＡｌ含有膜２９及び金属膜１８を除去する。このとき、抵抗素子領域１ｘにおける非Ｌａ含有高誘電体膜１４Ｘの上のＡｌ含有膜２９は必ずしも除去する必要はなく残存させてもよい。この場合、抵抗素子領域１ｘにおける非Ｌａ含有高誘電体膜１４Ｘの上にＡｌ含有膜２９が残存するが、Ａｌ含有膜２９の上に抵抗体層となるシリコン膜を形成してもＬａのような異常成長は見られず、特に問題はない。

次に、図１１（ａ）に示すように、公知の灰化処理等によりレジスト膜１９を除去した後に、例えばＣＶＤ法により、半導体基板１０の上の全面に膜厚が１００ｎｍ程度の多結晶シリコンからなるシリコン膜２０を形成する。これにより、ｎ型ＭＩＳトランジスタ領域１ａにはＬａ含有高誘電体膜１４Ａの上に金属膜１８を介してシリコン膜２０が形成され、ｐ型ＭＩＳトランジスタ領域１ｂには非Ｌａ含有高誘電体膜１４Ｘの上にＡｌ含有膜２９及び金属膜１８を介してシリコン膜２０が形成される一方、抵抗素子領域１ｘには非Ｌａ含有高誘電体膜１４Ｘの上にシリコン膜２０が直接に形成される。

次に、図１１（ｂ）に示すように、例えばリソグラフィ法により、シリコン膜２０の上に、ゲート電極のパターン形状及び抵抗素子のパターン形状を有するレジスト膜（図示せず）を形成する。その後、レジスト膜をマスクとして、ドライエッチング法により、シリコン膜２０、金属膜１８、Ａｌ含有膜２９、Ｌａ含有高誘電体膜１４Ａ、非Ｌａ含有高誘電体膜１４Ｘ及び下地絶縁膜１３を順次パターニングした後、レジスト膜を除去する。これにより、ｎ型ＭＩＳトランジスタ領域１ａには、活性領域１０ａの上に、下地絶縁膜１３ａ及びＬａ含有高誘電体膜１４ａからなるゲート絶縁膜２７ａ、並びに金属膜１８ａ及びシリコン膜２０ａからなるゲート電極２８ａが形成される。また、ｐ型ＭＩＳトランジスタ領域１ｂには、活性領域１０ｂの上に、下地絶縁膜１３ｂ、非Ｌａ含有高誘電体膜１４ｘ及びＡｌ含有膜２９ｂからなるゲート絶縁膜２７ｂ、並びに金属膜１８ｂ及びシリコン膜２０ｂからなるゲート電極２８ｂが形成される。一方、抵抗素子領域１ｘには、素子分離領域１２の上に、下地絶縁膜１３ｘ及び非Ｌａ含有高誘電体膜１４ｘからなる下部絶縁膜２７ｘ、並びに抵抗体層２０ｘが形成される。このとき、抵抗素子の抵抗体層２０ｘを素子分離領域１２の上に形成することにより、パターニングの際の基板掘れを防ぐことができる。その後、ｎ型ＭＩＳトランジスタ領域１ａにおいて、ゲート電極２８ａをマスクとして、イオン注入法により、活性領域１０ａに選択的にｎ型不純物を注入することにより、活性領域１０ａにおけるゲート電極２８ａの側方下に浅いｎ型ソースドレイン領域２２ａｘを自己整合的に形成する。このとき、抵抗体層２０ｘにもｎ型不純物を注入することにより、ｎ型の抵抗体層２０ｘを形成する。また、ｐ型ＭＩＳトランジスタ領域１ｂにおいて、ゲート電極２８ｂをマスクとして、イオン注入法により、活性領域１０ｂに選択的にｐ型不純物を注入することにより、活性領域１０ｂにおけるゲート電極２８ｂの側方下に浅いｐ型ソースドレイン領域２２ｂｘを自己整合的に形成する。

次に、図１１（ｃ）に示すように、半導体基板１０の上の全面に絶縁膜を形成した後、エッチバック法を用いて絶縁膜をエッチングすることにより、ゲート電極２８ａ及びゲート絶縁膜２７ａの側面上にサイドウォール絶縁膜２１ａを形成し、ゲート電極２８ｂ及びゲート絶縁膜２７ｂの側面上にサイドウォール絶縁膜２１ｂを形成し、抵抗体層２０ｘ及び下部絶縁膜２７ｘの側面上にサイドウォール絶縁膜２１ｘを形成する。サイドウォール絶縁膜２１ａ、２１ｂ、２１ｘは、酸化シリコン又は窒化シリコンからなる単層膜又は積層膜であってもよい。その後、ｎ型ＭＩＳトランジスタ領域１ａにおいて、ゲート電極２８ａ及びサイドウォール絶縁膜２１ａをマスクとして、イオン注入法により、活性領域１０ａにｎ型不純物を注入することにより、活性領域１０ａにおけるサイドウォール絶縁膜２１ａの外側方下に深いｎ型ソースドレイン領域２２ａｙを自己整合的に形成する。このとき、抵抗体層２０ｘにもｎ型不純物を注入することにより、ｎ型の抵抗体層２０ｘを形成する。また、ｐ型ＭＩＳトランジスタ領域１ｂにおいて、ゲート電極２８ｂ及びサイドウォール絶縁膜２１ｂをマスクとして、イオン注入法により、活性領域１０ｂにｐ型不純物を注入することにより、活性領域１０ｂにおけるサイドウォール絶縁膜２１ｂの外側方下に深いｐ型ソースドレイン領域２２ｂｙを自己整合的に形成する。なお、本実施形態では、抵抗体層２０ｘに対して、浅いｎ型ソースドレイン領域２２ａｘを形成するためのイオン注入、及び深いｎ型ソースドレイン領域２２ａｙを形成するためのイオン注入を２回実施しているが、どちらか一方のみのイオン注入を実施してもよく、また、上記２回のイオン注入は行なわず、別途ｎ型不純物のイオン注入を実施してもよい。このとき、深いｎ型ソースドレイン領域２２ａｙ及び深いｐ型ソースドレイン領域２２ｂｙの不純物を活性化するための熱処理によって、ｐ型ＭＩＳトランジスタ領域１ｂの非Ｌａ含有高誘電体膜１４ｘにのみｐ型ＭＩＳトランジスタの調整用金属であるＡｌがＡｌ含有膜２９から拡散されて、Ａｌを含む高誘電体膜（Ａｌ含有高誘電体膜）１４ｂが形成される。

次に、図１２（ａ）に示すように、例えばＣＶＤ法により、半導体基板１０の上の全面に、ゲート電極２８ａ、２８ｂ、抵抗体層２０ｘ及びサイドウォール絶縁膜２１ａ、２１ｂ、２１ｘを覆うようにシリコン酸化膜からなる保護絶縁膜２３を形成する。

次に、図１２（ｂ）に示すように、保護絶縁膜２３の上に、シリサイド形成領域であるｎ型ＭＩＳトランジスタ領域１ａにおける活性領域１０ａの上、及びｐ型ＭＩＳトランジスタ領域１ｂにおける活性領域１０ｂの上に開口を有し、非シリサイド形成領域である抵抗素子領域１ｘを覆うレジスト膜２４を形成した後に、ウェットエッチング法によりシリサイド形成領域の保護絶縁膜２３を除去する。これにより、ｎ型ＭＩＳトランジスタ領域１ａではゲート電極２８ａを含む活性領域１０ａの上、及びｐ型ＭＩＳトランジスタ領域１ｂではゲート電極２８ｂを含む活性領域１０ｂの上の保護絶縁膜２３が除去される一方、抵抗素子領域１ｘには抵抗体層２０ｘの上を覆うように保護絶縁膜２３が残存する。

次に、図１２（ｃ）に示すように、公知の灰化処理等によりレジスト膜２４を除去した後に、サリサイド技術と呼ばれる公知の自己整合的にシリサイドを形成する技術を用いて、ゲート電極２８ａにおけるシリコン膜２０ａ、深いｎ型ソースドレイン領域２２ａｙ、ゲート電極２８ｂにおけるシリコン膜２０ｂ及び深いｐ型ソースドレイン領域２２ｂｙの各上部にシリサイド層２５を形成する。なお、抵抗素子領域１ｘにおいては、図示しないが、抵抗体層２０ｘにおけるコンタクト形成領域の保護絶縁膜２３を除去して、シリサイド層を形成することも可能である。

その後、図７に示すように、半導体基板１０の上に、ゲート電極２８ａを含む活性領域１０ａ、ゲート電極２８ｂを含む活性領域１０ｂ及び抵抗体層２０ｘを覆うように層間絶縁膜２６を形成する。その後、コンタクトプラグ及び配線を形成する工程に進むが、これらの工程は一般の半導体装置の製造方法であるため説明を省略する。

本発明の第２の実施形態に係る半導体装置の製造方法によると、ｎ型ＭＩＳトランジスタのゲート絶縁膜２７ａにおけるＬａ含有高誘電体膜１４ａにはｎ型ＭＩＳトランジスタの調整用金属となるＬａが含まれているため、適当なしきい値電圧を得ることができる。また、ｐ型ＭＩＳトランジスタのゲート絶縁膜２７ｂにおけるＡｌ含有高誘電体膜１４ｂにはｐ型ＭＩＳトランジスタの調整用金属となるＡｌが含まれているため、適当なしきい値電圧を得ることができる。さらに、抵抗素子の下部絶縁膜２７ｘにおけるは非Ｌａ含有高誘電体膜１４ｘには異常成長の原因となるＬａが含まれていないため、その上に接して形成するシリコン膜からなる抵抗体層２０ｘの異常成長を防ぐことができるので、安定した抵抗値を得ることが可能な半導体装置を得ることができる。

なお、第１の実施形態及び第２の実施形態では、受動素子である抵抗素子を用いて説明したが、抵抗素子の代わりにフューズ素子、及びゲート電極パターニング時のアライメントマーク等も同様の方法により形成することができる。

本発明に係る半導体装置及びその製造方法は、トランジスタに適当なしきい値電圧が与えられると共に、抵抗素子の抵抗体層として用いられるシリコン膜の異常成長を防ぐことにより、抵抗体層の膜厚を安定化することができ、特に、高誘電体からなるゲート絶縁膜を有する半導体装置及びその製造方法等に有用である。

１ａ ｎ型ＭＩＳトランジスタ領域
１ｂ ｐ型ＭＩＳトランジスタ領域
１ｘ 抵抗素子領域
１０ 半導体基板
１０ａ、１０ｂ 活性領域
１１ａ、１１ｘ ｐ型領域
１１ｂ ｎ型領域
１２ 素子分離領域
１３、１３ａ、１３ｂ、１３ｘ 下地絶縁膜
１４ 高誘電体膜
１４Ａ、１４ａ Ｌａ含有高誘電体膜
１４ｂ Ａｌ含有高誘電体膜
１４Ｘ、１４ｘ 非Ｌａ含有高誘電体膜
１５ 金属マスク膜
１６、１９、２４ レジスト膜
１７ Ｌａ含有膜
１８ 金属膜
２０、２０ａ、２０ｂ シリコン膜
２０ｘ 抵抗体層
２１ａ、２１ｂ、２１ｘ サイドウォール絶縁膜
２２ａｘ 浅いｎ型ソースドレイン領域
２２ａｙ 深いｎ型ソースドレイン領域
２２ｂｘ 浅いｐ型ソースドレイン領域
２２ｂｙ 深いｐ型ソースドレイン領域
２３ 保護絶縁膜
２５ シリサイド層
２６ 層間絶縁膜
２７ａ、２７ｂ ゲート絶縁膜
２７ｘ 下部絶縁膜
２８ａ、２８ｂ ゲート電極
２９、２９ｂ Ａｌ含有膜

Claims (16)

1. 半導体基板の上部に形成された素子分離領域によって囲まれた前記半導体基板からなる第１の活性領域、該第１の活性領域の上に形成された第１の高誘電体膜を有する第１のゲート絶縁膜、及び該第１のゲート絶縁膜の上に形成された第１のゲート電極を有する第１導電型の第１のＭＩＳトランジスタと、
   前記素子分離領域の上に形成された第２の高誘電体膜、及び該第２の高誘電体膜の上に形成されたシリコンからなる抵抗体層を有する抵抗素子とを備え、
   前記第１の高誘電体膜と前記第２の高誘電体膜とは、互いに同一の高誘電体材料を含み、
   前記第１の高誘電体膜は、さらに第１の調整用金属を含む一方、前記第２の高誘電体膜は、前記第１の調整用金属を含んでおらず、
   前記第１のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、
   前記抵抗体層はｎ型シリコンからなり、
   前記第１の調整用金属はランタンであることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１のゲート電極は、前記第１のゲート絶縁膜における前記第１の高誘電体膜の上に接して形成され、
   前記抵抗体層は、前記第２の高誘電体膜の上に接して形成されていることを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記抵抗体層は、前記素子分離領域の上にのみ形成されていることを特徴とする半導体装置。
4. 請求項１〜３のうちいずれか１項に記載の半導体装置において、
   前記抵抗体層の上に形成された保護絶縁膜をさらに備え、
   前記第１のゲート電極を含む前記第１の活性領域の上には、前記保護絶縁膜が形成されていないことを特徴とする半導体装置。
5. 請求項１〜４のうちいずれか１項に記載の半導体装置において、
   前記第１のゲート電極は、前記第１のゲート絶縁膜の上に形成された第１の金属膜と、該第１の金属膜の上に形成された第１のシリコン膜とを有していることを特徴とする半導体装置。
6. 請求項１〜５のうちいずれか１項に記載の半導体装置において、
   前記第１のゲート絶縁膜は、前記第１の活性領域の上に形成された第１の下地絶縁膜と、前記第１の下地絶縁膜の上に形成された前記第１の高誘電体膜とを有していることを特徴とする半導体装置。
7. 請求項１〜６のうちいずれか１項に記載の半導体装置において、
   前記第１のゲート絶縁膜及び第１のゲート電極の側面上に形成された第１のサイドウォール絶縁膜と、
   前記第２の高誘電体膜及び抵抗体層の側面上に形成された第２のサイドウォール絶縁膜とをさらに備えていることを特徴とする半導体装置。
8. 請求項１〜７のうちいずれか１項に記載の半導体装置において、
   前記第１のゲート電極の上に形成されたシリサイド層をさらに備えていることを特徴とする半導体装置。
9. 請求項１〜８のうちいずれか１項に記載の半導体装置において、
   前記第１の調整用金属は、シリコンを異常成長させる金属であることを特徴とする半導体装置。
10. 請求項１〜９のうちいずれか１項に記載の半導体装置において、
    前記半導体基板の上部に形成された前記素子分離領域によって囲まれた前記半導体基板からなる第２の活性領域、該第２の活性領域の上に形成された第３の高誘電体膜を有する第２のゲート絶縁膜、及び該第２のゲート絶縁膜の上に形成された第２のゲート電極を有する第２導電型の第２のＭＩＳトランジスタをさらに備え、
    前記第３の高誘電体膜は、前記第１の高誘電体膜及び第２の高誘電体膜と同一の前記高誘電体材料を含み、且つ、第２の調整用金属を含む一方、前記第１の調整用金属を含まないことを特徴とする半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記第２の高誘電体膜は、前記第２の調整用金属を含むことを特徴とする半導体装置。
12. 請求項１０又は１１に記載の半導体装置において、
    前記第２のゲート絶縁膜は、前記第２の活性領域の上に形成された第２の下地絶縁膜と、該第２の下地絶縁膜の上に形成された前記第３の高誘電体膜と、該第３の高誘電体膜の上に形成された前記第２の調整用金属を含む第２の調整用金属含有膜とを有していることを特徴とする半導体装置。
13. 請求項１０〜１２のうちいずれか１項に記載の半導体装置において、
    前記第２のゲート電極は、前記第２のゲート絶縁膜の上に形成された第２の金属膜と、該第２の金属膜の上に形成された第２のシリコン膜とを有していることを特徴とする半導体装置。
14. 請求項１０〜１３のうちいずれか１項に記載の半導体装置において、
    前記第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、
    前記第２の調整用金属はアルミニウムであることを特徴とする半導体装置。
15. 請求項１〜１４のうちいずれか１項に記載の半導体装置において、
    前記第２の高誘電体膜は、前記素子分離領域の上に形成された第３の下地絶縁膜を介して形成されていることを特徴とする半導体装置。
16. 請求項１〜１４のうちいずれか１項に記載の半導体装置において、
    前記第２の高誘電体膜は、前記素子分離領域の上に接して形成されていることを特徴とする半導体装置。
    

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