JP5147588B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に金属材料からなるゲート電極を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関する。
半導体集積回路装置の高集積化及び高速化に伴い、ＭＩＳＦＥＴの微細化が進められており、従来のシリコン酸化膜（又はシリコン酸窒化膜）からなるゲート絶縁膜に代わり、アルミナ（Ａｌ２Ｏ３）、ハフニア（ＨｆＯ２）、及びハフニウムシリケート（ＨｆＳｉＯｘ）に代表されるような高誘電体材料からなるゲート絶縁膜の実用化が進められている。このような高誘電体膜は、シリコン酸化膜に比べて非常に誘電率が高いため、物理膜厚を厚くすることができ、シリコン酸化膜からなるゲート絶縁膜の薄膜化に伴うゲートリーク電流増大の問題を回避することができる。しかしながら、このような高誘電体膜からなるゲート絶縁膜上に形成されるゲート電極としてポリシリコン膜を用いた場合、特にｐ型ＭＩＳＦＥＴ（以下、「ｐ型ＭＩＳトランジスタ」と称す）において、フェルミレベルピニングと呼ばれる現象（例えば、非特許文献１参照）により、閾値電圧がシフトして、デバイス性能が劣化するという問題がある。そのため、ｎ型ＭＩＳＦＥＴ（以下、ｎ型ＭＩＳトランジスタと称す）を構成するゲート絶縁膜として高誘電体膜を用いることは可能なものの、ｐ型ＭＩＳＦＥＴを構成するゲート絶縁膜として高誘電体膜を用いることができない。
そこで、上記の問題を回避するために、従来の半導体装置（例えば非特許文献２参照）では、ゲート絶縁膜に高誘電体膜を用いた場合に、ｎ型ＭＩＳトランジスタのゲート電極にはポリシリコン膜を用い、ｐ型ＭＩＳトランジスタのゲート電極には金属材料からなるメタルゲート電極を用いることにより、ｐ型ＭＩＳトランジスタのフェルミレベルピニングを回避している。ここで、ｎ型ＭＩＳトランジスタのゲート電極は、４．０５ｅＶ以上で且つ４．６ｅＶ以下の仕事関数を有し、ｐ型ＭＩＳトランジスタのゲート電極は、４．６ｅＶ以上で且つ５．１５ｅＶ以下の仕事関数を有することが望ましい。
ｐ型ＭＩＳトランジスタのゲート電極において、４．６ｅＶ以上で且つ５．１５ｅＶ以下の仕事関数を実現するには、例えば、ゲート電極金属材料に窒化チタンを用いた場合、窒化チタン上に形成されたポリシリコン膜からのシリコンの拡散を抑制する必要がある(例えば非特許文献３参照）。シリコンの拡散を抑制するには、ゲート金属材料の物理膜厚を厚くする（単層構造、又は異なる金属材料の積層構造）方法、ゲート金属材料の膜密度を大きくする（緻密化する）方法、などが知られている。
C.Hobbs et al., "Fermi Level Pinning at the PolySi/Metal Oxide Interface", VLSI Tech. Digest 2003 T.Hayashi et al., "Cost Worthy and High Performance LSTP CMIS; Poly-Si/HfSiON nMIS and Poly-Si/TiN/HfSiON pMIS", IEDM Tech. Digest 2006 S.Sakashita et al., "Diffusion control technique in TiN stacked metal gate electrodes for p-MISFETs", Ext. Abst. SSDM 2006
しかしながら、従来の半導体装置の製造方法では、以下に示す問題がある。
まず、従来の半導体装置の製造方法について、図８（ａ）〜（ｃ）を参照しながら説明する。図８（ａ）〜（ｃ）は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図中において、向かって左側の領域が、ｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域１０Ｎであり、向かって右側の領域が、ｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域１０Ｐである。
図８（ａ）に示すように、半導体基板１００の上部に素子分離領域１０１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域１０Ｎには、素子分離領域１０１に囲まれた第１の活性領域１００ａが形成され、ｐ型ＭＩＳ形成領域１０Ｐには、素子分離領域１０１に囲まれた第２の活性領域１００ｂが形成される。その後、半導体基板１００におけるｎ型ＭＩＳ形成領域１０Ｎにｐ型ウェル領域１０２ａを形成する一方、半導体基板１００におけるｐ型ＭＩＳ形成領域１０Ｐにｎ型ウェル領域１０２ｂを形成する。
続いて、半導体基板１００上に、ゲート絶縁膜形成膜１０３、及び、ｐ型ＭＩＳトランジスタ用のゲート電極材料からなる金属膜１０４を順次堆積した後、フォトリソグラフィ法により、金属膜１０４上に、ｐ型ＭＩＳ形成領域１０Ｐを覆う一方でｎ型ＭＩＳ形成領域１０Ｎを開口するレジストマスク１０５を形成する。
次に、図８（ｂ）に示すように、レジストマスク１０５を用いて、ウェットエッチング法により、ｎ型ＭＩＳ形成領域１０Ｎにおけるゲート絶縁膜形成膜１０３上に形成された金属膜１０４を除去する。続いて、レジストマスク１０５を除去した後、例えばＣＶＤ法により、ｎ型ＭＩＳ形成領域１０Ｎにおけるゲート絶縁膜形成膜１０３上及びｐ型ＭＩＳ形成領域１０Ｐにおける金属膜１０４上に、例えば膜厚が１００ｎｍのポリシリコン膜からなるシリコン膜１０６を堆積する。
次に、図８（ｃ）に示すように、フォトリソグラフィ法により、シリコン膜１０６上に、ゲートパターン形状を有するレジスト（図示せず）を形成する。その後、レジストをマスクに用いて、ドライエッチング法により、シリコン膜１０６、金属膜１０４及びゲート絶縁膜形成膜１０３を順次パターニングする。これにより、第１の活性領域１００ａ上に、第１のゲート絶縁膜１０３ａ及び第１のシリコン膜１０６ａを順次形成すると共に、第２の活性領域１００ｂ上に、第２のゲート絶縁膜１０３ｂ、金属膜１０４ｂ及び第２のシリコン膜１０６ｂを順次形成する。
このようにして、第１の活性領域１００ａ上に第１のゲート絶縁膜１０３ａ及び第１のシリコン膜１０６ａを有する第１のゲート電極形成部１０６Ａを形成すると共に、第２の活性領域１００ｂ上に第２のゲート絶縁膜１０３ｂ、第２の金属膜１０４ｂ及び第２のシリコン膜１０６ｂを有する第２のゲート電極形成部１０６Ｂを形成する。
ここで、上記従来の半導体装置の製造方法における問題点について説明する。
図８（ｂ）に示すように、レジストマスク１０５（図８（ａ）参照）を用いて、ウェットエッチング法により、ｎ型ＭＩＳ形成領域１０Ｎにおけるゲート絶縁膜形成膜１０３上に形成された金属膜１０４を除去する際に、ゲート絶縁膜形成膜１０３の表面がウェットエッチングに曝される。このため、ゲート絶縁膜形成膜１０３にダメージが入り、ゲートリークが増加するという問題がある。
前記に鑑み、本発明の目的は、互いに異なる金属膜厚からなるゲート電極を有するｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタを備えた半導体装置において、ゲートリークによる劣化を抑制することである。
前記の目的を達成するために、本発明の一側面の半導体装置は、半導体基板における第１の活性領域上に形成された第１のＭＩＳトランジスタと第２の活性領域上に形成された第２のＭＩＳトランジスタとを備えた半導体装置であって、第１のＭＩＳトランジスタは、第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１の金属膜、及び、第１の金属膜上に形成された第１のシリコン膜を含む第１のゲート電極と、第２のＭＩＳトランジスタは、第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第１の金属膜、第１の金属膜上に形成された第２の金属膜、及び、第２の金属膜の上に形成された第２のシリコン膜を含む第２のゲート電極とを備えている。
本発明の一側面の半導体装置において、第１の金属膜と第２の金属膜とは、互いに同じ金属材料からなり、第１の金属膜の密度は、第２の金属膜の密度よりも小さい。
本発明の一側面の半導体装置において、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなる。
本発明の一側面の半導体装置において、第１のゲート電極は、第１の金属膜の上に形成された導電膜と、導電膜と第１のシリコン膜との間に形成された第２の金属膜とをさらに備えている。
本発明の一側面の半導体装置において、導電膜は、シリコン膜からなる。
本発明の一側面の半導体装置において、第１の金属膜の膜厚は、１ｎｍ以上であって且つ５ｎｍ以下である。
本発明の一側面の半導体装置において、第１のゲート絶縁膜と第２のゲート絶縁膜とは、互いに同じ絶縁材料からなる。
本発明の一側面の半導体装置において、第１のゲート絶縁膜及び第２のゲート絶縁膜は、比誘電率が１０以上の金属酸化物からなる高誘電率膜を含む。
本発明の一側面の半導体装置において、第１のゲート電極は、第１のシリコン膜の上部に形成された第１のシリサイド膜をさらに備えており、第２のゲート電極は、第２のシリコン膜の上部に形成された第２のシリサイド膜をさらに備えている。
本発明の一側面の半導体装置において、半導体基板上に、第１のゲート電極及び第２のゲート電極を覆うように形成された絶縁膜をさらに備えている。
本発明の一側面の半導体装置において、第１のゲート電極の側面上に形成された断面形状がＬ字状の第１のサイドウォールと、第２のゲート電極の側面上に形成された断面形状がＬ字状の第２のサイドウォールとをさらに備え、絶縁膜は、第１のサイドウォール及び第２のサイドウォールの上に接して形成されている。
本発明の一側面の半導体装置において、第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタである。
本発明の第１の形態の半導体装置の製造方法は、半導体基板における第１の活性領域上に形成された第１のＭＩＳトランジスタと第２の活性領域上に形成された第２のＭＩＳトランジスタとを有する半導体装置の製造方法であって、半導体基板に、素子分離領域によって囲まれた第１の活性領域と第２の活性領域とを形成する工程（ａ）と、第１の活性領域及び第２の活性領域上に、ゲート絶縁膜形成膜、第１の金属膜及び第２の金属膜をこの順で形成する工程（ｂ）と、第１の活性領域上に形成された第２の金属膜を除去する工程（ｃ）と、工程（ｃ）の後に、半導体基板の上にシリコン膜を形成する工程（ｄ）と、工程（ｄ）の後に、パターニングを行うことにより、第１の活性領域上に、ゲート絶縁膜形成膜からなる第１のゲート絶縁膜と、第１の金属膜と、シリコン膜とを含む第１のゲート電極形成部を形成すると共に、第２の活性領域上に、ゲート絶縁膜形成膜からなる第２のゲート絶縁膜と、第１の金属膜と、第２の金属膜と、シリコン膜とを含む第２のゲート電極形成部を形成する工程（ｅ）とを備える。
本発明の第１の形態の半導体装置の製造方法において、工程（ｅ）の後に、半導体基板上に、第１のゲート電極形成部及び第２のゲート電極形成部を覆うように、絶縁膜を形成する工程（ｆ）とを含む。
本発明の第１の形態の半導体装置の製造方法において、工程（ｅ）の後で工程（ｆ）の前に、第１のゲート電極形成部の側面上に断面形状がＬ字状の第１のサイドウォールを形成すると共に、第２のゲート電極形成部の側面上に断面形状がＬ字状の第２のサイドウォールを形成する工程（ｇ）をさらに備え、工程（ｆ）は、第１のサイドウォール及び第２のサイドウォールの上に接するように、絶縁膜を形成する工程を含む。
本発明の第２の形態の半導体装置の製造方法は、半導体基板における第１の活性領域上に形成された第１のＭＩＳトランジスタと第２の活性領域上に形成された第２のＭＩＳトランジスタとを有する半導体装置の製造方法であって、半導体基板に、素子分離領域によって囲まれた第１の活性領域と第２の活性領域とを形成する工程（ａ）と、第１の活性領域及び第２の活性領域上に、ゲート絶縁膜形成膜、第１の金属膜及び導電膜をこの順で形成する工程（ｂ）と、第２の活性領域上に形成された導電膜を除去する工程（ｃ）と、工程（ｃ）の後に、第１の活性領域における導電膜の上及び第２の活性領域における第１の金属膜の上に、第２の金属膜を形成する工程（ｄ）と、工程（ｄ）の後に、半導体基板の上にシリコン膜を形成する工程（ｅ）と、工程（ｅ）の後に、パターニングを行うことにより、第１の活性領域上に、ゲート絶縁膜形成膜からなる第１のゲート絶縁膜と、第１の金属膜と、導電膜と、第２の金属膜と、シリコン膜とを含む第１のゲート電極形成部を形成すると共に、第２の活性領域上に、ゲート絶縁膜形成膜からなる第２のゲート絶縁膜と、第１の金属膜と、第２の金属膜と、シリコン膜とを含む第２のゲート電極形成部を形成する工程（ｆ）とを備える。
本発明の第２の形態の半導体装置の製造方法において、工程（ｆ）の後に、半導体基板上に、第１のゲート電極形成部及び第２のゲート電極形成部を覆うように、絶縁膜を形成する工程（ｇ）とを含む。
本発明の第２の形態の半導体装置の製造方法において、工程（ｆ）の後で工程（ｇ）の前に、第１のゲート電極形成部の側面上に断面形状がＬ字状の第１のサイドウォールを形成すると共に、第２のゲート電極形成部の側面上に断面形状がＬ字状の第２のサイドウォールを形成する工程（ｈ）をさらに備え、工程（ｇ）は、第１のサイドウォール及び第２のサイドウォールの上に接するように、絶縁膜を形成する工程を含む。
本発明の第１又は第２の形態の半導体装置の製造方法において、第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタである。
本発明に係る半導体装置及びその製造方法によると、ゲート絶縁膜形成膜上に形成された金属膜を除去する必要がないため、ゲートリーク劣化を抑制することができる。
加えて、エッチングにより、第１，第２のゲート電極形成部を形成する際に、ｎ型ＭＩＳ形成領域及びｐ型ＭＩＳ形成領域のゲート絶縁膜形成膜上には、それぞれ金属膜が形成されているため、ゲートエッチングの際のブレークスルーステップにより、ｎ型ＭＩＳ形成領域又はｐ型ＭＩＳ形成領域の一方のゲート絶縁膜がエッチングされてしまう、ということがなく、ｎ型，ｐ型ＭＩＳトランジスタのゲート電極を精度良く実現することができる。
以下に、本発明の各実施形態について図面を参照しながら説明する。
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
図１（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の構造図であって、（ａ）は、平面図、（ｂ）は、（ａ）のIb-Ib線におけるゲート幅方向の断面図、（ｃ）は向かって左側の断面が（ａ）のIcn-Icn線におけるゲート長方向の断面図、向かって右側の断面が（ａ）のIcp-Icp線におけるゲート長方向の断面図である。なお、図中において、向かって左側の領域が、ｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域１０Ｎであり、向かって右側の領域が、ｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域１０Ｐである。
図１（ａ）に示すように、ｎ型ＭＩＳ形成領域１０Ｎには、素子分離領域１１に囲まれた第１の活性領域１０ａが形成され、ｐ型ＭＩＳ形成領域１０Ｐには、素子分離領域１１に囲まれた第２の活性領域１０ｂが形成されている。第１の活性領域１０ａ上には、第１のゲート絶縁膜を介して、第１のゲート電極２４Ａが形成されていると共に、第２の活性領域１０ｂ上には、第２のゲート絶縁膜を介して、第２のゲート電極２４Ｂが形成されている。ここで、第１，２のゲート絶縁膜としては、例えば膜厚が０．８〜１ｎｍ程度のシリコン酸化膜からなる下地膜上に例えば膜厚が２ｎｍの高誘電率膜が形成された構造であって、高誘電率膜は比誘電率が１０以上の金属酸化物からなることが好ましい。第１，第２のゲート電極２４Ａ，２４Ｂの側面上には、例えば膜厚が１０ｎｍのシリコン酸化膜からなる第１，第２のオフセットスペーサ１８ａ，１８ｂ及び第１，第２の内側サイドウォール２０ａ，２０ｂが形成されている。なお、図１（ａ）においては、後述の絶縁膜（図１（ｃ）の符号２５参照）及び層間絶縁膜（図１（ｃ）：符号２６参照）の図示を省略しているが、絶縁膜及び層間絶縁膜は、第１，第２のゲート電極２４Ａ，２４Ｂを覆うように形成されている。
図１（ｂ）及び（ｃ）に示すように、半導体基板１０の上部には、ｎ型ＭＩＳ形成領域１０Ｎとｐ型ＭＩＳ形成領域１０Ｐとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１が形成されている。半導体基板１０におけるｎ型ＭＩＳ形成領域１０Ｎには、例えばＢ（ホウ素）等のｐ型不純物が注入されてなるｐ型ウェル領域１２ａが形成されている一方、半導体基板１０におけるｐ型ＭＩＳ形成領域１０Ｐには、例えばＰ（リン）等のｎ型不純物が注入されてなるｎ型ウェル領域１２ｂが形成されている。第１の活性領域１０ａ上には、第１のゲート絶縁膜１３ａを介して、第１の金属膜１４ａ、第１のシリコン膜１７ａ及び第３の金属シリサイド膜２４ａからなる第１のゲート電極２４Ａが形成されている一方、第２の活性領域１０ｂ上には、第２のゲート絶縁膜１３ｂを介して、第１の金属膜１４ｂと第１の金属膜１４ｂ上に形成された第２の金属膜１５ｂ、第２のシリコン膜１７ｂ及び第４の金属シリサイド膜２４ｂとからなる第２のゲート電極２４Ｂが形成されている。
ここで、第１の金属膜１４ａ，１４ｂと第２の金属膜１５ｂとしては、例えば窒化チタン（ＴｉＮ）で、同じ金属材料又は同じ金属化合物材料からなり、第１の金属膜１４ａ，１４ｂの密度は第２の金属膜１５ｂの密度よりも小さいことが望ましい。さらに、第１の金属膜１４の膜厚は、後述するように、１ｎｍ以上であって且つ５ｎｍ以下であることが好ましく、第２の金属膜１５の膜厚は、第１，２の金属膜１４，１５の膜厚の全体で１０〜２０ｎｍとなる膜厚であることが好ましい。また、第１，２のシリコン膜１７ａ，１７ｂは、例えば膜厚が１００ｎｍのポリシリコン膜からなる。また、第３，４の金属シリサイド膜２４ａ，２４ｂは、例えばニッケルシリサイド膜からなる。
また、図１（ｃ）に示すように、第１，第２のゲート電極２４Ａ，２４Ｂの側面上には、第１，第２のオフセットスペーサ１８ａ，１８ｂ及び第１，第２の内側サイドウォール２０ａ，２０ｂが形成されている。第１の活性領域１０ａにおける第１のゲート電極形成部１４Ａの側方下には、例えばＡｓ（ヒ素）等のｎ型不純物が注入された接合深さが比較的浅いｎ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１９ａが形成されていると共に、第２の活性領域１０ｂにおける第２のゲート電極形成部１４Ｂの側方下には、例えばＢＦ２ 等のｐ型不純物が注入された接合深さが比較的浅いｐ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１９ｂが形成されている。また、第１の活性領域１０ａにおける第１の内側サイドウォール２０ａの外側方下には、接合深さが比較的浅いｎ型ソースドレイン領域１９ａよりも深い接合深さを有する、例えばＡｓ（ヒ素）等のｎ型不純物が注入された接合深さが比較的深いｎ型ソースドレイン領域２２ａが形成されていると共に、第２の活性領域１０ｂにおける第２の内側サイドウォール２０ｂの外側方下には、接合深さが比較的浅いｐ型ソースドレイン領域１９ｂよりも深い接合深さを有する、例えばＢ等のｐ型不純物が注入された接合深さが比較的深いｐ型ソースドレイン領域２２ｂが形成されている。
また、図１（ｂ）及び（ｃ）に示すように、半導体基板１０上に、第１，第２のゲート電極２４Ａ，２４Ｂを覆うように、例えば膜厚５０ｎｍのシリコン窒化膜からなる絶縁膜２５、及び例えばシリコン酸化膜からなる層間絶縁膜２６が形成されている。さらに、図１（ａ）及び（ｃ）に示すように、層間絶縁膜２６中には、該層間絶縁膜２６及び絶縁膜２５を貫通して、例えばニッケルシリサイドからなる第１，第２の金属シリサイド膜２３ａ，２３ｂと接するように、底部及び側壁部にチタンと窒化チタンとが順次堆積されてなるバリアメタル膜とその内側に堆積されたタングステン膜とからなる第１，第２のコンタクトプラグ２８ａ，２８ｂが形成されている。なお、図示しないが、層間絶縁膜２６上には、第１，第２のコンタクトプラグ２８ａ，２８ｂと電気的に接続する金属配線が形成されている。
ここで、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの構成については、上記図１（ｃ）を参照しながら詳細に説明する。
ｎ型ＭＩＳトランジスタＮＴｒは、図１（ｃ）のｎ型ＭＩＳ形成領域１０Ｎに示すように、半導体基板１０における素子分離領域１１に囲まれた第１の活性領域１０ａと、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１の金属膜１４ａ、第１のシリコン膜１７ａ及び第３の金属シリサイド膜２４ａからなる第１のゲート電極２４Ａと、第１のゲート電極２４Ａの側面上に第１のオフセットスペーサ１８ａを介して形成され断面形状がＬ字状の第１の内側サイドウォール２０ａと、第１の活性領域１０ａにおける第１のゲート電極２４Ａの側方下に形成された接合深さが比較的浅いｎ型ソースドレイン領域１９ａと、第１の活性領域１０ａにおける第１の内側サイドウォール２０ａの外側方下に形成された接合深さが比較的深いｎ型ソースドレイン領域２２ａと、第１のゲート電極２４Ａの上部から第１の活性領域１０ａにおける第１のゲート電極２４Ａの側方に位置する領域の上面上に跨って形成された絶縁膜２５と、接合深さが比較的深いｎ型ソースドレイン領域２２ａの上部に形成された第１の金属シリサイド膜２３ａとを備えている。
ｐ型ＭＩＳトランジスタＰＴｒは、図１（ｃ）のｐ型ＭＩＳ形成領域１０Ｐに示すように、半導体基板１０における素子分離領域１１に囲まれた第２の活性領域１０ｂと、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第１の金属膜１４ｂ、第２の金属膜１５ｂ及び第４の金属シリサイド膜２４ｂからなる第２のゲート電極２４Ｂと、第２のゲート電極２４Ｂの側面上に第２のオフセットスペーサ１８ｂを介して形成され断面形状がＬ字状の第２の内側サイドウォール２０ｂと、第２の活性領域１０ｂにおける第１のゲート電極２４Ｂの側方下に形成された接合深さが比較的浅いｐ型ソースドレイン領域１９ｂと、第２の活性領域１０ｂにおける第２の内側サイドウォール２０ｂの外側方下に形成された接合深さが比較的深いｐ型ソースドレイン領域２２ｂと、第２のゲート電極２４Ｂの上部から第２の活性領域１０ｂにおける第２のゲート電極２４Ｂの側方に位置する領域の上面上に跨って形成された絶縁膜２５と、接合深さが比較的深いｐ型ソースドレイン領域２３ｂの上部に形成された第２の金属シリサイド膜２３ｂとを備えている。
また、ｎ型ＭＩＳトランジスタＮＴｒにおける第１のゲート電極２４Ａを構成する第１の金属膜１４ａは、ｐ型ＭＩＳトランジスタＰＴｒにおける第２のゲート電極２４Ｂを構成する第１の金属膜１４ｂと同じ金属材料（又は金属化合物材料）及び同じ密度からなる。一方、ｐ型ＭＩＳトランジスタＰＴｒにおける第２のゲート電極２４Ｂを構成する第２の金属膜１５ｂは、第１の金属膜１４ａ，１４ｂと同じ材料からなるが、密度が異なり、第２の金属膜１５ｂの密度は第１の金属膜１４ａ、１４ｂの密度よりも大きい。
図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、及び図４（ａ）〜（ｃ）は、本発明の一実施形態に係る上記半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図であって、各図における向かって左側の断面が図１（ａ）のIcn-Icn線に対応するゲート長方向の断面図、向かって右側の断面が図１（ａ）のIcp-Icp線に対応するゲート長方向の断面図である。なお、図中において、向かって左側の領域が、ｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域１０Ｎであり、向かって右側の領域が、ｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域１０Ｐである。
まず、図２（ａ）に示すように、例えば埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばｐ型シリコンからなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域１０Ｎには、素子分離領域１１に囲まれた半導体基板１０からなる第１の活性領域１０ａが形成され、ｐ型ＭＩＳ形成領域１０Ｐには、素子分離領域１１に囲まれた半導体基板１０からなる第２の活性領域１０ｂが形成される。その後、リソグラフィ法及びイオン注入法により、半導体基板１０におけるｎ型ＭＩＳ形成領域１０Ｎに、例えばＢ（ホウ素）等のｐ型不純物を注入する一方、半導体基板１０におけるｐ型ＭＩＳ形成領域１０Ｐに、例えばＰ（リン）等のｎ型不純物を注入した後、半導体基板１０に対して例えば８５０℃，３０秒間の熱処理を施すことにより、半導体基板１０におけるｎ型ＭＩＳ形成領域１０Ｎに、ｐ型ウェル領域１２ａを形成する一方、半導体基板１０におけるｐ型ＭＩＳ形成領域１０Ｐに、ｎ型ウェル領域１２ｂを形成する。
次に、図２（ｂ）に示すように、例えば希釈フッ酸処理により、半導体基板１０の表面を洗浄した後、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法により、第１の活性領域１０ａ及び第２の活性領域１０ｂ上に、例えば膜厚が０．８〜１ｎｍ程度のシリコン酸化膜からなる下地膜（図示せず）を形成する。その後、例えば有機金属気相堆積（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法、又はＡＬＤ（Atomic Layer Deposition）法等により、下地膜上に、例えば膜厚が２ｎｍの高誘電率膜からなるゲート絶縁膜形成膜１３を堆積する。ここで、ゲート絶縁膜形成膜１３としては、比誘電率が１０以上の金属酸化物からなる高誘電率膜を含むことが望ましい。
続いて、例えばＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法、又はスパッタ法等により、例えば窒化チタン（ＴｉＮ）からなる第１の金属膜１４及び第２の金属膜１５を堆積する。ここで、第１の金属膜１４と第２の金属膜１５としては、同じ金属材料又は同じ金属化合物材料からなり、第１の金属膜１４の密度は第２の金属膜１５の密度よりも小さいことが望ましい。密度が大きい金属膜を用いることで、金属膜上に形成されたシリコン膜からのシリコンの拡散を抑制することができ、仕事関数が変化（小さくなる）するのを防ぐことができる。同種の金属膜で密度を変えるには、例えば、ＣＶＤ法を用いた場合、成膜温度を変えることにより変化させることができ、比較的低温で成膜した場合には、金属の密度が低下し、小さい仕事関数を有することになる。さらに、第１の金属膜１４の膜厚は、後述するように、１ｎｍ以上であって且つ５ｎｍ以下であることが好ましく、第２の金属膜１５の膜厚は、第１，２の金属膜１４，１５の膜厚の全体で１０〜２０ｎｍとなる膜厚であることが好ましい。
次に、図２（ｃ）に示すように、フォトリソグラフィ法により、第２の金属膜１５上に、ｐ型ＭＩＳ形成領域１０Ｐを覆う一方でｎ型ＭＩＳ形成領域１０Ｎを開口するレジストマスク１６を形成する。その後、レジストマスク１６を用いて、ドライエッチング法又はウェットエッチング法により、ｎ型ＭＩＳ形成領域１０Ｎにおける第１の金属膜１４上に形成された第２の金属膜１５を除去する。なお、この第２の金属膜１５をエッチング除去する工程では、第１の金属膜１４と第２の金属膜１５とがその密度が異なることによるエッチングレートの差異を利用することができる。また、この工程では、第２の金属膜１５の下に形成されている第１の金属膜１３もまた、完全に除去されてしまわないが薄く残存する程度に、エッチングにより除去されても構わない。
次に、図２（ｄ）に示すように、レジストマスク１６を除去した後、例えばＣＶＤ法により、ｎ型ＭＩＳ形成領域１０Ｎにおける第１の金属膜１４上及びｐ型ＭＩＳ形成領域１０Ｐにおける第２の金属膜１５上に、例えば膜厚が１００ｎｍのポリシリコン膜からなるシリコン膜１７を堆積する。ここで、第１の金属膜１４に密度の小さい金属膜を用い、且つ、第１の金属膜１４の膜厚を薄く形成する（例えば、１ｎｍ以上で且つ５ｎｍ以下）ことで、ｎ型ＭＩＳ形成領域１０Ｎにおいて、第１の金属膜１４上に形成されたシリコン膜からのシリコンを拡散させることにより、ｎ型ＭＩＳトランジスタのゲート電極の仕事関数を小さくすることができる。第１の金属膜１４の膜厚下限が１ｎｍ以上であるのは、金属膜の成膜均一性及びゲート電極の空乏化抑制という点で望ましいからである。
次に、図３（ａ）に示すように、フォトリソグラフィ法により、シリコン膜１７上に、ゲートパターン形状を有するレジスト（図示せず）を形成する。その後、レジストをマスクにして、ドライエッチング法により、シリコン膜１７、第２の金属膜１５、第１の金属膜１４及びゲート絶縁膜形成膜１３を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａ、第１の金属膜１４ａ及び第１のシリコン膜１７ａを順次形成すると共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂ、第１の金属膜１４ｂ、第２の金属膜１５ｂ及び第２のシリコン膜１７ｂを順次形成する。
このようにして、第１の活性領域１０ａ上に第１のゲート絶縁膜１３ａ、第１の金属膜１４ａ及び第１のシリコン膜１７ａを有する第１のゲート電極形成部１４Ａを形成すると共に、第２の活性領域１０ｂ上に第２のゲート絶縁膜１３ｂ、第１の金属膜１４ｂ、第２の金属膜１５ｂ及び第２のシリコン膜１７ｂを有する第２のゲート電極形成部１４Ｂを形成する。
次に、図３（ｂ）に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなるオフセットスペーサ用絶縁膜を堆積した後、オフセットスペーサ用絶縁膜に対して異方性エッチングを行う。これにより、第１のゲート電極形成部１４Ａの側面上に第１のオフセットスペーサ１８ａを形成すると共に、第２のゲート電極形成部１４Ｂの側面上に第２のオフセットスペーサ１８ｂを形成する。
続いて、半導体基板１０上にｎ型ＭＩＳ形成領域１０Ｎを開口する一方でｐ型ＭＩＳ形成領域１０Ｐを覆うレジスト（図示せず）を形成した後、第１の活性領域１０ａに、第１のゲート電極形成部１４Ａをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入することにより、第１の活性領域１０ａにおける第１のゲート電極形成部１４Ａの側方下に接合深さが比較的浅いｎ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１９ａを自己整合的に形成する。一方、半導体基板１０上にｎ型ＭＩＳ形成領域を覆う一方でｐ型ＭＩＳ形成領域１０Ｐを開口するレジスト（図示せず）を形成した後、第２の活性領域１０ｂに、第２のゲート電極形成部１４Ｂをマスクにして、例えばＢＦ２ 等のｐ型不純物を注入することにより、第２の活性領域１０ｂにおける第２のゲート電極形成部１４Ｂの側方下に接合深さが比較的浅いｐ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１９ｂを自己整合的に形成する。
次に、図３（ｃ）に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなる第１の絶縁膜、及び膜厚が３０ｎｍのシリコン窒化膜からなる第２の絶縁膜を順次堆積した後、第１の絶縁膜及び第２の絶縁膜に対して異方性エッチングを行う。これにより、第１のゲート電極形成部１４Ａの側面上に、第１のオフセットスペーサ１８ａを介して、断面形状がＬ字状の第１の絶縁膜からなる第１の内側サイドウォール２０ａと第１の内側サイドウォール２０ａ上に形成された第２の絶縁膜からなる第１の外側サイドウォール２１ａとで構成された第１のサイドウォール２１Ａを形成すると共に、第２のゲート電極形成部１４Ｂの側面上に、第２のオフセットスペーサ１８ｂを介して、断面形状がＬ字状の第１の絶縁膜からなる第２の内側サイドウォール２０ｂと第２の内側サイドウォール２０ｂ上に形成された第２の絶縁膜からなる第２の外側サイドウォール２１ｂとで構成された第２のサイドウォール２１Ｂを形成する。
続いて、リソグラフィ法及びイオン注入法により、第１の活性領域１０ａに、第１のゲート電極形成部１４Ａ、第１のオフセットスペーサ１８ａ及び第１のサイドウォール２１Ａをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入することにより、第１の活性領域１０ａにおける第１のサイドウォール２１Ａの外側方下に、浅いｎ型ソースドレイン領域１９ａよりも深い接合深さを有し、接合深さが比較的深いｎ型ソースドレイン領域２２ａを自己整合的に形成する。一方、第２の活性領域１０ｂに、第２のゲート電極形成部１４Ｂ、第２のオフセットスペーサ１８ｂ及び第２のサイドウォール２１Ｂをマスクにして、例えばＢ（ボロン）等のｐ型不純物を注入することにより、第２の活性領域１０ｂにおける第２のサイドウォール２１Ｂの外側方下に、浅いｐ型ソースドレイン領域１９ｂよりも深い接合深さを有し、接合深さが比較的深いｐ型ソースドレイン領域２２ｂを自己整合的に形成する。その後、熱処理により、深いｎ型ソースドレイン領域２２ａ及び深いｐ型ソースドレイン領域２２ｂに含まれる不純物を活性化させる。
次に、図３（ｄ）に示すように、例えば、第１，第２の内側サイドウォール２０ａ，２０ｂ（シリコン酸化膜）と選択比のあるドライエッチング法又はウェットエッチング法を用いて、第１の外側サイドウォール２１ａ（シリコン窒化膜）及び第２の外側サイドウォール２１ｂ（シリコン窒化膜）を除去する。
次に、図４（ａ）に示すように、接合深さが比較的深いｎ型ソースドレイン領域２２ａ及び接合深さが比較的深いｐ型ソースドレイン領域２２ｂの表面に形成されている自然酸化膜（図示せず）を除去した後、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケルからなる金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、１回目のＲＴＡ（Rapid Thermal Annealing）処理により、接合深さが比較的深いｎ型ソースドレイン領域２２ａ及び接合深さが比較的深いｐ型ソースドレイン領域２２ｂのＳｉと金属膜のＮｉとを反応させて、接合深さが比較的深いｎ型ソースドレイン領域２２ａ及び接合深さが比較的深いｐ型ソースドレイン領域２２ｂの上部に、ニッケルシリサイドからなる第１，第２の金属シリサイド膜２３ａ，２３ｂを形成すると共に、第１のシリコン膜１７ａ及び第２のシリコン膜１７ｂのＳｉと金属膜のＮｉとを反応させて、第１のシリコン膜１７ａ及び第２のシリコン膜１７ｂの上部に、ニッケルシリサイドからなる第３，第４の金属シリサイド膜２４ａ，２４ｂを形成する。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬することにより、素子分離領域１１、第１，第２のオフセットスペーサ１８ａ，１８ｂ及び第１，第２のサイドウォール２１Ａ，２１Ｂ等の上に残存する未反応の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、２回目のＲＴＡ処理により、第１，第２の金属シリサイド膜２３ａ，２３ｂ及び第３，第４の金属シリサイド膜２４ａ，２４ｂのシリサイド組成比を安定化させる。
次に、図４（ｂ）に示すように、例えばプラズマＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚５０ｎｍのシリコン窒化膜からなる絶縁膜２５を堆積する。
このように、絶縁膜２５は、表面に第３の金属シリサイド膜２４ａが形成された第１のゲート電極形成部１４Ａ、及び表面に第４の金属シリサイド膜２４ｂが形成された第２のゲート電極形成部１４Ｂを覆うように形成される。そして、絶縁膜２５は、第１の外側サイドウォール２１ａが除去された第１のサイドウォール（言い換えれば、第１の内側サイドウォール２０ａ）、及び第２の外側サイドウォール２１ｂが除去された第２のサイドウォール（言い換えれば、第２の内側サイドウォール２０ｂ）の上に接して形成される。
続いて、例えばＣＶＤ法により、絶縁膜２５上に、例えばシリコン酸化膜からなる層間絶縁膜２６を堆積した後、例えばＣＭＰ（Chemical Mechanical Polishing）法により、第１の層間絶縁膜２６の表面の平坦化を行う。
次に、図４（ｃ）に示すように、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、層間絶縁膜２６上に、レジスト（図示せず）を形成した後、レジストをマスクにして、ドライエッチング法により、絶縁膜２５及び層間絶縁膜２６中に、第１，第２の金属シリサイド膜２３ａ，２３ｂの上面に到達する第１，第２のコンタクトホール２７ａ，２７ｂを形成する。このとき、絶縁膜２５が露出したところで一度エッチングを止める２ステップのエッチング法を用いることにより、第１，第２の金属シリサイド膜２３ａ，２３ｂのオーバーエッチング量を減らすことができる。
続いて、スパッタ法又はＣＶＤ法により、第１，第２のコンタクトホール２７ａ，２７ｂの底部及び側壁部に、チタンと窒化チタンとが順次堆積されてなるバリアメタル膜を形成する。その後、ＣＶＤ法により、層間絶縁膜２６上に、第１，第２のコンタクトホール２７ａ，２７ｂ内を埋め込むように、タングステン膜を堆積した後、ＣＭＰ法により、第１，第２のコンタクトホール２７ａ，２７ｂ外に形成されているタングステン膜を除去する。このようにして、第１，第２のコンタクトホール２７ａ，２７ｂ内に、バリアメタル膜を介してタングステン膜が埋め込まれてなる第１，第２のコンタクトプラグ２８ａ，２８ｂを形成する。続いて、層間絶縁膜２６上に、第１，第２のコンタクトプラグ２８ａ，２８ｂと電気的に接続する金属配線（図示せず）を形成する。
以上のようにして、本実施形態に係る半導体装置、すなわち、第１の金属膜１４ａ、第１のシリコン膜１７ａ及び第３の金属シリサイド膜２４ａからなる第１のゲート電極２４Ａを有するｎ型ＭＩＳトランジスタＮＴｒと、第１の金属膜１４ｂ、第２の金属膜１５ｂ、第２のシリコン膜１７ｂ及び第４の金属シリサイド膜２４ｂからなる第２のゲート電極２４Ｂを有するｐ型ＭＩＳトランジスタＰＴｒとを備えた半導体装置が製造される。
以上のように、本発明の第１の実施形態に係る半導体装置及びその製造方法によると、上記従来例のようにゲート絶縁膜形成膜上に形成された金属膜をエッチング除去する工程が存在しないため、ゲートリーク劣化が抑制された半導体装置が実現される。
ところで、従来の半導体装置の製造方法では、上記図８（ｃ）に示すように、第１のゲート電極形成部１０６Ａと第２のゲート電極形成部１０６Ｂとは、互いに構成が異なるにも拘わらず（詳細には、第１のゲート電極形成部１０６Ａの構成は２層構成であるのに対し、第２のゲート電極形成部１０６Ｂの構成は３層構成である）、互いに同一の工程にて、すなわち、互いに同一のエッチング条件の下、パターニングされるため、第１のゲート電極及び第２のゲート電極の双方を精度良く形成することができないという問題があった。例えば、エッチング条件を、第１のゲート電極が精度良く形成されるエッチング条件にした場合、第２のゲート電極形成部１０６Ｂにおける金属膜１０４ｂ及びゲート絶縁膜形成膜１０３ｂがエッチングされずに残存するため、第２のゲート電極を精度良く形成することができない。一方、例えば、エッチング条件を、第２のゲート電極が精度良く形成されるエッチング条件にした場合、ｎ型ＭＩＳ形成領域１０Ｎの半導体基板１００及び素子分離領域１０１中にエッチング削れが発生するので、第１のゲート電極を精度良く形成することができない。更に詳細には、ドライエッチング法により、シリコン膜１０６から第１のシリコン膜１０６ａ及び第２のシリコン膜１０６ｂを形成した後、第２のゲート電極を形成する金属膜１０４ｂをエッチングするために、エッチングガスの切り替えを行い、第２のゲート電極を形成する金属膜１０４ｂをエッチングする。金属膜をエッチングする際、最初に金属膜表面の極僅かに酸化された層をエッチングするために、ブレークスルーステップを最初に行う。この際、ｎ型ＭＩＳ形成領域１０Ｎのゲート絶縁膜形成膜１０３上には金属膜が形成されていないため、このブレークスルーステップにより、ｎ型ＭＩＳ形成領域１０Ｎのゲート絶縁膜形成膜１０３が非常に削れ易いという問題があった。
これに対し、本発明の第１の実施形態に係る半導体装置の製造方法では、エッチングにより、第１，第２のゲート電極形成部１４Ａ，１４Ｂを形成する際に、ｎ型ＭＩＳ形成領域１０Ｎ及びｐ型ＭＩＳ形成領域１０Ｐのゲート絶縁膜形成膜１３上には、それぞれ金属膜１４が形成されているため、ブレークスルーステップにより、ｎ型ＭＩＳ形成領域１０Ｎ又はｐ型ＭＩＳ形成領域１０Ｐの一方のゲート絶縁膜がエッチングされてしまう、ということがなく、ｎ型，ｐ型ＭＩＳトランジスタのゲート電極を精度良く実現することができる。
−変形例−
本発明の第１の実施形態の変形例に係る半導体装置及びその製造方法について図面を参照しながら説明する。
図５（ａ）〜（ｄ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図であって、各図における向かって左側の断面が図１（ａ）のIcn-Icn線に対応するゲート長方向の断面図、向かって右側の断面が図１（ａ）のIcp-Icp線に対応するゲート長方向の断面図である。なお、図中において、向かって左側の領域が、ｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域１０Ｎであり、向かって右側の領域が、ｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域１０Ｐである。なお、本変形例に係る半導体装置の製造方法の説明においては、上述した第１の実施形態に係る半導体装置の製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
まず、上述の図２（ａ）と同様の工程を行い、図５（ａ）に示す構成（すなわち、図２（ａ）に示す構成と同一の構成）を得る。
次に、図５（ｂ）に示すように、例えば希釈フッ酸処理により、半導体基板１０の表面を洗浄した後、例えばＩＳＳＧ酸化法により、第１の活性領域１０ａ及び第２の活性領域１０ｂ上に、例えば膜厚が０．８〜１ｎｍ程度のシリコン酸化膜からなる下地膜（図示せず）を形成する。その後、例えばＭＯＣＶＤ法又はＡＬＤ法等により、下地膜上に、例えば膜厚が２ｎｍの高誘電率膜からなるゲート絶縁膜形成膜１３を堆積する。ここで、ゲート絶縁膜形成膜１３としては、比誘電率が１０以上の金属酸化物からなる高誘電率膜を含むことが望ましい。
続いて、例えばＣＶＤ法、ＡＬＤ法、又はスパッタ法等により、例えば窒化チタン（ＴｉＮ）からなる第１の金属膜１４及び例えば窒化タンタル（ＴａＮ）からなる第２の金属膜１５を堆積する。ここで、第１の金属膜１４と第２の金属膜１５とは、異なる金属材料又は異なる金属化合物材料からなる。なお、上述と同様に、第１の金属膜１４の膜厚は、１ｎｍ以上であって且つ５ｎｍ以下であることが好ましく、第２の金属膜１５の膜厚は、第１，２の金属膜１４，１５の膜厚の全体で１０〜２０ｎｍとなる膜厚であることが好ましい。
次に、図５（ｃ）に示すように、フォトリソグラフィ法により、第２の金属膜１５上に、ｐ型ＭＩＳ形成領域１０Ｐを覆う一方でｎ型ＭＩＳ形成領域１０Ｎを開口するレジストマスク１６を形成する。その後、レジストマスク１６を用いて、ドライエッチング法又はウェットエッチング法により、ｎ型ＭＩＳ形成領域１０Ｎにおける第１の金属膜１４上に形成された第２の金属膜１５を選択的に除去する。また、この工程では、第２の金属膜１５の下に形成されている第１の金属膜１３を、完全に除去されてしまわないが薄く残存する程度に、エッチングにより除去しても構わない。
次に、図５（ｄ）に示すように、レジストマスク１６を除去した後、例えばＣＶＤ法により、ｎ型ＭＩＳ形成領域１０Ｎにおける第１の金属膜１４上及びｐ型ＭＩＳ形成領域１０Ｐにおける第２の金属膜１５上に、例えば膜厚が１００ｎｍのポリシリコン膜からなるシリコン膜１７を堆積する。
その後は、上述した図３（ａ）〜（ｄ）及び図４（ａ）〜（ｃ）に示す工程と同様の工程を順次行って、図４（ｃ）に示すような構成を得る。
以上のようにして、本実施形態の変形例に係る半導体装置、すなわち、第１のゲート絶縁膜１３ａ上に形成された第１の金属膜１４ａ、第１のシリコン膜１７ａ及び第３の金属シリサイド膜２４ａからなる第１のゲート電極２４Ａを有するｎ型ＭＩＳトランジスタＮＴｒと、第２のゲート絶縁膜１３ｂ上に形成された第１の金属膜１４ｂ、第２の金属膜１５ｂ及び第４の金属シリサイド膜２４ｂからなる第２のゲート電極２４Ｂを有するｐ型ＭＩＳトランジスタＰＴｒとを備えた半導体装置が製造される。
本実施形態の変形例によると、上述した本実施形態による効果と同様の効果を得ることができる。さらに、第１の金属膜１４ａ、１４ｂと第２の金属膜１５ｂとは異なる金属材料又は異なる金属化合物材料からなるため、図５（ｃ）に示す工程において、ｎ型ＭＩＳ形成領域１０Ｎにおける第１の金属膜１４上に形成された第２の金属膜１５を選択的に除去することが容易にでき、半導体装置を安定的に実現できる。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
図６（ａ）〜（ｄ）並びに図７（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図であって、各図における向かって左側の断面が図１（ａ）のIcn-Icn線に対応するゲート長方向の断面図、向かって右側の断面が図１（ａ）のIcp-Icp線に対応するゲート長方向の断面図である。なお、図中において、向かって左側の領域が、ｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域１０Ｎであり、向かって右側の領域が、ｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域１０Ｐである。なお、本実施形態に係る半導体装置の製造方法の説明においては、上述した第１の実施形態に係る半導体装置の製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
まず、第１の実施形態における図２（ａ）と同様の工程を行い、図６（ａ）に示す構成（すなわち、図２（ａ）に示す構成と同一の構成）を得る。
次に、図６（ｂ）に示すように、例えば希釈フッ酸処理により、半導体基板１０の表面を洗浄した後、例えばＩＳＳＧ酸化法により、第１の活性領域１０ａ及び第２の活性領域１０ｂ上に、例えば膜厚が０．８〜１ｎｍ程度のシリコン酸化膜からなる下地膜（図示せず）を形成する。その後、例えばＭＯＣＶＤ法又はＡＬＤ法等により、下地膜上に、例えば膜厚が２ｎｍの高誘電率膜からなるゲート絶縁膜形成膜１３を堆積する。ここで、ゲート絶縁膜形成膜１３としては、比誘電率が１０以上の金属酸化物からなる高誘電率膜を含むことが望ましい。
続いて、例えばＣＶＤ法、ＡＬＤ法、又はスパッタ法等により、例えば窒化チタン（ＴｉＮ）からなる第１の金属膜１４を堆積した後、続いて、例えばＣＶＤ法により、第１の金属膜１４上に例えば膜厚が１０ｎｍのポリシリコン膜からなる導電膜２９を堆積する。
なお、上述と同様に、第１の金属膜１４の膜厚は、１ｎｍ以上であって且つ５ｎｍ以下であることが好ましい。
次に、図６（ｃ）に示すように、フォトリソグラフィ法により、導電膜２９上に、ｎ型ＭＩＳ形成領域１０Ｎを覆う一方でｐ型ＭＩＳ形成領域１０Ｐを開口するレジストマスク１６を形成する。その後、レジストマスク１６を用いて、ドライエッチング法又はウェットエッチング法により、ｐ型ＭＩＳ形成領域１０Ｐにおける第１の金属膜１４上に形成された導電膜２９を選択的に除去する。
次に、図６（ｄ）に示すように、レジストマスク１６を除去した後、例えばＣＶＤ法、ＡＬＤ法、又はスパッタ法等により、ｎ型ＭＩＳ形成領域１０Ｎにおける導電膜２９上及びｐ型ＭＩＳ形成領域１０Ｐにおける第１の金属膜１４上に、第２の金属膜１５を堆積し、続いて、例えばＣＶＤ法により、例えば膜厚が１００ｎｍのポリシリコン膜からなるシリコン膜１７を堆積する。ここで、第２の金属膜１５は第１の金属膜１４と同じ材料でも異なる材料でも構わず、その膜厚は、第１，２の金属膜１４，１５の膜厚の全体で１０〜２０ｎｍとなる膜厚であることが好ましい。
次に、図７（ａ）に示すように、フォトリソグラフィ法により、シリコン膜１７上に、ゲートパターン形状を有するレジスト（図示せず）を形成する。その後、レジストをマスクに用いて、ドライエッチング法により、シリコン膜１７、第２の金属膜１５、導電膜２９、第１の金属膜１４及びゲート絶縁膜形成膜１３を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａ、第１の金属膜１４ａ、第１の導電膜２９ａ、第２の金属膜１５ａ及び第１のシリコン膜１７ａを順次形成すると共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂ、第１の金属膜１４ｂ、第２の金属膜１５ｂ及び第２のシリコン膜１７ｂを順次形成する。
このようにして、第１の活性領域１０ａ上に第１のゲート絶縁膜１３ａ、第１の金属膜１４ａ、第１の導電膜２９ａ、第２の金属膜１５ａ及び第１のシリコン膜１７ａを有する第１のゲート電極形成部１４Ａを形成すると共に、第２の活性領域１０ｂ上に第２のゲート絶縁膜１３ｂ、第１の金属膜１４ｂ、第２の金属膜１５ｂ及び第２のシリコン膜１７ｂを有する第２のゲート電極形成部１４Ｂを形成する。
続いて、第１の実施形態における図３（ｂ）〜（ｄ）及び図４（ａ）〜（ｃ）に示す工程と同様の工程を順次行って、図７（ｂ）に示すような構成を得る。
以上のようにして、本実施形態に係る半導体装置、すなわち、第１のゲート絶縁膜１３ａ上に形成された第１の金属膜１４ａ、第１の導電膜２９ａ、第２の金属膜１５ａ、第１のシリコン膜１７ａ及び第３の金属シリサイド膜２４ａからなる第１のゲート電極２４Ａを有するｎ型ＭＩＳトランジスタＮＴｒと、第２のゲート絶縁膜１３ｂ上に形成された第１の金属膜１４ｂ、第２の金属膜１５ｂ、第２のシリコン膜１７ｂ及び第４の金属シリサイド膜２４ｂからなる第２のゲート電極２４Ｂを有するｐ型ＭＩＳトランジスタＰＴｒとを備えた半導体装置が製造される。
本実施形態によると、第１の実施形態と同様の効果を得ることができる。さらに、ｎ型ＭＩＳ形成領域１０Ｎにおける第１の金属膜１４ａ上には、第１の導電膜２９ａが形成されているため、ｎ型ＭＩＳトランジスタのゲート電極の仕事関数は、シリコン膜からなる第１の導電膜２９ａからのシリコンの拡散影響を受けて、４．６ｅＶ以下の仕事関数を実現できる。一方、ｐ型ＭＩＳ形成領域１０Ｐにおける第１の金属膜１４ｂ上には第２の金属膜１５ｂが形成されているため、第２のシリコン膜１７ｂからのシリコンの拡散影響は小さくなり、４．６ｅＶ以上の仕事関数を実現することができる。
なお、第１及び第２の実施形態では、図１（ｂ）及び（ｃ）、図４（ｂ）、並びに図７（ｂ）に示す絶縁膜２５として、例えばプラズマＣＶＤ法により、シリコン窒化膜からなる下地絶縁膜を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、絶縁膜２５として、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜を形成してもよい。ここで、応力絶縁膜の形成方法の具体例としては、例えばプラズマＣＶＤ法により、水素を多量に含むシリコン窒化膜を堆積した後、紫外線照射により、シリコン窒化膜に含まれる水素を飛ばして、シリコン窒化膜からなる応力絶縁膜を形成する方法が挙げられる。この際、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に引っ張り応力が生じるが、チャネル方向を＜１００＞方向にすることで、正孔移動度のストレス効果は殆どないため、ｐ型ＭＩＳトランジスタの駆動能力劣化を回避することができる。
このようにすると、応力絶縁膜により、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を印加して、ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
加えて、第１，第２の外側サイドウォール２１ａ，２１ｂの除去後に応力絶縁膜が形成されるため、第１，第２の外側サイドウォール２１ａ，２１ｂの除去分だけ、応力絶縁膜を厚く形成することができるため、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができる。さらに、第１，第２の外側サイドウォール２１ａ，２１ｂの除去分だけ、応力絶縁膜を、第１の活性領域１０ａにおけるチャネル領域に近付けて形成することができるので、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力をより一層効果的に印加することができる。
このように、絶縁膜２５として、下地絶縁膜ではなく応力絶縁膜を用いた場合、応力絶縁膜の形成前に、第１，第２の外側サイドウォール２１ａ，２１ｂを予め除去することにより、応力絶縁膜による引っ張り応力を、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に効果的に印加することができる。
ただし、これらの場合において、第１の外側サイドウォール２１ａのみを除去する一方で第２の外側サイドウォール２１ｂを除去しないで、これらの構成の上に、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜からなる絶縁膜２５を形成することできる。これは、該応力絶縁膜は第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる目的で用いるものであるから、第２の活性領域１０ｂにおけるチャネル領域へ与える影響を抑制するためには、第２の活性領域に対しては該応力絶縁膜を遠ざけて形成できる方が好ましいからである。なお、この場合において、上記のように、チャネル方向を＜１００＞方向にすることで、ｐ型ＭＩＳトランジスタの駆動能力劣化をより回避することができるのは同様である。
なお、第１及び第２の実施形態におけるゲート絶縁膜形成膜１３の具体例としては、例えば、酸化ハフニウム（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）、及び窒化ハフニウムシリケート（ＨｆＳｉＯＮ）等のハフニウム系酸化物、並びにタンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、又はランタン（Ｌａ）等を含む酸化物が挙げられる。
また、第１及び第２の実施形態では、シリコン膜１７として、ポリシリコン膜を用いたが、これに代えて、例えばアモルファスシリコン膜又はシリコン膜等を含む他の半導体材料からなるシリコン膜を用いてもよい。
また、第２の実施形態では、導電膜２９として、ポリシリコン膜を用いたが、これに代えて、例えばアモルファスシリコンを含む他の半導体材料からなるシリコン膜を用いてもよい。
また、第１及び第２の実施形態では、第１及び第２の金属シリサイド膜２３ａ，２３ｂの形成の際に、接合深さが比較的深いｎ型，ｐ型ソースドレイン領域２５ａ，２５ｂの上部と反応させる金属膜、並びに、第３及び第４の金属シリサイド膜２４ａ，２４ｂの形成の際に、第１, 第２のシリコン膜１７ａ，１７ｂの上部と反応させる金属膜として、ニッケルからなる金属膜を用いたが、これに代えて、例えば白金、コバルト、チタン、及びタングステン等のシリサイド化用金属からなる金属膜を用いてもよい。
本発明は、ゲートリーク劣化の抑制が可能なメタルゲート構造を有する半導体装置及びその製造方法にとって有用である。また、ｎ型，ｐ型ＭＩＳトランジスタのゲート電極を精度良く形成する方法にとって有用である。
（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の構造図であって、（ａ）は、平面図、（ｂ）は、（ａ）のIb-Ib線におけるゲート幅方向の断面図、（ｃ）は向かって左側の断面が（ａ）のIcn-Icn線におけるゲート長方向の断面図、向かって右側の断面が（ａ）のIcp-Icp線におけるゲート長方向の断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図であって、各図における向かって左側の断面が図１（ａ）のIcn-Icn線に対応するゲート長方向に対応する断面図、向かって右側の断面が（ａ）のIcp-Icp線に対応するゲート長方向に対応する断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図であって、各図における向かって左側の断面が図１（ａ）のIcn-Icn線に対応するゲート長方向に対応する断面図、向かって右側の断面が（ａ）のIcp-Icp線に対応するゲート長方向に対応する断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図であって、各図における向かって左側の断面が図１（ａ）のIcn-Icn線に対応するゲート長方向に対応する断面図、向かって右側の断面が（ａ）のIcp-Icp線に対応するゲート長方向に対応する断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図であって、各図における向かって左側の断面が図１（ａ）のIcn-Icn線に対応するゲート長方向に対応する断面図、向かって右側の断面が（ａ）のIcp-Icp線に対応するゲート長方向に対応する断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図であって、各図における向かって左側の断面が図１（ａ）のIcn-Icn線に対応するゲート長方向に対応する断面図、向かって右側の断面が（ａ）のIcp-Icp線に対応するゲート長方向に対応する断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図であって、各図における向かって左側の断面が図１（ａ）のIcn-Icn線に対応するゲート長方向に対応する断面図、向かって右側の断面が（ａ）のIcp-Icp線に対応するゲート長方向に対応する断面図である。 （ａ）〜（ｃ）は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
符号の説明
１０ 半導体基板
１０ａ 第１の活性領域
１０ｂ 第２の活性領域
１１ 素子分離領域
１２ａ ｐ型ウェル領域
１２ｂ ｎ型ウェル領域
１３ ゲート絶縁膜形成膜
１３ａ 第１のゲート絶縁膜
１３ｂ 第２のゲート絶縁膜
１４,１４ａ,１４ｂ 第１の金属膜
１５,１５ｂ 第２の金属膜
１４Ａ 第１のゲート電極形成部
１４Ｂ 第２のゲート電極形成部
１６ レジストマスク
１７ シリコン膜
１７ａ 第１のシリコン膜
１７ｂ 第２のシリコン膜
１８ａ 第１のオフセットスペーサ
１８ｂ 第２のオフセットスペーサ
１９ａ 接合深さが比較的浅いｎ型ソースドレイン領域
１９ｂ 接合深さが比較的浅いｐ型ソースドレイン領域
２０ａ 第１の内側サイドウォール
２０ｂ 第２の内側サイドウォール
２１ａ 第１の外側サイドウォール
２１ｂ 第２の外側サイドウォール
２１Ａ 第１のサイドウォール
２１Ｂ 第２のサイドウォール
２２ａ 接合深さが比較的深いｎ型ソースドレイン領域
２２ｂ 接合深さが比較的深いｐ型ソースドレイン領域
２３ａ 第１の金属シリサイド膜
２３ｂ 第２の金属シリサイド膜
２４ａ 第３の金属シリサイド膜
２４ｂ 第４の金属シリサイド膜
２４Ａ 第１のゲート電極
２４Ｂ 第２のゲート電極
２５ 絶縁膜
２６ 層間絶縁膜
２７ａ 第１のコンタクトホール
２７ｂ 第２のコンタクトホール
２８ａ 第１のコンタクトプラグ
２８ｂ 第２のコンタクトプラグ
２９ 導電膜
２９ａ 第１の導電膜

Claims (12)

  1. 半導体基板における第１の活性領域上に形成された第１導電型の第１のＭＩＳトランジスタと第２の活性領域上に形成された第２導電型の第２のＭＩＳトランジスタとを備えた半導体装置において、
    前記第１のＭＩＳトランジスタは、
    前記第１の活性領域上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１の金属膜、及び、前記第１の金属膜上に形成された第１のシリコン膜を含む第１のゲート電極と、
    前記第２のＭＩＳトランジスタは、
    前記第２の活性領域上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された前記第１の金属膜、前記第１の金属膜上に接して形成された第２の金属膜、及び、前記第２の金属膜の上に形成された第２のシリコン膜を含む第２のゲート電極とを備え、
    前記第１の金属膜と前記第２の金属膜とは、互いに同じ金属材料又は金属化合物材料からなり、
    前記第１の金属膜の密度は、前記第２の金属膜の密度よりも小さい、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の金属膜の膜厚は、１ｎｍ以上であって且つ５ｎｍ以下であり、
    前記第２のゲート電極における前記第１の金属膜及び前記第２の金属膜の膜厚の合計は、１０ｎｍ〜２０ｎｍである、半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは、互いに同じ絶縁材料からなる、半導体装置。
  4. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
    前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、下地膜と前記下地膜上に形成された高誘電率膜を含む、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記下地膜は、膜厚が０．８ｎｍ〜１．０ｎｍのシリコン酸化膜からなり、
    前記高誘電率膜は、比誘電率が１０以上の金属酸化物からなる、半導体装置。
  6. 請求項１〜５のうちのいずれか１項に記載の半導体装置において、
    前記第１のゲート電極は、前記第１のシリコン膜の上部に形成された第１のシリサイド膜をさらに備えており、
    前記第２のゲート電極は、前記第２のシリコン膜の上部に形成された第２のシリサイド膜をさらに備えている、半導体装置。
  7. 請求項１〜６のうちのいずれか１項に記載の半導体装置において、
    前記第１のゲート電極は、前記第１の金属膜上に前記第１のシリコン膜が接して形成されている、半導体装置。
  8. 請求項１〜６のうちのいずれか１項に記載の半導体装置において、
    前記第１のゲート電極は、
    前記第１の金属膜の上に形成された導電膜と、
    前記導電膜と前記第１のシリコン膜との間に形成された前記第２の金属膜とをさらに備えている、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記導電膜は、シリコン膜からなる、半導体装置。
  10. 請求項１〜９のうちのいずれか１項に記載の半導体装置において、
    前記半導体基板上に、前記第１のゲート電極及び前記第２のゲート電極を覆うように形成された絶縁膜をさらに備えている、半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記第１のゲート電極の側面上に形成された断面形状がＬ字状の第１のサイドウォールと、
    前記第２のゲート電極の側面上に形成された断面形状がＬ字状の第２のサイドウォールとをさらに備え、
    前記絶縁膜は、前記第１のサイドウォール及び前記第２のサイドウォールの上に接して形成されている、半導体装置。
  12. 請求項１〜１１のうちのいずれか１項に記載の半導体装置において、
    前記第１のＭＩＳトランジスタは、ｎ型ＭＩＳトランジスタであり、
    前記第２のＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタである、半導体装置。
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