CN102544092A - Cmos器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种CMOS器件及其制造方法，所述CMOS器件，包括轻掺杂漏区域，所述轻掺杂漏区域中设置有一层掺杂层；所述掺杂层中掺杂的离子导电类型与轻掺杂漏区域中掺杂的离子导电类型相反。本发明所提供的CMOS器件及其制造方法中，在器件的轻掺杂漏区域中形成了一层掺杂层，且该掺杂层中掺杂的离子导电类型与轻掺杂漏区域中掺杂的离子导电类型相反，因此，当轻掺杂漏区注入剂量提高相应值时，所述掺杂层能够配合衬底加快轻掺杂区的耗尽速度，使其仍能达到全耗尽，这样既保证了该器件的击穿电压不变，又由于轻掺杂漏区浓度的提升，降低了器件的导通电阻，从而提高了器件的开态电流。

Description

CMOS器件及其制造方法
技术领域：
本发明涉及半导体功率器件技术领域，具体的说，涉及一种CMOS器件及其制造方法。
背景技术：
CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件是大规模集成电路中常用的基本单元。为了适应集成电路集成度的不断提高的要求，CMOS器件的线宽也必须相应地减小。但是实际应用中，CMOS器件的工作电压减小得非常有限，使得CMOS器件内部电场强度越来越大，电场强度的增加导致了热载流子效应加剧，同时也降低了CMOS器件的击穿电压。
为此，现有技术中，通常在CMOS器件的漏区内引入一层LDD(Light-Doped Drain，轻掺杂漏)区域(掺杂类型与漏区一致)。当CMOS器件正向工作情形下，轻掺杂漏区承载掉了大部分VDS，而且耗尽区宽度也大部分由这部分LDD区域提供，这样做很大程度上改善了因沟道电荷共享而引起的短沟道效应，提高了CMOS器件的击穿电压。所以LDD区域的引入很大程度的改善了CMOS器件的性能。
然而，LDD区域的引入会使CMOS器件的电阻变大，开态电流下降。低浓度的轻掺杂漏区域，势必会引起漏电阻的增加，从而导致器件电流的损失。为了获得高开态电流，传统的解决方法是增大LDD区域离子注入剂量，但是增加LDD区域离子注入剂量会使得轻掺杂漏区域耗尽区宽度变窄，同样的承载电压，宽度越小的耗尽区会出现更大的电场峰值。由于大电场的存在，降低了器件的击穿电压，同时也降低了其抗热载流子效应的能力。因此，现有的CMOS器件中存在着器件开态电流和击穿电压不可同时改善的困扰，改善其中一方面必然会导致另一方面的损失。所以如何在保持具有LDD区域的CMOS器件击穿电压不降低的前提下提高其开态电流，成为目前半导体业界迫切需要解决的技术问题。
发明内容
为解决上述技术问题，本发明申请的目的在于提供一种CMOS器件及其制造方法，以实现在保持器件击穿电压不降低的前提下，提高其开态电流。
为解决上述问题，本发明实施例提供了如下技术方案：
一种CMOS器件，包括：轻掺杂漏区域，所述轻掺杂漏区域中设置有一层掺杂层；
所述掺杂层中掺杂的离子导电类型与轻掺杂漏区域中掺杂的离子导电类型相反。
优选的，所述掺杂层位于轻掺杂漏区域的表面。
优选的，所述掺杂层位于轻掺杂漏区域的中部。
优选的，所述掺杂层位于轻掺杂漏区域的底部。
优选的，所述掺杂层掺杂的离子浓度范围为1016cm-3至1019cm-3。
优选的，所述掺杂层中掺杂的离子的扩散系数小于所述轻掺杂漏区域中掺杂的离子的扩散系数。
优选的，所述轻掺杂漏区域与所述掺杂层的掺杂类型相反。
优选的，所述轻掺杂漏区域掺杂的离子为磷，所述掺杂层中掺杂的离子为铟。
相应于上述CMOS器件，本发明还提供了一种CMOS器件的制造方法，在形成轻掺杂漏区域之后，包括：
在轻掺杂漏区域中，通过离子注入工艺形成一层掺杂层；
所述掺杂层中掺杂的离子导电类型与轻掺杂漏区域中掺杂的离子导电类型相反。
优选的，
应用同一掩模板为掩模，进行轻掺杂漏区域和掺杂层的离子注入。
与现有技术相比较，上述技术方案存在以下优点：
应用本发明实施例所提供的技术方案，所提供的CMOS器件及其制造方法中，在器件的轻掺杂漏区域中形成了一层掺杂层，且该掺杂层中掺杂的离子导电类型与轻掺杂漏区域域中掺杂的离子导电类型相反，因此，在得到的CMOS器件的漏端加正电压时，所述杂质层与轻掺杂漏区域能够形成纵向反偏PN结，当轻掺杂漏区注入剂量提高相应值时，所述掺杂层能够配合衬底加快轻掺杂区的耗尽速度，使其仍能达到全耗尽，这样既保证了该器件的击穿电压不变，又由于轻掺杂漏区浓度的提升，降低了器件的导通电阻，从而提高了器件的开态电流。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例一提供的CMOS器件的结构示意图；
图2为本发明实施例一提供的CMOS器件的另一种结构示意图；
图3为本发明实施例一提供的CMOS器件的又一种结构示意图。
具体实施方式
现有的CMOS器件中存在着器件开态电流和击穿电压不可同时改善的困扰，改善其中一方面必然会导致另一方面的损失。所以如何在保持具有LDD区域的CMOS器件击穿电压不降低的前提下，提高其开态电流，成为目前半导体业界迫切需要解决的技术问题。
为此，本发明实施例提供了一种CMOS器件，包括：轻掺杂漏区域，所述轻掺杂漏区域中，设置有一层掺杂层；所述掺杂层中掺杂的离子导电类型与轻掺杂漏区域中掺杂的离子导电类型相反。
相应于上述CMOS器件，本发明实施例还提供了一种CMOS器件的制造方法，在形成轻掺杂漏区域之后，包括：
在轻掺杂漏区域中，通过离子注入工艺形成一层掺杂层；
所述掺杂层中掺杂的离子导电类型与轻掺杂漏区域域中掺杂的离子导电类型相反。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一：
本实施例提供了一种CMOS器件，包括：
轻掺杂漏区域，所述轻掺杂漏区域中，设置有一层掺杂层；
所述掺杂层中掺杂的离子导电类型与轻掺杂漏区域中掺杂的离子导电类型相反。
如图1所示，为本实施例提供的CMOS器件的一种结构示意图，其中：101为阱区，102为多晶硅栅，103为栅氧化层，104为源、漏区，105a为第一轻掺杂漏区域，105b为第二轻掺杂漏区域，106a为第一侧墙，106b为第二侧墙，107a为位于第一轻掺杂漏区域105a中的第一掺杂层，107b为位于第二轻掺杂漏区域105b中的第二掺杂层。
以NMOS为例，第一轻掺杂漏区域105a和第二轻掺杂漏区域105b为N-掺杂，第一掺杂层107a和第二掺杂层107b为P+掺杂，具体的，105a和105b中掺杂的导电粒子可以为磷，107a和107b中掺杂的导电粒子可以为铟，本实施例中，可以通过双重降低表面电场(D-RESURF)技术，在105a和105b中分别注入一定剂量的铟离子，使轻掺杂漏区域中形成一层浓度较高的P+型掺杂层。
参见图1所示，第一轻掺杂漏区域105a与阱区之间存在一个横向的PN结和一个纵向的PN结，第一轻掺杂漏区域105a与第一掺杂层107a之间存在另一个纵向的PN结，即第一轻掺杂漏区域105a周边存在一个横向的PN结和两个纵向的PN结。
当给该器件的漏端加正电压时，第一轻掺杂漏区域105a周边三个PN结都反偏，空间电荷区同时向轻掺杂漏区域扩展，并在轻掺杂漏区域发生叠加，使轻掺杂漏区域更容易达到全耗尽，提高了器件的击穿电压，同时相比于轻掺杂漏区域未包含掺杂层的普通器件结构，由于本实施例提供的器件结构中多了一层P+掺杂层，由电荷平衡的理论上分析可得，轻掺杂漏区域的搀杂剂量可以比普通的轻掺杂漏区域结构多出与掺杂层相同剂量的杂质。因为由于掺杂层存在，同样可以使得高掺杂浓度的轻掺杂漏区域达到全耗尽，从而不影响其击穿电压，同时高掺杂浓度的轻掺杂漏区域能够减小该器件的导通电阻，提高其开态电流。
本实施例中第一掺杂层107a的作用是与衬底同时耗尽轻掺杂漏区域，使轻掺杂漏区域更容易达到全耗尽，所述掺杂层可以位于轻掺杂漏区域中的任何区域，具体的，所述掺杂层可以位于轻掺杂漏区域的表面、中部或底部，可参见附图2和附图3所示。当轻掺杂漏区注入剂量提高相应值时，所述掺杂层能够配合衬底加快轻掺杂区的耗尽速度，使其仍能达到全耗尽，这样既保证了该器件的击穿电压不变，又由于轻掺杂漏区浓度的提升，降低了器件的导通电阻，从而提高了器件的开态电流。因此，本实施例中，所述掺杂层可以为高掺杂浓度的掺杂层，具体的，其掺杂浓度可以为：1016cm-3至1019cm-3。
以NMOS为例，如果轻掺杂漏区域不引入本发明所描述的P型掺杂层，而只是用提高轻掺杂漏区域离子注入剂量的方法来提高器件的电流，则轻掺杂漏区域会变得难以耗尽，击穿电压下降，且电场的增加还会加剧热载流子效应。而本实施例提供的方案，在轻掺杂漏区域中注入一层高浓度的P型杂质层，利用该杂质层与轻掺杂漏区域形成的纵向PN结来增强轻掺杂漏区域的耗尽，因此在轻掺杂漏区域浓度提高的同时，仍然能够保证轻掺杂漏区域能够被全耗尽，即在提高了器件驱动电流的同时，保证了其击穿电压不变，且热载流子效应也不会加剧。
本实施例中，为了控制掺杂层的离子注入浓度和深度，所述掺杂层中掺杂的离子的扩散系数，可以小于、大于或等于轻掺杂漏区域中掺杂的离子的扩散系数。为了形成较浅的掺杂层，其较佳的情况为小于轻掺杂漏区域中掺杂的离子的扩散系数。以NMOS为例，所述轻掺杂漏区域掺杂的离子可以为磷或其它离子，所述掺杂层中掺杂的离子可以为铟或其它离子。在轻掺杂漏区域和掺杂层的离子注入过程中，可以使用同一掩模板，因铟的扩散系数远小于磷的扩散系数，从而可以在轻掺杂漏区域中形成极浅的掺杂层，保证了大部分轻掺杂漏区域的离子掺杂浓度不受影响。
当然，上述方案也可以应用于PMOS结构中，PMOS与NMOS的结构相同，相应区域掺杂的导电离子类型相反，具体的所述PMOS的轻掺杂漏区域为P型掺杂，掺杂层为N型掺杂。由于PMOS与NMOS的结构类同，其相似之处可以互相参见，在此不再赘述。
上述实施例提供的CMOS器件中，轻掺杂漏区域中包括一层掺杂层，且该掺杂层中掺杂的离子导电类型与轻掺杂漏区域中掺杂的离子导电类型相反，因此，在该器件的漏端加正电压时，所述杂质层与轻掺杂漏区域能够形成纵向反偏PN结，进而实现配合衬底加快轻掺杂漏区域的耗尽速度，使轻掺杂漏区域更容易达到全耗尽状态，这样既保证了该器件的击穿电压不变，又由于轻掺杂漏区浓度的提升，降低了器件的导通电阻，从而提高了器件的开态电流。
实施例二：
相应于上述CMOS器件，本实施例还提供了一种CMOS器件的制造方法，在形成轻掺杂漏区域之后，包括：
在轻掺杂漏区域中，通过离子注入工艺形成一层掺杂层；
所述掺杂层中掺杂的离子导电类型与轻掺杂漏区域中掺杂的离子导电类型相反。
本实施例提供的方法中，可以通过轻掺杂漏区域表面的离子注入控制层控制掺杂层的离子浓度和注入深度，使形成的掺杂层可以位于轻掺杂漏区域的表面、中部或底部，且控制掺杂层的离子浓度为：1016cm-3至1019cm-3。该方法可以应用于NMOS结构的制造和PMOS结构的制造。为了控制掺杂层的离子注入浓度和深度，所述掺杂层中掺杂的离子的扩散系数，可以小于、大于或等于轻掺杂漏区域中掺杂的离子的扩散系数。为了形成较浅的掺杂层，其较佳的情况为小于轻掺杂漏区域中掺杂的离子的扩散系数。在NMOS中，所述轻掺杂漏区域为N型掺杂，所述掺杂层为P型掺杂。所述轻掺杂漏区域掺杂的离子可以为磷或其它离子，所述掺杂层中掺杂的离子可以为铟或其它离子。在PMOS中，所述轻掺杂漏区域为P型掺杂，所述掺杂层为N型掺杂。
此外，本实施例提供的方法中，在离子注入形成轻掺杂漏区域和所述掺杂层过程中，可以应用同一掩模板为掩模。
本实施例提供的CMOS器件制造方法中，在器件的轻掺杂漏区域中形成了一层掺杂层，且该掺杂层中掺杂的离子导电类型与轻掺杂漏区域中掺杂的离子导电类型相反，因此，在得到的CMOS器件的漏端加正电压时，所述杂质层与轻掺杂漏区域能够形成纵向反偏PN结，进而配合衬底加快轻掺杂漏区域的耗尽速度，使轻掺杂漏区域更容易达到全耗尽状态，这样既保证了该器件的击穿电压不变，又由于轻掺杂漏区浓度的提升，降低了器件的导通电阻，从而提高了器件的开态电流。此外，该方法只需在现有工艺中加入一个离子注入制程，能够和现有的CMOS器件制造工艺充分兼容，其实现方式简单，且成本较低，便于大规模的推广和应用。
本发明说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种CMOS器件，包括轻掺杂漏区域，其特征在于：
所述轻掺杂漏区域中设置有一层掺杂层；
所述掺杂层中掺杂的离子导电类型与轻掺杂漏区域中掺杂的离子导电类型相反。
2.根据权利要求1所述的CMOS器件，其特征在于：
所述掺杂层位于轻掺杂漏区域的表面。
3.根据权利要求1所述的CMOS器件，其特征在于：
所述掺杂层位于轻掺杂漏区域的中部。
4.根据权利要求1所述的CMOS器件，其特征在于：
所述掺杂层位于轻掺杂漏区域的底部。
5.根据权利要求1所述的CMOS器件，其特征在于：
所述掺杂层掺杂的离子浓度范围为1016cm-3至1019cm-3。
6.根据权利要求1所述的CMOS器件，其特征在于：
所述掺杂层中掺杂的离子的扩散系数小于所述轻掺杂漏区域中掺杂的离子的扩散系数。
7.根据权利要求1所述的CMOS器件，其特征在于：
所述轻掺杂漏区域与所述掺杂层的掺杂类型相反。
8.根据权利要求7所述的CMOS器件，其特征在于：
所述轻掺杂漏区域掺杂的离子为磷，所述掺杂层中掺杂的离子为铟。
9.一种CMOS器件的制造方法，其特征在于，在形成轻掺杂漏区域之后，包括：
在轻掺杂漏区域中，通过离子注入工艺形成一层掺杂层；
所述掺杂层中掺杂的离子导电类型与轻掺杂漏区域中掺杂的离子导电类型相反。
10.根据权利要求9所述的CMOS器件的制造方法，其特征在于：应用同一掩模板为掩模，进行轻掺杂漏和掺杂层的离子注入。
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