CN1547255A - 深亚微米cmos源漏制造技术中的工艺集成方法 - Google Patents
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Abstract
本发明涉及一种集成电路亚微米源漏制造技术中的工艺集成方法。0.09μm至0.13μmCMOS制造工艺采用LDD，附加边墙，MDD，边墙，HDD三结结构，在附加边墙形成前后分别对NMOS和PMOS注入一定剂量和能量的N型和P型杂质，在高掺杂注入后使用RTP高温快速退火，以保证晶体管的栅耗尽特性。本发明主要是减小退火敏感性对晶体管特性的影响，提高工艺的稳定性。
Description
技术领域
本发明为半导体集成电路制造工艺技术领域，具体为一种深亚微米CMOS超大规模集成电路制造工艺集成方法。
背景技术
在超大规模集成电路CMOS制造工艺中，随着临界工艺的不断变小，当最小线条尺寸位于0.09μm-0.13μm范围时，其中有两个问题显得尤为突出，第一，短沟道效应；第二，驱动能力，如何协调这两个方面共同改进提高，成了CMOS制造工艺中相对主要的任务。
在深亚微米0.25μm~0.18μm工艺技术中，为防止NMOS晶体管短沟道效应并同时提高工艺的可生产性，人们一般在NMOS晶体管多晶图形定义完成之后同时采用轻掺杂源漏技术(LDD)及斜角HALO注入技术，对PMOS器件不使用此种LDD结构，以达到NMOS和PMOS特性的协调一致。
在深亚微米0.09μm~0.13μm技术中，在NMOS和PMOS晶体管多晶图形定义完成之后都采用轻掺杂源漏技术(LDD)及斜角HALO注入技术，为了有效地降低NMOS和PMOS晶体管短沟道效应，故轻掺杂源漏(LDD)采用较小的注入剂量，这样源漏区的串联电阻相应就升高，致使晶体管的驱动能力减小。另外还有一种方法：增加附加边墙(offset spacer)技术以减小短沟道效应，此种技术是在晶体管多晶图形定义完成之后，先形成附加边墙(offset spacer)，然后注入轻掺杂源漏(LDD)，再形成边墙(spacer)，最后注入重掺杂源漏(HDD)，经快速退火的方法对晶片进行退火后形成晶体管源漏。此种方法对退火的条件要求较高，晶体管特性对退火的条件较敏感，较高的退火温度会形成较深的结，NMOS和PMOS晶体管短沟道效应(SCE-short channel effect)会增加，较低的退火温度会形成轻掺杂源漏(LDD)区域与多晶栅没有交迭，晶体管的驱动能力大大降低。
发明内容
本发明的目的在于提出一种能解决深亚微米NMOS和PMOS晶体管特性对退火条件的敏感性问题，以达到较小短沟道效应(SCE)和较大驱动能力互相匹配的深亚微米CMOS源漏制造技术中的工艺集成方法。
本发明提出的深亚微米CMOS源漏制造技术中的工艺集成方法，其特点是：在NMOS和PMOS晶体管多晶图形定义完成之后，先分别注入NMOS和PMOS轻掺杂源漏(LDD)(记为离子注入1a、1b)，再形成附加边墙(offset spacer)；然后分别注入NMOS和PMOS中掺杂源漏(MDD)(记为离子注入2a、2b)，再形成边墙(spacer)；最后分别注入NMOS和PMOS重掺杂源漏(HDD)(记为离子注入3a、3b)，用快速退火的方法对晶片进行退火，形成晶体管源漏，上述步骤中退火温度为1000至1100摄氏度，退火时间为1秒至10秒。
本发明的原理是当晶体管中引入附加边墙(offset spacer)和边墙(spacer)及轻掺杂源漏(LDD)结构时短沟道效应和驱动能力的矛盾敏感性对退火的要求更高，也就是说更容易受到工艺波动的影响，本发明所要解决的主要问题是减少退火敏感性对晶体管特性的影响，提高工艺的稳定性。
本发明所采用的是三结注入技术，第一步：如图1，在NMOS和PMOS晶体管多晶图形定义完成之后，附加边墙(offset spacer)形成前，分别用光刻胶掩蔽PMOS区域注入NMOS轻掺杂源漏(LDD)，注入N型杂质，能量为0.5Kev~3Kev，剂量为1e14~3e14；掩蔽NMOS区域以注入PMOS轻掺杂源漏(LDD)，注入P型杂质，能量为0.5Kev~3Kev，剂量为1e14-5e14，此工艺步骤可使晶体管的短沟道效应(SCE)减到最低。第二步：如图2，在附加边墙(offset spacer)形成后、边墙(spacer)形成前，分别用光刻胶掩蔽PMOS区域注入NMOS中掺杂源漏(MDD)，注入N型杂质，能量为0.5Kev~3Kev，剂量为1e15~2e15，掩蔽NMOS区域以注入PMOS中掺杂源漏(MDD)，注入P型杂质，能量为0.5Kev~3Kev，剂量为1e15~2e15，此工艺步骤可获得较低的晶体管的源漏电阻，大大增加晶体管的驱动能力，第三步：如图3，在边墙(spacer)形成后，分别用光刻胶掩蔽PMOS区域注入NMOS高浓度掺杂源漏(HDD)能量为2Kev~10Kev，剂量为2e15~4e15；掩蔽NMOS区域以注入PMOS高浓度掺杂源漏(HDD)2Kev~10Kev，剂量为2e15~4e15。
与以前的源漏形成方式比，在本发明中虽然多采用了两次光刻步骤，但工艺的稳定性得到了显著的提高，此工艺同样也适用于更小临界尺寸(CD)的晶体管。
附图说明
图1，晶体管多晶图形定义完成之后，附加边墙(offset spacer)形成前的轻掺杂源漏(LDD)注入。
图2，在附加边墙(offset spacer)形成后，边墙(spacer)形成前中掺杂源漏(MDD)注入。
图3，边墙(spacer)形成后高浓度掺杂源漏(HDD)。
图4，经快速退火的方法对晶片进行退火后形成晶体管源漏。
图中标号：1表示轻掺杂源漏(LDD)注入1a或1b；2表示多晶(poly)；3表示衬底(substrate)；4表示中掺杂源漏(MDD)注入2a或2b；5表示注入高浓度掺杂源漏(HDD)3a或3b。
具体实施方式
本发明的具体实施步骤如下：
在单晶硅衬底上已经完成有源区域间的隔离，并完成P阱和N阱工艺及NMOS和PMOS晶体管的域值调节；
1.在步骤1的基础上已经完成了栅氧化工艺及多晶模块工艺，包括多晶硅薄膜的淀积，光刻和刻蚀，即晶体管栅区域的定义；
2.用LPCVD方法淀积一氧化层薄膜，使晶体管源漏区域上形成一5nm氧化膜阻挡层。
3.对晶片进行光刻，用光刻胶掩蔽PMOS晶体管；
4.对整个晶片进行N型杂质的离子注入(N-LDD注入1a)，使用As离子源，注入能量为1Kev，注入计量为每平方厘米1e14，见附图1；
5.用等离子去胶方法(干法)及腐蚀液方法(湿法)去除光刻胶；
6.对晶片进行光刻，用光刻胶掩蔽NMOS晶体管；
7.对整个晶片进行P型杂质的离子注入(P-LDD注入1b)，使用BF2离子源，注入能量为1Kev，注入剂量为每平方厘米5e14；
8.用等离子去胶方法(干法)及腐蚀液方法(湿法)去除光刻胶；
9.用RTCVD(700℃)或PECVD(400℃)方法淀积一10nm氮化硅(SiN)，随后对氮化硅进行选择刻蚀，以形成晶体管附加边墙(offset spacer)；
10.对晶片进行光刻，用光刻胶掩蔽PMOS晶体管；
11.对整个晶片进行N型杂质的离子注入(N-MDD注入2a)，见附图1；
12.用等离子去胶方法(干法)及腐蚀液方法(湿法)去除光刻胶；
13.对晶片进行光刻，用光刻胶掩蔽NMOS晶体管；
14.对整个晶片进行P型杂质的离子注入(P-MDD注入2b)，使用BF2离子源，注入能量为1Kev，注入剂量为每平方厘米1e15或；使用B离子源，注入能量为0.5Kev，注入剂量为每平方厘米1e15，用等离子去胶方法(干法)及腐蚀液方法(湿法)去除光刻胶；
15.用PECVD(400℃)方法淀积一15nm二氧化硅(SiO2)，然后用RTCVD(700℃)或PECVD(400℃)方法淀积100nm氮化硅(SiN)，随后对氮化硅进行选择刻蚀，以形成晶体管边墙(spacer)；
16.对晶片进行光刻，用光刻胶掩蔽PMOS晶体管；
17.对整个晶片进行N型杂质的离子注入(N-HDD注入3a)，使用As离子源，注入能量为3Kev，注入剂量为每平方厘米2e15，或注入能量为5Kev，注入剂量为每平方厘米4e15，以形成NMOS晶体管高掺杂源漏区；
18.用等离子去胶方法(干法)及腐蚀液方法(湿法)在离子注入完成后去除光刻胶。
19.用快速退火的方法对晶片进行退火，退火温度为1000或1100摄氏度，退火时间为1秒或10，以保证晶体管的栅耗尽特性能满足要求；
20.对晶片进行光刻，用光刻胶掩蔽NMOS晶体管。随后对晶片进行P型杂质的离子注入(P-HDD注入3b)，使用BF2离子源，注入能量为3Kev，注入剂量为每平方厘米2e15，或注入能量为5Kev，注入剂量为每平方厘米4e15，以完成PMOS晶体管高掺杂源漏的注入；
21.用等离子去胶方法(干法)及腐蚀液方法(湿法)去除光刻胶；
22.用快速退火的方法对PMOS晶体管源漏进行退火退火温度为1000或1100摄氏度，退火时间为1秒或10秒。
当所有工艺步骤完成之后，晶体管的剖面图如图4所示。
Claims (7)
1、一种集成电路深亚微米源漏制造技术中的工艺集成方法，其特征在于：在NMOS和PMOS晶体管多晶图形定义完成之后，在附加边墙形成以前，分别引入NMOS和PMOS轻掺杂源漏(LDD)离子的注入，记为离子注入1a和1b；在附加边墙形成以后，分别引入NMOS和PMOS中掺杂源漏(MDD)离子的注入，记为离子注入2a和2b；晶体管边墙形成以后，在边墙两侧源漏区域引入重掺杂源漏(HDD)离子的注入，记为离子注入3a和3b；上述掺杂注入后，对晶片进行快速退火，以保证晶体管的栅耗尽特性能满足要求。
2、根据权利要求1所述的工艺集成方法，其特征是，上述快速退火的温度为1000至1100摄氏度，退火时间为1秒至10秒。
3、根据权利要求1所述的工艺集成方法，其特征是上述离子注入的能量为0.5Kev～5Kev。
4、根据权利要求1所述的工艺集成方法，其特征是上述1a的离子注入剂量为每平方厘米1e14～3e14。
5、根据权利要求1所述的工艺集成方法，其特征是上述1b的离子注入剂量为每平方厘米1e14～5e14。
6、根据权利要求1所述的工艺集成方法，其特征是上述2a、2b的离子注入剂量为每平方厘米1e15～2e15。
7、根据权利要求1所述的工艺集成方法，其特征是上述3a、3b的离子注入剂量为每平方厘米2e15～4e15。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2003101094559A CN1547255A (zh) | 2003-12-16 | 2003-12-16 | 深亚微米cmos源漏制造技术中的工艺集成方法 |
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|---|---|---|---|
| CNA2003101094559A CN1547255A (zh) | 2003-12-16 | 2003-12-16 | 深亚微米cmos源漏制造技术中的工艺集成方法 |
Publications (1)
| Publication Number | Publication Date |
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| CN1547255A true CN1547255A (zh) | 2004-11-17 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2003101094559A Pending CN1547255A (zh) | 2003-12-16 | 2003-12-16 | 深亚微米cmos源漏制造技术中的工艺集成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1547255A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
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- 2003-12-16 CN CNA2003101094559A patent/CN1547255A/zh active Pending
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