CN103811420A - 一种半导体器件的制备方法 - Google Patents

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Abstract

本发明涉及一种半导体器件的制备方法，包括：提供半导体衬底，至少包含栅极结构；在所述栅极两侧形成凹槽并在所述凹槽中外延生长SiGe层；对所述栅极两侧的SiGe层进行低能量的P型掺杂，形成源漏区，以降低接触电阻。本发明提供了一种半导体器件的制备方法，在本发明中为了降低PMOS中各种接触电阻，在形成PMOS源漏区的时候通过低能量的掺杂，例如低能量的离子注入或者等离子掺杂，不再执行源漏注入的步骤，所述掺杂在外延形成所述SiGe层之后进行，并且所述SiGe层可以为复合层，通过所述方法进一步降低硅化物的尺寸，同时能够更好的保持PMOS区域的压应力，减低弛豫效应（the stress relaxation），而且降低了源漏上接触电阻，进一步提高了器件的性能。

Description

一种半导体器件的制备方法
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件的制备方法。
背景技术
随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。
目前半导体器件在制备CMOS的过程中为了获得更好的性能，通常在CMOS的源漏区进行外延e-SiGe以对衬底的沟道处施加压应力，使PMOS性能提高，现有技术中一般在PMOS源漏上形成凹陷，然后外延生长e-SiGe，但是目前在形成e-SiGe过程中存在很多挑战，例如在整合（integration）、缺陷控制、选择性等等，其中最大的一个问题是在形成所述凹陷外延生长时，随着外延层厚度的增加以及外延层中Ge含量的增加引起源漏区上的应变弛豫（stress relaxation），特别是当PMOS器件尺寸降至32nm级别后，应变弛豫（stress relaxation）将直接导致器件性能的降低。
此外，在外延SiGe后通常会进行离子注入，进行掺杂以获得较高的掺杂浓度，在该过程中通常选用高能量、低剂量的B（Boron）在对其源漏进行掺杂，以形成掺杂拖尾（doping tail）轮廓，来降低交界处的漏电，或者进行在外延生长SiGe的同时在对其源漏进行B（Boron）掺杂，并通过调节气体流量以及其他参数，以达到足够的掺杂浓度，但是在PMOS的SiGe的源漏进行离子注入后或原位掺杂都通常会导致器件在退火后产生应变弛豫，而应变弛豫将直接导致器件性能的降低。现有方法中有通过原位掺杂B来消除应变弛豫，但是效果并不靠理想，同时通过上述方法制备得到的器件后在形成电连接时接口处电阻也成为很大的问题，例如在接触塞和所述源漏之间的电阻，以及外延层和离子注入截面之间的电阻等等。
因此，目前方法还不能完全消除离子注入时造成的源漏弛豫，同时源漏上的接触电阻也很大，影响了器件的性能，需要对现有技术进行改进以消除所述影响。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决上述问题，本发明提供了一种半导体器件的制备方法，包括：
提供半导体衬底，至少包含栅极结构；
在所述栅极两侧形成凹槽并在所述凹槽中外延生长SiGe层；
对所述栅极两侧的SiGe层进行低能量的P型掺杂，形成源漏区，以降低接触电阻。
作为优选，所述半导体衬底包含位于NMOS区的NMOS栅极结构和位于PMOS区的PMOS栅极结构；
在所述衬底上形成遮蔽材料层；
在所述NMOS区上形成掩膜层，在所述PMOS栅极两侧形成凹槽并在所述凹槽中外延生长SiGe层；
对所述PMOS栅极两侧的SiGe层进行低能量的P型掺杂，以形成PMOS源漏区；
在所述PMOS区上形成掩膜层，对所述NMOS区的遮蔽材料层进行蚀刻以在所述NMOS栅极结构的侧壁上形成偏移侧壁；
对所述NMOS区进行源漏注入，以形成NMOS源漏区。
作为优选，所述掺杂的能量为200ev～5kev。
作为优选，所述掺杂的浓度为5E13~1E15原子/cm3。
作为优选，所述掺杂的掺杂剂为B或BF2。
作为优选，所述掺杂的方法为低能量的离子注入或者等离子掺杂。
作为优选，所述方法还包括以下步骤：
在执行P型掺杂之前，在所述SiGe层上形成覆盖层。
作为优选，所述SiGe层为复合层，所述SiGe层包含多个底部材料层以及位于所述多个底部材料层上的顶部材料层。
作为优选，所述顶部材料层为SiGe、Si或含B的Si层。
作为优选，所述凹槽为∑形凹槽。
作为优选，所述方法还包括在形成所述源漏区后，执行退火的步骤。
作为优选，所述方法还包括以下步骤：
在对所述NMOS区进行源漏注入前，在所述NMOS栅极结构和PMOS栅极结构的侧壁上形成间隙壁。
作为优选，在所述衬底上形成遮蔽材料层，然后在NMOS上形成图案化光刻胶，蚀刻所述掩膜材料层在所述PMOS栅极结构的侧壁上形成偏移侧壁。
作为优选，所述偏移壁为氮化物、氧化物或两者的组合。
作为优选，所述掩膜层为光刻胶层。
作为优选，所述遮蔽材料层为氮化物、氧化物或两者的组合。
本发明提供了一种半导体器件的制备方法，在本发明中为了降低PMOS中各种接触电阻，在形成PMOS源漏区的时候通过低能量的掺杂，例如低能量的离子注入或者等离子掺杂，不再执行源漏注入的步骤，所述掺杂在外延形成所述SiGe层之后进行，并且所述SiGe层可以为复合层，通过所述方法进一步降低硅化物的尺寸，同时能够更好的保持PMOS区域的压应力，减低弛豫效应（the stress relaxation），而且降低了源漏上接触电阻，进一步提高了器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1-6为本发明中制备所述半导体器件的过程剖面示意图；
图7为本发明中制备所述半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
如图1所示，首先提供半导体衬底201，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在本发明中优选绝缘体上硅（SOI），所述绝缘体上硅（SOI）从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，但并不局限于上述示例。
在所述半导体衬底中形成隔离结构，所述隔离结构为浅沟槽隔离(STI)结构204或者局部氧化硅(LOCOS)隔离结构。所述半导体衬底中还形成有各种阱(well)结构及衬底表面的沟道层。
在本发明中所述的隔离结构将所述衬底分为NMOS区域和PMOS区域，然后在所述衬底上形成栅极结构。
具体地，在所述衬底上形成PMOS栅极结构202以及NMOS栅极结构302，所述栅极结构形成方法为在所述衬底上形成栅极介电层，所述栅极介电层可以是氧化硅(SiO2)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。然后沉积栅极材料层，包含半导体材料的多层结构，例如硅、锗、金属或其组合。对所述栅极介质层以及栅极材料层进行蚀刻形成栅极结构。
然后在所述衬底上沉积遮蔽材料层203，以覆盖所述NMOS栅极以及PMOS栅极，其中所述遮蔽材料层203为硬掩膜层，优选氧化硅和/或氮化硅，作为本发明的一个优化实施方式，所述遮蔽材料层为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层。
作为进一步的优选，在所述遮蔽材料层203上沉积硬掩膜层206，所述硬掩膜层206可以为氮化物，但并不局限于所述材料。所述硬掩膜层可以通过一下方法中的一种实现：化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。
作为优选，所述栅极结构为金属栅极，所述金属栅极的形成过程为：在形成偏移侧壁后，在所述衬底上沉积层间介电层并进行平坦化处理。然后去除PMOS的虚设栅极，形成沟槽，所述去除的方法可以是光刻和蚀刻。然后沉积功函数金属层，阻挡层和导电层。所述阻挡层包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的组合。所述沉积阻挡层方法非限制性实例包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)。
作为进一步的优选，在本发明的一个实施例中使用原子层沉积（ALD）、溅镀及物理气相沉积(PVD)的方法，所形成的阻挡层的厚度在10-100埃之间。所述功函数金属层包括一层或多层金属层。所述金属层可以是TiN、TaN、TiN和TaN、上述的组合。所述金属层可以用ALD、PVD或CVD的方法形成。优选地，所述功函数金属层的厚度在10-200埃之间。所述导电层可以是铝层，也可以是铜或钨层。在本发明的一个实施例中使用Al形成所述导电层，可以用CVD或PVD的方法进行沉积。在该导电层形成之后，在300-500摄氏度温度下进行退火。最后进行导电层的平坦化，以除去沟槽以外的导电层而形成PMOS金属栅极。
然后去除所述NMOS的虚拟栅极，以同样的方法形成NMOS金属栅极，在此不再重复赘述。其中上述浅沟槽以及栅极结构的形成方法均是示例性的，并非局限于该实施方式，本领域技术人员可以根据制备器件的需要选择本领域常用的其他方法或者在该衬底中形成其他有源器件。
然后形成轻掺杂源极/漏极(LDD)于栅极结构任一侧的衬底中。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
参照图2，蚀刻所述PMOS栅极的两侧形成凹槽；
具体地，首先在NMOS上形成图案化光刻胶，蚀刻所述遮蔽材料层以及所述硬掩膜层，在所述PMOS栅极结构的侧壁上形成偏移侧壁，所述遮蔽材料层为氮化物、氧化物或两者的组合，具体地，在半导体衬底上形成第一氧化硅层、第一氮化硅层；
形成所述PMOS栅极间隙壁后接着在所述PMOS栅极的两侧形成凹槽，在本发明的一实施例中，形成所述凹槽的方法为：在所述NMOS栅极结构以及源漏区上形成光刻胶掩膜层，作为蚀刻保护层，然后蚀刻PMOS的源漏形成凹陷，在本发明中优选形成“∑”形凹陷，在该步骤中可以选用干法蚀刻所述PMOS源漏区，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。
参照图3，在所述PMOS形成的凹槽中外延生长e-SiGe层；
具体地，在所述PMOS区域形成的凹陷中外延生长e-SiGe层，以增加PMOS源漏上的压应力，在本发明中所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。
作为优选，所述e-SiGe层为复合层，其可以包含为与凹槽中的多层底部材料层，以及位于所述底部材料层上的顶部材料层，所述顶部材料层可以为SiGe、Si或含B的Si层中的一种或多种，其顶部材料层的厚度最好大于所述沟道的深度。
在形成所述SiGe层后，还可以进一步在所述SiGe层上形成覆盖层（caplayer）205，所述覆盖层（cap layer）为SiGe或Si，所述覆盖层（cap layer）的沉积方法可以为化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)中的一种，沉积形成所述材料层后图案化该材料层，以形成所述覆盖层（cap layer）。
参照图4，对所述PMOS栅极两侧的SiGe层进行低能量的P型掺杂，以形成PMOS源漏区，在该步骤中不再单独执行源漏注入的步骤；
具体地，首先在所述NMOS区域上形成光刻胶层，以所述光刻胶层作为掩膜，在所述SiGe层上进行低能量的P型掺杂；在本发明中为了保证掺杂后保持PMOS上的压应力，同时需要确保达到足够的掺杂浓度，需要选择合适的掺杂能量，在本发明中选用的掺杂能量为200ev-5kev，优选为50-100ev，以保证其掺杂浓度能够达到5E13~1E15原子/cm3。
在本发明中所述掺杂剂为B或BF2，所述掺杂方法为低能量的离子注入或者等离子掺杂：
第一种方法为B离子注入（Nitrogen implantation），所述B注入的离子能量为200ev-5kev。在选用所述方法进行离子注入时可以较低的温度下，在本发明中优选为400℃以下，而且通过所述方法可以较为独立的控制杂质分布（离子能量）以及杂质浓度（离子流密度和注入时间），该方法更容易获得高浓度的掺杂，并且为各向异性掺杂，能独立的控制深度和浓度。
本发明还可选用等离子掺杂（plasma doping），当采用该方法时一般选用较高的温度，在本发明中一般选用900-1200℃，而且与所述离子注入不同的是，在该方法中一般采用硬掩膜，例如可以选用金属掩膜等，所述方法为各向同性。
在执行完所述低能量的掺杂后，不再执行源漏注入的步骤，通过所述方法进一步降低硅化物的尺寸，同时能够更好的保持PMOS区域的压应力，减低弛豫效应（the stress relaxation），而且降低了源漏上接触电阻，进一步提高了器件的性能。
参照图5，在所述PMOS区上形成掩膜层，对所述NMOS区的遮蔽材料层和所述硬掩膜层进行蚀刻以在所述NMOS栅极结构的侧壁上形成偏移侧壁，然后在NMOS和PMOS栅极上形成间隙壁，并对所述NMOS区进行源漏注入，以形成NMOS源漏区；
首先，在所述PMOS栅极以及两侧源漏上形成掩膜层，例如光刻胶层，以保护所述PMOS的源漏区，蚀刻所述遮蔽材料层和所述硬掩膜层在所述NMOS栅极结构上形成偏移侧壁，然后去除所述掩膜层，在所述NMOS栅极和所述PMOS栅极上形成间隙壁，然后在所述PMOS区上再次形成掩膜层并单独对所述NMOS进行源漏注入，其中所述源漏注入的离子类型以及掺杂的浓度均可以选用本领域常用范围，在此不再赘述。
然后退火，具体地，执行所述热退火步骤后，可以将硅片上的损害消除，少数载流子寿命以及迁移率会得到不同程度的恢复，杂质也会得到一定比例的激活，因此可以提高器件效率。
所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200℃，所述热退火步骤时间为1-200s。
作为进一步的优选，在本发明中可以选用快速热退火，具体地，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等。本领域技术人员可以根据需要进行选择，也并非局限于所举示例。
参照图7，其中示出了本发明制备双外延层的方法流程图，用于简要示出整个制造工艺的流程。
步骤201所述半导体衬底包含位于NMOS区的NMOS栅极结构和位于PMOS区的PMOS栅极结构；
步骤202在所述衬底上形成遮蔽材料层，在所述NMOS区上形成掩膜层，在所述PMOS栅极两侧形成凹槽并在所述凹槽中外延生长SiGe层；
步骤203对所述PMOS栅极两侧的SiGe层进行低能量的P型掺杂，以形成PMOS源漏区；
步骤204在所述PMOS区上形成掩膜层，对所述NMOS区的遮蔽材料层进行蚀刻以在所述NMOS栅极结构的侧壁上形成偏移侧壁；
步骤205对所述NMOS区进行源漏注入，以形成NMOS源漏区。
步骤206在形成所述源漏区后，执行退火的步骤。
本发明提供了一种半导体器件的制备方法，在本发明中为了降低PMOS中各种接触电阻，在形成PMOS源漏区的时候通过低能量的掺杂，例如低能量的离子注入或者等离子掺杂，不再执行源漏注入的步骤，所述掺杂在外延形成所述SiGe层之后进行，并且所述SiGe层可以为复合层，通过所述方法进一步降低硅化物的尺寸，同时能够更好的保持PMOS区域的压应力，减低弛豫效应（the stress relaxation），而且降低了源漏上接触电阻，进一步提高了器件的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (17)

1.一种半导体器件的制备方法，包括：
提供半导体衬底，至少包含栅极结构；
在所述栅极两侧形成凹槽并在所述凹槽中外延生长SiGe层；
对所述栅极两侧的SiGe层进行低能量的P型掺杂，形成源漏区，以降低接触电阻。
2.根据权利要求1所述的方法，其特征在于，所述半导体衬底包含位于NMOS区的NMOS栅极结构和位于PMOS区的PMOS栅极结构；
在所述衬底上形成遮蔽材料层；
在所述NMOS区上形成掩膜层，在所述PMOS栅极两侧形成凹槽并在所述凹槽中外延生长SiGe层；
对所述PMOS栅极两侧的SiGe层进行低能量的P型掺杂，以形成PMOS源漏区；
在所述PMOS区上形成掩膜层，对所述NMOS区的遮蔽材料层进行蚀刻以在所述NMOS栅极结构的侧壁上形成偏移侧壁；
对所述NMOS区进行源漏注入，以形成NMOS源漏区。
3.根据权利要求1或2所述的方法，其特征在于，所述掺杂的能量为200ev～5kev。
4.根据权利要求1或2所述的方法，其特征在于，所述掺杂的浓度为5E13~1E15原子/cm3。
5.根据权利要求1或2所述的方法，其特征在于，所述掺杂的掺杂剂为B或BF2。
6.根据权利要求1或2所述的方法，其特征在于，所述掺杂的方法为低能量的离子注入或者等离子掺杂。
7.根据权利要求1或2所述的方法，其特征在于，所述方法还包括以下步骤：
在执行P型掺杂之前，在所述SiGe层上形成覆盖层。
8.根据权利要求1或2所述的方法，其特征在于，所述SiGe层为复合层，所述SiGe层包含多个底部材料层以及位于所述多个底部材料层上的顶部材料层。
9.根据权利要求8所述的方法，其特征在于，所述顶部材料层为SiGe、Si或含B的Si层。
10.根据权利要求1或2所述的方法，其特征在于，所述凹槽为∑形凹槽。
11.根据权利要求1所述的方法，其特征在于，所述方法还包括在形成所述源漏区后，执行退火的步骤。
12.根据权利要求2所述的方法，其特征在于，所述方法还包括在形成所述NMOS源漏区后，执行退火的步骤。
13.根据权利要求2所述的方法，其特征在于，所述方法还包括以下步骤：
在对所述NMOS区进行源漏注入前，在所述NMOS栅极结构和PMOS栅极结构的侧壁上形成间隙壁。
14.根据权利要求2所述的方法，其特征在于，在所述衬底上形成遮蔽材料层，然后在NMOS上形成图案化光刻胶，蚀刻所述遮蔽材料层在所述PMOS栅极结构的侧壁上形成偏移侧壁。
15.根据权利要求2或13所述的方法，其特征在于，所述偏移壁为氮化物、氧化物或两者的组合。
16.根据权利要求2所述的方法，其特征在于，所述掩膜层为光刻胶层。
17.根据权利要求2所述的方法，其特征在于，所述遮蔽材料层为氮化物、氧化物或两者的组合。
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