JP2009283527A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】「ひずみシリコン」技術を用いて形成された半導体装置において、ＮＭＯＳトランジスタの電流駆動能力の向上を達成できるとともに、ＰＭＯＳトランジスタの電流駆動能力の低下を抑制した半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板１の全面に、例えばＰＥＣＶＤ法（プラズマ化学気相成長法）を用いて、厚さ２０〜８０ｎｍのシリコン窒化膜を形成してライナー膜１８とする。なお、ライナー膜１８の成膜条件としては、成膜温度４００℃以下で、Tensileストレスが０〜８００ＭＰａとなるように条件を設定する。そして、紫外線照射およびまたは３００〜５００℃の熱処理を行うことにより膜収縮させ、ＰＭＯＳ領域におけるライナー膜１８では、ゲート電極４のサイドウォール窒化膜１４の側面外方において、サイドウォール窒化膜１４に沿って連続的、あるいは断続的にクラックＣＲを発生させる。
【選択図】図１９

Description

本発明は、半導体装置およびその製造方法に関し、特に、ひずみシリコン技術を用いた半導体装置およびその製造方法に関する。

シリコン基板上に形成されるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳトランジスタとも呼称）に対する高駆動力化と低消費電力化の要求は、ロジックＬＳＩを中心に近年ますます高まっている。

ＭＯＳＦＥＴの電流駆動力を高める手段として、これまではチャネル長の縮小化、ゲート酸化膜の薄膜化が用いられてきたが、微細化の進んだ９０ｎｍノード以降のテクノロジーでは、これらのスケーリングによる性能向上が難しくなってきた。そこで、性能向上が期待できる技術として、ＭＯＳＦＥＴのチャネル部分にひずみを与える、いわゆる「ひずみシリコン」技術が注目を集めている。

すなわち、シリコン基板に応力を加えてシリコンの結晶格子を歪ませると、等方的であったシリコン結晶のバンド構造の対称性が崩れ、エネルギー準位の分裂が生じる。バンド構造変化の結果、格子振動によるキャリア散乱の減少や有効質量の低減により、電子と正孔の移動度が向上する。特に、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）には引張り応力（Tensileストレス）が、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）には圧縮応力（Compressiveストレス）が有効であることが確認されている。

歪みを導入する代表的な方法としては、高い応力を有するシリコン窒化膜（ＳｉＮ膜）をライナー膜として利用する方法がある。しかし、ＮＭＯＳトランジスタの電流駆動能力向上を優先するためにＮＭＯＳトランジスタの形成領域（ＮＭＯＳ領域）およびＰＭＯＳトランジスタの形成領域（ＰＭＯＳ領域）に、高引張り応力(Tensileストレス)のシリコン窒化膜を形成すると、ＰＭＯＳトランジスタの電流駆動能力が低下してしまう問題があった。

これを解決するために、ＮＭＯＳ領域には引張り応力を有するシリコン窒化膜を、ＰＭＯＳ領域には圧縮応力を有するシリコン窒化膜を形成し、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両方共に電流駆動能力を向上させる技術も検討されているが、性質の異なるシリコン窒化膜を作り分けるには、工程数の増加、熱負荷の影響と、それに伴うプロセスの複雑化などの問題もあり適用が難しい。

また、特許文献１には、ＰＭＯＳトランジスタの動作速度の低下を防止するために、引張り応力膜のうち、ＰチャネルＭＯＳトランジスタを覆う部分の少なくともゲート電極基部近傍に、Ｇｅを斜め方向からイオン注入して、Ｇｅイオンが側壁絶縁膜表面近傍にまで到達させることで引張り応力を軽減する技術が開示されている。また、引張り応力膜を、Ｇｅ濃度の高い部分において選択エッチングして（図７）、ＰチャネルＭＯＳトランジスタのゲート電極側壁面を覆う引張り応力膜の引張り応力が、ゲート電極直下のチャネル領域に及ぶことを防止する技術が開示されている。

特開２００６−２３７２６３号公報

以上説明したように、「ひずみシリコン」技術を用いて形成された半導体装置においては、引張り応力のシリコン窒化膜がＰＭＯＳ領域に形成されることによるＰＭＯＳトランジスタの電流駆動能力（動作速度）の低下を防ぐことが課題として認識されている。

本発明は、上記のような問題点を解決するためになされたものであり、「ひずみシリコン」技術を用いて形成された半導体装置において、ＮＭＯＳトランジスタの電流駆動能力の向上を達成できるとともに、ＰＭＯＳトランジスタの電流駆動能力の低下を抑制した半導体装置およびその製造方法を提供することを目的とする。

本発明に係る１の実施の形態においては、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成した後、シリコン基板の全面に、プラズマＣＶＤ法により厚さ２０〜８０ｎｍのシリコン窒化膜を形成してライナー膜とする。このライナー膜は、Tensileストレスが０〜８００ＭＰａとなるように条件を設定する。その後、紫外線照射およびまたは３００〜５００℃の熱処理を行うことにより膜収縮させ、ＰＭＯＳ領域におけるライナー膜では、ゲート電極のサイドウォール窒化膜の側面外方において、サイドウォール窒化膜に沿って連続的、あるいは断続的にクラックを発生させる。

上記実施の形態によれば、ＮＭＯＳ領域ではライナー膜にクラックを発生させず、ＰＭＯＳ領域ではライナー膜にクラックを発生させることができ、ＮＭＯＳ領域とＰＭＯＳ領域とで、ライナー膜を作り分けることなくＮＭＯＳトランジスタの特性を向上できる。また、ＰＭＯＳトランジスタにおいてはクラックの存在により、ライナー膜における応力の伝達経路がクラックによって遮断され、TensileストレスがＰＭＯＳトランジスタのチャネル部に加わることを防止して、電流駆動能力が低下することを防止できる。

「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら、特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。

例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。

従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。

＜本発明の技術思想＞
まず、実施の形態の説明に先立って、本発明の技術思想について説明する。
ＮＭＯＳトランジスタの電流駆動能力向上のためにＮＭＯＳ領域およびＰＭＯＳ領域に、高引張り応力(Tensileストレス)のシリコン窒化膜を形成すると、ＰＭＯＳトランジスタの電流駆動能力が低下することは先に説明したが、図１には、引張り応力が増加した場合に、ＰＭＯＳトランジスタの電流駆動能力が低下する一例を示す。

図１においては、横軸に応力（ＧＰａ）を示し、縦軸には規格化されたオン電流を示すが、これは応力を変えた複数のサンプルに対してオフ電流を５ｎＡ／μｍに統一して得たデータであり、ＰＭＯＳトランジスタのゲート長は５０ｎｍである。

図１に示すように、ＰＭＯＳトランジスタにおいては、応力が負の値をとる場合、すなわち圧縮応力である場合は、応力の増加とともにオン電流が増加するが、応力が正の値をとる場合、すなわち引張り応力である場合は、応力の増加とともにオン電流が低下することが判る。

ＮＭＯＳトランジスタの場合は、この特性が逆になり、引張り応力である場合は、引張り応力の増加とともにオン電流が増加し、圧縮応力の低下とともにオン電流が低下することになる。

ゲート長４５ｎｍ世代のＳｏＣ（System On a Chip）デバイスでは、更なるＮＭＯＳトランジスタの性能向上が要求されるため、シリコン窒化膜にＵＶ（紫外線）照射を施すことにより引張り応力を向上させる技術が採用されている。この技術では、ライナー膜としてのシリコン窒化膜の膜厚が厚くなり、かつＵＶキュアによる膜収縮が大きい場合には、クラックが発生することが問題となっている。

一方で、ＰＭＯＳトランジスタの性能向上においては、ソース・ドレイン領域にＳｉＧｅ層を形成し、当該ＳｉＧｅ層によりチャネル部に圧縮歪みを与える技術が開発されている。

すなわち、シリコン基板のソース・ドレイン領域となるべき領域を掘り下げて、そこにＳｉＧｅ層を、エピタキシャル成長により選択的に成長させることで圧縮歪みを誘起する。ＳｉＧｅ結晶の格子間隔はシリコンに比べて大きいため、ソース・ドレイン領域間に圧縮歪みが発生し、これによってチャネル部に圧縮歪みが発生するというものである。

そこで、発明者達は、ＮＭＯＳ領域だけでなくＰＭＯＳ領域にも引張り応力のシリコン窒化膜を形成した場合でも、ＰＭＯＳトランジスタでは、ソース・ドレイン領域にＳｉＧｅ層を形成することで圧縮歪みを与え、引張り応力のシリコン窒化膜による影響をキャンセルするという第１の技術思想にまず到達した。

また、発明者達はライナー膜の膜厚が厚くなると、クラックが発生するという現象に着目し、ライナー膜の膜厚と、クラック発生との関係を調べた。

図２には、横軸に引張り応力を有するライナー膜の厚さ（ｎｍ）を示し、縦軸にオン電流の変化率（％）を示し、ライナー膜の厚さと、ＮＭＯＳトランジスタのオン電流の変化との関係を示す。

図２に示すように、膜厚が２５ｎｍよりも薄く、クラックが発生していない膜厚領域では、オン電流はライナー膜の厚さに比例して上昇するが、膜厚が２５ｎｍ以上となり、クラックが発生している膜厚領域ではオン電流が変化していない。これは、ＰＭＯＳトランジスタに適用した場合、Tensileストレスを有するライナー膜の厚さが増加すればオン電流は減少することを示し、クラックが発生する膜厚領域では、オン電流の減少が抑制されることを示している。

この結果と、クラックが、ゲート電極のサイドウォール絶縁膜の側面外方において、サイドウォール絶縁膜に沿って連続的、あるいは断続的に発生するという知見とから、ライナー膜にクラックが発生すると、当該ライナー膜による応力の伝達経路がクラックによって遮断されるという推測に達し、クラックを利用することで、ＰＭＯＳトランジスタのチャネル領域に、引張り応力が加わることを抑制するという第２の技術思想に到達した。

そして、第１および第２の技術思想を組み合わせることで、ＮＭＯＳトランジスタの電流駆動能力の向上を達成できるとともに、ＰＭＯＳトランジスタの電流駆動能力の低下を抑制できるという本発明に到達した。

＜実施の形態＞
以下、本発明に係る半導体装置およびその製造方法の実施の形態について、図３〜図２０を用いて説明する。なお、図３〜図２０は、実施の形態に係る半導体装置１００の製造工程を順に示す断面図であり、半導体装置１００の構成は図２０に示される。

＜製造方法＞
図３〜図２０を用いて実施の形態に係る半導体装置１００の製造方法について説明する。

まず、図３に示す工程において、シリコン基板１を準備し、その主面内に周知の技術を用いてＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜２を選択的に形成し、半導体素子を形成する活性領域を規定する。この活性領域には、ＮＭＯＳトランジスタを形成するＮＭＯＳ領域（第１の領域）およびＰＭＯＳトランジスタを形成するＰＭＯＳ領域（第２の領域）が含まれている。なお、ＮＭＯＳ領域およびＰＭＯＳ領域は図面中ではＮＭＯＳおよびＰＭＯＳと表記する。

続いて、シリコン基板１上に、厚さ１．５〜３．５ｎｍのシリコン酸化膜３を、例えばＣＶＤ（Chemical Vapor Deposition）法で形成する。これが後にゲート絶縁膜３（第１、第２のゲート絶縁膜）となる。

次に、シリコン酸化膜３上に、例えばＣＶＤ法を用いて厚さ１００〜１４０ｎｍのポリシリコン層４を形成する。これが後にゲート電極４（第１、第２のゲート電極）となる。

次に、図４に示す工程において、ポリシリコン層４上に、例えばＣＶＤ法を用いて厚さ２〜８ｎｍのシリコン酸化膜５を形成する。これが後にキャップ酸化膜５（第１、第２のキャップ酸化膜）となる。続いて、シリコン酸化膜５上に、例えばＣＶＤ法を用いて厚さ１０〜６０ｎｍのシリコン窒化膜６を形成する。これが後にキャップ窒化膜６（第１、第２のキャップ窒化膜）となる。

次に、図５に示す工程において、フォトリソグラフィーおよびドライエッチングを用いて、シリコン窒化膜６、シリコン酸化膜５、ポリシリコン層４およびシリコン酸化膜３を順次選択的に除去する。これにより、シリコン基板１上のＮＭＯＳ領域においては、ゲート絶縁膜３、ゲート電極４、キャップ酸化膜５およびキャップ窒化膜６の積層膜ＬＦ１（第１の積層膜）が形成され、ＰＭＯＳ領域においては、ゲート絶縁膜３、ゲート電極４、キャップ酸化膜５およびキャップ窒化膜６の積層膜ＬＦ２（第２の積層膜）が形成される。

次に、図６に示す工程において、熱酸化によりシリコン基板１の全面に、厚さ４〜２０ｎｍのシリコン酸化膜７を形成する。シリコン酸化膜７はシリコン基板１の表面およびゲート電極４の側面に形成され、この側面に形成された部分が後にオフセットスペーサ７となる。なお、積層膜ＬＦ１およびＬＦ２にはオフセットスペーサ７を含めるものとする。

次に、図７に示す工程において、シリコン基板１の全面に、例えばＣＶＤ法を用いて厚さ４０〜６０ｎｍのシリコン窒化膜８を形成する。これが後にプレサイドウォール窒化膜８となる。なお、プレサイドウォール窒化膜８は、ＳｉＧｅエピタキシャル層１０の形成のために使用されるもので、後の工程で除去される。

次に、図８に示す工程において、ＮＭＯＳ領域上を覆うようにレジストマスクＲＭ１をパターニングし、異方性ドライエッチングによりＰＭＯＳ領域のシリコン窒化膜８をエッチングし、積層膜ＬＦの側面にプレサイドウォール窒化膜８を形成する。その後、積層膜ＬＦおよびプレサイドウォール窒化膜８をエッチングマスクとして、シリコン基板１表面のシリコン酸化膜７を異方性ドライエッチングにより除去し、プレサイドウォール窒化膜８とシリコン基板１との間およびゲート電極４の側面にのみシリコン酸化膜７を残して、オフセットスペーサ７を形成する。

次に、図９に示す工程において、レジストマスクＲＭ１を除去した後、プレサイドウォール窒化膜８およびシリコン窒化膜８に覆われないシリコン基板１を、例えばフッ酸、フッ酸と硝酸の混合液など用いたウエットエッチングにより所定深さに達するまで除去して、基板リセス部９を形成する。

この場合、基板リセス部９は、プレサイドウォール窒化膜８の外方においてプレサイドウォール窒化膜８を囲むようにシリコン基板１の表面内に形成され、プレサイドウォール窒化膜８の下部も若干抉るように形成される。なお、基板リセス部９の深さは、４０〜１００ｎｍとなるように設定される。

次に、図１０に示す工程において、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）を含む材料ガスを用いてシリコンゲルマニウム（ＳｉＧｅ）のエピタキシャル成長を行い、基板リセス部９内にＳｉＧｅエピタキシャル層１０を形成する。ＳｉＧｅエピタキシャル層１０は、基板リセス部９を埋め込むとともに、シリコン基板１の主面よりも１ｎｍ程度高く突出するように、４０〜１００ｎｍの厚さに成長させる。

ＳｉＧｅエピタキシャル層１０の形成後、図１１に示す工程において、シリコンを含む材料ガスを用いてシリコンのエピタキシャル成長を行い、ＳｉＧｅエピタキシャル層１０の上に、厚さ５〜２０ｎｍのＳｉエピタキシャル層１１を形成する。さらに、Ｓｉエピタキシャル層１１上に、例えばＣＶＤ法により、厚さ１〜４ｎｍのシリコン酸化膜１２を形成する。

次に、図１２に示す工程において、熱リン酸を用いてプレサイドウォール窒化膜８、キャップ窒化膜６およびシリコン窒化膜８を除去する。

その後、図１３に示す工程において、異方性ドライエッチングにより、シリコン基板１上のシリコン酸化膜４、キャップ酸化膜５およびシリコン酸化膜１２を除去し、ゲート電極４の側面にオフセットスペーサ７を形成する。

そして、ゲート電極６およびオフセットスペーサ７を注入マスクとして、ＮＭＯＳ領域においては、例えばヒ素等のＮ型不純物をイオン注入して、ゲート電極６の側面外方のシリコン基板１の表面内にソース・ドレインエクステンション層１３（第１のソース・ドレインエクステンション層）を形成する。ＰＭＯＳ領域においては、例えばボロン等のＰ型不純物をイオン注入して、ゲート電極６の側面外方のシリコン基板１の表面内にソース・ドレインエクステンション層１４（第２のソース・ドレインエクステンション層）を形成する。もちろん、それぞれのイオン注入を行う場合は、他方の領域にはレジストマスクを形成するが、図示は省略する。

ここで、ソース・ドレインエクステンション層１３および１４は、ソース・ドレイン層よりも浅い接合となるように形成される不純物層であり、ソース・ドレイン層と同一導電型であり、ソース・ドレイン層と一体となってソース・ドレイン層として機能するが、単独でソース・ドレイン層として機能する場合もある。

次に、図１４に示す工程において、シリコン基板１の全面に、例えばＣＶＤ法を用いて、厚さ４０〜６０ｎｍのシリコン窒化膜１５を形成する。これが後にサイドウォール窒化膜１５（第１、第２のサイドウォール窒化膜）となる。

次に、図１５に示す工程において、異方性ドライエッチングによりシリコン窒化膜１５をエッチングし、オフセットスペーサ７の側面にサイドウォール窒化膜１５を形成する。その後、ＮＭＯＳ領域においてはゲート電極４およびサイドウォール窒化膜１５を注入マスクとして、例えばヒ素等のＮ型不純物をイオン注入して、サイドウォール窒化膜１５の側面外方のシリコン基板１の表面内にソース・ドレインエクステンション層１３よりも深い接合を有するソース・ドレイン層１３１を形成する。

次に、図１６に示す工程において、シリコン基板１の全面に、スパッタリング法により、厚さ１０〜２０ｎｍのニッケル（Ｎｉ）膜１６を形成する。

次に、図１７に示す工程において、３００℃で数百秒程度の熱処理を加えることで、ポリシリコンのゲート電極４の露出面、ＳｉＧｅエピタキシャル層１０上のＳｉエピタキシャル層１１およびソース・ドレイン層１３１の表面にＮｉ₂Ｓｉ層を形成する。

その後、未反応のニッケル膜を、リン酸と硝酸の混合液などを用いてエッチングで除去し、５００℃で数十秒程度の熱処理を加えることで、Ｎｉ₂ＳｉがＮｉＳｉとなった、厚さ５〜１５ｎｍのシリサイド膜１７が形成される。

なお、シリサイド膜１７は、後に形成されるコンタクト部と、ソース・ドレイン層１３１、ゲート電極４およびＳｉＧｅエピタキシャル層１０との接触抵抗を小さくすることを目的として設けられるが、シリサイド膜１７を設けない構成であっても本発明の適用は可能である。

また、シリサイド膜１７を設けない構成においてはオフセットスペーサ７を省略することも可能であり、またＳｉＧｅエピタキシャル層１０上のＳｉエピタキシャル層１１を省略することも可能である。

次に、図１８に示す工程において、シリコン基板１の全面に、例えばＰＥＣＶＤ法（プラズマ化学気相成長法）を用いて、厚さ２０〜８０ｎｍのシリコン窒化膜を形成してライナー膜１８とする。なお、ライナー膜１８の成膜条件としては、成膜温度４００℃以下で、Tensileストレスが０〜８００ＭＰａとなるように条件を設定する。なお、このストレスを与えることができるのであればシリコン窒化膜に限定されるものではなく、シリコン炭化窒素膜で形成しても良い。

次に、図１９に示す工程において、紫外線（ＵＶ）照射およびまたは３００〜５００℃の熱処理を行うことにより膜収縮させ、ＰＭＯＳ領域におけるライナー膜１８では、ゲート電極４のサイドウォール窒化膜１４の側面外方において、サイドウォール窒化膜１４に沿って連続的、あるいは断続的にクラックＣＲを発生させる。ここで、ＵＶキュアの条件としては、処理温度５００℃以下で、波長２００〜５００ｎｍのブロードバンドの紫外線を使用し、処理時間は３〜３０分とする。

ライナー膜１８は、堆積を複数回繰り返すことで所望の膜厚に達するようにし、堆積ごとに紫外線照射およびまたは熱処理を繰り返すようにしても良い。

なお、紫外線照射や熱処理は、ＰＥＣＶＤ法によりライナー膜１８を形成した段階でＰＭＯＳ領域においてクラックＣＲが発生していない場合に特に有効である。

その後、自然酸化膜や不純物（Ｎａ、Ｃｌなど）除去を目的として、ライナー膜１８の表面にフッ酸系のエッチング剤によりウエット処理を施す。この時に、クラックＣＲが拡張され、クラックＣＲの開口部の幅は３ｎｍ以上となる。

ここで、クラックＣＲは、ＳｉＧｅエピタキシャル層１０のせり上がり部分とサイドウォール窒化膜１５の底部端縁部との境界部分に面して形成されやすく、この構造を採る場合、図２を用いて説明したように、ライナー膜１８の厚さが２５ｎｍよりも薄くてもクラックＣＲが発生する。

なお、サイドウォール窒化膜１４を有さずオフセットスペーサ７のみを有する、いわゆるディスポーザブル（Disposable）タイプのサイドウォール構造であってもクラックＣＲは発生する。

次に、図２０に示す工程において、ライナー膜１８上を含むシリコン基板１の全面に、例えばＣＶＤ法により、厚さ５００〜１０００ｎｍのシリコン酸化膜（ＮＳＧ（Non-doped Silicate Glass）でも良い）を形成してコンタクト層間膜１９とする。コンタクト層間膜１９はライナー膜１８のクラックＣＲ内を埋め込むように形成される。

コンタクト層間膜１９によってクラックＣＲ内が埋め込まれることで、クラックＣＲ内にボイドが発生することが防止され、ＰＭＯＳトランジスタの信頼性低下を防止できる。

その後、コンタクト層間膜１９およびライナー膜１８を貫通して、ＳｉＧｅエピタキシャル層１０およびソース・ドレイン層１３１に達するコンタクトホールならびにゲート電極４に達するコンタクトホールを形成し、当該コンタクトホール内面をバリアメタル膜で覆い、さらに導電体を充填することでコンタクト部を形成し、コンタクト層間膜１９上に配線層をパターニングして所定のコンタクト部と接続することで半導体装置１００を得る。なお、図２０においては配線層およびコンタクト部は省略している。

＜効果＞
以上説明した半導体装置１００においては、ＮＭＯＳトランジスタではＳｉＧｅエピタキシャル層１０を形成しないので、厚さ２５ｎｍよりも薄いライナー膜１８を形成すれば、クラックの発生を防止することができ、引張り応力によりチャネル部に引張り歪みを与えてトランジスタの電流駆動力の向上が可能となる。一方、ＰＭＯＳトランジスタにおいてもライナー膜１８が形成されるが、ソース・ドレイン領域に対応する部分にＳｉＧｅエピタキシャル層１０を形成することでチャネル部に圧縮歪みを与え、引張り応力のライナー膜１８による影響をキャンセルすることができる。

さらに、ＳｉＧｅエピタキシャル層１０のせり上がり部分とサイドウォール窒化膜１５の底部端縁部との境界部分に面して、サイドウォール窒化膜１５に沿って連続的、あるいは断続的にクラックＣＲが形成されることで、ライナー膜１８による応力の伝達経路がクラックＣＲによって遮断され、TensileストレスがＰＭＯＳトランジスタのチャネル部に加わることを防止できる。

そして、ＳｉＧｅエピタキシャル層１０を有するＰＭＯＳトランジスタでは、クラックＣＲ形成されやすく、この構造を採る場合、シリコン窒化膜で構成されるライナー膜１８であれば、その厚さが２５ｎｍよりも薄くてもクラックＣＲが発生する。

従って、シリコン窒化膜で構成されるライナー膜１８であれば、その厚さを２５ｎｍよりも薄くすれば、ＮＭＯＳ領域ではクラックＣＲを発生させず、ＰＭＯＳ領域ではクラックＣＲを発生させることができるので、ＮＭＯＳ領域とＰＭＯＳ領域とで、ライナー膜を作り分けることなくＮＭＯＳトランジスタの特性を向上できるとともに、ＰＭＯＳトランジスタにおいては電流駆動能力が低下することを防止できる。

また、クラックを有するライナー膜１８の形成後に、自然酸化膜や不純物（Ｎａ、Ｃｌなど）除去を目的として、ライナー膜１８の表面にフッ酸系のウエット処理を施すことで、クラックＣＲを拡張することができ、ＰＭＯＳトランジスタのチャネル部に印加される歪みを確実に緩和させることが可能となる。また、ライナー膜１８の表面を清浄化することによりコンタクト層間膜１９が、下地の種類や表面状態に依存して成膜状態が変わるという下地依存性を緩和して成膜できるという利点もある。

また、図１８を用いて説明したように、シリコン基板１の全面にライナー膜１８を成膜した段階においては、ＰＭＯＳ領域でもクラックＣＲが発生していないとしても、図１９を用いて説明したように、ライナー膜１８に対して、紫外線照射およびまたは熱処理を行うことにより膜収縮させ、Tensileストレスを向上させることで、クラックＣＲを発生させることができる。

なお、ライナー膜１８の形成においては、堆積を複数回繰り返すことで所望の膜厚に達するようにし、堆積ごとに紫外線照射およびまたは熱処理を繰り返すことで、ＮＭＯＳ領域におけるライナー膜１８にクラックＣＲが発生することを抑制できる。

＜本発明の適用例＞
本発明は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有する半導体装置であって、チャネル部に歪みを与える目的でコンタクト層間膜のライナー膜を用いている半導体装置であれば適用可能であり、ＣＭＯＳ（Complementary ＭＯＳ）デバイスはその一例である。

ライナー膜の応力とＰＭＯＳトランジスタのオン電流との関係を示す図である。 ライナー膜の厚さと、ＮＭＯＳトランジスタのオン電流の変化との関係を示す図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。 本発明に係る実施の形態の半導体装置の製造工程を示す断面図である。

符号の説明

１ シリコン基板、３ ゲート絶縁膜、４ ゲート電極、５ キャップ酸化膜、６ キャップ窒化膜、８ プレサイドウォール窒化膜、９ 基板リセス部、１０ ＳｉＧｅエピタキシャル層、１３，１４ ソース・ドレインエクステンション層、１５ サイドウォール窒化膜、１８ ライナー膜、１９ コンタクト層間膜、ＣＲ クラック。

Claims (8)

1. 半導体基板上の第１の領域に配設され、第１のゲート絶縁膜、第１のゲート電極および第１のゲート電極の側面に配設された第１のサイドウォール絶縁膜とを有するＮチャネル型ＭＯＳトランジスタと、
   前記半導体基板上の第２の領域に配設され、第２のゲート絶縁膜、第２のゲート電極および第２のゲート電極の側面に配設された第２のサイドウォール絶縁膜と、前記第２のサイドウォール絶縁膜の側面外方の前記半導体基板の表面内に設けられ、前記半導体基板の主面からせり上がるＳｉＧｅエピタキシャル層を有するソース・ドレイン層とを有するＰチャネル型ＭＯＳトランジスタと、
   前記Ｎチャネル型のＭＯＳトランジスタ上および前記Ｐチャネル型ＭＯＳトランジスタ上を覆うように配設され、前記半導体基板に対して引張り応力を与える材質で構成されたライナー膜と、を備え、
   前記ライナー膜は、前記Ｐチャネル型ＭＯＳトランジスタの上部においては、前記第２のサイドウォール絶縁膜の側面外方において、前記第２のサイドウォール絶縁膜に沿って形成されたクラックを有し、前記Ｎチャネル型ＭＯＳトランジスタの上部においては前記クラックを有さない、半導体装置。
2. 前記ライナー膜は、シリコン窒化膜で構成される、請求項１記載の半導体装置。
3. 前記ライナー膜は、厚さ２０〜８０ｎｍの厚さを有する、請求項２記載の半導体装置。
4. 前記ライナー膜上を覆う絶縁性のコンタクト層間膜をさらに備え、
   前記コンタクト層間膜は、前記クラック内を埋め込む、請求項１記載の半導体装置。
5. 半導体基板上の第１および第２の領域にそれぞれ配設されたＮチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタと、
   前記Ｎチャネル型のＭＯＳトランジスタ上および前記Ｐチャネル型ＭＯＳトランジスタ上を覆うように配設されたライナー膜と、を備えた半導体装置の製造方法であって、
   (ａ)前記第１の領域に、第１のゲート絶縁膜、側面に第１の酸化膜が形成された第１のゲート電極、第１のゲート電極の上面に形成された第１のキャップ酸化膜および前記第１のキャップ酸化膜上に形成された第１のキャップ窒化膜を積層した第１の積層膜を形成するとともに、
   前記第２の領域に、第２のゲート絶縁膜、第２のゲート電極、側面に第２の酸化膜が形成された第２のゲート電極の上面に配設された第２のキャップ酸化膜、および前記第２のキャップ酸化膜上に形成された第２のキャップ窒化膜を積層した第２の積層膜を形成する工程と、
   (ｂ)前記第２の領域において、前記第２の積層膜の側面にプレサイドウォール窒化膜を形成する工程と、
   (ｃ)前記第２の領域において、前記プレサイドウォール窒化膜で覆われない前記半導体基板を、ウエットエッチングにより所定深さに達するまで除去して、前記プレサイドウォール窒化膜の周囲に基板リセス部を形成する工程と、
   (ｄ)ＳｉＧｅのエピタキシャル成長を行い、前記基板リセス部内および前記基板リセス部内からせり上がる部分を有するＳｉＧｅエピタキシャル層を形成する工程と、
   (ｅ)前記プレサイドウォール窒化膜、前記第１および第２のキャップ窒化膜を除去した後、前記第１の領域においては、前記第１のゲート電極の側面外方の前記半導体基板の表面内に、Ｎ型の不純物を導入して対となった第１の不純物層を形成し、
   前記第２の領域においては、前記第２のゲート電極の側面と前記ＳｉＧｅエピタキシャル層との間の前記半導体基板の表面内に、Ｐ型の不純物を導入して対となった第２の不純物層を形成する工程と、
   (ｆ)前記第１のゲート電極の側面の前記第１の酸化膜の外側に第１のサイドウォール絶縁膜を形成するとともに、前記第２のゲート電極の側面の前記第２の酸化膜の外側に第２のサイドウォール絶縁膜を形成する工程と、
   (ｇ)前記第１のゲート電極、前記第１の酸化膜および第１のサイドウォール絶縁膜の上部を覆うとともに、前記第２のゲート電極、前記第２の酸化膜および第２のサイドウォール絶縁膜の上部を覆うように前記ライナー膜を形成する工程と、を備え、
   前記工程(ｇ)は、
   プラズマＣＶＤ法を用いて前記ライナー膜を堆積する工程を含み、
   前記ライナー膜の形成中あるいは形成後に、前記ライナー膜に対する紫外線照射およびまたは熱処理を施す工程を含む、半導体装置の製造方法。
6. 前記工程(ｇ)は、
   前記プラズマＣＶＤ法による堆積を複数回繰り返して、前記ライナー膜を所定の膜厚とする工程と、堆積ごとに前記紫外線照射およびまたは前記熱処理を繰り返す工程とを、含む、請求項５記載の半導体装置の製造方法。
7. 前記工程(ｇ)は、
   前記ライナー膜を、シリコン窒化膜で形成する工程を含む、請求項５記載の半導体装置の製造方法。
8. 前記工程(ｇ)の後に、
   前記ライナー膜の表面にフッ酸系のエッチング剤によるウエット処理を施す工程をさらに備える、請求項５記載の半導体装置の製造方法。

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