JP2011142224A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】応力絶縁膜により、MISトランジスタの駆動能力が劣化することを防止する。
【解決手段】第1のMISトランジスタpTr1は、第1の活性領域10aにおける第1のサイドウォール19Aの外側方下に設けられたトレンチ22内に形成され、第1の活性領域10aにおけるチャネル領域のゲート長方向に第1の応力を生じさせるシリコン混晶層23を含む第1導電型の第1のソースドレイン領域27aと、第1の活性領域10a上に第1のゲート電極14a、第1のサイドウォール19A及び第1のソースドレイン領域27aを覆うように形成され、第1の応力とは反対の第2の応力を生じさせる応力絶縁膜31とを備えている。シリコン混晶層23の最上面は、第1のゲート電極14a直下に位置する半導体基板10の表面よりも高く形成されている。シリコン混晶層23と第1のサイドウォール19Aとの隙間24には、第1の応力緩和膜28aが形成されている。
【選択図】図6

Description

本発明は、半導体装置及びその製造方法に関し、特に、シリコン混晶層を含むソースドレイン領域を有するMISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)を備えた半導体装置及びその製造方法に関する。
半導体集積回路装置の高性能化を実現する為に、MISFET(以下、「MISトランジスタ」と称す)のチャネル領域に応力を印加することで、MISトランジスタの駆動能力を向上させる歪技術が用いられている。p型MISトランジスタの場合、チャネル領域におけるゲート長方向に圧縮応力を印加することで、キャリアの移動度が向上し、p型MISトランジスタの駆動能力が向上することが知られている。チャネル領域におけるゲート長方向に圧縮応力を印加する方法として、例えば、シリコン基板よりも大きな格子定数を有するSiGe層を、ソースドレイン領域に形成する方法が挙げられる(例えば、特許文献1及び非特許文献1,2を参照)。
以下に、ソースドレイン領域に形成されたSiGe層を有するp型MISトランジスタと、n型MISトランジスタとが同一の半導体基板に形成された半導体装置について、図8(a) 〜(c) 、図9(a) 〜(c) 及び図10(a) 〜(c) を参照しながら説明する。図8(a) 〜図10(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。図8(a) 〜図10(c) において、左側に示す「pMIS領域」とは、p型MISトランジスタが形成される領域をいう。一方、右側に示す「nMIS領域」とは、n型MISトランジスタが形成される領域をいう。
まず、図8(a) に示すように、半導体基板100の上部に、素子分離領域101を選択的に形成する。これにより、半導体基板100におけるpMIS領域に、素子分離領域101に囲まれた第1の活性領域100aが形成される。それと共に、半導体基板100におけるnMIS領域に、素子分離領域101に囲まれた第2の活性領域100bが形成される。その後、半導体基板100におけるpMIS領域に、n型ウェル領域102aを形成する。一方、半導体基板100におけるnMIS領域に、p型ウェル領域102bを形成する。
次に、第1,第2の活性領域100a,100b上に、第1,第2のゲート絶縁膜103a,103b、第1,第2のゲート電極104a,104b及び第1,第2の保護絶縁膜105a,105bを有する第1,第2のゲート電極形成部105A,105Bを形成する。
次に、第1,第2のゲート電極形成部105A,105Bの側面上に、第1,第2のオフセットスペーサ106a,106bを形成する。その後、第1の活性領域100aにおける第1のゲート電極形成部105Aの側方下に、p型エクステンション注入領域107aを形成する。一方、第2の活性領域100bにおける第2のゲート電極形成部105Bの側方下に、n型エクステンション注入領域107bを形成する。
次に、図8(b) に示すように、第1,第2のゲート電極形成部105A,105Bの側面上に、第1,第2のオフセットスペーサ106a,106bを介して、第1,第2の内側サイドウォール108a,108b及び第1,第2の外側サイドウォール109a,109bを有する第1,第2のサイドウォール109A,109Bを形成する。
次に、図8(c) に示すように、第2の活性領域100b上に、第2のゲート電極形成部105B、第2のオフセットスペーサ106b、第2のサイドウォール109B及びn型エクステンション注入領域107bを覆う保護絶縁膜110を形成する。
次に、第1のサイドウォール109A及び保護絶縁膜110をマスクとして、第1の活性領域100aに対して、エッチングを行う。これにより、第1の活性領域100aにおける第1のサイドウォール109Aの外側方下に、トレンチ111を形成する。
次に、図9(a) に示すように、トレンチ111内に、p型不純物がドーピングされたSiGe層112を形成する。SiGe層112は、p型不純物がドーピングされているため、SiGe層112の領域は、p型不純物導入領域である。
次に、図9(b) に示すように、保護絶縁膜110及び第1,第2の保護絶縁膜105a,105bを除去する。
次に、図9(c) に示すように、第2の活性領域100bにおける第2のサイドウォール109Bの外側方下に、n型ソースドレイン注入領域113を形成する。
次に、図10(a) に示すように、熱処理により、p型,n型エクステンション注入領域107a,107bに含まれるp型,n型不純物を活性化し、p型,n型エクステンション領域114a,114bを形成する。それと共に、SiGe層112の領域(p型不純物導入領域)に含まれるp型不純物を活性化し、p型ソースドレイン領域115aを形成する。それと共に、n型ソースドレイン注入領域113に含まれるn型不純物を活性化し、n型ソースドレイン領域115bを形成する。
次に、図10(b) に示すように、第1,第2のゲート電極104a,104b上に、第1,第3のシリサイド層116a,116bを形成する。それと共に、p型,n型ソースドレイン領域115a,115b上に、第2,第4のシリサイド層117a,117bを形成する。
次に、図10(c) に示すように、半導体基板100上の全面に、第2の活性領域100bにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜118を形成する。
以上のようにして、従来の半導体装置を製造する。
US patent 6621131(米国特許出願公開第2003/0080361号明細書)
しかしながら、従来の半導体装置では、以下に示す問題がある。
一般に、活性領域におけるチャネル領域のゲート長方向に引っ張り応力が印加された場合、n型MISトランジスタの駆動能力は向上するものの、p型MISトランジスタの駆動能力は劣化する。
従来では、応力絶縁膜118により、第2の活性領域100bにおけるチャネル領域のゲート長方向に引っ張り応力を印加して、n型MISトランジスタの駆動能力を向上させることは可能である。しかしながら、応力絶縁膜118により、第1の活性領域100aにおけるチャネル領域のゲート長方向に引っ張り応力が印加されるため、p型MISトランジスタの駆動能力を劣化させるという問題がある。
前記の問題に鑑み、本発明の目的は、シリコン混晶層を含むソースドレイン領域を有するMISトランジスタを備えた半導体装置において、応力絶縁膜により、MISトランジスタの駆動能力が劣化することを防止することである。
前記の目的を達成するため、本発明に係る半導体装置は、第1のMISトランジスタを備えた半導体装置において、第1のMISトランジスタは、半導体基板における第1の活性領域上に形成された第1のゲート絶縁膜と、第1のゲート絶縁膜上に形成された第1のゲート電極と、第1のゲート電極の側面上に形成された第1のサイドウォールと、第1の活性領域における第1のサイドウォールの外側方下に設けられたトレンチ内に形成され、第1の活性領域におけるチャネル領域のゲート長方向に第1の応力を生じさせるシリコン混晶層を含む第1導電型の第1のソースドレイン領域と、第1の活性領域上に第1のゲート電極、第1のサイドウォール及び第1のソースドレイン領域を覆うように形成され、第1の応力とは反対の第2の応力を生じさせる応力絶縁膜とを備え、シリコン混晶層の最上面は、第1のゲート電極直下に位置する半導体基板の表面よりも高く形成されており、シリコン混晶層と第1のサイドウォールとの隙間には、第1の応力緩和膜が形成されていることを特徴とする。
本発明に係る半導体装置によると、シリコン混晶層の最上面を、第1のゲート電極直下に位置する半導体基板の表面よりも高く形成する。言い換えれば、トレンチ内に形成された部分と、該部分上に形成された突出部分とを有するシリコン混晶層を形成する。これにより、シリコン混晶層と第1のサイドウォールとの間に、隙間を設けて、隙間に、第1の応力緩和膜を形成することができる。これにより、応力絶縁膜と第1の活性領域におけるチャネル領域との間に、シリコン混晶層における突出部分及び第1の応力緩和膜を介在させることができる。このため、シリコン混晶層における突出部分及び第1の応力緩和膜の分だけ、応力絶縁膜を、第1の活性領域におけるチャネル領域から離すことができる。このため、応力絶縁膜による第2の応力が、第1の活性領域におけるチャネル領域のゲート長方向に印加されることを緩和することができる。従って、電子の移動度が低下し、第1のMISトランジスタの駆動能力が劣化することを防止することができる。
加えて、シリコン混晶層による第1の応力を、第1の活性領域におけるチャネル領域のゲート長方向に印加することができる。このため、第1のMISトランジスタの駆動能力を向上させることができる。さらに、上述の通り、トレンチ内に形成された部分と、該部分上に形成された突出部分とを有するシリコン混晶層を形成する。これにより、シリコン混晶層における突出部分だけ、シリコン混晶層を厚膜化することができるため、第1の活性領域におけるチャネル領域のゲート長方向に第1の応力を効果的に印加することができる。このため、第1のMISトランジスタの駆動能力をさらに向上させることができる。
本発明に係る半導体装置において、第1のゲート電極と第1のサイドウォールとの間に形成された断面形状がI字状の第1のオフセットスペーサをさらに備えていることが好ましい。
本発明に係る半導体装置において、第1のゲート電極上に形成された第1のシリサイド層と、シリコン混晶層を含む第1のソースドレイン領域上に形成された第2のシリサイド層とをさらに備えていることが好ましい。
本発明に係る半導体装置において、第1の応力緩和膜は、シリコン混晶層の側面上に形成されていることが好ましい。
本発明に係る半導体装置において、第1のサイドウォールは、第1のゲート電極の側面上に形成された断面形状がL字状の内側サイドウォールと、内側サイドウォール上に形成された外側サイドウォールとを有していることが好ましい。
本発明に係る半導体装置において、第1のサイドウォールは、断面形状がL字状の内側サイドウォールを有し、応力絶縁膜は、内側サイドウォールのL字状に湾曲した表面に接して形成されていることが好ましい。
本発明に係る半導体装置において、第1のMISトランジスタは、p型MISトランジスタであり、第1の応力は、圧縮応力であり、第2の応力は、引っ張り応力であることが好ましい。
本発明に係る半導体装置において、シリコン混晶層は、SiGe層であり、応力絶縁膜は、シリコン窒化膜であり、第1の応力緩和膜は、シリコン酸化膜であることが好ましい。
本発明に係る半導体装置において、第1のMISトランジスタは、n型MISトランジスタであり、第1の応力は、引っ張り応力であり、第2の応力は、圧縮応力であることが好ましい。
本発明に係る半導体装置において、半導体基板に第1の活性領域を取り囲むように形成された素子分離領域と、素子分離領域上に形成されたゲート配線と、ゲート配線の側面上に形成された配線用サイドウォールと、素子分離領域における配線用サイドウォールの外側方下に設けられた窪み部の側面上に形成された第2の応力緩和膜と、素子分離領域上にゲート配線、配線用サイドウォール及び第2の応力緩和膜を覆うように形成された応力絶縁膜とを備えていることが好ましい。
本発明に係る半導体装置において、半導体装置は、第2のMISトランジスタをさらに備え、第2のMISトランジスタは、半導体基板における第2の活性領域上に形成された第2のゲート絶縁膜と、第2のゲート絶縁膜上に形成された第2のゲート電極と、第2のゲート電極の側面上に形成された第2のサイドウォールと、第2の活性領域における第2のサイドウォールの外側方下に形成された第2導電型の第2のソースドレイン領域と、第2の活性領域上に第2のゲート電極、第2のサイドウォール及び第2のソースドレイン領域を覆うように形成された応力絶縁膜とを備えていることが好ましい。
このようにすると、応力絶縁膜による第2の応力を、第2の活性領域におけるチャネル領域のゲート長方向に印加することができる。このため、電子の移動度を向上させて、第2のMISトランジスタの駆動能力を向上させることができる。
本発明に係る半導体装置において、第2の活性領域上には、第1の応力緩和膜は形成されていないことが好ましい。
本発明に係る半導体装置において、半導体装置は、第3のMISトランジスタをさらに備え、第3のMISトランジスタは、半導体基板における第3の活性領域上に形成された第3のゲート絶縁膜と、第3のゲート絶縁膜上に形成された第3のゲート電極と、第3のゲート電極の側面上に形成された第3のサイドウォールと、第3の活性領域における第3のサイドウォールの外側方下に形成された第1導電型の第3のソースドレイン領域と、第3の活性領域上に第3のゲート電極、第3のサイドウォール及び第3のソースドレイン領域を覆うように形成された保護膜と、保護膜上に形成された応力絶縁膜とを備えていることが好ましい。
このようにすると、第3の活性領域上に、第3のゲート電極、第3のサイドウォール及び第3のソースドレイン領域を覆うように保護膜を形成する。これにより、応力絶縁膜と第3の活性領域におけるチャネル領域との間に、保護膜を介在させることができる。このため、保護膜の分だけ、応力絶縁膜を、第3の活性領域におけるチャネル領域から離すことができる。このため、応力絶縁膜による第2の応力が、第3の活性領域におけるチャネル領域のゲート長方向に印加されることを緩和することができる。このため、電子の移動度が低下し、第3のMISトランジスタの駆動能力が劣化することを防止することができる。
本発明に係る半導体装置において、第3のゲート電極上及び第3のソースドレイン領域上には、シリサイド層は形成されていないことが好ましい。
本発明に係る半導体装置において、第1の応力緩和膜と保護膜とは、同一の絶縁材料からなることが好ましい。
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板における第1の活性領域上に形成された第1のMISトランジスタを有する半導体装置の製造方法であって、第1の活性領域上に第1のゲート絶縁膜及び第1のゲート電極を有する第1のゲート電極形成部を形成する工程(a)と、工程(a)の後に、第1のゲート電極形成部の側面上に第1のサイドウォールを形成する工程(b)と、工程(b)の後に、第1の活性領域における第1のサイドウォールの外側方下にトレンチを形成した後、トレンチ内に第1の活性領域におけるチャネル領域のゲート長方向に第1の応力を生じさせるシリコン混晶層を含む第1導電型の第1のソースドレイン領域を形成する工程(c)と、工程(c)の後に、シリコン混晶層と第1のサイドウォールとの隙間に第1の応力緩和膜を形成する工程(d)と、工程(d)の後に、第1の活性領域上に第1のゲート電極、第1のサイドウォール、第1のソースドレイン領域及び第1の応力緩和膜を覆い、第1の応力とは反対の第2の応力を生じさせる応力絶縁膜を形成する工程(e)とを備えていることを特徴とする。
本発明に係る半導体装置の製造方法によると、シリコン混晶層の最上面を、第1のゲート電極直下に位置する半導体基板の表面よりも高く形成する。言い換えれば、トレンチ内に形成された部分と、該部分上に形成された突出部分とを有するシリコン混晶層を形成する。これにより、シリコン混晶層と第1のサイドウォールとの間に、隙間を設けて、隙間に、第1の応力緩和膜を形成することができる。これにより、応力絶縁膜と第1の活性領域におけるチャネル領域との間に、シリコン混晶層における突出部分及び第1の応力緩和膜を介在させることができる。このため、シリコン混晶層における突出部分及び第1の応力緩和膜の分だけ、応力絶縁膜を、第1の活性領域におけるチャネル領域から離すことができる。このため、応力絶縁膜による第2の応力が、第1の活性領域におけるチャネル領域のゲート長方向に印加されることを緩和することができる。従って、電子の移動度が低下し、第1のMISトランジスタの駆動能力が劣化することを防止することができる。
加えて、シリコン混晶層による第1の応力を、第1の活性領域におけるチャネル領域のゲート長方向に印加することができる。このため、第1のMISトランジスタの駆動能力を向上させることができる。さらに、上述の通り、トレンチ内に形成された部分と、該部分上に形成された突出部分とを有するシリコン混晶層を形成する。これにより、シリコン混晶層における突出部分だけ、シリコン混晶層を厚膜化することができるため、第1の活性領域におけるチャネル領域のゲート長方向に第1の応力を効果的に印加することができる。このため、第1のMISトランジスタの駆動能力をさらに向上させることができる。
本発明に係る半導体装置の製造方法において、工程(c)において、シリコン混晶層の最上面を、第1のゲート電極直下に位置する半導体基板の表面よりも高く形成することが好ましい。
本発明に係る半導体装置の製造方法において、工程(a)の前に、半導体基板に第1の活性領域を取り囲む素子分離領域を形成する工程(f)をさらに備え、工程(a)は、素子分離領域上にゲート配線を有するゲート配線形成部を形成する工程を含み、工程(b)は、ゲート配線形成部の側面上に配線用サイドウォールを形成する工程を含み、工程(d)は、素子分離領域における配線用サイドウォールの外側方下に設けられた窪み部の側面上に第2の応力緩和膜を形成する工程を含み、工程(e)は、素子分離領域上にゲート配線、配線用サイドウォール及び第2の応力緩和膜を覆うように応力絶縁膜を形成する工程を含むことが好ましい。
本発明に係る半導体装置の製造方法において、半導体装置は、半導体基板における第2の活性領域上に形成された第2のMISトランジスタを有し、工程(a)は、第2の活性領域上に第2のゲート絶縁膜及び第2のゲート電極を有する第2のゲート電極形成部を形成する工程を含み、工程(b)は、第2のゲート電極形成部の側面上に第2のサイドウォールを形成する工程を含み、工程(c)の後で工程(d)の前に、第2の活性領域における第2のサイドウォールの外側方下に第2導電型の第2のソースドレイン領域を形成する工程(g)をさらに備え、工程(e)は、第2の活性領域上に第2のゲート電極、第2のサイドウォール及び第2のソースドレイン領域を覆うように応力絶縁膜を形成する工程を含むことが好ましい。
このようにすると、応力絶縁膜による第2の応力を、第2の活性領域におけるチャネル領域のゲート長方向に印加することができる。このため、電子の移動度を向上させて、第2のMISトランジスタの駆動能力を向上させることができる。
本発明に係る半導体装置の製造方法において、半導体装置は、半導体基板における第3の活性領域上に形成された第3のMISトランジスタを有し、工程(a)は、第3の活性領域上に第3のゲート絶縁膜及び第3のゲート電極を有する第3のゲート電極形成部を形成する工程を含み、工程(b)は、第3のゲート電極形成部の側面上に第3のサイドウォールを形成する工程を含み、工程(c)の後で工程(d)の前に、第3の活性領域における第3のサイドウォールの外側方下に第1導電型の第3のソースドレイン領域を形成する工程(h)をさらに備え、工程(d)は、第3の活性領域上に第3のゲート電極、第3のサイドウォール及び第3のソースドレイン領域を覆うように保護膜を形成する工程を含み、工程(e)は、保護膜上に応力絶縁膜を形成する工程を含むことが好ましい。
このようにすると、第3の活性領域上に、第3のゲート電極、第3のサイドウォール及び第3のソースドレイン領域を覆うように保護膜を形成する。これにより、応力絶縁膜と第3の活性領域におけるチャネル領域との間に、保護膜を介在させることができる。このため、保護膜の分だけ、応力絶縁膜を、第3の活性領域におけるチャネル領域から離すことができる。このため、応力絶縁膜による第2の応力が、第3の活性領域におけるチャネル領域のゲート長方向に印加されることを緩和することができる。このため、電子の移動度が低下し、第3のMISトランジスタの駆動能力が劣化することを防止することができる。
本発明に係る半導体装置及びその製造方法によると、シリコン混晶層の最上面を、第1のゲート電極直下に位置する半導体基板の表面よりも高く形成する。言い換えれば、トレンチ内に形成された部分と、該部分上に形成された突出部分とを有するシリコン混晶層を形成する。これにより、シリコン混晶層と第1のサイドウォールとの間に、隙間を設けて、隙間に、第1の応力緩和膜を形成することができる。これにより、応力絶縁膜と第1の活性領域におけるチャネル領域との間に、シリコン混晶層における突出部分及び第1の応力緩和膜を介在させることができる。このため、シリコン混晶層における突出部分及び第1の応力緩和膜の分だけ、応力絶縁膜を、第1の活性領域におけるチャネル領域から離すことができる。このため、応力絶縁膜による第2の応力が、第1の活性領域におけるチャネル領域のゲート長方向に印加されることを緩和することができる。従って、電子の移動度が低下し、第1のMISトランジスタの駆動能力が劣化することを防止することができる。
(a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (a) 〜(b) は、本発明の一実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (a) 〜(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (a) 〜(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。 (a) 〜(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の断面図である。
以下に、本発明の実施形態について図面を参照しながら説明する。
(一実施形態)
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図1(a) 〜(b) 、図2(a) 〜(b) 、図3(a) 〜(b) 、図4(a) 〜(b) 、図5(a) 〜(b) 及び図6(a) 〜(b) を参照しながら説明する。図1(a) 〜図6(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。図1(a) 〜図6(b) において、左側から順に、第1のpMIS領域、配線領域、nMIS領域、第2のpMIS領域を示す。「第1のpMIS領域」とは、第1のMISトランジスタが形成される領域をいう。「配線領域」とは、ゲート配線が形成される領域をいう。「nMIS領域」とは、第2のMISトランジスタが形成される領域をいう。「第2のpMIS領域」とは、第3のMISトランジスタが形成される領域をいう。「第1のMISトランジスタ」とは、シリコン混晶層を含むソースドレイン領域を有するMISトランジスタをいう。第1のMISトランジスタは、例えばロジック回路又は内部回路に用いられる。「第3のMISトランジスタ」とは、ソースドレイン領域上に形成されたシリサイド層を有さないMISトランジスタをいう。第3のMISトランジスタは、例えばアナログ回路又は周辺回路に用いられる。
まず、図1(a) に示すように、例えば埋め込み素子分離(Shallow Trench Isolation:STI)法により、例えばp型シリコンからなる半導体基板10の上部に、例えばシリコン酸化膜からなる素子分離領域11を選択的に形成する。これにより、半導体基板10における第1,第2のpMIS領域に、素子分離領域11に囲まれた第1,第3の活性領域10a,10cが形成される。それと共に、半導体基板10におけるnMIS領域に、素子分離領域11に囲まれた第2の活性領域10bが形成される。
その後、イオン注入法により、半導体基板10における第1,第2のpMIS領域に、例えばリン(P)等のn型不純物を注入する。一方、イオン注入法により、半導体基板10におけるnMIS領域に、例えばボロン(B)等のp型不純物を注入する。その後、熱処理により、半導体基板10における第1,第2のpMIS領域に、第1,第2のn型ウェル領域12a,12cを形成する。それと共に、半導体基板10におけるnMIS領域に、p型ウェル領域12bを形成する。
次に、例えばISSG(In-Situ Steam Generation)酸化法により、第1,第2,第3の活性領域10a,10b,10c上に、例えば膜厚が1.8nmのシリコン酸化膜からなるゲート絶縁膜形成膜を堆積する。その後、例えばCVD(Chemical Vapor Deposition)法により、ゲート絶縁膜形成膜上に、例えば膜厚が50nmのポリシリコン膜からなるゲート電極形成膜を堆積する。その後、例えばCVD法により、ゲート電極形成膜上に、例えば膜厚が30nmのシリコン酸化膜からなる保護絶縁膜形成膜を堆積する。その後、リソグラフィ法により、保護絶縁膜形成膜上に、レジストパターン(図示省略)を形成する。その後、ドライエッチング法により、レジストパターンをマスクとして、保護絶縁膜形成膜、ゲート電極形成膜及びゲート絶縁膜形成膜を順次パターニングする。これにより、第1,第2,第3の活性領域10a,10b,10c上に、第1,第2,第3のゲート絶縁膜13a,13b,13c、第1,第2,第3のゲート電極14a,14b,14c及び第1,第2,第3の保護絶縁膜15a,15b,15cを有する第1,第2,第3のゲート電極形成部15A,15B,15Cを形成する。それと共に、第1の活性領域10aと第2の活性領域10bとの間に介在する素子分離領域11上に、ゲート配線14x及び配線用保護絶縁膜15xを有するゲート配線形成部15Xを形成する。
次に、例えばCVD法により、半導体基板10上の全面に、例えば膜厚が5nmのシリコン窒化膜からなるオフセットスペーサ用膜を堆積する。その後、オフセットスペーサ用膜に対して、例えば異方性ドライエッチングを行う。これにより、第1,第2,第3のゲート電極形成部15A,15B,15Cの側面上に、断面形状がI字状の第1,第2,第3のオフセットスペーサ16a,16b,16cを形成する。それと共に、ゲート配線形成部15Xの側面上に、断面形状がI字状の配線用オフセットスペーサ16xを形成する。
その後、イオン注入法により、第1のゲート電極形成部15Aをマスクとして、第1の活性領域10aに、第1の注入ドーズ量で、例えばB等のp型不純物を注入する。これにより、第1の活性領域10aにおける第1のゲート電極形成部15Aの側方下に、第1のp型エクステンション注入領域17aを自己整合的に形成する。その後、イオン注入法により、第2のゲート電極形成部15Bをマスクとして、第2の活性領域10bに、例えば砒素(As)等のn型不純物を注入する。これにより、第2の活性領域10bにおける第2のゲート電極形成部15Bの側方下に、n型エクステンション注入領域17bを自己整合的に形成する。その後、イオン注入法により、第3のゲート電極形成部15Cをマスクとして、第3の活性領域10cに、第1の注入ドーズ量よりも少ない第2の注入ドーズ量で、例えばB等のp型不純物を注入する。これにより、第3の活性領域10cにおける第3のゲート電極形成部15Cの側方下に、第2のp型エクステンション注入領域17cを自己整合的に形成する。このとき、第2の注入ドーズ量は、第1の注入ドーズ量よりも少ないため、第2のp型エクステンション注入領域17cのp型不純物濃度は、第1のp型エクステンション注入領域17aのp型不純物濃度よりも低くなる。なお、第1,第2のp型エクステンション注入領域17a,17c及びn型エクステンション注入領域17bの形成順は、順不同である。
次に、図1(b) に示すように、例えばCVD法により、半導体基板10上の全面に、例えば膜厚が5nmのシリコン酸化膜からなる内側サイドウォール用膜及び例えば膜厚が15nmのシリコン窒化膜からなる外側サイドウォール用膜を順次堆積する。その後、外側サイドウォール用膜及び内側サイドウォール用膜に対して、例えば異方性エッチングを順次行う。これにより、第1,第2,第3のゲート電極形成部15A,15B,15Cの側面上に、第1,第2,第3のオフセットスペーサ16a,16b,16cを介して、断面形状がL字状の第1,第2,第3の内側サイドウォール18a,18b,18c及び第1,第2,第3の外側サイドウォール19a,19b,19cを有する第1,第2,第3のサイドウォール19A,19B,19Cを形成する。それと共に、ゲート配線形成部15Xの側面上に、配線用オフセットスペーサ16xを介して、断面形状がL字状の配線用内側サイドウォール18x及び配線用外側サイドウォール19xを有する配線用サイドウォール19Xを形成する。
次に、図2(a) に示すように、例えばCVD法により、半導体基板10上の全面に、例えば膜厚が10nmのシリコン酸化膜からなる保護絶縁膜形成膜を形成する。その後、リソグラフィ法により、保護絶縁膜形成膜上に、第1のpMIS領域及び配線領域を開口し且つnMIS領域及び第2のpMIS領域を覆うレジストパターン(図示省略)を形成する。その後、エッチング法により、レジストパターンをマスクとして、保護絶縁膜形成膜における第1のpMIS領域及び配線領域に形成された部分を除去する。これにより、第1の活性領域10aにおける第1のサイドウォール19Aの外側方下に形成された領域の表面を露出させる。一方、第2,第3の活性領域10b,10c上に、第2,第3のゲート電極形成部15B,15C、第2,第3のオフセットスペーサ16b,16c、第2,第3のサイドウォール19B,19C及びn型,第2のp型エクステンション注入領域17b,17cを覆う保護絶縁膜21を形成する。その後、レジストパターンを除去する。
このとき、素子分離領域11(シリコン酸化膜)にエッチングが施される。このため、図2(a) に示すように、素子分離領域11における配線用サイドウォール19Xの外側方下に、窪み部20が形成される。
次に、図2(b) に示すように、第1のサイドウォール19A及び保護絶縁膜21をマスクとして、第1の活性領域10aに対して、例えばドライエッチングを行う。これにより、第1の活性領域10aにおける第1のサイドウォール19Aの外側方下に、例えば深さが60nmのトレンチ22を形成する。
このとき、素子分離領域11(シリコン酸化膜)にエッチングが施される。このため、図2(b) に示すように、素子分離領域11における配線用サイドウォール19Xの外側方下に、窪み部20が形成される。図2(b) に示す窪み部20の深さは、図2(a) に示す窪み部20の深さよりも深い。
次に、図3(a) に示すように、例えばCVD法により、例えばシランガス(SiH4ガス)及びゲルマンガス(GeH4ガス)を、例えばジボランガス(B26ガス)等のp型不純物ガスと共に供給する。これにより、トレンチ22内に、例えば膜厚が90nmのSiGeからなるシリコン混晶層23を形成する。シリコン混晶層23には、B等のp型不純物がドーピングされているため、シリコン混晶層23の領域は、p型不純物導入領域である。シリコン混晶層23のp型不純物濃度は、例えば1×1020cm2である。シリコン混晶層23は、第1の活性領域10aにおけるチャネル領域のゲート長方向に圧縮応力を生じさせる。
このとき、シリコン混晶層23の最上面を、第1のゲート電極14aの直下に位置する半導体基板10の表面よりも高く形成する。これにより、シリコン混晶層23と第1のサイドウォール19Aとの間に、隙間24を形成する。
またこのとき、ゲルマニウム濃度及びp型不純物濃度が、徐々に高くなるように、シリコン混晶層23を成長させる。このようにすると、シリコン混晶層23における半導体基板10と接触する部分のゲルマニウム濃度及びp型不純物濃度を低くすることができる。このため、シリコン混晶層23における半導体基板10と接触する部分の格子定数と、半導体基板10の格子定数との差を小さくすることができるため、結晶欠陥の発生を防止することができる。言い換えれば、トレンチ22内に露出する半導体基板10に、半導体基板10の格子定数と大きく異なるシリコン混晶層(言い換えれば、ゲルマニウム濃度及びp型不純物濃度が高いシリコン混晶層)が接して形成されて、結晶欠陥が発生することを防止することができる。また、p型不純物が、シリコン混晶層の周囲に拡散されて、MISトランジスタの動作に悪影響を及ぼすことを防止することができる。
またこのとき、第1のゲート電極14aの上面は、第1の保護絶縁膜15aで覆われているため、第1のゲート電極14a上に、SiGe層が形成されることはない。ゲート配線14xの上面は、配線用保護絶縁膜15xで覆われているため、ゲート配線14x上に、SiGe層が形成されることはない。第2,第3のゲート電極14b,14cの上面は、第2,第3の保護絶縁膜15b,15c及び保護絶縁膜21で順次覆われているため、第2,第3のゲート電極14b,14c上に、SiGe層が形成されることはない。第2,第3の活性領域10b,10cの表面は、保護絶縁膜21で覆われているため、第2,第3の活性領域10b,10c上に、SiGe層が形成されることはない。
次に、図3(b) に示すように、例えばウェットエッチング法により、保護絶縁膜21、並びに第1,第2,第3の保護絶縁膜15a,15b,15c及び配線用保護絶縁膜15xを除去する。これにより、n型,第2のp型エクステンション注入領域17b,17cの表面、並びに第1,第2,第3のゲート電極14a,14b,14c及びゲート配線14xの上面を露出させる。
このとき、図3(a) に示すように、エッチング前の第1のオフセットスペーサ16a及び配線用オフセットスペーサ16x、並びに第1の内側サイドウォール18a及び配線用内側サイドウォール18xの上端は、露出している。これに対し、エッチング前の第2,第3のオフセットスペーサ16b,16c及び第2,第3の内側サイドウォール18b,18cの上端は、保護絶縁膜21で覆われている。このため、第1のオフセットスペーサ16a及び配線用オフセットスペーサ16xは、第2,第3のオフセットスペーサ16b,16cよりも、エッチングに晒される時間が長い。このため、図3(b) に示すように、エッチング後の第1のオフセットスペーサ16a及び配線用オフセットスペーサ16xの上端高さは、第2,第3のオフセットスペーサ16b,16cの上端高さよりも低い。同様に、第1の内側サイドウォール18a及び配線用内側サイドウォール18xは、第2,第3の内側サイドウォール18b,18cよりも、エッチングに晒される時間が長い。このため、図3(b) に示すように、エッチング後の第1の内側サイドウォール18a及び配線用内側サイドウォール18xの上端高さは、第2,第3の内側サイドウォール18b,18cの上端高さよりも低い。ここで、オフセットスペーサ又は内側サイドウォールの「上端高さ」とは、ゲート電極(又はゲート配線)の直下に位置する半導体基板の表面から、オフセットスペーサ又は内側サイドウォールの上端までの高さをいう。
次に、図4(a) に示すように、イオン注入法により、第2のゲート電極14b及び第2のサイドウォール19Bをマスクとして、第2の活性領域10bに、例えばAs等のn型不純物を注入する。これにより、第2の活性領域10bにおける第2のサイドウォール19Bの外側方下に、n型ソースドレイン注入領域25bを自己整合的に形成する。一方、イオン注入法により、第3のゲート電極14c及び第3のサイドウォール19Cをマスクとして、第3の活性領域10cに、例えばB等のp型不純物を注入する。これにより、第3の活性領域10cにおける第3のサイドウォール19Cの外側方下に、p型ソースドレイン注入領域25cを自己整合的に形成する。
次に、図4(b) に示すように、例えば950℃,1秒間の熱処理を行う。
熱処理により、第1,第2のp型エクステンション注入領域17a,17cに含まれるp型不純物を活性化し、第1,第2のp型エクステンション領域26a,26cを形成する。それと共に、n型エクステンション注入領域17bに含まれるn型不純物を活性化し、n型エクステンション領域26bを形成する。
熱処理により、シリコン混晶層23の領域(p型不純物導入領域)に含まれるp型不純物を活性化し、シリコン混晶層23を含む第1のp型ソースドレイン領域27aを形成する。それと共に、n型ソースドレイン注入領域25bに含まれるn型不純物を活性化し、n型ソースドレイン領域27bを形成する。それと共に、p型ソースドレイン注入領域25cに含まれるp型不純物を活性化し、第2のp型ソースドレイン領域27cを形成する。
次に、図5(a) に示すように、例えばCVD法により、半導体基板10上の全面に、例えば膜厚が16nmのシリコン酸化膜からなる絶縁膜28を堆積する。
次に、図5(b) に示すように、リソグラフィ法により、絶縁膜28上に、第1のpMIS領域、配線領域及びnMIS領域を開口し且つ第2のpMIS領域を覆うレジストパターン(図示省略)を形成する。その後、レジストパターンをマスクとして、絶縁膜28に対して、例えば異方性ドライエッチング及びウェットエッチングを順次行う。これにより、第1,第2のゲート電極14a,14b及びゲート配線14xの上面、並びに第1のp型,n型ソースドレイン領域27a,27bの表面を露出させる。一方、シリコン混晶層23と第1のサイドウォール19Aとの間に形成された隙間24に、第1の応力緩和膜28aを形成する。それと共に、素子分離領域11における配線用サイドウォール19Xの外側方下に設けられた窪み部20の側面上に、第2の応力緩和膜28xを形成する。それと共に、n型ソースドレイン領域27bの側面(言い換えれば、窪み部20内に露出する面)上に、保護膜28bを形成する。それと共に、第3の活性領域10c上に、第3のゲート電極14c、第3のオフセットスペーサ16c、第3のサイドウォール19C及び第2のp型ソースドレイン領域27cを覆う保護膜28cを形成する。その後、レジストパターンを除去する。
次に、図6(a) に示すように、例えばスパッタ法により、半導体基板10上の全面に、例えば膜厚が10nmのニッケル(Ni)からなるシリサイド用金属膜(図示省略)を形成する。その後、熱処理により、第1,第2のゲート電極14a,14b及びゲート配線14x、並びにシリコン混晶層23を含む第1のp型ソースドレイン領域27a及びn型ソースドレイン領域27bに含まれるSiと、シリサイド用金属膜に含まれるNiとを反応させる。これにより、第1,第2のゲート電極14a,14b上に、膜厚が15nmのニッケルシリサイドからなる第1,第3のシリサイド層29a,29bを形成する。それと共に、ゲート配線14x上に、膜厚が15nmのニッケルシリサイドからなる配線用シリサイド層29xを形成する。それと共に、第1のp型,n型ソースドレイン領域27a,27b上に、膜厚が15nmのニッケルシリサイドからなる第2,第4のシリサイド層30a,30bを形成する。なお、第2のシリサイド層30aは、シリコン混晶層23に含まれるゲルマニウム(Ge)を含む可能性がある。
このとき、n型ソースドレイン領域27bの側面(言い換えれば、窪み部20内に露出する面)は、保護膜28bで覆われている。このため、シリサイド用金属膜が、n型ソースドレイン領域27bの側面に接して形成されることがなく、シリサイド用金属膜を、n型ソースドレイン領域27bの表面にのみ接して形成することができる。このため、n型ソースドレイン領域27bの表面及び側面に沿って形成された断面形状がL字状の第4のシリサイド層ではなく、図6(a) に示すように、n型ソースドレイン領域27bの表面に沿って形成された断面形状がI字状の第4のシリサイド層30bを形成することができる。
またこのとき、第3のゲート電極14cの上面は、保護膜28cで覆われているため、第3のゲート電極14c上に、シリサイド層が形成されることはない。またこのとき、第2のp型ソースドレイン領域27cの表面は、保護膜28cで覆われているため、第2のp型ソースドレイン領域27c上に、シリサイド層が形成されることはない。
その後、シリサイド用金属膜における素子分離領域11、第1,第2のサイドウォール19A,19B及び配線用サイドウォール19X、並びに保護膜28c等の上に残存する部分(言い換えれば、未反応の部分)を除去する。その後、熱処理により、第1,第3のシリサイド層29a,29b及び配線用シリサイド層29x、並びに第2,第4のシリサイド層30a,30bのシリサイド組成比を安定化させる。
次に、図6(b) に示すように、例えばCVD法により、半導体基板10上の全面に、第2の活性領域10bにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜31を堆積する。
その後、図示を省略するが、応力絶縁膜31上に、層間絶縁膜を形成した後、応力絶縁膜31及び層間絶縁膜に、コンタクトプラグを形成する。その後、層間絶縁膜上に、コンタクトプラグと接続する配線を形成する。
以上のようにして、本実施形態に係る半導体装置を製造することができる。
以下に、本発明の一実施形態に係る半導体装置の構成について、図6(b) を参照しながら説明する。
図6(b) に示すように、本実施形態に係る半導体装置は、半導体基板10における第1のpMIS領域に形成された第1のMISトランジスタpTr1と、半導体基板10におけるnMIS領域に形成された第2のMISトランジスタnTrと、半導体基板10における第2のpMIS領域に形成された第3のMISトランジスタpTr2とを備えている。第1,第3のMISトランジスタpTr1,pTr2の導電型は、p型である。第2のMISトランジスタnTrの導電型は、n型である。
第1のMISトランジスタpTr1は、第1の活性領域10a上に形成された第1のゲート絶縁膜13aと、第1のゲート絶縁膜13a上に形成された第1のゲート電極14aと、第1のゲート電極14aの側面上に形成された断面形状がI字状の第1のオフセットスペーサ16aと、第1の活性領域10aにおける第1のゲート電極14aの側方下に形成された第1のp型エクステンション領域26aと、第1のゲート電極14aの側面上に第1のオフセットスペーサ16aを介して形成された第1のサイドウォール19Aと、第1の活性領域10aにおける第1のサイドウォール19Aの外側方下に設けられたトレンチ22内に形成され、シリコン混晶層23を含む第1のp型ソースドレイン領域27aと、第1のゲート電極14a上に形成された第1のシリサイド層29aと、シリコン混晶層23を含む第1のp型ソースドレイン領域27a上に形成された第2のシリサイド層30aと、第1の活性領域10a上に第1のゲート電極14a、第1のオフセットスペーサ16a、第1のサイドウォール19A及び第1のp型ソースドレイン領域27aを覆うように形成された応力絶縁膜31とを備えている。
シリコン混晶層23は、第1の活性領域10aにおけるチャネル領域のゲート長方向に圧縮応力を生じさせる。シリコン混晶層23の最上面は、第1のゲート電極14aの直下に位置する半導体基板10の表面よりも高く形成されている。言い換えれば、シリコン混晶層23は、トレンチ22内に形成された部分と、該部分上に形成された突出部分とを有している。シリコン混晶層23と第1のサイドウォール19Aとの隙間24には、第1の応力緩和膜28aが形成されている。言い換えれば、第1の応力緩和膜28aは、シリコン混晶層23の側面上に形成されている。
本実施形態に係る半導体装置は、半導体基板10に第1,第2,第3の活性領域10a,10b,10cを取り囲むように形成された素子分離領域11と、第1の活性領域10aと第2の活性領域10bとの間に介在する素子分離領域11上に形成されたゲート配線14xと、ゲート配線14xの側面上に形成された配線用オフセットスペーサ16xと、ゲート配線14xの側面上に配線用オフセットスペーサ16xを介して形成された配線用サイドウォール19Xと、素子分離領域11における配線用サイドウォール19Xの外側方下に設けられた窪み部20の側面上に形成された第2の応力緩和膜28xと、ゲート配線14x上に形成された配線用シリサイド層29xと、素子分離領域11上にゲート配線14x、配線用オフセットスペーサ16x、配線用サイドウォール19X及び第2の応力緩和膜28xを覆うように形成された応力絶縁膜31とを備えている。
第2のMISトランジスタnTrは、第2の活性領域10b上に形成された第2のゲート絶縁膜13bと、第2のゲート絶縁膜13b上に形成された第2のゲート電極14bと、第2のゲート電極14bの側面上に形成された断面形状がI字状の第2のオフセットスペーサ16bと、第2の活性領域10bにおける第2のゲート電極14bの側方下に形成されたn型エクステンション領域26bと、第2のゲート電極14bの側面上に第2のオフセットスペーサ16bを介して形成された第2のサイドウォール19Bと、第2の活性領域10bにおける第2のサイドウォール19Bの外側方下に形成されたn型ソースドレイン領域27bと、第2のゲート電極14b上に形成された第3のシリサイド層29bと、n型ソースドレイン領域27b上に形成された第4のシリサイド層30bと、第2の活性領域10b上に第2のゲート電極14b、第2のオフセットスペーサ16b、第2のサイドウォール19B及びn型ソースドレイン領域27bを覆うように形成された応力絶縁膜31とを備えている。
第3のMISトランジスタpTr2は、第3の活性領域10c上に形成された第3のゲート絶縁膜13cと、第3のゲート絶縁膜13c上に形成された第3のゲート電極14cと、第3のゲート電極14cの側面上に形成された断面形状がI字状の第3のオフセットスペーサ16cと、第3の活性領域10cにおける第3のゲート電極14cの側方下に形成された第2のp型エクステンション領域26cと、第3のゲート電極14cの側面上に第3のオフセットスペーサ16cを介して形成された第3のサイドウォール19Cと、第3の活性領域10cにおける第3のサイドウォール19Cの外側方下に形成された第2のp型ソースドレイン領域27cと、第3の活性領域10c上に第3のゲート電極14c、第3のオフセットスペーサ16c、第3のサイドウォール19C及び第2のp型ソースドレイン領域27cを覆うように形成された保護膜28cと、保護膜28c上に形成された応力絶縁膜31とを備えている。
第1,第2,第3のサイドウォール19A,19B,19Cは、第1,第2,第3のゲート電極14a,14b,14cの側面上に形成された断面形状がL字状の第1,第2,第3の内側サイドウォール18a,18b,18cと、第1,第2,第3の内側サイドウォール18a,18b,18c上に形成された第1,第2,第3の外側サイドウォール19a,19b,19cとを有している。配線用サイドウォール19Xは、ゲート配線14xの側面上に形成された断面形状がL字状の配線用内側サイドウォール18xと、配線用内側サイドウォール18x上に形成された配線用外側サイドウォール19xとを有している。
第1の応力緩和膜28a、第2の応力緩和膜28x、保護膜28b及び保護膜28cは、同一の絶縁材料からなる。
本実施形態によると、図3(a) に示すように、シリコン混晶層23の最上面を、第1のゲート電極14a直下に位置する半導体基板10の表面よりも高く形成する。言い換えれば、トレンチ22内に形成された部分と、該部分上に形成された突出部分とを有するシリコン混晶層23を形成する。これにより、図3(a) に示すように、シリコン混晶層23と第1のサイドウォール19Aとの間に、隙間24を設けて、図5(b) に示すように、隙間24に、第1の応力緩和膜28aを形成することができる。これにより、図6(b) に示すように、応力絶縁膜31と第1の活性領域10aにおけるチャネル領域との間に、シリコン混晶層23における突出部分及び第1の応力緩和膜28aを介在させることができる。このため、シリコン混晶層23における突出部分及び第1の応力緩和膜28aの分だけ、応力絶縁膜31を、第1の活性領域10aにおけるチャネル領域から離すことができる。このため、応力絶縁膜31による引っ張り応力が、第1の活性領域10aにおけるチャネル領域のゲート長方向に印加されることを緩和することができる。従って、ホールの移動度が低下し、第1のMISトランジスタpTr1の駆動能力が劣化することを防止することができる。
加えて、シリコン混晶層23による圧縮応力を、第1の活性領域10aにおけるチャネル領域のゲート長方向に印加することができる。このため、第1のMISトランジスタpTr1の駆動能力を向上させることができる。さらに、上述の通り、図3(a) に示すように、トレンチ22内に形成された部分と、該部分上に形成された突出部分とを有するシリコン混晶層23を形成する。これにより、シリコン混晶層23における突出部分だけ、シリコン混晶層23を厚膜化することができるため、第1の活性領域10aにおけるチャネル領域のゲート長方向に圧縮応力を効果的に印加することができる。このため、第1のMISトランジスタpTr1の駆動能力をさらに向上させることができる。
さらに、応力絶縁膜31による引っ張り応力を、第2の活性領域10bにおけるチャネル領域のゲート長方向に印加することができる。このため、電子の移動度を向上させて、第2のMISトランジスタnTrの駆動能力を向上させることができる。
さらに、図5(b) に示すように、n型ソースドレイン領域27bの側面(言い換えれば、窪み部20内に露出する面)上に、保護膜28bを形成し、n型ソースドレイン領域27bの側面を、保護膜28bで覆うことができる。このため、シリサイド用金属膜が、n型ソースドレイン領域27bの側面に接して形成されることがないため、図6(a) に示すように、断面形状が、L字状ではなく、I字状の第4のシリサイド層30bを形成することができる。これにより、第4のシリサイド層30bを、n型ソースドレイン領域27bの底面(接合面)から離して形成することができるため、n型ソースドレイン領域27bにおいてリーク電流が発生することを防止することができる。
さらに、図5(b) に示すように、第3の活性領域10c上に、第3のゲート電極14c、第3のオフセットスペーサ16c、第3のサイドウォール19C及び第2のp型ソースドレイン領域27cを覆うように保護膜28cを形成する。これにより、図6(b) に示すように、応力絶縁膜31と第3の活性領域10cにおけるチャネル領域との間に、保護膜28cを介在させることができる。このため、保護膜28cの分だけ、応力絶縁膜31を、第3の活性領域10cにおけるチャネル領域から離すことができる。このため、応力絶縁膜31による引っ張り応力が、第3の活性領域10cにおけるチャネル領域のゲート長方向に印加されることを緩和することができる。このため、ホールの移動度が低下し、第3のMISトランジスタpTr2の駆動能力が劣化することを防止することができる。保護膜28cは、図6(a) に示すように、シリサイド層が形成されることを防止する膜として機能するだけでなく、応力絶縁膜31による引っ張り応力を緩和する膜としても機能する。
ここで、本明細書におけるシリコン混晶層23の「最上面」とは、シリコン混晶層23における突出部分の断面形状が、図3(a) に示すように、台形状である場合、台形の上底をいう。また、シリコン混晶層における突出部分の断面形状が、例えば、山形状である場合、山の頂点(最上点)をいう。
なお、本実施形態では、図1(a) に示すように、第1のp型エクステンション注入領域17aを形成した後、n型エクステンション注入領域17bを形成し、その後、第1のp型エクステンション注入領域17aよりも低いp型不純物濃度を有する第2のp型エクステンション注入領域17cを形成する場合、言い換えれば、第1,第2のp型エクステンション注入領域17a,17cを、別工程で形成し、第1,第2のp型エクステンション注入領域17a,17cのp型不純物濃度を、互いに異ならせる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第1,第2のp型エクステンション注入領域を、同一工程で形成し、第1,第2のp型エクステンション注入領域のp型不純物濃度を、互いに同一にしてもよい。
また本実施形態では、図2(b) に示すように、第1の活性領域10aに対して、例えばドライエッチングを行うことにより、トレンチ22を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第1の活性領域に対して、異方性ウェットエッチングを行うことにより、側面に<111>面を含むトレンチを形成してもよい。このようにすると、トレンチの側面を、第1の活性領域におけるチャネル領域に近付けることができるため、トレンチ内に形成されるシリコン混晶層による圧縮応力を、第1の活性領域におけるチャネル領域のゲート長方向に効果的に印加することができる。
また本実施形態では、ゲート絶縁膜形成膜の形成方法として、ISSG酸化法を用い、第1,第2,第3の活性領域10a,10b,10c上にのみ、ゲート絶縁膜形成膜を形成し、素子分離領域11とゲート配線14xとの間に、配線用ゲート絶縁膜を介在させない場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ゲート絶縁膜形成膜の形成方法として、CVD法を用い、半導体基板上に、ゲート絶縁膜形成膜を形成し、素子分離領域とゲート配線との間に、配線用ゲート絶縁膜を介在させてもよい。
また本実施形態では、例えばシリコン酸化膜からなる第1,第2,第3のゲート絶縁膜13a,13b,13c上に、例えばポリシリコン膜からなる第1,第2,第3のゲート電極14a,14b,14cが形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、下地膜と、下地膜上に形成された高誘電率膜とを有する第1,第2,第3のゲート絶縁膜上に、金属膜と、金属膜上に形成されたシリコン膜とを有する第1,第2,第3のゲート電極が形成されていてもよい。下地膜は、例えばシリコン酸化膜又はシリコン酸窒化膜からなる。高誘電率膜は、例えば比誘電率が8以上のハフニウム酸化膜又はジルコニウム酸化膜からなる。金属膜は、例えばTiN(窒化チタン)又はTaN(窒化タンタル)からなる。シリコン膜は、例えばポリシリコン膜からなる。この場合、素子分離領域とゲート配線との間に、下地膜及び高誘電率膜、又は高誘電率膜が介在している。
また本実施形態では、シリサイド用金属膜の材料として、Niを用いて、ニッケルシリサイドからなる第1,第3,第2,第4のシリサイド層29a,29b,30a,30bを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、シリサイド用金属膜の材料として、Niの代わりに、白金又はコバルトを用いて、白金シリサイド又はコバルトシリサイドからなる第1,第3,第2,第4のシリサイド層を形成してもよい。
また本実施形態では、第1のMISトランジスタpTr1の導電型がp型であり、第2のMISトランジスタnTrの導電型がn型である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第1のMISトランジスタの導電型がn型であり、第2のMISトランジスタの導電型がp型であってもよい。この場合、第1,第2のMISトランジスタの各々が有するエクステンション領域及びソースドレイン領域は、導電型が、本実施形態における導電型とは反対の導電型である。またこの場合、シリコン混晶層として、第1の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる層(例えば、SiC層)を用いる。応力絶縁膜として、第2の活性領域におけるチャネル領域のゲート長方向に圧縮応力を生じさせる膜を用いる。
<一実施形態の変形例>
以下に、本発明の一実施形態の変形例に係る半導体装置の製造方法について、図7(a) 〜(b) を参照しながら説明する。図7(a) 〜(b) は、本発明の一実施形態の変形例に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。図7(a) 〜(b) において、第1の実施形態における構成要素と同一の構成要素には、図1(a) 〜図6(b) に示す符号と同一の符号を付す。従って、本変形例では、第1の実施形態と同様の説明を適宜省略する。
まず、図1(a) 〜図5(b) に示す工程と同様の工程を順次行い、図5(b) に示す構成と同様の構成を得る。
次に、図7(a) に示すように、例えば160℃の熱燐酸を用いたウェットエッチング法により、第1,第2のサイドウォール19A,19Bにおける第1,第2の外側サイドウォール19a,19b(シリコン窒化膜)及び配線用サイドウォール19Xにおける配線用外側サイドウォール19x(シリコン窒化膜)を除去する。これにより、第1,第2の内側サイドウォール18a,18b(シリコン酸化膜)及び配線用内側サイドウォール18x(シリコン酸化膜)のL字状に湾曲した表面を露出させる。
次に、図7(b) に示すように、第1,第2のゲート電極14a,14b上に、第1,第3のシリサイド層29a,29bを形成する。それと共に、ゲート配線14x上に、配線用シリサイド層29xを形成する。それと共に、第1のp型,n型ソースドレイン領域27a,27b上に、第2,第4のシリサイド層30a,30bを形成する。言い換えれば、図6(a) に示す工程と同様の工程を行う。
次に、半導体基板10上の全面に、応力絶縁膜31を形成する。言い換えれば、図6(b) に示す工程と同様の工程を行う。このとき、応力絶縁膜31を、第1,第2の内側サイドウォール18a,18b及び配線用内側サイドウォール18xのL字状に湾曲した表面に接して形成する。
以上のようにして、本変形例に係る半導体装置を製造することができる。
本変形例と第1の実施形態との構成上の相違点は、以下に示す点である。
第1の実施形態では、図6(b) に示すように、第1,第2のサイドウォール19A,19Bは、第1,第2の内側サイドウォール18a,18bと、第1,第2の外側サイドウォール19a,19bとを有している。配線用サイドウォール19Xは、配線用内側サイドウォール18xと、配線用外側サイドウォール19xとを有している。応力絶縁膜31は、第1,第2の外側サイドウォール19a,19b及び配線用外側サイドウォール19xの側面、並びに第1,第2の内側サイドウォール18a,18b及び配線用内側サイドウォール18xの上端に接して形成されている。
これに対し、本変形例では、図7(b) に示すように、第1,第2のサイドウォール19A,19Bは、第1,第2の内側サイドウォール18a,18bのみを有している。配線用サイドウォール19Xは、配線用内側サイドウォール18xのみを有している。応力絶縁膜31は、第1,第2の内側サイドウォール18a,18b及び配線用内側サイドウォール18xのL字状に湾曲した表面に接して形成されている。
本変形例によると、第1の実施形態と同様の効果を得ることができる。
加えて、図7(a) に示すように、第2の外側サイドウォール19bを除去した後、応力絶縁膜31を形成するため、図7(b) に示すように、応力絶縁膜31を、第2の内側サイドウォール18bのL字状に湾曲した表面に接して形成することができる。このため、応力絶縁膜31を、第2の外側サイドウォール19bの除去分だけ、第2の活性領域10bにおけるチャネル領域に近付けて形成することができるため、第2の活性領域10bにおけるチャネル領域のゲート長方向に、引っ張り応力を効果的に印加することができる。
さらに、応力絶縁膜31を、第2の外側サイドウォール19bの除去分だけ、厚く形成することができるため、第2の活性領域10bにおけるチャネル領域のゲート長方向に、引っ張り応力を効果的に印加することができる。
以上説明したように、本発明は、MISトランジスタの駆動能力が劣化することを防止することができ、シリコン混晶層を含むソースドレイン領域を有するMISトランジスタを備えた半導体装置及びその製造方法に有用である。
10 半導体基板
10a 第1の活性領域
10b 第2の活性領域
10c 第3の活性領域
11 素子分離領域
12a 第1のn型ウェル領域
12b p型ウェル領域
12c 第2のn型ウェル領域
13a 第1のゲート絶縁膜
13b 第2のゲート絶縁膜
13c 第3のゲート絶縁膜
14a 第1のゲート電極
14b 第2のゲート電極
14c 第3のゲート電極
14x ゲート配線
15a 第1の保護絶縁膜
15b 第2の保護絶縁膜
15c 第3の保護絶縁膜
15x 配線用保護絶縁膜
15A 第1のゲート電極形成部
15B 第2のゲート電極形成部
15C 第3のゲート電極形成部
15X ゲート配線形成部
16a 第1のオフセットスペーサ
16b 第2のオフセットスペーサ
16c 第3のオフセットスペーサ
16x 配線用オフセットスペーサ
17a 第1のp型エクステンション注入領域
17b n型エクステンション注入領域
17c 第2のp型エクステンション注入領域
18a 第1の内側サイドウォール
18b 第2の内側サイドウォール
18c 第3の内側サイドウォール
18x 配線用内側サイドウォール
19a 第1の外側サイドウォール
19b 第2の外側サイドウォール
19c 第3の外側サイドウォール
19x 配線用内側サイドウォール
20 窪み部
21 保護絶縁膜
22 トレンチ
23 シリコン混晶層
24 隙間
25b n型ソースドレイン注入領域
25c p型ソースドレイン注入領域
26a 第1のp型エクステンション領域
26b n型エクステンション領域
26c 第2のp型エクステンション領域
27a 第1のp型ソースドレイン領域(第1導電型の第1のソースドレイン領域)
27b n型ソースドレイン領域(第2導電型の第2のソースドレイン領域)
27c 第2のp型ソースドレイン領域(第1導電型の第3のソースドレイン領域)
28 絶縁膜
28a 第1の応力緩和膜
28x 第2の応力緩和膜
28b 保護膜
28c 保護膜
29a 第1のシリサイド層
29b 第3のシリサイド層
29x 配線用シリサイド層
30a 第2のシリサイド層
30b 第4のシリサイド層
31 応力絶縁膜
pTr1 第1のMISトランジスタ
nTr 第2のMISトランジスタ
pTr2 第3のMISトランジスタ

Claims (20)

  1. 第1のMISトランジスタを備えた半導体装置において、
    前記第1のMISトランジスタは、
    半導体基板における第1の活性領域上に形成された第1のゲート絶縁膜と、
    前記第1のゲート絶縁膜上に形成された第1のゲート電極と、
    前記第1のゲート電極の側面上に形成された第1のサイドウォールと、
    前記第1の活性領域における前記第1のサイドウォールの外側方下に設けられたトレンチ内に形成され、前記第1の活性領域におけるチャネル領域のゲート長方向に第1の応力を生じさせるシリコン混晶層を含む第1導電型の第1のソースドレイン領域と、
    前記第1の活性領域上に前記第1のゲート電極、前記第1のサイドウォール及び前記第1のソースドレイン領域を覆うように形成され、前記第1の応力とは反対の第2の応力を生じさせる応力絶縁膜とを備え、
    前記シリコン混晶層の最上面は、前記第1のゲート電極直下に位置する前記半導体基板の表面よりも高く形成されており、
    前記シリコン混晶層と前記第1のサイドウォールとの隙間には、第1の応力緩和膜が形成されていることを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記第1のゲート電極と前記第1のサイドウォールとの間に形成された断面形状がI字状の第1のオフセットスペーサをさらに備えていることを特徴とする半導体装置。
  3. 請求項1又は2に記載の半導体装置において、
    前記第1のゲート電極上に形成された第1のシリサイド層と、
    前記シリコン混晶層を含む前記第1のソースドレイン領域上に形成された第2のシリサイド層とをさらに備えていることを特徴とする半導体装置。
  4. 請求項1〜3のうちいずれか1項に記載の半導体装置において、
    前記第1の応力緩和膜は、前記シリコン混晶層の側面上に形成されていることを特徴とする半導体装置。
  5. 請求項1〜4のうちいずれか1項に記載の半導体装置において、
    前記第1のサイドウォールは、前記第1のゲート電極の側面上に形成された断面形状がL字状の内側サイドウォールと、前記内側サイドウォール上に形成された外側サイドウォールとを有していることを特徴とする半導体装置。
  6. 請求項1〜4のうちいずれか1項に記載の半導体装置において、
    前記第1のサイドウォールは、断面形状がL字状の内側サイドウォールを有し、
    前記応力絶縁膜は、前記内側サイドウォールのL字状に湾曲した表面に接して形成されていることを特徴とする半導体装置。
  7. 請求項1〜6のうちいずれか1項に記載の半導体装置において、
    前記第1のMISトランジスタは、p型MISトランジスタであり、
    前記第1の応力は、圧縮応力であり、
    前記第2の応力は、引っ張り応力であることを特徴とする半導体装置。
  8. 請求項1〜7のうちいずれか1項に記載の半導体装置において、
    前記シリコン混晶層は、SiGe層であり、
    前記応力絶縁膜は、シリコン窒化膜であり、
    前記第1の応力緩和膜は、シリコン酸化膜であることを特徴とする半導体装置。
  9. 請求項1〜6のうちいずれか1項に記載の半導体装置において、
    前記第1のMISトランジスタは、n型MISトランジスタであり、
    前記第1の応力は、引っ張り応力であり、
    前記第2の応力は、圧縮応力であることを特徴とする半導体装置。
  10. 請求項1〜9のうちいずれか1項に記載の半導体装置において、
    前記半導体基板に前記第1の活性領域を取り囲むように形成された素子分離領域と、
    前記素子分離領域上に形成されたゲート配線と、
    前記ゲート配線の側面上に形成された配線用サイドウォールと、
    前記素子分離領域における前記配線用サイドウォールの外側方下に設けられた窪み部の側面上に形成された第2の応力緩和膜と、
    前記素子分離領域上に前記ゲート配線、前記配線用サイドウォール及び前記第2の応力緩和膜を覆うように形成された前記応力絶縁膜とを備えていることを特徴とする半導体装置。
  11. 請求項1〜10のうちいずれか1項に記載の半導体装置において、
    前記半導体装置は、第2のMISトランジスタをさらに備え、
    前記第2のMISトランジスタは、
    前記半導体基板における第2の活性領域上に形成された第2のゲート絶縁膜と、
    前記第2のゲート絶縁膜上に形成された第2のゲート電極と、
    前記第2のゲート電極の側面上に形成された第2のサイドウォールと、
    前記第2の活性領域における前記第2のサイドウォールの外側方下に形成された第2導電型の第2のソースドレイン領域と、
    前記第2の活性領域上に前記第2のゲート電極、前記第2のサイドウォール及び前記第2のソースドレイン領域を覆うように形成された前記応力絶縁膜とを備えていることを特徴とする半導体装置。
  12. 請求項11に記載の半導体装置において、
    前記第2の活性領域上には、前記第1の応力緩和膜は形成されていないことを特徴とする半導体装置。
  13. 請求項1〜12のうちいずれか1項に記載の半導体装置において、
    前記半導体装置は、第3のMISトランジスタをさらに備え、
    前記第3のMISトランジスタは、
    前記半導体基板における第3の活性領域上に形成された第3のゲート絶縁膜と、
    前記第3のゲート絶縁膜上に形成された第3のゲート電極と、
    前記第3のゲート電極の側面上に形成された第3のサイドウォールと、
    前記第3の活性領域における前記第3のサイドウォールの外側方下に形成された第1導電型の第3のソースドレイン領域と、
    前記第3の活性領域上に前記第3のゲート電極、前記第3のサイドウォール及び前記第3のソースドレイン領域を覆うように形成された保護膜と、
    前記保護膜上に形成された前記応力絶縁膜とを備えていることを特徴とする半導体装置。
  14. 請求項13に記載の半導体装置において、
    前記第3のゲート電極上及び前記第3のソースドレイン領域上には、シリサイド層は形成されていないことを特徴とする半導体装置。
  15. 請求項13又は14に記載の半導体装置において、
    前記第1の応力緩和膜と前記保護膜とは、同一の絶縁材料からなることを特徴とする半導体装置。
  16. 半導体基板における第1の活性領域上に形成された第1のMISトランジスタを有する半導体装置の製造方法であって、
    前記第1の活性領域上に第1のゲート絶縁膜及び第1のゲート電極を有する第1のゲート電極形成部を形成する工程(a)と、
    前記工程(a)の後に、前記第1のゲート電極形成部の側面上に第1のサイドウォールを形成する工程(b)と、
    前記工程(b)の後に、前記第1の活性領域における前記第1のサイドウォールの外側方下にトレンチを形成した後、前記トレンチ内に前記第1の活性領域におけるチャネル領域のゲート長方向に第1の応力を生じさせるシリコン混晶層を含む第1導電型の第1のソースドレイン領域を形成する工程(c)と、
    前記工程(c)の後に、前記シリコン混晶層と前記第1のサイドウォールとの隙間に第1の応力緩和膜を形成する工程(d)と、
    前記工程(d)の後に、前記第1の活性領域上に前記第1のゲート電極、前記第1のサイドウォール、前記第1のソースドレイン領域及び前記第1の応力緩和膜を覆い、前記第1の応力とは反対の第2の応力を生じさせる応力絶縁膜を形成する工程(e)とを備えていることを特徴とする半導体装置の製造方法。
  17. 請求項16に記載の半導体装置の製造方法において、
    前記工程(c)において、前記シリコン混晶層の最上面を、前記第1のゲート電極直下に位置する前記半導体基板の表面よりも高く形成することを特徴とする半導体装置の製造方法。
  18. 請求項16又は17に記載の半導体装置の製造方法において、
    前記工程(a)の前に、前記半導体基板に前記第1の活性領域を取り囲む素子分離領域を形成する工程(f)をさらに備え、
    前記工程(a)は、前記素子分離領域上にゲート配線を有するゲート配線形成部を形成する工程を含み、
    前記工程(b)は、前記ゲート配線形成部の側面上に配線用サイドウォールを形成する工程を含み、
    前記工程(d)は、前記素子分離領域における前記配線用サイドウォールの外側方下に設けられた窪み部の側面上に第2の応力緩和膜を形成する工程を含み、
    前記工程(e)は、前記素子分離領域上に前記ゲート配線、前記配線用サイドウォール及び前記第2の応力緩和膜を覆うように前記応力絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  19. 請求項16〜18のうちいずれか1項に記載の半導体装置の製造方法において、
    前記半導体装置は、前記半導体基板における第2の活性領域上に形成された第2のMISトランジスタを有し、
    前記工程(a)は、前記第2の活性領域上に第2のゲート絶縁膜及び第2のゲート電極を有する第2のゲート電極形成部を形成する工程を含み、
    前記工程(b)は、前記第2のゲート電極形成部の側面上に第2のサイドウォールを形成する工程を含み、
    前記工程(c)の後で前記工程(d)の前に、前記第2の活性領域における前記第2のサイドウォールの外側方下に第2導電型の第2のソースドレイン領域を形成する工程(g)をさらに備え、
    前記工程(e)は、前記第2の活性領域上に前記第2のゲート電極、前記第2のサイドウォール及び前記第2のソースドレイン領域を覆うように前記応力絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  20. 請求項16〜19のうちいずれか1項に記載の半導体装置の製造方法において、
    前記半導体装置は、前記半導体基板における第3の活性領域上に形成された第3のMISトランジスタを有し、
    前記工程(a)は、前記第3の活性領域上に第3のゲート絶縁膜及び第3のゲート電極を有する第3のゲート電極形成部を形成する工程を含み、
    前記工程(b)は、前記第3のゲート電極形成部の側面上に第3のサイドウォールを形成する工程を含み、
    前記工程(c)の後で前記工程(d)の前に、前記第3の活性領域における前記第3のサイドウォールの外側方下に第1導電型の第3のソースドレイン領域を形成する工程(h)をさらに備え、
    前記工程(d)は、前記第3の活性領域上に前記第3のゲート電極、前記第3のサイドウォール及び前記第3のソースドレイン領域を覆うように保護膜を形成する工程を含み、
    前記工程(e)は、前記保護膜上に前記応力絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
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