KR100936577B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
실시예에 따른 반도체 소자는 반도체 기판 상에 형성된 질화 실리콘산화막과, 상기 질화 실리콘산화막 상에 형성된 HfSiON막과, 상기 HfSiON막 상에 형성된 폴리 실리콘층과, 상기 폴리 실리콘층 상에 형성된 실리사이드화된 게이트 전극이 포함되는 게이트 구조물; 상기 게이트 구조물의 양측벽에 형성된 스페이서; 및 상기 게이트 구조물의 양측에 배치되는 소스 영역 및 드레인 영역이 포함된다.
반도체, 실리사이드
Description
실시예는 반도체 소자 및 그 제조방법에 관해 개시된다.
트랜지스터의 속도 개선을 위하여 낮은 게이트 일함수(low gate work function) 및 수직 전계(vertical electric field) 구현을 위한 메탈 게이트(metal gate)와 high-k 게이트 절연물질을 이용한 게이트 구조물에 대한 연구가 보편화되고 있다.
일반적으로, high-k 게이트 절연물질로 Hf 계열의 메탈 게이트 옥사이드를 이용하는데, 이 경우 게이트 전극과 메탈 게이트 옥사이드 사이의 계면 또는 메탈 게이트 옥사이드와 실리콘 기판 사이의 계면에 Hf pinning 현상이 발생되어 flat band shift 현상을 야기시킨다.
이로 인하여 문턱 전압(Vth)의 시프트(shift) 및 NBTI(Negative Bias Temperature Instability) 저하를 유발하는 문제가 발생된다.
실시예는 반도체 소자 및 그 제조방법을 제공한다.
실시예는 Hf에 의한 pinning 현상을 감소시킬 수 있는 반도체 소자 및 그 제조방법을 제공한다.
실시예에 따른 반도체 소자는 반도체 기판 상에 형성된 질화 실리콘산화막과, 상기 질화 실리콘산화막 상에 형성된 HfSiON막과, 상기 HfSiON막 상에 형성된 폴리 실리콘층과, 상기 폴리 실리콘층 상에 형성된 실리사이드화된 게이트 전극이 포함되는 게이트 구조물; 상기 게이트 구조물의 양측벽에 형성된 스페이서; 및 상기 게이트 구조물의 양측에 배치되는 소스 영역 및 드레인 영역이 포함된다.
실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 실리콘산화막과, 상기 실리콘 산화막 상에 HfSiO막을 형성하는 단계와, 상기 반도체 기판에 질소 플라즈마 공정을 수행하여 상기 실리콘 산화막 및 HfSiO막을 질화 실리콘산화막 및 HfSiON막으로 형성하는 단계와, 상기 HfSiON막 상에 폴리 실리콘층을 형성하는 단계와, 상기 폴리 실리콘층 상에 SiGe층을 성장시키는 단계와, 상기 질화 실리콘산화막, HfSiON막, 폴리 실리콘층 및 SiGe층을 패터닝하여 게이트 구조물을 형성하는 단계; 상기 게이트 구조물의 양측에 스페이서와 소스 영역 및 드레인 영역을 형성하는 단계; 및 상기 SiGe층을 실리사이드화하여 게이트 전극을 형성하는 단계가 포함된다.
실시예는 Hf에 의한 pinning 현상을 감소시킬 수 있는 반도체 소자 및 그 제조방법을 제공할 수 있다.
이하, 첨부된 도면을 참조하여 실시예에 따른 반도체 소자 및 그 제조방법에 대해 상세히 설명하도록 한다.
도 1 내지 도 7은 실시예에 따른 반도체 소자 및 그 제조방법을 설명하는 도면이다.
먼저, 도 7을 참조하면, 실시예에 따른 반도체 소자는 반도체 기판(100), 상기 반도체 기판(100)에 액티브 영역을 정의하는 소자 분리막(200), 상기 액티브 영역에 형성된 NMOS 트랜지스터(300) 및 PMOS 트랜지스터(400)가 포함된다.
상기 소자 분리막(200)은 절연물질로 형성되며, STI(Sallow Trench Isolation) 공정 또는 LOCOS(Local Oxidation of Silicon) 공정에 의해 형성될 수 있다.
상기 반도체 기판(100)은 P형 불순물이 포함된 P웰 영역(110) 및 N형 불순물이 포함된 N웰 영역(120)을 포함한다.
상기 NMOS 트랜지스터(300)는 상기 P웰 영역(110) 상에 형성된다. 상기 NMOS 트랜지스터(300)는 게이트 구조물(360)과, 상기 게이트 구조물(360)의 양측벽에 형성되는 스페이서(370)과, 상기 게이트 구조물(360)의 양측의 액티브 영역에 형성되는 소스/드레인 영역(380)을 포함한다. 또한, 상기 게이트 구조물(360)의 하측의 채널 영역에는 불소(Fluorine)이 주입된 불소 주입층(390)이 형성될 수 있다.
한편, 상기 게이트 구조물(360)은 질화 실리콘산화막(SiON)(310), 제1 HfSiON막(320), 제2 HfSiON막(330), 폴리 실리콘층(340), 게이트 전극(350)이 포함된다.
상기 제2 HfSiON막(330)은 상기 제1 HfSiON막(320)에 비해 적은 함량의 Hf를 포함하고, 상기 폴리 실리콘층(340)은 불소 이온이 포함된다.
상기 불소 이온이 주입된 폴리 실리콘층(340)은 상기 제1 HfSiON막(320) 및 제2 HfSiON막(330)에 의해 유발되는 Hf pinning 현상을 개선한다.
상기 게이트 전극(350)은 니켈 FUSI(Ni Fully Silicided)로 형성될 수 있다. 니켈 FUSI 구조는 낮은 일함수(low work function) 특성을 가지고 있기 때문에 전자/정공의 이동도가 저하되는 현상을 개선할 수 있다.
비록 도시되지는 않았으나, 상기 소스/드레인 영역(380)에도 실리사이드가 형성될 수 있다.
마찬가지로, 상기 PMOS 트랜지스터(400)는 상기 N웰 영역(120) 상에 형성된다. 상기 PMOS 트랜지스터(400)는 게이트 구조물(460)과, 상기 게이트 구조물(460)의 양측벽에 형성되는 스페이서(470)과, 상기 게이트 구조물(460)의 양측의 액티브 영역에 형성되는 소스/드레인 영역(480)을 포함한다. 또한, 상기 게이트 구조물(460)의 하측의 채널 영역에는 불소(Fluorine)이 주입된 불소 주입층(390)이 형성될 수 있다.
한편, 상기 게이트 구조물(460)은 질화 실리콘산화막(SiON)(410), 제1 HfSiON막(420), 제2 HfSiON막(430), 폴리 실리콘층(440), 게이트 전극(450)이 포함된다.
상기 제2 HfSiON막(430)은 상기 제1 HfSiON막(420)에 비해 적은 함량의 Hf를 포함하고, 상기 폴리 실리콘층(440)은 불소 이온이 포함된다.
상기 불소 이온이 주입된 폴리 실리콘층(440)은 상기 제1 HfSiON막(420) 및 제2 HfSiON막(430)에 의해 유발되는 Hf pinning 현상을 개선한다.
상기 게이트 전극(450)은 니켈 FUSI(Ni Fully Silicided)로 형성될 수 있다. 니켈 FUSI 구조는 낮은 일함수(low work function) 특성을 가지고 있기 때문에 전자/정공의 이동도가 저하되는 현상을 개선할 수 있다.
비록 도시되지는 않았으나, 상기 소스/드레인 영역(480)에도 실리사이드가 형성될 수 있다.
한편, 실시예에서는 상기 게이트 구조물(360,460)이 질화 실리콘산화막(SiON)(310,410), 제1 HfSiON막(320,420), 제2 HfSiON막(330,430), 폴리 실리콘층(340,440), 게이트 전극(350,450)이 포함되어 형성된 것이 개시되어 있으나, 상기 제2 HfSiON막(330,430) 및 폴리 실리콘층(340,440)은 선택적으로 형성될 수 있다.
예를 들어, 다른 실시예에 따르면, 상기 게이트 구조물(360,460)은 질화 실리콘산화막(SiON)(310,410), 제1 HfSiON막(320,420), 폴리 실리콘층(340,440), 게이트 전극(350,450)이 포함되어 형성될 수 있다.
예를 들어, 또 다른 실시예에 따르면, 상기 게이트 구조물(360,460)은 질화 실리콘산화막(SiON)(310,410), 제1 HfSiON막(320,420), 제2 HfSiON막(330,430), 게이트 전극(350,450)이 포함되어 형성될 수 있다.
이하에서는 도 1 내지 도 7을 참조하여 제1 실시예에 따른 반도체 소자의 제조방법에 대해 상세히 설명하도록 한다.
도 1을 참조하면, 반도체 기판(100) 상에 소자 분리막(200)을 형성하여 액티브 영역을 정의한다. 상기 소자 분리막(200)은 STI(Sallow Trench Isolation) 공정 또는 LOCOS(Local Oxidation of Silicon) 공정에 의해 형성될 수 있다.
그리고, P형 불순물 및 N형 불순물을 선택적으로 주입하여 P웰 영역(100)과 N웰 영역(120)을 형성한다.
여기서, 상기 P웰 영역(100)과 N웰 영역(120)이 형성된 반도체 기판(100)의 표면에 불소 이온을 주입할 수 있으며, 이로 인하여 불소 주입층(390)이 형성될 수 있다. 상기 불소 주입층(390)의 형성은 선택적이며, 상기 불소 주입층(390)의 불소는 상기 P웰 영역(100)과 N웰 영역(120)의 웰 어닐 공정(well aneal process)을 통해 활성화된다.
상기 불소 주입층(390)은 HfSiON막에 포함된 Hf와 반도체 기판(100)의 Si 격자와의 pinning 현상을 방지할 수 있다.
도 2를 참조하면, 상기 반도체 기판(100) 상에 열 산화막으로 실리콘 산화막(SiO2)을 형성하고, 상기 실리콘 산화막 위에 MOCVD(Metal Organic Chemical Vapor Deposition) 방법을 통해 Hf가 40~60% 비율로 포함된 HfSiO를 증착하고, 이어서 Hf가 5~10% 비율로 포함된 HfSiO를 증착한다.
그리고, RPN(Remote Plasma Nitridation) 공정을 통해, 800~850℃에서 질소(N2) 가스와 HfSiO 및 SiO2를 반응시킴으로써, 상기 반도체 기판(100) 상에는 질화 실리콘산화막(SiON)(510), 제1 HfSiON막(520), 제2 HfSiON막(530)이 순차적으로 형성된다.
상기 제2 HfSiON막(530)은 상기 제1 HfSiON막(520)에 비해 적은 양의 Hf를 포함함으로써 Hf에 의한 Si 격자에 대한 pinning 확률을 감소시킨다.
상기 질소 이온의 주입에 의해 상기 반도체 기판(100)과 상기 질화 실리콘산화막(SiON)(510), 제1 HfSiON막(520), 제2 HfSiON막(530)이 포함되는 절연막 구조 사이의 접촉면의 거칠기(poor interface roughness)가 개선될 수 있다.
도 3을 참조하면, 상기 질화 실리콘산화막(SiON)(510), 제1 HfSiON막(520), 제2 HfSiON막(530)이 형성된 반도체 기판(100) 상에 70~100nm의 폴리실리콘층(540)을 LP-CVD(Low Pressure CVD) 방법으로 형성하고 상기 폴리실리콘층(540)에 불소 이온을 주입한다.
상기 폴리실리콘층(540)에 주입된 불소 이온은 상기 제1 HfSiON막(520) 및 제2 HfSiON막(530)의 Hf에 의해 유발되는 Hf pinning 현상을 개선한다.
도 4를 참조하면, 상기 폴리실리콘층(540) 상에 게이트 전극층(550)을 형성한다. 상기 게이트 전극층(550)은 SiGe를 에피텍셜 성장(epitaxial growth)시켜 150~200nm의 두께로 형성한다. Ge가 포함된 Si 구조는 선택적으로 Ni FUSI 구조를 형성하는데 효과적이다.
도 5를 참조하면, 상기 질화 실리콘산화막(SiON)(510), 제1 HfSiON막(520), 제2 HfSiON막(530), 폴리실리콘층(540) 및 게이트 전극층(550)을 패터닝하여 상기 NMOS 트랜지스터(300) 및 PMOS 트랜지스터(400)를 형성하는 게이트 구조물(360,460)을 형성한다.
그리고, In, Sb, As, BF 등의 불순물을 주입하여 저농도의 LDD 영역을 형성하고, 스페이서(370,470)를 형성한다.
상기 스페이서(370,470)을 이온 주입 마스크로 하여 고농도의 불순물 이온을 주입하여 상기 LDD 영역과 함께 소스/드레인 영역(380,480)을 형성한다.
도 6을 참조하면, 상기 반도체 기판(100)의 표면에 버퍼 산화막(600)을 형성하고, 상기 버퍼 산화막(600)에 대해 CMP(Chemical Mechanical Polishing) 공정을 수행하여 상기 게이트 구조물(360,460)의 상측이 노출되도록 한다.
그리고, 상기 게이트 구조물(360,460) 및 상기 버퍼 산화막(600)을 포함하는 반도체 기판(100)의 상측에 니켈(Ni)(700)을 도포한 후 400℃에서 1차 열처리를 수행한다. 이때, 상기 게이트 전극(350,450)의 Si는 상기 Ni과 반응하여 부분적으로 실리사이드화된다.
이후, 상기 게이트 전극(350,450)의 Si와 반응하지 않은 Ni 및 상기 버퍼 산화막(600)도 제거한다. 그리고, 2 차 열처리를 수행하여 Ni FUSI 구조를 형성한다.
따라서, 도 7에 도시된 바와 같은 반도체 소자가 제조될 수 있다.
비록 도시되지는 않았으나, 도 7에서 상기 소스/드레인 영역(380,480)에도 실리사이드가 형성될 수 있다.
또한, 실시예에서는 니켈(Ni)을 이용하여 실리사이드를 형성하는 것이 개시 되어 있으나, 니켈 외에도 티타늄, 탄탈륨, 코발트 및 백금 중 적어도 어느 하나의 금속이 사용될 수 있다.
도 1 내지 도 7은 실시예에 따른 반도체 소자 및 그 제조방법을 설명하는 도면.
Claims (12)
- 반도체 기판 상에 형성된 질화 실리콘산화막과, 상기 질화 실리콘산화막 상에 형성된 HfSiON막과, 상기 HfSiON막 상에 형성된 폴리 실리콘층과, 상기 폴리 실리콘층 상에 형성된 실리사이드화된 게이트 전극이 포함되는 게이트 구조물;상기 게이트 구조물의 양측벽에 형성된 스페이서; 및상기 게이트 구조물의 양측에 배치되는 소스 영역 및 드레인 영역이 포함되고,상기 HfSiON막은 제1 HfSiON막 및 상기 제1 HfSiON막 상에 형성된 제2 HfSiON막을 포함하고, 상기 제2 HfSiON막은 상기 제1 HfSiON막에 비해 Hf 함량이 작은 것을 특징으로 하는 반도체 소자.
- 삭제
- 제 1항에 있어서,상기 제1 HfSiON막은 Hf가 40~60% 포함된 제1 HfSiO막에 질소가 결합되어 형성되고, 상기 제2 HfSiON막은 Hf가 5~10% 포함된 제2 HfSiO막에 질소가 결합되어 형성되는 반도체 소자.
- 반도체 기판 상에 형성된 질화 실리콘산화막과, 상기 질화 실리콘산화막 상에 형성된 HfSiON막과, 상기 HfSiON막 상에 형성되고 불소 이온을 포함하는 폴리 실리콘층과, 상기 폴리 실리콘층 상에 형성된 실리사이드화된 게이트 전극이 포함되는 게이트 구조물;상기 게이트 구조물의 양측벽에 형성된 스페이서; 및상기 게이트 구조물의 양측에 배치되는 소스 영역 및 드레인 영역이 포함되는 반도체 소자.
- 반도체 기판 상에 형성된 질화 실리콘산화막과, 상기 질화 실리콘산화막 상에 형성된 HfSiON막과, 상기 HfSiON막 상에 형성된 폴리 실리콘층과, 상기 폴리 실리콘층 상에 형성된 실리사이드화된 게이트 전극이 포함되는 게이트 구조물;상기 게이트 구조물의 양측벽에 형성된 스페이서;상기 게이트 구조물의 양측에 배치되는 소스 영역 및 드레인 영역; 및상기 소스 영역 및 드레인 영역 사이에 형성되고, 불소 이온이 주입된 불소 주입층을 포함하는 반도체 소자.
- 제 1항, 제 4항, 제 5항 중 어느 하나의 항에 있어서,상기 게이트 전극은 니켈(Ni)이 실리사이드된 반도체 소자.
- 반도체 기판 상에 실리콘산화막과, 상기 실리콘 산화막 상에 HfSiO막을 형성하는 단계와, 상기 반도체 기판에 질소 플라즈마 공정을 수행하여 상기 실리콘 산화막 및 HfSiO막을 질화 실리콘산화막 및 HfSiON막으로 형성하는 단계와, 상기 HfSiON막 상에 폴리 실리콘층을 형성하는 단계와, 상기 폴리 실리콘층 상에 SiGe층을 성장시키는 단계와, 상기 질화 실리콘산화막, HfSiON막, 폴리 실리콘층 및 SiGe층을 패터닝하여 게이트 구조물을 형성하는 단계;상기 게이트 구조물의 양측에 스페이서와 소스 영역 및 드레인 영역을 형성하는 단계; 및상기 SiGe층을 실리사이드화하여 게이트 전극을 형성하는 단계가 포함되는 반도체 소자의 제조방법.
- 제 7항에 있어서,상기 게이트 전극을 형성하는 단계는 상기 반도체 기판에 버퍼 산화막을 형성하고 CMP 공정을 통해 상기 SiGe층이 노출되도록 하는 단계;상기 버퍼 산화막 및 SiGe층 상에 금속을 도포하는 단계;상기 금속이 도포된 반도체 기판에 대해 1차 열처리 공정을 수행하는 단계;상기 SiGe층과 반응하지 않은 금속 및 상기 버퍼 산화막을 제거하고 2차 열처리 공정을 수행하는 단계가 포함되는 반도체 소자의 제조방법.
- 제 7항에 있어서,상기 반도체 기판 상에 실리콘 산화막을 형성하기 전에 상기 반도체 기판에 불소 이온을 주입하는 단계가 더 포함되는 반도체 소자의 제조방법.
- 제 7항에 있어서,상기 HfSiO막을 형성하는 단계는 제1 HfSiO막 및 상기 제1 HfSiO막 상에 제2 HfSiO막을 형성하는 단계가 포함되고, 상기 제2 HfSiO막은 상기 제1 HfSiO막에 비해 Hf 함량이 작은 반도체 소자의 제조방법.
- 제 10항에 있어서,상기 제1 HfSiO막은 Hf가 40~60% 포함되고, 상기 제2 HfSiO막은 Hf가 5~10% 포함되는 반도체 소자의 제조방법.
- 제 7항에 있어서,상기 HfSiON막 상에 폴리 실리콘층을 형성한 후, 상기 폴리 실리콘층 상에 불소 이온을 주입하는 단계가 더 포함되는 반도체 소자의 제조방법.
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