CN100583450C - 半导体器件及其制造方法 - Google Patents

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Abstract

在Si基板(201)上依次堆积有价带能量值小于Si基板且迁移率大于Si基板的SiGe层(202)、Si保护层(203)和绝缘膜(204)的MOS结构的半导体器件中，利用以下方式来解决以下问题，其中：该问题是指，通过制造热处理工艺，阈值电压的绝对值向变小的方向偏移的问题，该问题起因于由于Ge的扩散而形成在上述Si保护层(203)和上述绝缘膜(204)之间的界面及其附近的负的固定电荷；该方式是指，伴随着通过NO气体退火处理而氮原子添加在上述半导体器件表面上的现象，在Si保护层和绝缘膜之间的界面及其附近诱发正电荷，以使上述负的固定电荷中和，从而使上述阈值电压向大的方向偏移。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，尤其是涉及一种通过堆积晶格常数不同的两种半导体层而成的具有异质接合结构的高速、低能耗的MIS型晶体管。
背景技术
按照可达到这个要求的、通过以Si代表的单一半导体得到的比例规则MIS型晶体管的微型化和高速化仍然处于过渡时期。目前正在开发改变沟道材料的物理特性的装置作为突破这个问题的方法，特别正在开发具有异质结合结构的MOS晶体管，该MOS晶体管是通过导入晶格常数不同的层在堆积晶体上增加应变以形成沟道、并且提高载波电流的迁移率(例如，非专利文献1)。
首先，图1示出了在Si层上导入了具有大晶格常数的锗化硅层(SiGe)的应变结构的MOS晶体管的示意剖视图。形成通过在Si基板101上外延形成SiGe层102，然后依次堆积用于形成栅极绝缘膜的作为保护膜的Si层103而成的半导体膜111，使在半导体膜111上的隔着栅极绝缘膜104而形成栅极电极105。而且栅极电极105的侧壁上也以覆盖了半导体膜111的一部分表面的方式形成侧壁绝缘膜108。通过在栅极电极105的两侧的半导体膜111中导入杂质，以及使外延区域106和源极/漏极区域107形成在示出的沟道区域上，和在沟道区域中导入压缩应变来构成应变SiGe结构的MOS晶体管。
在这种结构的p型MOS晶体管中，由于压缩应变的SiGe层102形成了空穴沟道层所以空穴的迁移率变大、驱动电流增大。
另外n型MOS晶体管的Si层103和SiGe层102作为低电场的电子沟道层进行工作。
非专利文献1：Sophie Verdonckt-Vandebroek et al.”SiGe-ChannelHeterojunctionp-MOSFET’s”，IEEE TRANSACTIONS ON ELECTRONDEVICES，Vol.41，p.90(1994)
发明内容
发明要解决的问题
在应变结构的MOS晶体管中，其中在Si层上导入了具有大的晶格常数的SiGe层，通常，如图1所示，在SiGe层102和栅极绝缘膜104之间形成作为保护膜的Si层103。插入该Si层103是为了避免在直接邻接栅极绝缘膜104和SiGe层102的栅极绝缘膜104之间的界面上由锗(Ge)引起的界面电平和固定电荷增大的现象。由Ge导致的界面电平和固定电荷(负电荷)的形成引起了在这个MOS结构装置中平带电压Vfb的偏移，即发现Vfb的绝对值向大的方向偏移，根据现有技术所述通过导入作为保护膜的Si层103可以避免平带电压Vfb的偏移(例如专利文献1)。
由该扩散Ge引起的界面附近的负电荷所产生的平带电压Vfb的绝对值向大的方向偏移，由此引起了阈值电压Vth绝对值向小的方向偏移，导致了晶体管特性降低以及效率降低。
但是，众所周知，在上述Si层103的膜的厚度很薄，尤其是在5nm以下时，在仅导入保护层就不能避免平带电压Vfb的偏移。通过为了形成MOS晶体管所实施的热处理，SiGe层中的Ge在Si层103内扩散，在Si层103和栅极绝缘膜104之间的界面附近形成了负的固定电荷，这个结果解决了平带电压Vfb的绝对值向大的方向偏移以及阈值电压Vth的绝对值向小的方向偏移的问题。
也就是说，产生以下这样的问题：在p型MOS晶体管中，阈值电压小并且偏移电流增大，在n型MOS晶体管中，相反地阈值电压向大的方向偏移，并且在低电压时不能得到充足的驱动电流。
为应对处理这种现象，例如，存在一种实现缓和在p型MOS晶体管中的偏移电流增大的目的以及调整阈值电压变高的方法。为此考虑一种增加沟道区域的杂质浓度的方法。但是，这种方法产生了沟道区域的垂直电场增大以及载波电流迁移率劣化的问题。这种情况如图2所示。图2的横轴是沟道区域的垂直电场，纵轴是迁移率，图中表示p型MOS晶体管以及n型MOS晶体管的特性计算结果。由该图可以明白，无论在p型MOS晶体管还是在n型MOS晶体管中，在垂直电场增大的同时迁移率减小。除了这种现象之外，在图1所示的应变SiGe结构p型MOS晶体管中还产生所谓的并行沟道，该并行沟道是指，在低电场区域中具有高迁移率的应变SiGe层的空穴增加，随着沟道区域的电场增大，感应到在作为保护层的Si层及其附近区域中的具有慢迁移率的空穴。而且当然随着电场增大，这些具有慢迁移率的空穴相对增多，又产生了平均载波电流速度劣化的问题。
在应变SiGe结构p型MOS晶体管中，与上述一样，提出了一种将保护Si层的宽度自调整切割到栅极绝缘膜的宽度的方法作为避免诱发在保护Si层上的具有慢迁移率的空穴的方法(专利文献1)。但是这种方法使得用于生成自栅极绝缘膜的边缘部分的空乏化的寄生电阻变大，伴随着这个结果驱动电流劣化，这是不理想的。
另外，在应变SiGe结构n型MOS晶体管中，为了抑制阈值电压的增大，相对于通常形成涉及保护Si层的低浓度n型杂质Si层，提出了一种形成p型杂质Si层的方案(专利文献2)。
然而该方法为了形成p型Si层在该层上产生了负的电荷，平带电压以及MOS晶体管的阈值电压都有了正的偏移。为解决该问题，通过用相对应的增加Si过渡层(SiGe层垂直下方的Si基板)以及SiGe沟道中的n型杂质来抑制阈值电压以作应对处理，通过以上所述这又会导致垂直电场增加，其结果就是必须面对产生的载波电流迁移率劣化的同样问题。
以上所述都不是对于由Ge扩散所产生的在栅极绝缘膜104和Si层103之间界面上的负的固定电荷这样问题的有效解决方法。
本发明的目的是提供一种在应变SiGe结构MOS晶体管中对上述负的固定电荷的诱发作有效对应处理的半导体器件及其制造方法，也就是一种通过在该应变SiGe结构MOS晶体管的堆积结构的各界面及其附近上有意识地控制导入负的固定电荷与正的固定电荷以实现低能耗、高驱动电流而且抑制到低迁移率的移动的半导体器件及其制造方法。
专利文献1：JP特开平10-284722
专利文献2：JP特开2002-373985
用于解决问题的手段
本发明通过一种半导体器件来解决上述问题，其特征在于，在第一半导体层上依次堆积有：第二半导体层，其具有小于上述第一半导体层的价带能量值的价带能量值，而且具有大于上述第一半导体层的迁移率的迁移率；第三半导体层，其具有大于上述第二半导体层的价带能量值的价带能量值；以及绝缘层，而且通过向上述第三半导体层与上述绝缘层之间的界面及其附近导入正的固定电荷，使导入到上述第三半导体层与上述绝缘层之间的界面及其附近的负的固定电荷中和。
另外，通过一种半导体器件来解决上述问题，其特征在于，在第一半导体层上依次堆积有：第二半导体层，其具有小于上述第一半导体层的价带能量值的价带能量值，而且具有大于上述第一半导体层的迁移率的迁移率；第三半导体层，其具有大于上述第二半导体层的价带能量值的价带能量值；以及绝缘层，而且通过在上述第一半导体层和上述第二半导体层之间的界面及其附近导入正的固定电荷，向上述第二半导体层和上述第三半导体层之间的界面及其附近导入负的固定电荷，向上述第三半导体层和上述绝缘层之间的界面及其附近导入正的固定电荷，以及将上述电荷的总和控制为正的值，由此控制阈值电压与抑制迁移率的降低。
另外，通过一种半导体器件的制造方法来解决上述问题，其特征在于，包括：在第一半导体层上形成第二半导体层的工序，该第二半导体层具有小于上述第一半导体层的价带能量值的价带能量值，而且具有大于上述第一半导体层的迁移率的迁移率；在上述第二半导体层上形成第三半导体层的工序，该第三半导体层具有大于上述第二半导体层的价带能量值的价带能量值；在上述第三半导体层上形成绝缘层，从而形成在上述第三半导体层和上述绝缘层之间的界面及其附近导入有负的固定电荷的半导体堆积结构的工序；向上述半导体堆积结构的上述第三半导体层和上述绝缘层之间的界面及其附近导入正的固定电荷，以中和上述负的固定电荷的工序。
另外，通过一种半导体器件的制造方法来解决上述问题，其特征在于，包括：在第一半导体层上形成第二半导体层的工序，该第二半导体层具有小于上述第一半导体层的价带能量值的价带能量值，而且具有大于上述第一半导体层的迁移率的迁移率；在上述第二半导体层上形成第三半导体层的工序，该第三半导体层具有大于上述第二半导体层的价带能量值的价带能量值；在上述第三半导体层上形成绝缘层，从而形成半导体堆积结构的工序；向上述半导体堆积结构的上述第一半导体层和上述第二半导体层之间的界面及其附近导入第一正的固定电荷的工序；向上述第二半导体层和上述第三半导体层之间的界面及其附近导入负的固定电荷的工序；向上述第三半导体层和上述绝缘层之间的界面及其附近导入第二正的固定电荷的工序；以及将上述第一正的固定电荷、上述第二正的固定电荷及上述负的固定电荷的总和控制为正的值的工序。
如上所述，根据本发明，例如，在应变SiGe结构MOS晶体管中，通过NO气体退火处理导入氮原子以诱发在Si保护层和绝缘膜之间的界面及其附近正的固定电荷，由此来中和由于Ge扩散在Si保护层和绝缘膜之间的界面及其附近形成的负的固定电荷。在p型MOS晶体管中，虽然由于负的固定电荷阈值电压Vth(用绝对值表示)向小的方向偏移，但是通过修正，使得可以得到阈值电压向大的方向偏移(返回)从而可得到偏移电流减弱的效果。另外在n型MOS晶体管中，由于阈值电压Vth向小的方向偏移(返回)，可以得到可低电压操作的效果。
另外，根据本发明，在应变SiGe结构MOS晶体管中，通过NO气体退火处理向Si基板和SiGe层之间的界面及其附近导入正的固定电荷，并且通过在SiGe层和Si保护层之间的界面及其附近上的Ge的扩散现象导入负的固定电荷，以及通过NO气体退火处理向Si保护层和栅极绝缘膜之间的界面及其附近导入正的固定电荷，并且将总电荷控制为正，例如，无论在p型还是n型MOS晶体管中，都可以得到以下效果：通过控制阈值电压Vth可以使漏电流减弱，同时，通常，可以对在栅极电压变大时容易生成的沟道区域中的并行沟道形成所导致的迁移率劣化进行抑制。
附图说明
图1是表示应变SiGe结构MOS晶体管的剖视图。
图2是表示MOS晶体管中垂直电场强度和迁移率的关系的图。
图3是表示本发明第一实施方式的半导体器件的制造方法的工序剖视图。
图4是说明本发明第一实施方式的平带电压Vfb以及阈值电压Vth的变化的图。
图5A～5C是用于说明本发明第一实施方式的半导体器件的制造方法的平带电压的能带示意图。
图6A～6D是用于说明本发明第二实施方式的半导体器件的制造方法的平带电压的能带示意图。
图7A～7C是表示本发明第二实施方式的半导体器件的制造方法的工序剖视图(其中之一)。
图8D～8F是表示本发明第二实施方式的半导体器件的制造方法的工序剖视图(其中之二)。
图9G～9I是表示本发明第二实施方式的半导体器件的制造方法的工序剖视图(其中之三)。
图10J～10L是表示本发明第二实施方式的半导体器件的制造方法的工序剖视图(其中之四)。
具体实施方式
第一实施方式
图3～图5用于说明本发明第一实施方式的半导体器件及其制造方法。
图3是示意地表示在本发明半导体器件的第一实施方式中的主要的堆积半导体结构的制造工序的剖视图。虽然下面以p型MOS结构的形成例来进行说明，但是在n型MOS结构中通过将半导体层中的添加杂质变为相反的导电型也可以得到同样的效果。如图3A所示，例如，为了控制阈值电压Vth，在以1×1018/cm3掺杂有砷(As)元素的n型Si基板201上，通过CVD(化学气相沉积)法形成外延成长的厚度为15nm、Ge含有率为20％的n型SiGe层202，然后在其上将外延成长的Si保护层203例如形成5nm的厚度。
随后，如图3B所示在Si保护层203上形成膜厚为1.5nm左右的Si的氮氧化膜(SiON膜)204以成为栅极绝缘膜。由于此时Si保护层比较薄，氧氮化膜经过热氧化，SiGe层202中的Ge扩散到氧氮化膜204与Si保护层203之间的界面及其附近并且在其界面及其附近生成了负的固定电荷。
此外，如图3C所示，例如，在1000℃的温度下，进行10秒的一氧化氮(NO)气体退火处理，之后从表面导入氮原子，从而在Si保护层203和氧化氮膜204之间的界面及其附近生成正的固定电荷。通过该工序可以中和先前诱发的负的固定电荷。
图4是通过分离式C-V法得到的表示上述中和效果的测定结果。该图的横轴表示栅极电压，纵轴表示上述样品的标准化电容，图中表示列出的样品的测定结果。
由该测定结果可以了解阈值电压Vth(用A表示曲线a-1和曲线a-2)和平带电压Vfb(用B表示曲线b-1和曲线b-2)的变化。由于图中曲线a-1、曲线b-1是在图3B的氮氧化膜形成时的情况，曲线a-2、曲线b-2时在经过图3C的NO气体退火处理后的情况。
由此可知，通过由Ge的扩散而生成的在氮氧化膜204与Si保护层203之间的界面上的负的固定电荷，如曲线b-1所示平带电压Vfb向绝对值大的方向偏移，而如曲线a-1所示阈值电压Vth向绝对值小的方向偏移，进行NO退火的结果就是，通过在上述Si保护层203与氮氧化膜204之间的界面及其附近形成正的固定电荷来中和负的固定电荷，如曲线b-2、a-2所示朝原来的方向偏移(此时，一般来说，-100mv的偏移)，就是说平带电压Vfb的绝对值向小的方向、阈值电压Vth的绝对值向大的方向偏移(此时，一般来说，-250mv的偏移)，也就是说虽然由Ge扩散产生的负的固定电荷引起了阈值偏移，但是不用进行增加沟道区域的杂质浓度等处理就能进行修正。
图5A～5C是用于通过平带电压Vfb的能带结构来说明关于上述MOS结构(p型MOSFET)的固定电荷导入时变化情况的图。即，图5A表示这样的能带结构，其中晶格常数大的SiGe层202异质接合在Si基板201上(n型Si基板)，然后Si保护层203形成在其上，同时作为栅极绝缘膜的氧化氮膜204形成在其上。图中，Ec是传导带，Ev是价带，Ef是费米能级，SiGe层202在价带一侧具有偏移，带隙和Si的相比变得狭窄。这时通过将用箭头表示的与Vfb-1的值相当的负的平带施加在栅极上从而带变平了。
在这样的结构中，当向氧化氮膜204与Si保护层203之间的界面附近导入负的固定电荷时，如图5B所示带结构产生变化，这里的平带电压Vfb-2的绝对值比Vfb-1的绝对值大，另外，阈值电压Vth(绝对值)变小。此时，相当于先前在图3B中所述的由于Ge扩散在界面上生成负的固定电荷的状态。一方面，在氮氧化膜204与Si保护层203之间的界面及在SiGe层202与Si基板201之间的界面上导入正的固定电荷时，如图5C所示带结构的变化，这里的平带电压Vfb-3的绝对值比Vfb-1的绝对值小，阈值电压Vth(绝对值)变大。此时，例如在没有负的固定电荷的情况下，仅实施NO退火的过程相当于在上述界面附近生成正的固定电荷的情况。
这样，通过将负或正的固定电荷导入到堆积基板的各个界面附近使得界面附近的带结构变化，能够控制平带电压和阈值电压的值。关于图3所述的本发明半导体器件的处理可以说成是一旦变为图5B所示的MOS结构和出现图5C所示的效应就返回到图5A结构的处理。
根据以上所述，可以明白通过本发明的第一实施方式能够对在SiGe应变MOS晶体管形成过程中成为的问题进行处理，该问题为伴随着Ge扩散的负的固定电荷的诱发、由其引起的平带电压的变化(偏移)、阈值电压变化的问题。通常，虽然考虑对用SiGe层作为沟道的p型MOS晶体管、用Si保护层/SiGe层作为沟道的n型MOS晶体管的阈值电压偏移的对应处理方法是增大沟道杂质浓度等方法来修正偏移，但是不用采取使迁移率劣化的方法就能够进行修正，还可以降低p型MOS晶体管的偏移电流和进行n型MOS晶体管的低电压操作。
第二实施方式
根据如上所述的、在各层界面及其附近上导入正、负的固定电荷而生成的带结构变化，其结果就是通过使平带电压的偏移以及与之相伴的阈值电压的偏移组合使用就能够有效地控制SiGe应变MOS晶体管的阈值电压和抑制迁移率劣化。
作为第二实施方式示出了在SiGe应变p型MOS晶体管中通过导入正或负的固定电荷来控制阈值电压以及通过在Si保护层上形成并行沟道来抑制迁移率劣化的半导体器件及其制造工序。
与图5A～5C一样，图6A～6D所示的图是关于MOS结构(p型MOSFET)的用于通过平带电压Vfb的能带结构来说明在本实施例的装置中固定电荷导入时的变化样子的图。图6A～6D中的各个附图标记所表示的意思与图5A～5C中的一样。
图6A是在未将固定电荷导入堆积半导体基板的各层界面等的情况下的能带结构的图，如图6B所示，向Si基板201与SiGe层202的界面附近导入正的固定电荷。由此平带电压Vfb的绝对值发生小的偏移，阈值电压Vth的绝对值发生大的偏移，并且同时增加了负的偏压的施加，伴随于此使得在作为载波区域的SiGe层202以外的Si保护层203中容易形成并行沟道。其结果就是总的空穴的载波电流迁移率变得较小。
下面如图6C所示，在SiGe层202与Si保护层203的界面附近还导入负的固定电荷。由此，平带电压Vfb的绝对值发生大的偏移，并且阈值电压Vth的绝对值发生小的偏移。此时通过具有负的固定电荷即使在栅极上施加了负的偏压也抑制了从氧化氮膜204与Si保护层202之间的界面上发生低迁移率(并行沟道的产生)，其结果就是迁移率向大的方向转变。
而且，如图6D所示，因为在Si保护层203与作为栅极绝缘膜的氮氧化膜(SiON膜)204之间的界面附近导入了正的固定电荷，所以作为整体的总固定电荷为正。其结果就是平带电压Vfb的绝对值向小的方向转变、阈值电压Vth的绝对值向大的方向转变，并且其它载波区域只在SiGe层202上抑制并行沟道的产生，从而能够得到迁移率变大的半导体器件。
利用图7～图10来说明上述第二实施方式的本发明的半导体器件的制造方法。各图是示意地表示p型MOS晶体管的制造方法的剖视工序图。
首先，如图7A所示，通过STI(Shallow Trench Isolation：浅沟槽隔离)法，该方法例如向形成在Si基板310的该区域的沟中填充氧化硅膜等绝缘物，从而在Si基板310上形成划定元素区域的元素分离区域311。
然后，例如通过离子注入法，将n型杂质导入到Si基板310中从而在Si基板310内形成沟道掺杂层312。沟道掺杂层312用于控制为所期望的阈值电压Vth。利用例如砷(As)作为n型杂质，将离子注入的加速电压例如设定为100kev左右，并将剂量设定为1×1018/cm2。进而在例如通过热氧化形成1nm左右厚度的氧化膜13后，例如在1000℃下进行10秒的NO气体退火，在Si基板310(沟道掺杂层312)的表面附近导入氮314，同时在此导入正的固定电荷。
下面如图7B所示，在除去氧化膜313之后，例如通过CVD法，在元素区域上堆积由SiGe层315构成的沟道层。SiGe层315的组成例如是将Si设定为0.8、将Ge设定为0.2、并且将厚度设定为5nm左右。通过例如热氧化在其上形成1nm左右厚度的氧化膜316，由此在热处理工序中SiGe层中的Ge向氧化膜316与SiGe膜315之间的界面上扩散，并在此导入负的固定电荷。
下面，如图7C所示，在除去了氧化膜316之后，通过例如CVD法形成作为保护层的Si层317。该Si层的厚度例如设定为5nm左右。而且在其上形成Si的氮氧化膜(SiON膜)318来作为栅极绝缘膜。该氮氧化膜318的厚度例如设定为1nm左右。然后再次例如在1000℃下进行10秒的NO气体退火，在氮氧化膜318与Si层317之间的界面上导入氮319，并且在此导入正的固定电荷。此时，通过控制例如NO气体退火的条件等来调整，以使得预先导入三个界面上的固定电荷的总量为正。
利用这样导入固定电荷的、由Si基板310(沟道掺杂层312)、SiGe层315、作为保护层的Si层317、作为栅极绝缘膜的氮氧化膜318构成的堆积基板，如下面所，进行形成p型MOS晶体管的工序。
如图8D所示，全面地例如通过CVD法堆积多晶硅膜320。多晶硅膜320的膜厚例如设定为100nm左右。
然后，如图8E所示，通过光刻技术对光致抗蚀膜进行图案成形，由此通过将多晶硅膜320进行干刻从而形成由多晶硅膜构成的栅极电极321。
下面，如图8F所示，通过例如离子注入法以相对于基板面诸如45度的斜度注入n型杂质322。由此，形成n型袋状区域323。例如利用砷(As)作为n型杂质，并将剂量设定为例如1×1013/cm2左右，将离子注入的加速电压设定为例如30kev左右。
下面，如图9G所示，通过例如离子注入法，将栅极电极321作为掩模而向基板导入p型杂质324。使用例如硼(B)作为p型杂质，并将离子注入的加速电压设定为例如1kev左右，将剂量例如设定为1×1014/cm2左右，将倾斜角度设定为0度，由此形成延伸区域325。
然后，如图9H所示，通过例如CVD法整个形成氧化硅膜326以便覆盖栅极电极321。
下面，如图9I所示，通过对氧化硅膜326进行各向异性蚀刻，仅在栅极电极321的两侧壁部分上残留有氧化硅膜，从而形成侧壁绝缘膜327。并且这时虽然利用氧化硅膜作为侧壁绝缘膜327的材料，但是未限定于此，也可以适用其它绝缘膜。
另外，如图10J所示，将栅极电极321和侧壁绝缘膜327作为掩模，并将p型杂质导入到堆积基板表面。由此形成由源极/漏极扩散层的深区域构成的深的杂质扩散区域329。作为p型杂质例如使用硼(B)，并且作为离子注入条件将加速电压例如设定为5kev、将剂量例如设定为1×1015/cm2左右、将倾斜角度设定为0度。由延伸区域325和深的杂质扩散区域329构成源极/漏极扩散层。此后，例如在温度1000℃下进行1秒时间的活性化退火处理，使导入的各种杂质热扩散。
下面，如图10K所示，通过例如溅射法，诸如全部利用镍(Ni)来形成诸如10nm左右厚度的金属膜后，进行诸如500℃的热处理，然后使Ni和堆积基板上的Si以及使Ni和栅极电极321进行反应。并且通过除去未反应的Ni，从而在由多晶硅构成的栅极电极21上形成由硅化镍(NiSi)构成的硅化物膜330以及在源极/漏极扩散层上形成由硅化镍(NiSi)构成的硅化物膜331。
另外，如图10L所示，通过例如CVD法将氮化硅(SiN)膜堆积50nm的程度来形成蚀刻停止膜332，并且将氧化硅(SiO2)膜堆积300nm来形成层间绝缘膜33，然后对栅极电极上的硅化物膜330以及源极/漏极扩散层上的硅化物膜331上打开接触孔，形成例如由钨(W)构成的栅极电极334以及源极/漏极电极335，从而完成p型MOS晶体管。
如上所述，在本发明的第二实施例中，通过在堆积基板的界面上对正和负的固定电荷进行积极地导入和控制，从而能够实现由降低平带电压Vfb和阈值电压Vth产生的漏电流的降低，同时对栅极施加负的偏压，而能够抑制在栅极绝缘膜与Si保护膜层之间的界面上的低迁移率的空穴的产生，从而能够制造低能耗、高驱动电流的p型MOS晶体管。
以上，虽然详细说明了本发明的p型MOS晶体管的制造工序，但是自不必说对于n型MOS晶体管通过将半导体层中添加的杂质变为相反的导电型从而同样能够形成本发明的半导体器件。另外，通过在同一硅基板上形成p型MOS晶体管和n型MOS晶体管，从而还可以形成本发明的CMOS晶体管结构的半导体器件。
另外，在实施方式中，在由价带能量值(価電子帯端エネルギ一值)大的材料和该值较小但迁移率大的材料构成的MOS型结构的半导体器件中，虽然对Si半导体材料层和SiGe半导体材料的外延成长层结构作了详细地描述，但是上述材料的组合不限于此。例如，也可以考虑SiC材料与Si材料和它们的组合等，根据本发明也能够得到同样的效果。

Claims (14)

1.一种半导体器件，其特征在于，
在第一半导体层上依次堆积有：
第二半导体层，其具有小于上述第一半导体层的价带能量值的价带能量值，而且具有大于上述第一半导体层的迁移率的迁移率；
第三半导体层，其具有大于上述第二半导体层的价带能量值的价带能量值；以及
绝缘层，而且
通过向上述第三半导体层和上述绝缘层之间的界面及其附近导入正的固定电荷，使导入到上述第三半导体层和上述绝缘层之间的界面及其附近的负的固定电荷中和。
2.根据权利要求1所述的半导体器件，其特征在于，上述负的固定电荷伴是随着构成上述第二半导体层的元素的扩散而导入的，上述正的固定电荷是伴随着从外部的氮原子的添加而导入的。
3.根据权利要求2所述的半导体器件，其特征在于，通过NO气体退火处理来进行上述氮原子的添加。
4.根据权利要求2或3所述的半导体器件，其特征在于，上述第一半导体层是Si，上述第二半导体层是SiGe，上述第三半导体层是Si，上述元素是Ge，上述绝缘层是硅氧化物。
5.根据权利要求4所述的半导体器件，其特征在于，该半导体器件是p沟道MOS型场效应晶体管，其中，上述第一半导体层是n型Si，上述第二半导体层是n型SiGe。
6.根据权利要求4所述的半导体器件，其特征在于，该半导体器件是n沟道MOS型场效应晶体管，其中，上述第一半导体层是p型Si，上述第二半导体层是p型SiGe。
7.一种半导体器件，其特征在于，在共用半导体基板上，形成有如权利要求5所述的上述p沟道MOS型场效应晶体管和如权利要求6所述的n沟道MOS型场效应晶体管。
8.一种半导体器件的制造方法，其特征在于，包括：
在第一半导体层上形成第二半导体层的工序，该第二半导体层具有小于上述第一半导体层的价带能量值的价带能量值，而且具有大于上述第一半导体层的迁移率的迁移率；
在上述第二半导体层上形成第三半导体层的工序，该第三半导体层具有大于上述第二半导体层的价带能量值的价带能量值；
在上述第三半导体层上形成绝缘层，从而形成在上述第三半导体层和上述绝缘层之间的界面及其附近导入有负的固定电荷的半导体堆积结构的工序；
向上述半导体堆积结构的上述第三半导体层和上述绝缘层之间的界面及其附近导入正的固定电荷，以中和上述负的固定电荷的工序。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，上述负的固定电荷是伴随着构成上述第二半导体层的元素的扩散而导入的，上述正的固定电荷是伴随着从外部的氮原子的添加而导入的。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于，通过NO气体退火处理来进行上述氮原子的添加。
11.根据权利要求9或10所述的半导体器件的制造方法，其特征在于，上述第一半导体层是Si，上述第二半导体层是SiGe，上述第三半导体层是Si，上述元素是Ge，上述绝缘层是硅氧化物。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，该半导体器件是p沟道MOS型场效应晶体管，其中，上述第一半导体层是n型Si，上述第二半导体层是n型SiGe。
13.根据权利要求11所述的半导体器件的制造方法，其特征在于，该半导体器件是n沟道MOS型场效应晶体管，其中，上述第一半导体层是p型Si，上述第二半导体层是p型SiGe。
14.一种半导体器件的制造方法，其特征在于，在共用半导体基板上，形成通过如权利要求12所述的制造方法制成的p沟道MOS型场效应晶体管和通过如权利要求13所述的制造方法制成的n沟道MOS型场效应晶体管。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8237229B2 (en) * 2008-05-22 2012-08-07 Stmicroelectronics Inc. Method and apparatus for buried-channel semiconductor device
JP5446281B2 (ja) * 2008-08-01 2014-03-19 ソニー株式会社 固体撮像装置、その製造方法および撮像装置
JP5350815B2 (ja) * 2009-01-22 2013-11-27 株式会社東芝 半導体装置
US8440547B2 (en) * 2009-02-09 2013-05-14 International Business Machines Corporation Method and structure for PMOS devices with high K metal gate integration and SiGe channel engineering
JP5515613B2 (ja) * 2009-10-22 2014-06-11 株式会社豊田中央研究所 半導体光応答体
CN103125014B (zh) * 2010-09-28 2015-09-23 国际商业机器公司 具有栅极堆叠的半导体器件
US8461034B2 (en) 2010-10-20 2013-06-11 International Business Machines Corporation Localized implant into active region for enhanced stress
US8828813B2 (en) * 2012-04-13 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement channels
EP3671813A1 (en) * 2018-12-21 2020-06-24 IMEC vzw Si-passivated ge gate stack
CN112908861B (zh) * 2021-01-25 2022-03-08 长鑫存储技术有限公司 半导体结构的制造方法及半导体结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0982610A (ja) * 1995-09-14 1997-03-28 Nikon Corp 露光方法及び装置
JP3628472B2 (ja) 1997-04-01 2005-03-09 沖電気工業株式会社 Ｍｏｓｆｅｔ及びその製造方法
EP1020900B1 (en) * 1999-01-14 2009-08-05 Panasonic Corporation Semiconductor device and method for fabricating the same
JP2000332235A (ja) * 1999-05-17 2000-11-30 Hitachi Ltd 半導体装置およびその製造方法
US7273800B2 (en) * 2004-11-01 2007-09-25 International Business Machines Corporation Hetero-integrated strained silicon n- and p-MOSFETs

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Effects of Segregated Ge on Electrical Properties ofSiO2/SiGe Interface. Chang-Geun AHN,Hee-Sung KANG,Young-KyuKWON,Bongkoo KANG.Japanese Journal of Applied Physics,Vol.37 No.3B. 1998
Effects of Segregated Ge on Electrical Properties ofSiO2/SiGe Interface. Chang-Geun AHN,Hee-Sung KANG,Young-KyuKWON,Bongkoo KANG.Japanese Journal of Applied Physics,Vol.37 No.3B. 1998 *

Also Published As

Publication number Publication date
US8497178B2 (en) 2013-07-30
US20080048210A1 (en) 2008-02-28
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US8188553B2 (en) 2012-05-29
US20120208354A1 (en) 2012-08-16
WO2006097977A1 (ja) 2006-09-21

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