JP5350815B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5350815B2
JP5350815B2 JP2009011768A JP2009011768A JP5350815B2 JP 5350815 B2 JP5350815 B2 JP 5350815B2 JP 2009011768 A JP2009011768 A JP 2009011768A JP 2009011768 A JP2009011768 A JP 2009011768A JP 5350815 B2 JP5350815 B2 JP 5350815B2
Authority
JP
Japan
Prior art keywords
impurity
formed
layer
region
crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009011768A
Other languages
English (en)
Other versions
JP2010171174A5 (ja
JP2010171174A (ja
Inventor
明 外園
Original Assignee
株式会社東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社東芝 filed Critical 株式会社東芝
Priority to JP2009011768A priority Critical patent/JP5350815B2/ja
Publication of JP2010171174A publication Critical patent/JP2010171174A/ja
Publication of JP2010171174A5 publication Critical patent/JP2010171174A5/ja
Application granted granted Critical
Publication of JP5350815B2 publication Critical patent/JP5350815B2/ja
Application status is Expired - Fee Related legal-status Critical
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652Through-implantation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • H01L29/1029Channel region of field-effect devices of field-effect transistors
    • H01L29/1033Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • H01L29/1029Channel region of field-effect devices of field-effect transistors
    • H01L29/1033Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/931Silicon carbide semiconductor

Description

本発明は、半導体装置に関する。

従来のn型トランジスタの構造として、チャネル不純物としてのB(ホウ素)を拡散させた領域上に、Si:C、SiGe:C等からなる層を形成し、その上に意図的に不純物を注入しないSi層を形成したものが知られている(例えば、非特許文献1、2)。

非特許文献1、2に記載のn型トランジスタによれば、Si:C層中においてBの拡散が抑制されるため、チャネル領域におけるSi層へのBの拡散を抑制し、急峻な不純物濃度分布を有するチャネル領域を形成することができる。

Hong-Jyh Li et al., "Mat. Res. Soc. Symp. Proc.", vol. 737, p. 643, 2003. F. Ducroquet et al., "2004 IEDM Technical Digest.", p. 437.

本発明の目的は、ソース・ドレイン領域のエクステンション領域の不純物濃度プロファイルが浅く急峻なp型トランジスタを有する半導体装置を提供することにある。

本実施形態による半導体装置は、半導体基板上に形成された結晶層を備える。ゲート電極は、結晶層上にゲート絶縁膜を介して形成されている。不純物拡散抑制層は、半導体基板と結晶層との間に形成され、ゲート電極の下方の領域において第1の不純物を含むC含有Si系結晶からなる。p型ソース・ドレイン領域は、半導体基板、不純物拡散抑制層、および結晶層内のゲート電極の両側に形成され、結晶層内にエクステンション領域を有し、p導電型を有する第2の不純物を含む。C含有Si系結晶は第2の不純物の拡散を抑制する機能を有する。第1の不純物は、C含有Si系結晶内の固定電荷の発生を抑制する機能を有する。第1および第2の不純物は、ホウ素である。

本発明によれば、ソース・ドレイン領域のエクステンション領域の不純物濃度プロファイルが急峻なp型トランジスタを有する半導体装置を提供することができる。

本発明の第1の実施の形態に係る半導体装置の断面図。 本発明の第1の実施の形態に係る半導体装置のp型トランジスタ領域のチャネル領域周辺の部分断面図。 (a)〜(d)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。 (e)、(f)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。 (a)〜(c)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図。 本発明の第3の実施の形態に係る半導体装置の断面図。 (a)〜(c)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図。 本発明の第4の実施の形態に係る半導体装置の断面図。 (a)、(b)は、本発明の第4の実施の形態に係る半導体装置のp型およびn型トランジスタ領域におけるチャネル領域周辺の部分断面図。 (a)〜(d)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図。 (e)、(f)は、本発明の第4の実施の形態に係る半導体装置の製造工程を示す断面図。

〔第1の実施の形態〕
(半導体装置の構成)
図1は、本発明の第1の実施の形態に係る半導体装置1aの断面図である。また、図2は、半導体装置1aのp型トランジスタ領域10のチャネル領域18周辺の部分断面図である。

本実施の形態に係る半導体装置1aは、半導体基板2上に、素子分離領域3によって他の素子領域から分離されたp型トランジスタ領域10を有する。

p型トランジスタ領域10には、半導体基板2上に形成された不純物供給層11と、不純物供給層11上に形成された不純物拡散抑制層12と、不純物拡散抑制層12上に形成された結晶層13と、結晶層13上にゲート絶縁膜14を介して形成されたゲート電極15と、ゲート電極15の側面に形成されたゲート側壁16と、半導体基板2、不純物供給層11、不純物拡散抑制層12、および結晶層13内のゲート電極15の両側に形成されたソース・ドレイン領域17と、ソース・ドレイン領域17の間に形成されたチャネル領域18と、が含まれる。

半導体基板2には、Si基板等のSi系基板が用いられる。

素子分離絶縁膜3は、SiO等の絶縁材料からなり、例えば、深さ200〜300nmのSTI(Shallow Trench Isolation)構造を有する。

ソース・ドレイン領域17(およびそのエクステンション領域17e)は、B等のp型不純物を含む。また、ソース・ドレイン領域17の形成された結晶層13の上面にはNi、Co、Er、Pt、Pd等の金属を含む金属シリサイド層が形成されてもよい。

p型トランジスタ領域10のチャネル領域18は、閾値電圧の調整等を目的として注入されたAs等のn型不純物を含む。

不純物拡散抑制層12は、その内部においてソース・ドレイン領域17に含まれるB等のp型不純物の拡散を抑制する性質を有する。そのため、不純物拡散抑制層12上に位置するエクステンション領域17eに含まれるp型不純物の下層への拡散が不純物拡散抑制層12により抑制され、エクステンション領域17eの不純物濃度プロファイルを浅く急峻に保つことができる。

不純物拡散抑制層12の材料としては、その内部においてソース・ドレイン領域17に含まれるBが拡散しにくい性質を有するSi:C、SiGe:C等のC含有Si系結晶にB、N、F等の不純物を導入したものが用いられる。また、不純物拡散抑制層12は、例えば、2〜10nmの厚さを有する。

なお、不純物拡散抑制層12をSi:C結晶により形成する場合、Cの濃度は0.05〜3原子%であることが好ましい。Si:C結晶のC濃度が0.05原子%未満の場合は、Bの拡散を抑制する機能が不十分となり、3原子%を超える場合は、トランジスタの動作特性が劣化するおそれがある。これは、Cの濃度が大きくなるほど、Si:Cの格子間距離が小さくなるため、上層の結晶層13と不純物拡散抑制層12との格子定数の違いによりエピタキシャル結晶層13に欠陥が発生するおそれがあるためである。

また、一般に、Si:C、SiGe:C層がチャネル領域内に形成されると、Si:C、SiGe:C内に固定電荷が発生することが知られている。不純物拡散抑制層12は、この固定電荷の発生を抑えるために、B、N、F等の不純物(以下、抑制不純物と記す)を含む。抑制不純物を導入したSi:CまたはSiGe:Cを不純物拡散抑制層12の材料として用いることにより、不純物拡散抑制層12内部での固定電荷の発生を抑制することができる。なお、固定電荷の発生を効果的に抑制するためには、不純物拡散抑制層12における抑制不純物の濃度は5.0×1017原子cm−2以上であることが好ましい。

また、不純物拡散抑制層12内の抑制不純物の濃度分布は、不純物拡散抑制層12の厚さ方向の中間よりも下側にピークがあることが好ましい。これは、不純物拡散抑制層12内の抑制不純物がチャネル領域18内に拡散しにくくなるためである。

不純物供給層11は、抑制不純物を含むSi系結晶からなる。不純物拡散抑制層12に含まれる抑制不純物は、半導体装置1の製造工程において不純物供給層11から供給されるものである。ここで、不純物供給層11が不純物拡散抑制層12の下にあるために、抑制不純物が不純物拡散抑制層12の下側から供給され、不純物拡散抑制層12内の抑制不純物の濃度分布のピークを不純物拡散抑制層12の厚さ方向の中間よりも下側に設定することができる。不純物供給層11は不純物拡散抑制層12の上にある場合も、不純物拡散抑制層12内の固定電荷の発生を抑制することはできるが、不純物供給層11が不純物拡散抑制層12の下にある場合と比較して、不純物拡散抑制層12内の抑制不純物がチャネル領域18内に拡散しやすくなる。

なお、ソース・ドレイン領域17がBを含む場合、不純物拡散抑制層12にはソース・ドレイン領域17からもBが供給されるが、ソース・ドレイン領域17に隣接しない領域(ゲート電極15の下方のチャネル領域18に隣接する領域)には供給されないため、不純物供給層11が必要となる。

なお、Si:C、SiGe:C内での固定電荷の発生は、Si:C、SiGe:Cにおいて、Si結晶の格子間に侵入したCが電荷をトラップすることに起因すると考えられている。また、B、N、F等の不純物が固定電荷の発生を抑制するのは、これらの不純物がSi結晶の格子間のCと結合するためであると考えられる。そのため、不純物供給層11が含む不純物としては、B、N、F等のように、Si結晶、SiGe結晶等のSi系結晶の格子間に侵入することができる程度に原子半径が小さく、かつCと結合する性質を有するものを用いることができる。

結晶層13は、不純物拡散抑制層12を下地としてエピタキシャル結晶成長法により形成されたSi結晶等のSi系結晶からなる。また、結晶層13は、例えば、5〜15nmの厚さを有する。

ゲート絶縁膜14は、例えば、SiO、SiN、SiON等の絶縁材料からなる。また、ゲート絶縁膜14は、例えば、0.5〜6nmの厚さを有する。

ゲート電極15は、例えば、導電型不純物を含む多結晶シリコン等のSi系多結晶からなる。これらの導電型不純物としては、n型の場合は、As、P等が用いられ、p型の場合は、B、BF等が用いられる。また、ゲート電極15の上面にはNi、Co、Er、Pt、Pd等の金属を含むシリサイド層が形成されてもよい。また、ゲート電極15は、例えば、50〜200nmの厚さを有する。

ゲート側壁16は、例えばSiN等の絶縁材料からなる。また、SiN、SiO、TEOS(Tetraethoxysilane)等の複数種の絶縁材料からなる2層構造、更には3層以上の構造であってもよい。

以下に、本実施の形態に係る半導体装置の製造方法の一例について説明するが、実際にはこれに限られるものではない。

(半導体装置の製造)
図3A(a)〜(d)、図3B(e)、(f)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。

まず、図3A(a)に示すように、半導体基板2内に埋め込み素子分離法により素子分離領域3を形成し、p型トランジスタ領域10を他の素子から分離する。続いて、厚さ10nm以下の自然酸化膜(図示しない)を形成した後、イオン注入法により導電型不純物を半導体基板2表面に注入し、n型ウェル(図示しない)およびチャネル領域18を形成する。その後、RTA(Rapid Thermal Annealing)等の熱処理を行い、n型ウェルおよびチャネル領域18内の導電型不純物を活性化させる。

ここで、例えば、Pを用いてn型ウェルを形成する場合は、注入エネルギー500keV、注入量3.0×1013cm−2の条件でイオン注入を行う。また、Asを用いてn型のチャネル領域18を形成する場合は、注入エネルギー80keV、注入量1.0×1013cm−2の条件でイオン注入を行う。

次に、図3A(b)に示すように、半導体基板2の上面の自然酸化膜を除去した後、p型トランジスタ領域10のチャネル領域18上に不純物供給層11を形成する。

不純物供給層11は、B、N、F等の不純物をインサイチュドーピングしながら半導体基板2の表面を下地としてSi結晶をエピタキシャル成長させることにより形成される。このエピタキシャル結晶成長は、例えば、700℃以上の高温下で、水素雰囲気中において行われる。

ここで、ソース・ドレイン領域17間にオフリーク電流を発生させないために、不純物供給層11に残るB、N、F等の不純物の濃度がチャネル領域18中のn型不純物の濃度よりも十分に小さくなるようにB、N、F等の不純物の注入量を制御する必要がある。

例えば、不純物供給層11としてBを添加したSi結晶をエピタキシャル成長させる場合、例えば、モノシラン(SiH)、ジクロロシラン(SiHCl)、トリクロロシラン(SiHCl)等のSiの原料となるガス、ジボラン(B)等のBの原料となるガス、および塩化水素(HCl)ガスを反応ガスとして用いる。

次に、図3A(c)に示すように、不純物供給層11上に不純物拡散抑制層12および結晶層13を形成する。

不純物拡散抑制層12は、不純物供給層11を下地として、Si:C結晶等をエピタキシャル成長させることにより形成される。また、結晶層13は、不純物拡散抑制層12を下地として、Si結晶等をエピタキシャル成長させることにより形成される。なお、これらのエピタキシャル結晶成長は、例えば、700℃以上の高温下で、水素雰囲気中において行われる。

例えば、不純物拡散抑制層12としてSi:C結晶をエピタキシャル成長させる場合、例えば、上記のSiの原料となるガス、アセチレン(C)、モノメチルシラン(SiHCH)等のCの原料となるガス、および塩化水素(HCl)ガスを反応ガスとして用いる。なお、Si:C結晶は、Si結晶を形成した後に、イオン注入法等によりCを注入することにより形成されてもよい。

また、エピタキシャル結晶層13としてSi結晶をエピタキシャル成長させる場合、例えば、上記のSiの原料となるガス、および塩化水素(HCl)ガスを反応ガスとして用いる。

なお、不純物供給層11、不純物拡散抑制層12および結晶層13は、反応ガスを切り替えながら連続的にエピタキシャル成長させることができる。

次に、図3A(d)に示すように、結晶層13上にゲート絶縁膜14およびゲート電極15を形成する。

ここで、ゲート絶縁膜14およびゲート電極15は、例えば、以下のような方法により形成される。まず、熱酸化法、LPCVD(Low-Pressure Chemical Vapor Deposition)法等によりSiO膜等のゲート絶縁膜14の材料膜を半導体基板1上の全面に形成し、その上にLPCVD法により多結晶Si膜等のゲート電極15の材料膜を形成する。次に、光リソグラフィ法、X線リソグラフィ法、電子ビームリソグラフィ法等によりゲート電極15の材料膜をパターニングし、さらにRIE(Reactive Ion Etching)法等によりゲート絶縁膜14の材料膜をパターニングすることにより、ゲート絶縁膜14およびゲート電極15を得る。

次に、図3B(e)に示すように、結晶層13中にエクステンション領域17eを含むソース・ドレイン領域17の浅い領域を形成する。

ここで、ソース・ドレイン領域17の浅い領域は、例えば、以下のような方法により形成される。まず、熱酸化法等によりゲート電極15の表面にSiO膜(図示しない)を1〜2nmの厚さに形成した後、その上にLPCVD法等によりSiO膜等のオフセットスペーサの材料膜(図示しない)を3〜12nmの厚さに形成する。次に、形成したオフセットスペーサの材料膜およびSiO膜をRIE法等によりオフセットスペーサ(図示しない)に加工する。

次に、オフセットスペーサおよびゲート電極15をマスクとして、イオン注入法等により半導体基板2上の全面にp型不純物を注入し、ソース・ドレイン領域17の浅い領域を形成する。具体的には、例えば、Asを注入エネルギー40keV、注入量3.0×1013cm−2、注入角度30°(半導体基板1の表面に垂直な方向を基準とした角度)の条件で注入することによりハロー領域を形成し、続いて、BFを注入エネルギー1〜3keV、注入量5.0×1014〜1.5×1015cm−2の条件で注入することによりソース・ドレイン領域17の浅い領域を形成し、活性化のためにRTA(Rapid Thermal Annealing)等の熱処理を行う。

ここで、熱処理によりソース・ドレイン領域17の浅い領域(エクステンション領域17e)中のBを活性化させた際にも、Bの下層への拡散を不純物拡散抑制層12が抑制するため、エクステンション領域17eの不純物濃度プロファイルを急峻に保つことができる。

次に、図3B(f)に示すように、ゲート電極15の側面にゲート側壁16を形成し、p型トランジスタ領域10の半導体基板2、不純物供給層11、不純物拡散抑制層12および結晶層13中にソース・ドレイン領域17の深い高濃度領域を形成する。これにより、図1に示される半導体装置1aが得られる。

ここで、ゲート側壁16およびソース・ドレイン領域17の深い高濃度領域は、例えば、以下のような方法により形成される。まず、LPCVD法等によりSiO等のゲート側壁16の材料膜をゲート電極15およびその側面のオフセットスペーサ(図示しない)を覆うように形成し、RIE法等によりこれをゲート側壁16に加工する。

次に、ゲート側壁16およびゲート電極15をマスクとして、イオン注入法等により半導体基板2上の全面に導電型不純物を注入し、ソース・ドレイン領域17の深い高濃度領域を形成する。具体的には、例えば、Bを注入エネルギー2〜5keV、注入量1.0×1015〜5.0×1015cm−2の条件で注入することによりソース・ドレイン領域17の深い高濃度領域を形成し、活性化のためにRTA等の熱処理を行う。

ここで、熱処理によりソース・ドレイン領域17の深い高濃度領域中のBを活性化させた際にも、ソース・ドレイン領域17の浅い領域(エクステンション領域17e)中のBの下層への拡散を不純物拡散抑制層12が抑制するため、エクステンション領域17eの不純物濃度プロファイルを急峻に保つことができる。

なお、ソース・ドレイン領域17の深い高濃度領域を形成する前後において、エピタキシャル結晶層13上にSi結晶、SiGe結晶等をエピタキシャル成長させる工程を行ってもよい。

なお、この後、ゲート電極15の上面、および結晶層13の上面の露出部分にシリサイド層を形成してもよい。具体的には、例えば、シリサイド層としてNiシリサイド層を形成する場合、以下のような方法により形成される。まず、フッ酸処理によりゲート電極15の上面および結晶層13の上面の自然酸化膜を除去する。次に、スパッタ法等により半導体基板2上の全面にNi膜を形成した後、温度条件400〜500℃のRTA等の熱処理によりNi膜と、ゲート電極15および結晶層13とをシリサイド反応させ、シリサイド層を形成する。次に、硫酸と過酸化水素水との混合溶液等を用いて未反応のNiを除去する。

なお、Niシリサイド層を形成する場合、Ni膜を形成した後に、その上にTiN膜を形成する工程や、Ni膜を形成し、一度250℃〜400℃の低温RTAを行った後に、これを硫酸と過酸化水素水との混合溶液を用いてエッチングし、再度、低シート抵抗化のために400〜550℃のRTAを行う工程(2ステップアニール)を行ってもよい。また、Ni膜にPtを添加してもよい。

さらに、図示しないが、図1に示した半導体装置1aを得た後、半導体基板1上の全面にTEOS(Tetraethoxysilane)、BPSG(B、Pを添加したSiO)、SiN等からなる絶縁膜を堆積させ、CMP(Chemical Mechanical Polishing)法等により平坦化し、層間絶縁膜を形成する。続いて、例えば、フォトリソグラフィ法およびRIE法によりコンタクトホールを形成し、このコンタクトホール内を埋めるようにTi、TiN等のバリアメタルの材料膜およびW等のコンタクトプラグの材料膜を形成し、CMP等を施してこれをコンタクトプラグに加工する。続いて、金属膜を層間絶縁膜およびコンタクトプラグ上に形成し、例えば、フォトリソグラフィ法およびRIE法によりこの金属膜を配線に加工する。

(第1の実施の形態の効果)
本発明の第1の実施の形態によれば、不純物拡散抑制層12を形成することにより、ソース・ドレイン領域17のエクステンション領域17eに含まれるp型不純物の下層への拡散を抑制し、エクステンション領域17eの不純物濃度プロファイルを急峻に保つことができる。

また、B、N、F等の不純物を不純物供給層11から不純物拡散抑制層12に供給することにより、不純物拡散抑制層12内部での固定電荷の発生を抑制することができる。

〔第2の実施の形態〕
本発明の第2の実施の形態は、不純物供給層をイオン注入法により形成する点において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、説明を省略または簡略化する。

(半導体装置の製造)
図4(a)〜(c)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。

まず、図4(a)に示すように、半導体基板2内に埋め込み素子分離法により素子分離領域3を形成し、p型トランジスタ領域10を他の素子から分離する。続いて、厚さ10nm以下の自然酸化膜(図示しない)を形成した後、イオン注入法により導電型不純物を半導体基板2表面に注入し、n型ウェル(図示しない)およびチャネル領域18を形成する。その後、RTA等の熱処理を行い、n型ウェルおよびチャネル領域18内の導電型不純物を活性化させる。

次に、図4(b)に示すように、自然酸化膜を除去した後、p型トランジスタ領域10のチャネル領域18上に不純物拡散抑制層12および結晶層13を形成する。

不純物拡散抑制層12は、p型トランジスタ領域10の半導体基板2を下地として、Si:C結晶等をエピタキシャル成長させることにより形成される。また、結晶層13は、不純物拡散抑制層12を下地として、Si結晶等をエピタキシャル成長させることにより形成される。

次に、図4(c)に示すように、イオン注入法によりB、N、F等の不純物を半導体基板2の不純物拡散抑制層12下の領域に導入し、不純物供給層31を形成する。具体的には、例えば、Bを注入エネルギー5keV、注入量2.0×1012cm−2の条件で注入することにより不純物供給層31を形成する。ここで、不純物供給層31は、第1の実施の形態の不純物供給層11と同様の機能を有する。

その後、図3A(d)に示したゲート絶縁膜14およびゲート電極15を形成する工程以降の工程を第1の実施の形態と同様に行う。

(第2の実施の形態の効果)
本発明の第2の実施の形態によれば、第1の実施の形態と異なる方法により不純物供給層を形成し、第1の実施の形態と同様の効果を得ることができる。

〔第3の実施の形態〕
本発明の第3の実施の形態は、結晶層がSiGe結晶からなる点において第1の実施の形態と異なる。なお、第1の実施の形態と同様の点については、説明を省略または簡略化する。

(半導体装置の構成)
図5は、本発明の第3の実施の形態に係る半導体装置1bの断面図である。

半導体装置1bにおいては、第1の実施の形態の半導体装置1aの結晶層13の代わりに、結晶層33が形成される。

結晶層13は、不純物拡散抑制層12を下地としてエピタキシャル結晶成長法により形成されたSiGe結晶からなる。

以下に、本実施の形態に係る半導体装置の製造方法の一例について説明するが、実際にはこれに限られるものではない。

(半導体装置の製造)
図6(a)〜(c)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。

まず、図3A(a)に示した素子分離領域3、チャネル領域18を形成する工程を第1の実施の形態と同様に行う。

次に、図6(a)に示すように、半導体基板2の上面の自然酸化膜を除去した後、第1の実施の形態と同様に不純物供給層11および不純物拡散抑制層12を形成する。

次に、図6(b)に示すように、不純物拡散抑制層12上にSi層33a、SiGe層33b、およびSi層33cを積層する。

Si層33aは、不純物拡散抑制層12を下地として、Si結晶をエピタキシャル成長させることにより形成される。また、SiGe層33bは、Si層33aを下地として、SiGe結晶をエピタキシャル成長させることにより形成される。また、Si層33cは、SiGe層33bを下地として、Si結晶をエピタキシャル成長させることにより形成される。なお、これらのエピタキシャル結晶成長は、例えば、700℃以上の高温下で、水素雰囲気中において行われる。

ここで、Si層33a、33cの成長条件は第1の実施の形態の結晶層13と同様である。また、SiGe層33bは、Si層33a、33cの原料ガスに加えて、モノゲルマン(GeH)等のGeの原料となるガスを用いて形成される。

SiGe層33bは、Ge濃度が5〜40原子%となるように形成される。また、Si層33aは2〜3nmの厚さに形成され、SiGe層33bは5〜15nmの厚さに形成され、Si層33cは2〜3nmの厚さに形成される。

その後、図6(c)に示すように、酸化膜を形成する工程や熱工程において加えられる熱により、SiGe層33b中のGeがSi層33a、33c中に拡散し、SiGe結晶からなる結晶層33が得られる。なお、図6(c)はSi層33a、SiGe層33b、およびSi層33cから結晶層33が形成される様子を概略的に示した図であり、どのようなタイミングでSiGe層33b中のGeが拡散して結晶層33が形成されてもよい。

その後、ゲート絶縁膜14およびゲート電極15を形成工程以降の工程を第1の実施の形態と同様に行う。

(第3の実施の形態の効果)
本発明の第3の実施の形態によれば、SiGe結晶からなる結晶層33を用いることにより、Si結晶からなる結晶層を用いた場合よりも閾値電圧を低く設定することができる。

〔第4の実施の形態〕
本発明の第4の実施の形態は、半導体装置がp型トランジスタに加えてn型トランジスタを有する点において第1の実施の形態と異なる。なお、p型半導体領域10の構成等、第1の実施の形態と同様の点については説明を省略または簡略化する。

(半導体装置の構成)
図7は、本発明の第4の実施の形態に係る半導体装置1cの断面図である。また、図8(a)、(b)は、それぞれp型およびn型トランジスタ領域10、20におけるチャネル領域周辺の部分断面図である。

本実施の形態に係る半導体装置1cは、半導体基板2上に、素子分離領域3によって電気的に分離されたp型トランジスタ領域10およびn型トランジスタ領域20を有する。

n型トランジスタ領域20には、半導体基板2上に形成された不純物供給層21と、不純物供給層21上に形成された不純物拡散抑制層22と、不純物拡散抑制層22上に形成された結晶層23と、結晶層23上にゲート絶縁膜24を介して形成されたゲート電極25と、ゲート電極25の側面に形成されたゲート側壁26と、半導体基板2、不純物供給層21、不純物拡散抑制層22、および結晶層23内のゲート電極25の両側に形成されたソース・ドレイン領域27と、ソース・ドレイン領域27の間に形成されたチャネル領域28と、が含まれる。

n型トランジスタ領域20のチャネル領域28は、不純物拡散抑制層22上に位置する第1の領域28aと、不純物拡散抑制層22下に位置する第2の領域28bとを含む。チャネル領域28の第2の領域28bには、閾値電圧の調整等を目的として注入されたB、In等のp型不純物が含まれる。一方、第1の領域28aには、p型不純物が第2の領域28bよりも低い濃度で含まれ、好ましくはほとんど含まれない。

ここで、第2の領域28bは、その製造工程において、p型不純物が直接注入される領域である。一方、第1の領域28aは、製造工程において、p型不純物が直接注入されない領域であり、第1の領域28aに含まれるp型不純物は、第2の領域28bから拡散移動したものである。

不純物拡散抑制層22は、p型トランジスタ領域10の不純物拡散抑制層12と同一の材料からなり、その内部においてチャネル領域28に含まれるB、In等のp型不純物の拡散を抑制する性質を有する。そのため、p型不純物の第2の領域28bから第1の領域28aへの拡散移動は、不純物拡散抑制層22により抑制される。その結果、第1の領域28aに含まれるp型不純物の濃度は、第2の領域28bに含まれるp型不純物の濃度よりも低くなる。第1の領域28aの不純物濃度を第2の領域28bの不純物濃度よりも十分に小さくすることにより、チャネル領域28の不純物濃度プロファイルを急峻に保つことができる。

不純物供給層21は、p型トランジスタ領域10の不純物供給層11と同一の材料からなり、B、N、F等の不純物を不純物拡散抑制層22に供給することができるが、チャネル領域28がBを含む場合には、不純物拡散抑制層22にチャネル領域28からBが供給されるため、不純物供給層21が形成されない場合であっても不純物拡散抑制層22内のチャネル領域28に隣接する領域における固定電荷の発生は抑制される。そのため、不純物供給層21は形成されなくてもよい。ただし、p型トランジスタ領域10の不純物供給層11のみを選択的に形成するためには、リソグラフィ工程等を用いてn型トランジスタ領域20をマスクする必要があるため、工程数が増加してしまう。そのため、不純物拡散抑制層12と同時に不純物拡散抑制層22を形成することが好ましい。

ソース・ドレイン領域27は、As等のn型不純物を含む。また、結晶層23の上面にはNi、Co、Er、Pt、Pd等の金属を含む金属シリサイド層が形成されてもよい。

ゲート電極25は、例えば、n型不純物を含む多結晶シリコン等のSi系多結晶からなる。n型不純物としては、As、P等が用いられる。また、ゲート電極25の上面にはNi、Co、Er、Pt、Pd等の金属を含むシリサイド層が形成されてもよい。

結晶層23、ゲート絶縁膜24、およびゲート側壁26は、p型トランジスタ領域10の結晶層13、ゲート絶縁膜14、およびゲート側壁16とそれぞれ同一の材料からなる。

以下に、本実施の形態に係る半導体装置の製造方法の一例について説明するが、実際にはこれに限られるものではない。

(半導体装置の製造)
図9A(a)〜(d)、図9B(e)、(f)は、本発明の第4の実施の形態に係る半導体装置1cの製造工程を示す断面図である。

まず、図9A(a)に示すように、半導体基板2内に埋め込み素子分離法により素子分離領域3を形成し、p型トランジスタ領域10とn型トランジスタ領域20を分離する。続いて、厚さ10nm以下の自然酸化膜(図示しない)を形成した後、イオン注入法により導電型不純物を半導体基板2表面に注入し、p型トランジスタ領域10にn型ウェル(図示しない)およびチャネル領域18を形成し、n型トランジスタ領域20にp型ウェル(図示しない)および第2の領域28bを形成する。その後、RTA(Rapid Thermal Annealing)等の熱処理を行い、p型ウェル、n型ウェル、チャネル領域18、および第2の領域28b内の導電型不純物を活性化させる。

次に、図9A(b)に示すように、半導体基板2の上面の自然酸化膜を除去した後、p型トランジスタ領域10のチャネル領域18上に不純物供給層11を形成し、n型トランジスタ領域20の第2の領域28b上に不純物供給層21を形成する。

不純物供給層11、21は、B、N、F等の不純物をインサイチュドーピングしながら半導体基板2の表面を下地としてSi結晶をエピタキシャル成長させることにより、同時に形成される。

次に、図9A(c)に示すように、不純物供給層11、21上に不純物拡散抑制層12、22および結晶層13、23を形成する。

不純物拡散抑制層12、22は、不純物供給層11、21を下地として、Si:C結晶等をエピタキシャル成長させることにより、同時に形成される。また、結晶層13、23は、不純物拡散抑制層12、22を下地として、Si結晶等をエピタキシャル成長させることにより、同時に形成される。

次に、図9A(d)に示すように、結晶層13、23上にゲート絶縁膜14、24およびゲート電極15、25を形成する。

次に、図9B(e)に示すように、結晶層13、23中にエクステンション領域17e、27eを含むソース・ドレイン領域17、27の浅い領域をそれぞれ形成する。

次に、図9B(f)に示すように、ゲート電極15、25の側面にゲート側壁16、26を形成し、p型トランジスタ領域10の半導体基板2、不純物供給層11、不純物拡散抑制層12および結晶層13中にソース・ドレイン領域17の深い高濃度領域を形成し、n型トランジスタ領域20の半導体基板2、不純物供給層21、不純物拡散抑制層22および結晶層23中にソース・ドレイン領域27の深い高濃度領域を形成する。これにより、図6に示される半導体装置1cが得られる。

なお、この後、ゲート電極15、25の上面、および結晶層13、23の上面の露出部分にシリサイド層を形成してもよい。

(第4の実施の形態の効果)
本発明の第4の実施の形態によれば、不純物拡散抑制層12を形成することにより、ソース・ドレイン領域17のエクステンション領域17eに含まれるp型不純物の下層への拡散を抑制し、エクステンション領域17eの不純物濃度プロファイルを急峻に保つことができる。

また、不純物拡散抑制層22を形成することにより、チャネル領域28の第2の領域28bに含まれるp型不純物の第1の領域28aへの拡散を抑制し、チャネル領域28の不純物濃度プロファイルを急峻に保つことができる。

〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。

また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。

1a、1b、1c 半導体装置、 2 半導体基板、 10 p型トランジスタ領域、 20 n型トランジスタ領域、 11、21 不純物供給層、 12、22 不純物拡散抑制層、 13、23 結晶層、 14、24 ゲート絶縁膜、 15、25 ゲート電極、 17、27 ソース・ドレイン領域、 18、28 チャネル領域、 28a 第1の領域、 28b 第2の領域

Claims (5)

  1. p型トランジスタ領域およびn型トランジスタ領域を有する半導体基板と、
    前記p型トランジスタ領域の前記半導体基板上に形成された第1の結晶層と、
    前記第1の結晶層上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、
    前記半導体基板と前記第1の結晶層との間に形成された、前記第1のゲート電極の下方の領域において第1の不純物を含むSiC結晶からなる第1の不純物拡散抑制層と、
    前記p型トランジスタ領域の前記半導体基板、前記第1の不純物拡散抑制層、および前記第1の結晶層内の、前記第1のゲート電極の両側に形成され、前記第1の結晶層内にエクステンション領域を有する、p導電型を有する第2の不純物を含むp型ソース・ドレイン領域と、
    前記p型ソース・ドレイン領域の間に形成されたn型チャネル領域と、
    前記n型トランジスタ領域の前記半導体基板上に形成された第2の結晶層と、
    前記第2の結晶層上に第2のゲート絶縁膜を介して形成された第2のゲート電極と、
    前記半導体基板と前記第2の結晶層との間に形成された、前記第2のゲート電極の下方の領域において前記第1の不純物を含む前記SiC結晶からなる第2の不純物拡散抑制層と、
    前記n型トランジスタ領域の前記半導体基板、前記第2の不純物拡散抑制層、および前記第2の結晶層内の、前記第2のゲート電極の両側に形成されたn型ソース・ドレイン領域と、
    前記n型ソース・ドレイン領域の間に形成され、前記第2の不純物を含み、前記第2の不純物拡散抑制層上の領域における前記第2の不純物の濃度が、前記第2の不純物拡散抑制層下の領域における前記第2の不純物の濃度よりも小さいp型チャネル領域と、
    を有し、
    前記SiC結晶は前記第2の不純物の拡散を抑制する機能を有し、
    前記第1の不純物は、前記C含有Si系結晶内の固定電荷の発生を抑制する機能を有し、
    前記第1および前記第2の不純物は、ホウ素であることを特徴とする半導体装置。
  2. 半導体基板上に形成された結晶層と、
    前記結晶層上にゲート絶縁膜を介して形成されたゲート電極と、
    前記半導体基板と前記結晶層との間に形成され、前記ゲート電極の下方の領域において第1の不純物を含むC含有Si系結晶からなる不純物拡散抑制層と、
    前記半導体基板、前記不純物拡散抑制層、および前記結晶層内の前記ゲート電極の両側に形成され、前記結晶層内にエクステンション領域を有し、p導電型を有する第2の不純物を含むp型ソース・ドレイン領域と、
    備え、
    前記C含有Si系結晶は前記第2の不純物の拡散を抑制する機能を有し、
    前記第1の不純物は、前記C含有Si系結晶内の固定電荷の発生を抑制する機能を有し、
    前記第1および前記第2の不純物は、ホウ素であることを特徴とする半導体装置。
  3. 前記第1の不純物は、Si系結晶の格子間に侵入することができる程度に原子半径が小さく、かつCと結合する性質を有する元素である、
    請求項1または2に記載の半導体装置。
  4. 前記不純物拡散抑制層の下に前記第1の不純物を含む不純物供給層が形成され、
    前記不純物拡散抑制層内の前記第1の不純物の濃度分布は、前記不純物拡散抑制層の厚さ方向の中間よりも下側にピークがある、
    請求項2に記載の半導体装置。
  5. 半導体基板上に形成された結晶層と、
    前記結晶層上にゲート絶縁膜を介して形成されたゲート電極と、
    前記半導体基板と前記結晶層との間に形成され、前記ゲート電極の下方の領域において第1の不純物を含むC含有Si系結晶からなる不純物拡散抑制層と、
    前記半導体基板、前記不純物拡散抑制層、および前記結晶層内の前記ゲート電極の両側に形成され、前記結晶層内にエクステンション領域を有し、p導電型を有する第2の不純物を含むp型ソース・ドレイン領域と、
    を備え、
    前記C含有Si系結晶は前記第2の不純物の拡散を抑制する機能を有し、
    前記第1の不純物は、前記C含有Si系結晶内の固定電荷の発生を抑制する機能を有し、
    前記不純物拡散抑制層の下に前記第1の不純物を含む不純物供給層が形成され、
    前記不純物拡散抑制層内の前記第1の不純物の濃度分布は、前記不純物拡散抑制層の厚さ方向の中間よりも下側にピークがある、ことを特徴とする半導体装置。
JP2009011768A 2009-01-22 2009-01-22 半導体装置 Expired - Fee Related JP5350815B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009011768A JP5350815B2 (ja) 2009-01-22 2009-01-22 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009011768A JP5350815B2 (ja) 2009-01-22 2009-01-22 半導体装置
US12/481,981 US8134159B2 (en) 2009-01-22 2009-06-10 Semiconductor device including a p-type transistor having extension regions in sours and drain regions and method of fabricating the same

Publications (3)

Publication Number Publication Date
JP2010171174A JP2010171174A (ja) 2010-08-05
JP2010171174A5 JP2010171174A5 (ja) 2011-06-30
JP5350815B2 true JP5350815B2 (ja) 2013-11-27

Family

ID=42336236

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009011768A Expired - Fee Related JP5350815B2 (ja) 2009-01-22 2009-01-22 半導体装置

Country Status (2)

Country Link
US (1) US8134159B2 (ja)
JP (1) JP5350815B2 (ja)

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8530286B2 (en) * 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
JP5605134B2 (ja) * 2010-09-30 2014-10-15 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8659054B2 (en) * 2010-10-15 2014-02-25 International Business Machines Corporation Method and structure for pFET junction profile with SiGe channel
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
CN102544092A (zh) * 2010-12-16 2012-07-04 无锡华润上华半导体有限公司 Cmos器件及其制造方法
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US20130193517A1 (en) * 2012-01-31 2013-08-01 Toshiba America Electronic Components, Inc. Semiconductor device with lateral and vertical channel confinement and method of fabricating the same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
US9431068B2 (en) 2012-10-31 2016-08-30 Mie Fujitsu Semiconductor Limited Dynamic random access memory (DRAM) with low variation transistor peripheral circuits
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9425099B2 (en) 2014-01-16 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial channel with a counter-halo implant to improve analog gain
US10103064B2 (en) 2014-05-28 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor structure including epitaxial channel layers and raised source/drain regions
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
JP6513450B2 (ja) * 2015-03-26 2019-05-15 三重富士通セミコンダクター株式会社 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2903134B2 (ja) * 1990-11-10 1999-06-07 株式会社 半導体エネルギー研究所 半導体装置
WO1997023000A1 (en) * 1995-12-15 1997-06-26 Philips Electronics N.V. SEMICONDUCTOR FIELD EFFECT DEVICE COMPRISING A SiGe LAYER
JPH1093076A (ja) * 1996-09-18 1998-04-10 Oki Electric Ind Co Ltd Mos型電界効果トランジスタおよびmos型電界効果トランジスタの製造方法
JP2000031481A (ja) * 1998-07-15 2000-01-28 Nec Corp 半導体装置およびその製造方法
JP4096416B2 (ja) * 1998-09-03 2008-06-04 松下電器産業株式会社 電界効果型半導体装置およびその製造方法
US7064399B2 (en) * 2000-09-15 2006-06-20 Texas Instruments Incorporated Advanced CMOS using super steep retrograde wells
US7491988B2 (en) * 2004-06-28 2009-02-17 Intel Corporation Transistors with increased mobility in the channel zone and method of fabrication
WO2006097977A1 (ja) * 2005-03-11 2006-09-21 Fujitsu Limited 半導体装置及びその製造方法
EP2469584A1 (en) * 2005-12-09 2012-06-27 Semequip, Inc. Method of implanting ions

Also Published As

Publication number Publication date
US20100181625A1 (en) 2010-07-22
JP2010171174A (ja) 2010-08-05
US8134159B2 (en) 2012-03-13

Similar Documents

Publication Publication Date Title
KR101776926B1 (ko) 반도체 소자 및 그 제조 방법
US8278176B2 (en) Selective epitaxial formation of semiconductor films
KR101155097B1 (ko) 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치
US7741200B2 (en) Formation and treatment of epitaxial layer containing silicon and carbon
US9240412B2 (en) Semiconductor structure and device and methods of forming same using selective epitaxial process
US20050079660A1 (en) Method of making a semiconductor transistor
US7238580B2 (en) Semiconductor fabrication process employing stress inducing source drain structures with graded impurity concentration
US20080157119A1 (en) Stack SiGe for short channel improvement
US20100038727A1 (en) Carbon-Doped Epitaxial SiGe
US6566734B2 (en) Semiconductor device
JP5030774B2 (ja) トランジスタ形成方法
DE10323013B4 (de) Verfahren zur Herstellung eines Halbleiterbauelementes mit PMOS- und NMOS-Transistor
US7553717B2 (en) Recess etch for epitaxial SiGe
US8222113B2 (en) Method of forming MOS device
KR100265267B1 (ko) 접촉 플러그를 갖는 반도체 장치 및 이의 제조 방법
US7402872B2 (en) Method for forming an integrated circuit
JP2007258665A (ja) 半導体装置及び半導体装置の製造方法
CN101281926B (zh) 半导体结构
JP4345774B2 (ja) 半導体装置の製造方法
TWI230460B (en) Gate-induced strain for MOS performance improvement
JP2006351581A (ja) 半導体装置の製造方法
TWI442448B (zh) 使用選擇性沉積製程製備mosfet元件的方法
KR100642747B1 (ko) Cmos 트랜지스터의 제조방법 및 그에 의해 제조된cmos 트랜지스터
US7361563B2 (en) Methods of fabricating a semiconductor device using a selective epitaxial growth technique
US7315063B2 (en) CMOS transistor and method of manufacturing the same

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100928

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110512

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110512

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110627

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110628

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110629

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130222

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130228

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130408

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130726

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130822

LAPS Cancellation because of no payment of annual fees