JP2007281038A - 半導体装置 - Google Patents

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Abstract

【課題】選択エピタキシャル成長技術を利用し、ソース・ドレイン間のチャネル領域に十分な歪みを与え、かつ、短チャネル効果を抑制することのできる半導体装置を提供する。
【解決手段】半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と離間して形成されたソース・ドレイン領域と、前記ゲート電極と前記ソース・ドレイン領域との間に、前記ソース・ドレイン領域よりも浅く形成されたソース・ドレイン・エクステンション領域と、を備え、前記ソース・ドレイン領域および前記ソース・ドレイン・エクステンション領域は、ＳｉＧｅ膜またはＳｉＣ膜が埋め込まれた構造を有することを特徴とする半導体装置。
【選択図】図１

Description

本発明は、選択エピタキシャル成長技術を利用した半導体装置に関する。
従来の半導体装置として、選択エピタキシャル成長技術を用いた歪みシリコン技術を導入したものがある（例えば、特許文献１参照）。
この種の半導体装置は、例えば、ｐ−ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのシリコン基板に凹部を形成するエッチングを行い、凹部に基板のシリコンとは異なる格子定数を有する結晶を不純物イオンをドープしながら選択エピタキシャル成長させてソース・ドレイン領域とすることにより、ソース・ドレイン間のチャネル領域に応力を加えて圧縮歪みを生じさせるものである。なお、ソース・ドレイン・エクステンション領域は、イオン注入法によりｐ型不純物を注入することで形成される。
この半導体装置によると、シリコンの結晶格子に圧縮歪みを生じさせることにより、ｐ−ＭＯＳトランジスタのシリコン中の電荷の移動度を向上させ、優れたトランジスタ特性を得ることができる。
しかし、ソース・ドレイン領域はエピタキシャル層で形成されているものの、ソース・ドレイン・エクステンション領域にはエピタキシャル層が存在しないため、ソース領域とドレイン領域のエピタキシャル層の間隔が広くなり、ソース・ドレイン間のチャネル領域のシリコンに生じる圧縮歪みが小さくなるという問題がある。圧縮歪みが小さくなると、十分な電荷の移動度の向上が望めなくなる。
特開２００６−１３４２８号公報
本発明の目的は、選択エピタキシャル成長技術を利用し、ソース・ドレイン間のチャネル領域に十分な歪みを与え、優れたトランジスタ特性を有する半導体装置を提供することにある。
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と離間して形成されたソース・ドレイン領域と、前記ゲート電極と前記ソース・ドレイン領域との間に、前記ソース・ドレイン領域よりも浅く形成されたソース・ドレイン・エクステンション領域と、を備え、前記ソース・ドレイン領域および前記ソース・ドレイン・エクステンション領域は、ＳｉＧｅ膜またはＳｉＣ膜が埋め込まれた構造を有することを特徴とする半導体装置を提供する。
本発明によれば、選択エピタキシャル成長技術を利用し、ソース・ドレイン間のチャネル領域に十分な歪みを与え、優れたトランジスタ特性を有する半導体装置を提供することができる。
〔第１の実施の形態〕
（半導体装置の構成）
図１（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の断面図、およびそのゲート近傍の部分拡大図である。
半導体装置１は、半導体基板１０上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の側面に形成されたゲート側壁１３と、半導体基板１０の表面近傍に形成されたソース・ドレイン領域１４およびソース・ドレイン・エクステンション領域１５と、ゲート絶縁膜１１直下のソース・ドレイン領域１４およびソース・ドレイン・エクステンション領域１５間に形成されたポテンシャルバリア領域１６と、ゲート電極１２の表面近傍に形成された第１のシリサイド層１７と、ソース・ドレイン領域１４の表面近傍に形成された第２のシリサイド層１８と、上記の構成部上にコンタクトエッチストップ層１９を介して形成された層間絶縁膜２０と、層間絶縁膜２０内に形成され、配線２１と第２のシリサイド層１８とを導通させるコンタクト２２と、を有して概略構成される。
半導体基板１０は、例えばＳｉ基板を用いることができる。
ゲート絶縁膜１１は、例えばＳｉＯＮ、ＳｉＯ２等からなる。
ゲート電極１２は、例えば多結晶Ｓｉ、多結晶ＳｉＧｅ等からなり、表面の露出した部分上には、例えばＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｐｄ、ＮｉＰｔ等の金属とシリコンとの化合物である第１のシリサイド層１７が形成されている。
ゲート側壁１３は、それぞれ例えばＳｉＮ、ＳｉＯ２等からなる単層構造や、例えばＳｉＮとＳｉＯ２からなる２層構造、更には３層以上の構造であってもよい。
ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５は、エッチングにより形成した半導体基板１０表面近傍の凹部から結晶をエピタキシャル成長させることにより形成される。
ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５にエピタキシャル成長させる結晶は、ｐ型トランジスタの場合は、例えばＢ、ＢＦ２、Ｉｎ等のｐ型不純物をドープしたＳｉＧｅ等、ｎ型トランジスタの場合は、例えばＰ、Ａｓ等のｎ型不純物をドープしたＳｉＣ等、半導体基板１０として用いているＳｉと異なる格子定数を有する材料を用いることができる。
ＳｉＧｅ、ＳｉＣ等のＳｉと異なる格子定数を有する材料を用いることにより、ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５間のチャネル領域が形成される部分に歪みを生じさせて歪みシリコンの効果（電荷移動度の向上）を得ることができる。例えば、ＳｉＧｅを用いた場合は、チャネル領域が形成される部分に圧縮歪みを与え、ＳｉＣを用いた場合は、チャネル領域が形成される部分に引っ張り歪みを与える。
ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５を構成するＳｉＧｅのＧｅ濃度は１０〜３０原子％、ＳｉＣのＣ濃度は３原子％以下であることが好ましい。ＳｉＧｅのＧｅ濃度が１０原子％未満の場合は、チャネル領域が形成される部分に与える歪みが不十分となり、３０原子％を超える場合は、基板等において結晶欠陥を招き、リーク電流の原因となるおそれがある。また、ＳｉＣのＣ濃度が３原子％を超える場合は、やはり基板等において結晶欠陥を招き、リーク電流の原因となるおそれがある。
ソース・ドレイン領域１４の深さ（ゲート絶縁膜１１の底部の位置を基準とした深さ）は、５０〜１００ｎｍであることが好ましい。５０ｎｍ未満の場合は、チャネル領域が形成される部分に与える歪みが不十分となり、１００ｎｍを超える場合は、短チャネル効果が大きくなるおそれがある。
ソース・ドレイン・エクステンション領域１５の深さ（ゲート絶縁膜１１の底部の位置を基準とした深さ）は、３〜２０ｎｍであることが好ましい。３ｎｍ未満の場合は、チャネル領域が形成される部分に与える歪みが不十分となり、２０ｎｍを超える場合は、短チャネル効果が大きくなるおそれがある。
ソース・ドレイン領域１４とソース・ドレイン・エクステンション領域１５との境界からゲート絶縁膜１１の近い方の端部までの、半導体基板の表面に水平な方向の距離は、５〜３０ｎｍであることが好ましい。５ｎｍ未満の場合は、短チャネル効果が大きくなるおそれがあり、３０ｎｍを超える場合は、トランジスタのサイズが大きくなり過ぎるために、高集積化が困難となる。
ポテンシャルバリア領域１６は、例えばｐ型トランジスタの場合はＡｓ、Ｐ等のｎ型不純物、ｎ型トランジスタの場合はＢ、ＢＦ２、Ｉｎ等のｐ型不純物を半導体基板１０の表面から注入することにより形成される。
ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５の導電型と異型の不純物を注入してポテンシャルバリア領域１６を形成することにより、閾値電圧を引き上げて短チャネル効果を抑制することができる。
第２のシリサイド層１８は、例えばＮｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｐｄ、ＮｉＰｔ等の金属とシリコンとの化合物から形成され、ソース・ドレイン領域１４表面に形成されている。
例えばＷからなるコンタクト２２は、例えばＳｉＯ２からなる層間絶縁膜２０内に形成され、例えばＡｌ、Ｃｕからなる配線２１と第２のシリサイド層１８とを導通させる。
例えばＳｉＮからなるコンタクトエッチストップ層１９は、コンタクト２２を形成するため、層間絶縁膜２０内にエッチングによりコンタクトホールを形成する際に、第２のシリサイド層１８およびその周辺が受けるエッチングダメージを抑制するために形成される。
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）、および図２Ｃ（ｉ）〜（ｊ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図２Ａ（ａ）に示すように、フォトレジスト工程、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）工程等により半導体基板１０上にゲート絶縁膜１１、およびゲート電極１２、およびマスク層２３を形成する。
次に、図２Ａ（ｂ）に示すように、半導体基板１０の表面上方から、例えばｐ型トランジスタの場合はｎ型不純物、ｎ型トランジスタの場合はｐ型不純物のイオン注入を行い、ポテンシャルバリア領域１６を形成する。このとき、不純物イオン注入を鉛直方向から所定の角度（例えば２０°）をもって行うことにより、ゲート絶縁膜１１直下の領域にもポテンシャルバリア領域１６を形成することができる。なお、不純物イオン注入後、加熱処理、またはアニール処理を行うことにより、不純物イオンの半導体基板１０への拡散を促し、ポテンシャルバリア領域１６を拡げることができる。
なお、ポテンシャルバリア領域１６の形成は、ゲート絶縁膜１１、およびゲート電極１２、およびマスク層２３を形成する前に行ってもよい。
次に、図２Ａ（ｃ）に示すように、ＲＩＥ工程等により、例えばＳｉＮからなる第１のスペーサ２４をゲート電極１２の側面に形成する。
次に、図２Ａ（ｄ）に示すように、ポテンシャルバリア領域１６を含む半導体基板１０の表面をＲＩＥ工程等によりエッチングし、第１の凹部２５を形成する。第１の凹部２５に面して露出した半導体基板１０の表面は、エピタキシャル成長の下地となる単結晶シリコンである。
次に、図２Ｂ（ｅ）に示すように、第１のスペーサ２４の側面に、例えばＳｉＯ２からなる第２のスペーサ２６を形成する。第２のスペーサ２６の底部は第１の凹部２５でポテンシャルバリア領域１６を含む半導体基板１０の表面に接する。なお、第２のスペーサ２６は、マスク層２３並びに第１のスペーサ２４と異なる材料（エッチング耐性が異なる材料）で形成されることが好ましい。
次に、図２Ｂ（ｆ）に示すように、第２のスペーサ２６をマスクとして用いてポテンシャルバリア領域１６を含む半導体基板１０の表面をＲＩＥ工程等によりエッチングし、第２の凹部２７を形成する。第２の凹部２７に面して露出した半導体基板１０の表面は、エピタキシャル成長の下地となる単結晶シリコンである。
次に、図２Ｂ（ｇ）に示すように、第２のスペーサ２６をＲＩＥ工程等のエッチングにより除去する。この際、第２のスペーサ２６をマスク層２３並びに第１のスペーサ２４と異なる材料で形成している場合（例えば、ＳｉＯ２とＳｉＮ）、エッチング耐性の違いにより、第２のスペーサ２６のみを選択的に除去することができる。
次に、図２Ｂ（ｈ）に示すように、第１および第２の凹部２５、２７に面して露出した半導体基板１０の表面から、例えばＢドープしたＳｉＧｅの結晶（ｐ型トランジスタの場合）、ＡｓドープしたＳｉＣの結晶（ｎ型トランジスタの場合）をエピタキシャル成長させ、ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５を形成する。このとき、マスク膜２３の存在により、ゲート電極１２表面にはエピタキシャル成長が起こらない。
ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５を形成する結晶は、ゲート絶縁膜１１の底部とほぼ同じ位置まで成長させる。エピタキシャル成長は化学蒸着チャンバー内で行い、例えば、Ｓｉの原料としてモノシラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨ２Ｃｌ２）、Ｇｅの原料として水素化ゲルマニウム（ＧｅＨ４）、Ｂの原料としてジボラン（Ｂ２Ｈ６）、Ｃの原料としてアセチレン（Ｃ２Ｈ２）、Ａｓの原料としてアルシン（ＡｓＨ３）を用いて、水素ガス等の雰囲気中で７００〜８５０℃の温度条件で行う。
次に、図２Ｃ（ｉ）に示すように、マスク膜２３、および第１のスペーサ２４をＲＩＥ工程等のエッチングにより除去した後、ＲＩＥ工程等により、ゲート側壁１３をゲート電極１２の側面に形成する。
次に、図２Ｃ（ｊ）に示すように、半導体基板１０上方からスパッタリングを施し、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｐｄ、ＮｉＰｔ等の金属膜を形成した後、熱処理を施すと、金属膜とゲート電極１２並びにソース・ドレイン領域１４の接触面近傍でシリサイド化反応が生じ、ゲート電極１３ならびにソース・ドレイン領域１４の表面近傍にそれぞれ第１のシリサイド層１７、第２のシリサイド層１８が形成される。
その後、未反応の金属膜を除去したうえで、基板上にコンタクトエッチストップ層１９、層間絶縁膜２０を順に形成し、配線２１と、配線２１と第２のシリサイド層１８とを導通させるコンタクト２２等を形成し、図１に示した半導体装置１とする。
（第１の実施の形態の効果）
この第１の実施の形態によれば、ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５の両者をエピタキシャル層で構成することにより、ソース・ドレイン間のチャネル領域のシリコンに十分な歪みを与え、かつ、短チャネル効果を抑制することができる。具体的には、エピタキシャル層をソース・ドレイン領域１４とソース・ドレイン・エクステンション領域１５の２段構造とすることにより、チャネル領域を挟んだエピタキシャル層の間隔を基板表面付近で小さくしてチャネル領域に十分な歪みを与え、かつ、チャネル領域下の領域を挟んだエピタキシャル層の間隔を基板内部では大きくして短チャネル効果を抑制する。
また、ポテンシャルバリア領域１６を形成した後に、エッチングにより第１および第２の凹部２５、２７を形成してソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５を形成するため、ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５には、ポテンシャルバリア領域１６を形成する際に注入するソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５の導電型と異型の不純物イオンが含まれない。これにより、接合容量を低減し、トランジスタを高速化することができる。
また、製造工程上、ゲート加工時に半導体基板表面が削れてしまうため、従来の技術によるとソース・ドレイン・エクステンション領域１５の接合深さを浅くすることは困難であったところ、この第１の実施の形態によれば、ソース・ドレイン・エクステンション領域１５の接合深さをエッチング深さにより調節できるため、極浅接合を容易に形成することができる。
〔第２の実施の形態〕
（半導体装置の構成）
図３（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の断面図、およびそのゲート近傍の部分拡大図である。第２の実施の形態に係る半導体装置１は、ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５の表面が、ゲート絶縁膜１１の底部よりも高い位置に存在するレイズド・ソース・ドレイン構造を有し、第１の実施の形態に係る半導体装置１とは、ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５の表面からの深さと、ゲート側壁膜の構成において異なる。なお、その他の構成や各部の材料等、第１の実施の形態と同様の点については、説明を省略する。
ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５のゲート絶縁膜１１の底部の位置を基準とした深さは、第１の実施の形態に係る半導体装置１と同様であるが、レイズド・ソース・ドレイン構造であるために、表面からの深さが第１の実施の形態に係る半導体装置１よりも深くなっている。
ゲート側壁膜は、ゲート側壁１３、および第１のスペーサ２４から構成される。ゲート絶縁膜１１とソース・ドレイン・エクステンション領域１５は、第１のスペーサ２４を挟んで位置する。
（半導体装置の製造）
図４（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｇ）に示す、エッチングにより第１および第２の凹部２５、２７を形成するまでの工程は第１の実施の形態と同様であるので説明を省略する。
まず、図２Ｂ（ｇ）までの工程を終えた後、図４（ａ）に示すように、第１および第２の凹部２５、２７に面して露出した半導体基板１０の表面から、例えばＢドープしたＳｉＧｅの結晶（ｐ型トランジスタの場合）、ＡｓドープしたＳｉＣの結晶（ｎ型トランジスタの場合）をエピタキシャル成長させ、ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５を形成する。この際に、ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５の表面が、ゲート絶縁膜１１の底部よりも高い位置になるまで結晶をエピタキシャル成長させる。
なお、ゲート絶縁膜１１の底部からソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５の表面までの高さは、３０ｎｍ以下であることが好ましい。３０ｎｍを超えると、ソース・ドレイン領域１４とおよびゲート電極１２のオーバーラップが大きくなり、寄生容量が発生してしまうため、半導体装置１の動作速度が低下するおそれがある。
次に、図４（ｂ）に示すように、第１のスペーサ２４の側面にゲート側壁１３を形成する。このとき、ゲート側壁１３は、ソース・ドレイン・エクステンション領域１５の表面上に形成される。
次に、図４（ｃ）に示すように、ゲート電極１２上のマスク膜２３をＲＩＥ工程等のエッチングにより除去する。この際、ゲート側壁１３をマスク層２３並びに第１のスペーサ２４と異なる材料で形成している場合（例えば、ＳｉＯ２とＳｉＮ）、エッチング耐性の違いにより、マスク膜２３、および第１のスペーサ２４のマスク膜２３に隣接する上部のみを選択的に除去することができる。
次に、図４（ｄ）に示すように、半導体基板１０上方からスパッタリングを施し、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｐｄ、ＮｉＰｔ等の金属膜を形成した後、熱処理を施すと、金属膜とゲート電極１２並びにソース・ドレイン領域１４の接触面近傍でシリサイド化反応が生じ、ゲート電極１２ならびにソース・ドレイン領域１４の表面近傍にそれぞれ第１のシリサイド層１７、第２のシリサイド層１８が形成される。
その後、未反応の金属膜を除去したうえで、基板上にコンタクトエッチストップ層１９、層間絶縁膜２０を順に形成し、配線２１と、配線２１と第２のシリサイド層１８とを導通させるコンタクト２２等を形成し、図３に示した半導体装置１とする。
（第２の実施の形態の効果）
この第２の実施の形態によれば、半導体装置１の構造をレイズド・ソース・ドレイン構造とすることにより、ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５のゲート絶縁膜１１の底部の位置を基準とした深さを第１の実施の形態と同等に抑えたまま、表面からの深さを大きくして電気抵抗を低減することができる。
なお、本実施の形態においては、第１のスペーサ２４を残してゲート側壁膜の一部として用いる構成としたが、第１のスペーサ２４を除去してゲート側壁１３のみでゲート側壁膜を構成する構成としてもよい。
また、ソース・ドレイン領域１４、およびソース・ドレイン・エクステンション領域１５の内、ソース・ドレイン領域１４のみがゲート絶縁膜１１の底部よりも高い位置まで形成されるエレベーテッド・ソース・ドレイン構造としてもよい。
なお、本発明は、上記各実施の形態に限定されず、発明の趣旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記各実施の形態においては、半導体基板としてバルク基板を用いて説明したが、これに限定されず、例えばＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることもできる。
また、発明の趣旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
以下に実施例を挙げて本発明を具体的に説明するが、本発明はそれらによって限定されるものではない。
まず、本発明の第２の実施の形態に係る半導体装置（本実施例においてはｐ型トランジスタとした）に生じる短チャネル効果の計算シミュレーションを比較例の半導体装置と比較して行った。
図５は、ΔＶｔｈ（閾値電圧シフト）（Ｖ）と、Ｌｇ（ゲート長）（ｎｍ）との関係を示すグラフである。閾値電圧シフトは、ゲート長が１００ｎｍのときの閾値電圧を基準とした場合の、それぞれのゲート長における閾値電圧（ゲート長が１００ｎｍのときの閾値電圧との差）を表す。
図中の◆は本実施例の半導体装置、△は比較例の半導体装置の値を表す。なお、比較例の半導体装置は、ソース・ドレイン領域、およびソース・ドレイン・エクステンション領域の内、ソース・ドレイン領域のみがエピタキシャル層で構成される構造であり、本実施例の半導体装置と同等の歪みシリコン効果を得るために、チャネル領域を挟んだソース・ドレイン領域間の距離を狭めたものとした。
閾値電圧シフトの大きさは短チャネル効果の大きさと相関があり、概略的な指標として、閾値電圧シフトが０〜−０．２Ｖの範囲内にあれば、半導体装置が実用可能なレベルに短チャネル効果が抑えられていると判断することができる。
同図から、本実施例の半導体装置は、ゲート長を２０ｎｍまで小さくしても、半導体装置が実用可能なレベルに短チャネル効果を抑えられることがわかる。一方、比較例の半導体装置は、ゲート長が４０ｎｍを超えた辺りから急速に短チャネル効果が増大しており、ゲート長を３０ｎｍ以下とすることは困難であることがわかる。比較例の半導体装置は、チャネル領域を挟んだソース・ドレイン領域間の距離が狭いために、エピタキシャル層内からチャネル領域に拡散した不純物イオンに起因される短チャネル効果が大きくなっているものと考えられる。
なお、上記の比較例において、エピタキシャル層への不純物イオンの導入を、選択エピタキシャル成長時ではなく、選択エピタキシャル成長後にイオン注入法により行い、かつマスクを用いる等の手段により、チャネル領域からある程度離れたエピタキシャル層部分にのみ不純物をドープした構成を想定することができる。この場合、エピタキシャル層内からチャネル領域への不純物イオンの拡散は抑えられるため、短チャネル効果を抑制することができるが、イオン注入によりエピタキシャル層を構成する結晶がダメージを受けて格子欠陥や格子歪みが生じるため、チャネル領域が形成される部分に与える歪みが小さくなってしまうおそれがある。
次に、本発明の第２の実施の形態に係る半導体装置（ｐ型トランジスタ）におけるチャネル領域に加わる圧縮応力の計算シミュレーションを上記の比較例の半導体装置と比較して行ったところ、両者とも−９００〜−１０００ＭＰａの実用可能な範囲の圧縮応力を得られることがわかった。
以上の結果から、比較例の半導体装置では、チャネル領域に十分な圧縮歪みを与えようとすると、短チャネル効果が大きくなってしまうが、本実施例の半導体装置は、短チャネル効果を抑制したままチャネル領域に十分な圧縮歪みを与え得ることがわかった。
また、本発明の第２の実施の形態に係る半導体装置（ｐ型トランジスタ）における不純物プロファイルシミュレーションを行ったところ、ソース・ドレイン領域、およびソース・ドレイン・エクステンション領域には、ポテンシャルバリア領域を形成する際に注入するソース・ドレイン領域、およびソース・ドレイン・エクステンション領域の導電型と異型の不純物イオンが含まれないことがわかった。
（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の各製造工程を示す断面図である。 （ｅ）〜（ｈ）は、本発明の第１の実施の形態に係る半導体装置の各製造工程を示す断面図である。 （ｉ）〜（ｊ）は、本発明の第１の実施の形態に係る半導体装置の各製造工程を示す断面図である。 （ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の各製造工程を示す断面図である。 本発明の実施例に係る半導体装置の閾値電圧シフトとゲート長との関係を示すグラフである。
符号の説明
１ 半導体装置
１０ 半導体基板
１１ ゲート絶縁膜
１２ ゲート電極
１３ ゲート側壁
１４ ソース・ドレイン領域
１５ ソース・ドレイン・エクステンション領域
１６ ポテンシャルバリア領域
１７ 第１のシリサイド層
１８ 第２のシリサイド層
１９ コンタクトエッチストップ層
２０ 層間絶縁膜
２１ 配線
２２ コンタクト
２４ 第１のスペーサ

Claims (5)

  1. 半導体基板と、
    前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極と離間して形成されたソース・ドレイン領域と、
    前記ゲート電極と前記ソース・ドレイン領域との間に、前記ソース・ドレイン領域よりも浅く形成されたソース・ドレイン・エクステンション領域と、
    を備え、
    前記ソース・ドレイン領域および前記ソース・ドレイン・エクステンション領域は、ＳｉＧｅ膜またはＳｉＣ膜が埋め込まれた構造を有することを特徴とする半導体装置。
  2. 前記ソース・ドレイン領域および前記ソース・ドレイン・エクステンション領域に前記ＳｉＧｅ膜が埋め込まれた場合はｐ型トランジスタ、前記ＳｉＣ膜が埋め込まれた場合はｎ型トランジスタとして機能することを特徴とする請求項１に記載の半導体装置。
  3. 前記ソース・ドレイン・エクステンション領域に埋め込まれた前記ＳｉＧｅ膜または前記ＳｉＣ膜の前記ゲート絶縁膜からの深さが、３ｎｍ以上、２０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
  4. 前記ソース・ドレイン領域および前記ソース・ドレイン・エクステンション領域は、前記ソース・ドレイン領域および前記ソース・ドレイン・エクステンション領域の導電型と同型の不純物のみを含むことを特徴とする請求項１に記載の半導体装置。
  5. 前記ソース・ドレイン領域および前記ソース・ドレイン・エクステンション領域の表面が、前記ゲート絶縁膜の底部よりも高い位置に存在することを特徴とする請求項１に記載の半導体装置。
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