KR100495914B1 - 씨모스트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 숏채널 효과 및 핫캐리어 효과를 억제하면서 제조 공정을 단순화시키는데 적합한 씨모스 트랜지스터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체기판내에 n형 웰영역을 형성하는 단계, 상기 n형 웰영역내에 n형 제1펀치스톱층을 형성하는 단계, 상기 n형 웰영역에 인접하는 p형 웰영역을 형성하는 단계, 상기 n형 웰영역과 상기 p형 웰영역상에 각각 게이트산화막과 게이트전극을 형성하는 단계, 상기 게이트전극을 마스크로 불순물을 이온주입하여 상기 n형 웰영역내에 n형 제2펀치스톱층을 형성함과 동시에 상기 p형 웰영역내에 n형 제1 LDD영역을 형성하는 단계, 상기 제1 LDD영역내에 상기 제1 LDD영역보다 높은 불순물농도를 갖는 n형 소스/드레인확장영역을 형성하는 단계, 상기 소스/드레인확장영역보다 상대적으로 불순물 농도가 낮고 상기 n형 소스/드레인확장영역을 감싸는 n형 제2 LDD영역을 형성하는 단계, 상기 게이트전극의 측벽에 스페이서를 형성하는 단계, 상기 제1펀치스톱층과 상기 제2펀치스톱층에 동시에 접하는 p형 소스/드레인영역을 형성하는 단계, 및 상기 소스/드레인확장영역과 상기 제1,2 LDD영역에 동시에 접하며 상기 제1 LDD영역보다 깊은 n형 소스/드레인영역을 형성하는 단계를 포함한다.

Description

씨모스트랜지스터 및 그 제조 방법{CMOS Transistor and method for fabricating the same}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 씨모스트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로, 0.18㎛급 이하의 메모리소자의 주변회로부를 구성하는데 사용되는 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터는 그 게이트 길이가 최소 선폭보다 큰 0.25㎛ 이상의 nMOS 트랜지스터와 pMOS 트랜지스터로 구성되므로 게이트 패턴 형성후 인(Phosphorous; P)과 같은 n형 도펀트를 nMOS 트랜지스터 형성 지역 및 pMOS 트랜지스터 형성 지역에 마스크없이 동시에 이온주입하여 표면채널(surface channel) nMOS 트랜지스터의 LDD(lightly doped drain) 영역과 매몰채널(buried channel) pMOS 트랜지스터의 펀치스톱(punch stop)층을 동시에 형성하는 방법을 적용하여 CMOS 트랜지스터를 형성한다.
도 1a 내지 도 1b는 종래기술의 제1예에 따른 CMOS 트랜지스터의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 각각의 소자를 격리시키는 소자분리막(12)을 형성한 후, pMOS 트랜지스터 영역의 반도체기판(11)내에 n형 웰(13)을 형성하고, 연속해서 n형 웰(13)내에 n형 필드스톱층(14)을 형성한다. 다음에, nMOS 트랜지스터 영역의 반도체기판(11)내에 p형 웰(15)을 형성하고, 연속해서 p형 웰(15)내에 p형 필드스톱층(16)을 형성한다.
다음으로, pMOS 트랜지스터와 nMOS 트랜지스터의 반도체기판(11)상의 선택된 영역상에 게이트산화막(17)과 게이트전극(18)을 차례로 형성한 후, 전면에 질화막(19)을 증착하고, 블랭킷(blanket) 이온주입법으로 전면에 인(P)을 이온주입하여 pMOS 트랜지스터 영역에 n형 펀치스톱층(20)을 형성함과 동시에 nMOS 트랜지스터 영역에 n형 LDD 영역(21)을 형성한다.
도 1b에 도시된 바와 같이, 전면에 산화막(도시 생략)을 증착한 후, 전면 에치백하여 게이트전극(18)의 측벽에 접하는 스페이서(22)를 형성한다. 이때, 반도체기판(11) 상부의 질화막(19)과 게이트산화막(17)도 동시에 에치백된다. 이하, 잔류하는 질화막을 19a, 게이트산화막을 17a라 한다.
다음에, pMOS 트랜지스터 영역의 반도체기판에 고농도 p형 불순물을 이온주입하여 p형 소스/드레인영역(23)을 형성하고, nMOS 트랜지스터 영역의 반도체기판에 고농도 n형 불순물을 이온주입하여 n형 소스/드레인영역(24)을 형성한다.
도 1a 내지 도 1b에서, nMOS 트랜지스터 영역에 n형 LDD 도핑층(21)을 형성할 때, 동시에 pMOS 트랜지스터 영역에 n형 펀치스톱층(20)을 형성한다.
그러나, 이와 같은 방법은 nMOS 트랜지스터의 LDD 영역 형성 조건 및 pMOS 트랜지스터의 펀치스톱층 형성 조건이 동일하기 때문에 nMOS 트랜지스터 및 pMOS 트랜지스터 각각에 대하여 최적의 특성을 얻을 수 없으며, nMOS 트랜지스터 또는 pMOS 트랜지스터 중 어느 하나의 특성 저하를 초래하는 문제가 있다.
또한, 0.15㎛급 이상의 메모리 소자에서는 주변회로부의 게이트길이가 0.25㎛ 이하가 되어 상기의 방법으로는 nMOS 트랜지스터와 pMOS 트랜지스터 각각의 숏채널효과(short channel effect)를 동시에 만족시키기 어렵다.
예를 들면, LDD 영역 및 펀치스톱층을 동시에 형성하기 위한 n형 불순물의 이온주입시 그 주입량 증가에 따라 pMOS 트랜지스터의 숏채널효과는 억제되나, 반대로 nMOS 트랜지스터의 숏채널 특성은 열화되는 문제가 있으며, nMOS 트랜지스터의 구동전류 증가 목적으로 이온 주입량을 소량 증가시키는 경우에는 연동적으로 pMOS 트랜지스터의 문턱전압(Threshold voltage; VT)이 증가되고 구동전류가 감소되는 근본적인 한계를 지니게 되므로 MOS 트랜지스터의 게이트 길이 축소에 따른 공정 한계에 매우 취약한 구조이다.
따라서, 종래기술의 제2예로서, 게이트 길이가 0.1㎛ 수준의 CMOS 트랜지스터를 제조하는 방법으로 nMOS 트랜지스터 및 pMOS 트랜지스터 각각에 대하여 별도의 마스크를 사용하여 각각 경사 이온주입에 의한 펀치스톱구조를 갖는 표면채널 nMOS 트랜지스터와 매몰채널 pMOS 트랜지스터로 구성된 CMOS트랜지스터를 형성하는 방법이 제안되었다.[Takashi hori et.al., IEDM 1994, "A 0.1㎛ CMOS technology with tilt-implanted punchthrough stopper(TIPS)"](도 2 참조).
도 2를 참조하면, 반도체기판(24)상에 각각 게이트산화막(25)과 게이트전극(26)이 구비되고, 게이트전극(26)의 양측벽에 스페이서(27)가 구비된다. 그리고, nMOS 트랜지스터영역상의 게이트전극(26)의 양측 에지에 정렬되어 LDD 영역(28)이 형성되며, LDD 영역(28)에 접하여 n+ 소스/드레인영역(29)이 형성되고, LDD 영역(28) 하부에 보론(B)의 경사이온주입에 의해 p형 펀치스톱층(30)이 형성된다. 그리고, pMOS 트랜지스터 영역에는 p+ 소스/드레인영역(31)이 형성되고, p+ 소스/드레인영역(31)의 측면에 인(P)의 경사이온주입에 의해 n형 펀치스톱층(32)이 형성된다.
또한, 종래기술의 제3예로서, nMOS 트랜지스터와 pMOS 트랜지스터 각각에 대하여 자기정렬포켓구조(Self aligned Pokcet Impantation; SPI)와 초저접합 소스/드레인 확장영역(Source/Drain Extension; SDE)을 적용하여 50nm 게이트 길이를 갖는 CMOS 트랜지스터의 구현 방법이 제안되었다.[Atsuki Hori et.al., IEDM 1994. "A 0.05㎛ CMOS with Ultra Shallow Source/Drain junctions fabricated by 5KeV Ion implantation and rapid thermal annealing"](도 3 참조).
도 3을 참조하면, 반도체기판(33)상에 각각 게이트산화막(34)과 게이트전극(35)이 구비되고, 게이트전극(35)의 양측벽에 스페이서(36)가 구비된다. 그리고, nMOS 트랜지스터영역상의 게이트전극(35)의 양측 에지에 정렬되어 n+ 소스/드레인확장영역(37b)이 형성되며, n+ 소스/드레인확장영역(37b)에 접하여 n+ 소스/드레인영역(38b)이 형성되고, n+ 소스/드레인확장영역(37b) 하부에 보론의 경사이온주입에 의해 p형 자기정렬포켓층(39b)이 형성된다. 그리고, pMOS 트랜지스터 영역에는 게이트전극(35)의 양측 에지에 정렬되어 p+ 소스/드레인확장영역(37a)과 n형 자기정렬포켓층(39a)이 형성되고, 이들에 접하는 p+ 소스/드레인영역(38a)이 형성된다.
상술한 종래기술의 제2예 및 제3예는 nMOS 트랜지스터와 pMOS 트랜지스터 각각의 트랜지스터 특성을 최적화시키기 용이한 장점이 있는 반면에 nMOS 트랜지스터 영역과 pMOS 트랜지스터 영역 각각에 대하여 별도의 마스크를 사용한 각각의 펀치스톱도핑, LDD 도핑 또는 소스/드레인확장영역 공정이 수행되어야 하는 등 공정이 복잡하고, 제조 비용 증가의 문제가 있어 메모리 소자 제조에는 부적합한 측면이 있다.
특히, 종래기술의 제3예에 따른 CMOS 트랜지스터의 경우, nMOS 트랜지스터 형성시 비소(As) 이온만을 소스드레인확장영역의 형성에 사용하므로 주변회로부 중 상대적으로 높은 구동전압(예, 외부전압)을 필요로 하는 회로 상에서 사용시 핫캐리어 문제에 취약한 문제점이 있다.
결국, 0.15㎛ 이상의 메모리소자에 적용할 수 있도록 nMOS 트랜지스터 특성과 pMOS 트랜지스터 특성을 각각 독립적으로 조절할 수 있는 신축성 및 핫캐리어 대응 능력을 지니면서 저비용, 공정단순화의 특징을 갖는 CMOS 트랜지스터 형성 방법이 요구되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 숏채널 효과 및 핫캐리어 효과를 억제하면서 제조 공정을 단순화시키는데 적합한 CMOS 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체소자는 반도체기판 상에 게이트산화막과 게이트전극의 순서로 적층된 적층막, 상기 적층막 양측벽의 스페이서, 상기 스페이서의 에지에 정렬되어 상기 반도체기판 내에 형성된 제1도전형 소스/드레인영역, 상기 제1도전형 소스/드레인영역 사이의 상기 반도체기판 내에 형성된 제2도전형 펀치스톱층, 상기 제1도전형 소스/드레인영역으로부터 상기 게이트전극의 양측 에지까지 확장되어 상기 반도체기판 내에 형성된 제1도전형 소스/드레인확장영역, 및 상기 소스/드레인영역과 상기 소스/드레인확장영역보다 상대적으로 불순물 농도가 낮고 상기 제1도전형 소스/드레인확장영역을 둘러싸면서 상기 제1도전형 소스/드레인영역에 접하며 상기 펀치스톱층에 의해 접합 깊이가 억제되는 적어도 두 개의 LDD가 중첩된 제1도전형 LDD 영역을 포함하는 것을 특징으로 한다.
그리고 본 발명의 반도체소자는 nMOS 영역과 pMOS 영역이 정의된 반도체기판, 상기 nMOS 영역과 pMOS 영역상에 형성된 게이트산화막과 게이트전극의 적층막, 상기 적층막의 양측벽에 접하는 스페이서, 상기 스페이서의 에지에 정렬되어 상기 반도체기판의 pMOS영역내에 형성된 p형 소스/드레인영역과 상기 nMOS 영역내에 형성된 n형 소스/드레인영역, 상기 p형 소스/드레인영역의 하단부에 중첩되어 형성된 제1펀치스톱층, 상기 p형 소스/드레인영역의 일측면에 접하고 상기 스페이서 하부에 형성된 제2 펀치스톱층, 상기 n형 소스/드레인영역의 일측면에 접하여 형성된 제3펀치스톱층, 상기 n형 소스/드레인영역의 일측면에 접하고 상기 스페이서 하부에 형성된 n형 소스/드레인확장영역, 및 상기 n형 소스/드레인영역과 상기 n형 소스/드레인확장영역보다 상대적으로 불순물 농도가 낮고 상기 n형 소스/드레인확장영역을 둘러싸는 n형 LDD영역을 포함함을 특징으로 한다.
그리고, 본 발명의 CMOS 트랜지스터의 제조 방법은 반도체기판내에 n형 웰영역을 형성하는 단계, 상기 n형 웰영역내에 n형 제1펀치스톱층을 형성하는 단계, 상기 n형 웰영역에 인접하는 p형 웰영역을 형성하는 단계, 상기 n형 웰영역과 상기 p형 웰영역상에 각각 게이트산화막과 게이트전극을 형성하는 단계, 상기 게이트전극을 마스크로 불순물을 이온주입하여 상기 n형 웰영역내에 n형 제2펀치스톱층을 형성함과 동시에 상기 p형 웰영역내에 n형 제1 LDD영역을 형성하는 단계, 상기 제1 LDD영역내에 상기 제1 LDD영역보다 높은 불순물농도를 갖는 n형 소스/드레인확장영역을 형성하는 단계, 상기 소스/드레인확장영역보다 상대적으로 불순물 농도가 낮고 상기 n형 소스/드레인확장영역을 감싸는 n형 제2 LDD영역을 형성하는 단계, 상기 게이트전극의 측벽에 스페이서를 형성하는 단계, 상기 제1펀치스톱층과 상기 제2펀치스톱층에 동시에 접하는 p형 소스/드레인영역을 형성하는 단계, 및 상기 소스/드레인확장영역과 상기 제1,2 LDD영역에 동시에 접하며 상기 제1 LDD영역보다 깊은 n형 소스/드레인영역을 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 제1실시예에 따른 CMOS 트랜지스터의 소자 단면도이다.
도 4를 참조하면, nMOS 영역과 pMOS 영역이 정의된 반도체기판(41), nMOS 영역과 pMOS 영역상에 게이트산화막(52a)과 게이트산화막(52a)상에 폴리실리콘막(53), 금속막(54), 하드마스크(55)의 순서로 적층된 게이트패턴이 형성된다. 그리고, 게이트패턴중 폴리실리콘막(53)의 측면에 측벽산화물(56)이 형성되고, 게이트산화막(52a)과 게이트패턴의 양측벽에 질화막스페이서(57a)와 산화막스페이서(64)가 접한다. 그리고, 산화막스페이서(64)의 에지에 정렬되어 반도체기판(41)의 pMOS영역내에 p+ 소스/드레인영역(65)과 nMOS 영역내에 n+ 소스/드레인영역(66)이 형성된다. 그리고, p+ 소스/드레인영역(65)의 하단부에 중첩하여 제1 n형 펀치스톱층(46)이 형성되고, p+ 소스/드레인영역(65)의 일측면에 제2 n형 펀치스톱층(58)이 형성되며, n+ 소스/드레인영역(66)의 일측면에는 p형 펀치스톱층(61)이 형성된다.
그리고, n+ 소스/드레인영역(66)의 일측면에 접하여 게이트패턴의 에지까지 확장되어 n+ 소스/드레인확장영역(62)이 형성되고, n+ 소스/드레인확장영역(62)을 제2 LDD 영역(63)이 둘러싸고 있다.
도 4에서, 제2 LDD 영역(63)은 동일한 불순물이 다수번 도핑된 다중 구조이며, n+ 소스/드레인확장영역(62)과 제2 LDD 영역(63)은 확산 정도가 서로 다른 동일한 도전형의 불순물 도핑층이되, 제2 LDD 영역(63)내 불순물의 확산정도가 더 빠르다. 예컨대, n+ 소스/드레인확장영역(62)은 비소의 도핑층이고, 제2 LDD 영역(63)은 인의 도핑층이다.
한편, 제2 LDD 영역(63)은 n+ 소스/드레인영역(66)과 n+ 소스/드레인확장영역 (62)보다 상대적으로 불순물 농도가 낮다.
도 5a 내지 도 5f는 도 4에 도시된 씨모스 트랜지스터의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체기판(41)에 각 단위소자를 격리시키는 소자분리막(42)을 형성한다. 이때, 소자분리막(42)은 LOCOS(Local oxidation of silicon)법 또는 STI(Shallow Trench Isolation)법을 통해 형성할 수 있다.
다음에, 반도체기판(41)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 pMOS 영역을 오픈시키는 제1 마스크(43)를 형성한 후, pMOS 영역에 n형 불순물인 인(Phosphorous; P)을 이온주입하여 n형 웰(44) 및 n형 p채널필드스톱층(45)을 순차적으로 형성한다.
다음에, pMOS 영역의 채널형성지역 바로 하단부에 n형 불순물, 예컨대 비소(As) 또는 안티몬(Sb)과 같은 중이온종(heavy ion species)을 이온주입하여 pMOS 영역에 제1 n형 펀치스톱층(46)을 형성한 후, pMOS 트랜지스터의 문턱전압 조절을 위한 p형 불순물을 이온주입하여 반도체기판(41) 표면 아래에 p형 p채널이온주입층(47)을 형성한다.
여기서, n형 웰(44)의 이온주입깊이가 가장 깊고, n형 p채널필드스톱층(45), 제1 n형 펀치스톱층(46), p형 p채널이온주입층(47)의 순서로 이온주입 깊이가 작아진다.
도 5b에 도시된 바와 같이, 제1 마스크(43)를 제거한 후, 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 pMOS 영역을 제외한 반도체기판(41) 즉, nMOS 영역을 노출시키는 제2 마스크(48)를 형성한다.
다음에, 제2 마스크(48)를 이용하여 노출된 nMOS 영역에 p형 불순물을 이온주입하여 p웰(49) 및 p형 n채널필드스톱층(50)을 순차적으로 형성하고, 계속해서 nMOS 트랜지스터의 문턱전압 조절을 위한 p형 불순물을 이온주입하여 반도체기판(41) 표면 근처에 p형 n채널이온주입층(51)을 형성한다. 여기서, p형 웰(49)의 이온주입깊이가 가장 깊고, p형 n채널필드스톱층(50), p형 n채널이온주입층(51)의 순서로 이온주입 깊이가 작아진다.
도 5c에 도시된 바와 같이, 제2 마스크(48)를 제거한 후, 반도체기판(41)상에 게이트산화막(52)을 형성하고, 게이트산화막(52)상에 폴리실리콘막(53), 금속막(54) 및 하드마스크(55)의 순서로 적층한다.
계속해서, 미도시된 게이트마스크를 이용하여 하드마스크(55), 금속막(54), 폴리실리콘막(53)을 동시에 패터닝하거나, 하드마스크(55)를 먼저 패터닝한 후 금속막(54)과 폴리실리콘막(53)을 동시에 패터닝하는 방법으로 폴리실리콘막(53), 금속막(54) 및 하드마스크(55)의 순서로 적층된 게이트패턴을 형성한다.
여기서, 폴리실리콘막(53)과 금속막(54)으로 된 게이트전극은 폴리실리콘막의 단일막일 수도 있으나, 게이트전극의 비저항 및 고속동작을 위해 폴리실리콘막과 금속막의 적층막을 이용하되, 금속막으로는 주로 확산방지막과 텅스텐의 적층막(WN/W, TiN/W), 텅스텐실리사이드를 이용한다.
다음으로, 게이트재산화(gate-reoxidation) 공정을 진행하여 게이트패턴을 형성하기 위한 식각공정시 손상된 게이트산화막(52)을 회복시켜준다. 이때, 게이트재산화 공정후, 게이트전극을 이루는 폴리실리콘막(53)의 측면이 소정 두께 산화됨에 따라 폴리실리콘막(53)의 양측벽에 산화물(이하 '측벽산화물'이라 약칭함)(56)이 형성된다.
여기서, 게이트 재산화 공정은, 게이트패턴 식각시 게이트산화막(54)에 발생된 마이크로트렌치(microtrench) 및 손실을 회복시켜 주며, 게이트산화막(54) 표면에 잔류하는 식각잔류물을 산화시키고, 게이트패턴의 에지에 있는 게이트산화막(54)의 두께를 증가시켜 신뢰성을 향상시키기 위한 목적으로 진행되고 있다.
다음으로, 게이트재산화후 구조물 전면에 얇은 질화막(57)을 증착한다. 이때, 질화막(57)과 측벽산화물(56)은 오프셋 스페이서(offset spacer)를 이룬다.
다음으로, 질화막(57)을 포함한 전면에 마스킹공정없이 n형 불순물인 인(P)을 이온주입하여, pMOS 영역에 제2 n형 펀치스톱층(58)을 형성함과 동시에 nMOS 영역에 제1 LDD 영역(59)을 형성한다.
도 5d에 도시된 바와 같이, 인이 이온주입된 구조물 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 nMOS 영역을 오픈시키고 pMOS 영역을 덮는 제3마스크(60)를 형성한 후, 제3마스크(60)에 의해 노출된 nMOS 영역에 경사각을 주면서 p형 불순물을 이온주입하여 nMOS 트랜지스터의 p형 펀치스톱층(61)을 형성한다. 여기서, p형 펀치스톱층(61)은 제1 LDD 영역(59) 아래에 위치한다.
계속해서, 도 5e에 도시된 바와 같이, 제3마스크(60)를 남겨둔 상태에서 고농도 비소를 이온주입하여 n+ 소스/드레인확장영역(62)을 형성한 후, 저농도 인을 이온주입하여 제2 LDD 영역(63)을 형성한다.
이때, 제2 LDD 영역(63)은 제1 LDD 영역(59)보다 그 깊이가 얕거나 동일하고, 제2 LDD 영역(63)은 n+ 소스/드레인확장영역(62)보다 깊으며, 또한, 제1 및 제2 LDD 영역(59, 63)은 n+ 소스/드레인확장영역(62)보다 불순물 농도가 낮다. 이하, 제1 LDD 영역(59)과 제2 LDD 영역(63)이 중첩되므로 제1 LDD 영역에 대한 도면 설명은 생략하고, 제2 LDD 영역(63)으로만 설명하기로 한다.
결국, 제2 LDD 영역(63)은 n+ 소스/드레인확장영역(62)을 감싸는 구조를 갖는다.
한편, 제2 LDD 영역(63) 형성을 위한 인의 이온주입은 수직이온주입법, 0도에서 15도 범위내의 저경사각으로 양방향 또는 양방향 이상의 여러 방향에서 이온주입하는 것과 같은 방법으로 적용하거나, 두 가지 방법의 혼합된 방법으로 적용한다.
도 5f에 도시된 바와 같이, 제3 마스크(60)를 제거한 후, 제2 LDD 영역(63) 형성 공정이 완료된 구조물 전면에 산화막을 증착한 후, 전면 에치백하여 산화막스페이서(64)를 형성한다. 이때, 질화막과 게이트산화막도 동시에 에치백되어 질화막스페이서(57a)와 게이트산화막(52a)으로 잔류한다.
다음으로, 각 트랜지스터영역에 별도의 마스크를 이용하여 소스/드레인영역을 형성하는데, 예컨대 고농도 p형 불순물을 이온주입하여 pMOS 영역에 p+ 소스/드레인영역(65)을 형성하고, 고농도 n형 불순물을 이온주입하여 nMOS 영역에 n+ 소스/드레인영역(66)을 형성한다.
도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 씨모스트랜지스터의 제조 방법을 도시한 공정 단면도로서, DRAM의 경우 셀영역(Ⅰ)에는 nMOS 트랜지스터가 형성되고, 주변회로부(Ⅱ)에는 CMOS 트랜지스터가 형성됨을 보이고 있다.
이하, 셀영역(Ⅰ)내 nMOS 트랜지스터가 형성될 영역을 '셀영역'이라 약칭하고, 주변회로부(Ⅱ)내 pMOS 트랜지스터가 형성될 영역을 'pMOS 영역'이라 약칭하며, 주변회로부(Ⅱ)내 nMOS 트랜지스터가 형성될 영역을 'nMOS 영역'이라 약칭한다.
도 6a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로부(Ⅱ)가 정의된 반도체기판(71)에 셀영역(Ⅰ)과 주변회로부(Ⅱ)를 격리시키고, 각 단위소자들을 격리시키는 소자분리막(72)을 형성한다. 이때, 소자분리막(72)은 LOCOS법 또는 STI법을 통해 형성할 수 있다.
다음에, 반도체기판(71)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변회로부(Ⅱ)내 pMOS 영역을 오픈시키는 제1 마스크(73)를 형성한 후, pMOS 영역에 n형 불순물인 인(P)을 이온주입하여 n형 웰(74) 및 n형 p채널필드스톱층(75)을 순차적으로 형성한다.
다음에, pMOS 영역의 채널형성지역 바로 하단부에 n형 불순물, 예컨대 비소(As) 또는 안티몬(Sb)과 같은 중이온종을 이온주입하여 pMOS 영역에 제1 n형 펀치스톱층(76)을 형성한 후, pMOS 트랜지스터의 문턱전압 조절을 위한 p형 불순물을 이온주입하여 반도체기판(71) 표면 아래에 p형 p채널이온주입층(77)을 형성한다.
여기서, n형 웰(74)의 이온주입깊이가 가장 깊고, n형 p채널필드스톱층(75), 제1 n형 펀치스톱층(76), p형 p채널이온주입층(77)의 순서로 이온주입 깊이가 작아진다.
도 6b에 도시된 바와 같이, 제1 마스크(73)를 제거한 후, 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 pMOS 영역을 제외한 반도체기판(71) 즉, 주변회로부(Ⅱ)의 nMOS 영역과 셀영역(Ⅰ)을 노출시키는 제2 마스크(78)를 형성한다.
다음에, 제2 마스크(78)를 이용하여 노출된 nMOS 영역과 셀영역(Ⅰ)에 p형 불순물을 이온주입하여 p웰(79) 및 p형 n채널필드스톱층(80)을 순차적으로 형성하고, 계속해서 nMOS 트랜지스터의 문턱전압 조절을 위한 p형 불순물을 이온주입하여 p형 n채널이온주입층(81)을 형성한다. 여기서, p형 웰(79)의 이온주입깊이가 가장 깊고, p형 n채널필드스톱층(80), p형 n채널이온주입층(81)의 순서로 이온주입 깊이가 작아진다.
도 6c에 도시된 바와 같이, 제2마스크(78)를 제거한 후, 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 셀영역(Ⅰ)을 노출시키는 제3마스크(82)를 형성하고, 제3마스크(82)를 이용하여 노출된 셀영역(Ⅰ)에 셀트랜지스터의 문턱전압 조절을 위한 p형 불순물을 이온주입하여 문턱전압조절층(83)을 형성한다.
도 6d에 도시된 바와 같이, 제3마스크(82)를 제거한 후, 반도체기판(71)상에 게이트산화막(84)을 형성하고, 게이트산화막(84)상에 폴리실리콘막(85), 금속막(86) 및 하드마스크(87)의 순서로 적층한다.
계속해서, 미도시된 게이트마스크를 이용하여 하드마스크(87), 금속막(86), 폴리실리콘막(85)을 동시에 패터닝하거나, 하드마스크(87)를 먼저 패터닝한 후 금속막(86)과 폴리실리콘막(85)을 동시에 패터닝하는 방법으로 폴리실리콘막(85), 금속막(86) 및 하드마스크(87)의 순서로 적층된 게이트패턴을 형성한다.
여기서, 폴리실리콘막(85)과 금속막(86)이 적층된 게이트전극은 폴리실리콘막의 단일막일 수도 있으나, 게이트전극의 비저항 및 고속동작을 위해 폴리실리콘막과 금속막의 적층막을 이용하되, 금속막으로는 주로 확산방지막과 텅스텐의 적층막(WN/W, TiN/W), 텅스텐실리사이드를 이용한다.
다음으로, 게이트재산화 공정을 진행하여 게이트패턴을 형성하기 위한 식각공정시 손상된 게이트산화막(84)을 회복시켜준다. 이때, 게이트재산화 공정후, 게이트전극을 이루는 폴리실리콘막(85)의 측면이 소정 두께 산화됨에 따라 폴리실리콘막(85)의 양측벽에 산화물(이하 '측벽산화물'이라 약칭함)(88)이 형성된다.
여기서, 게이트 재산화 공정은, 게이트패턴 식각시 게이트산화막(84)에 발생된 마이크로트렌치 및 손실을 회복시켜 주며, 게이트산화막(84) 표면에 잔류하는 식각잔류물을 산화시키고, 게이트전극의 에지에 있는 게이트산화막(84)의 두께를 증가시켜 신뢰성을 향상시키기 위한 목적으로 진행되고 있다.
다음으로, 게이트재산화후 구조물 전면에 얇은 질화막(89)을 증착한다. 이때, 질화막(89)과 측벽산화물(88)은 1차 오프셋 스페이서를 이룬다.
다음으로, 질화막(89)을 포함한 전면에 마스킹공정없이 n형 불순물인 인(P)을 이온주입하여, 주변회로부(Ⅱ)의 pMOS 트랜지스터 영역에 제2 n형 펀치스톱층(90)을 형성함과 동시에 셀트랜지스터의 LDD 영역(91) 및 주변회로부(Π)내 nMOS 영역의 제1 LDD 영역(92)을 형성한다.
도 6e에 도시된 바와 같이, 인이 이온주입된 구조물 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변회로부(Π)의 nMOS 영역을 오픈시키고 pMOS 영역 및 셀트랜지스터영역을 덮는 제4마스크(93)를 형성한 후, 제4마스크(93)에 의해 노출된 주변회로부(Π)의 nMOS 영역에 p형 불순물을 경사 이온주입하여 nMOS 트랜지스터의 p형 펀치스톱층(94)을 형성한다.
여기서, p형 펀치스톱층(94)은 제1 LDD 영역(92) 아래에 위치한다.
계속해서, 도 6f에 도시된 바와 같이, 제4마스크(93)를 남겨둔 상태에서 고농도 비소를 이온주입하여 n+ 소스/드레인확장영역(95)을 형성한 후, 저농도 인을 이온주입하여 제2 LDD 영역(96)을 형성한다.
이때, 제2 LDD 영역(96)은 제1 LDD 영역(92)보다 그 깊이가 얕거나 동일하고, 제2 LDD 영역(96)은 n+ 소스/드레인 확장영역(95)보다 깊으며, 또한, 제1 및 제2 LDD 영역(92, 96)은 n+ 소스/드레인 확장영역(95)보다 불순물 농도가 낮다. 이하, 제1 LDD 영역(92)과 제2 LDD 영역(96)이 중첩되므로 제1 LDD 영역(92)에 대한 도면 설명은 생략하고, 제2 LDD 영역(96)으로만 설명하기로 한다.
결국, 제2 LDD 영역(96)은 n+ 소스/드레인 확장영역(95)을 감싸는 구조를 갖는다.
한편, 제2 LDD 영역(96) 형성을 위한 인의 이온주입은 수직이온주입법, 0도에서 15도 범위내의 저경사각으로 양방향 또는 양방향 이상의 여러 방향에서 이온주입하는 것과 같은 방법으로 적용하거나, 두 가지 방법의 혼합된 방법으로 적용한다.
도 6g에 도시된 바와 같이, 제4 마스크(93)를 제거하고, 제2 LDD 영역(96) 형성 공정이 완료된 구조물 전면에 산화막을 증착한 후, 전면 에치백 또는 셀영역을 가린 마스크를 이용한 에치백을 통해 산화막스페이서(97)를 형성한다. 이때, 소스/드레인영역이 형성될 반도체기판(71) 상부의 질화막과 게이트산화막도 동시에 에치백되어 질화막스페이서(89a)와 게이트산화막(84a)이 잔류한다.
다음으로, 각 트랜지스터영역에 별도의 마스크를 이용하여 소스/드레인영역을 형성하는데, 예컨대 고농도 p형 불순물을 이온주입하여 pMOS 영역에 p+ 소스/드레인영역(98)을 형성하고, 고농도 n형 불순물을 이온주입하여 nMOS 영역에 n+ 소스/드레인영역(99)을 형성한다.
한편, 셀트랜지스터의 n+ 소스/드레인영역(100)은 고주입량의 이온주입 적용시 리프레시(Refresh) 저하의 문제가 유발되므로 도핑된 폴리실리콘플러그 또는 도핑된 에피실리콘플러그로부터의 열확산에 의한 자동 도핑법을 사용한다.
상술한 실시예들에 의하면, 중이온이온주입에 의한 제1 n형 펀치스톱층(46,76)과 인의 전면 이온주입에 의한 제2 펀치스톱층(58,90)으로 구성된 이중 펀치스톱층구조를 갖는 매립채널 pMOS 트랜지스터를 구현할 수 있는데, 이중 펀치스톱도핑층구조는 pMOS 트랜지스터의 숏채널효과를 억제하며, 100nm의 매우 짧은 게이트길이의 pMOS 트랜지스터까지도 구현가능하다.
따라서, 별도의 마스크를 사용하여 pMOS의 펀치스톱도핑을 하여야만 0.25㎛ 이하의 게이트길이를 갖는 pMOS 트랜지스터를 구현할 수 있었던 종래방법에 비해 저비용의 숏채널 CMOS 트랜지스터를 구현할 수 있다.
그리고, 인의 전면 이온주입에 의해 제1 LDD 영역을 형성한 후 별도로 제2 LDD 영역을 형성하므로 주변회로부(Ⅱ)의 nMOS 트랜지스터가 독립적인 LDD 구조를 갖게 되어 nMOS 트랜지스터의 특성을 독립적으로 조절할 수 있는 높은 신축성을 갖는다.
또한, 주변회로부의 nMOS 트랜지스터는 후속 열공정 이후 비소로 도핑된 n+소스/드레인확장영역을 인으로 도핑된 제2 LDD 영역이 측면 방향으로 감싸는 구조를 갖게 되므로 nMOS 트랜지스터의 핫캐리어를 억제하는 효과가 크다.
한편, 이러한 이중 LDD 영역과 소스/드레인확장영역을 동시에 갖는 구조의 nMOS 트랜지스터의 숏채널 특성이 소스/드레인확장영역만 갖는 nMOS 트랜지스터에 비해 인의 측면확산으로 인하여 열화될 문제가 있으나, 이중 LDD 영역의 도핑 농도가 상대적으로 크지 않아 그 확산정도가 심하지 않고, 또한 p형 펀치스톱층이 이중 LDD 영역 아래에 위치하여 이중 LDD 영역의 접합이 깊어지는 것을 충분히 억제할 수 있어 인의 측면확산에 의한 특성 열화는 문제되지 않는다.
또한, 인이 도핑된 이중 LDD 영역의 접합 깊이는 얇은 산화막과 질화막을 스크린층으로 하여 저에너지 이온주입할 경우, 접합깊이 20nm수준의 초저접합 형성도 가능하므로 게이트길이 70nm의 트랜지스터 제조시 요구되는 LDD 또는 소스/드레인확장영역의 접합 깊이를 충분히 만족시킬 수 있어 70nm nMOS의 구현 및 70nm 셀 트랜지스터 구현에도 문제가 없다.
상술한 본 발명은 삼중웰(tripple well) 구조의 CMOS 소자, 래치업 방지 등의 목적으로 매몰도핑층을 갖는 반도체기판에 구현되는 CMOS 소자, 래치업방지 목적으로 매몰도핑층을 갖는 에피택셜웨이퍼상에 구현되는 CMOS 소자, SOI 기판상에 구현되는 CMOS 소자에도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 이중 펀치스톱층을 구현하므로써 저비용, 공정 단순성을 확보할 수 있고, 각각 nMOS와 pMOS의 특성을 독립적으로 조절할 수 있는 효과가 있다.
그리고, 적은 수의 마스킹공정으로도 게이트 길이 70nm까지의 표면채널 nMOS와 게이트길이 0.1㎛까지의 매몰채널 pMOS 로 구성된 CMOS 트랜지스터를 구현할 수 있는 효과가 있다.
또한, 고농도 도핑된 소스/드레인확장영역을 저농도 도핑된 LDD영역이 감싸는 구조를 갖는 nMOS를 형성하므로 LDD 영역이 nMOS의 핫캐리어 열화를 억제하는 효과가 있다.
또한, pMOS지역의 이중 펀치스톱층의 농도와 분포에 의하여 pMOS의 숏채널 특성 및 구동전류 등이 조절되며, 제1 LDD 영역과 제2 LDD 영역이 합해진 이중 LDD 영역의 도펀트 농도에 의하여 nMOS의 구동전류가 조절될 수 있으므로 트랜지스터의 성능을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1b는 종래기술의 제1예에 따른 CMOS 트랜지스터의 제조 공정 단면도,
도 2는 종래기술의 제2예에 따른 TIPS구조의 CMOS 트랜지스터의 소자 단면도,
도 3은 종래기술의 제3예에 따른 SPI와 SDE의 혼합구조를 갖는 CMOS 트랜지스터의 소자 단면도,
도 4는 본 발명의 일실시예에 따른 씨모스트랜지스터의 소자 단면도,
도 5a 내지 도 5f는 도 4에 도시된 씨모스트랜지스터의 제조 방법을 도시한 공정 단면도,
도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 씨모스트랜지스터의 제조 방법을 도시한 공정 단면도,
*도면의 주요 부분에 대한 부호의 설명
41 : 반도체기판 42 : 소자분리막
44 : n형 웰 45 : p채널필드스톱층
46 : 제1 n형 펀치스톱층 47 : p형 p채널이온주입층
49 : p형 웰 50 : p형 n채널필드스톱층
51 : p형 n채널이온주입층 52 : 게이트산화막
53 : 폴리실리콘막 54 : 금속막
55 : 하드마스크 56 : 측벽산화물
57 : 질화막 58 : 제2 n형 펀치스톱층
59 : 제1 LDD 영역 61 : p형 펀치스톱층
62 : n+ 소스/드레인 확장영역 63 : 제2 LDD 영역
65 : p+ 소스/드레인영역 66 : n+ 소스/드레인영역

Claims (21)

  1. 삭제
  2. 반도체기판 상에 게이트산화막과 게이트전극의 순서로 적층된 적층막;
    상기 적층막 양측벽의 스페이서:
    상기 스페이서의 에지에 정렬되어 상기 반도체기판 내에 형성된 제1도전형 소스/드레인영역;
    상기 제1도전형 소스/드레인영역 사이의 상기 반도체기판 내에 형성된 제2도전형 펀치스톱층;
    상기 제1도전형 소스/드레인영역으로부터 상기 게이트전극의 양측 에지까지 확장되어 상기 반도체기판 내에 형성된 제1도전형 소스/드레인확장영역; 및
    상기 소스/드레인영역과 상기 소스/드레인확장영역보다 상대적으로 불순물 농도가 낮고 상기 제1도전형 소스/드레인확장영역을 둘러싸면서 상기 제1도전형 소스/드레인영역에 접하며 상기 펀치스톱층에 의해 접합 깊이가 억제되는 적어도 두 개의 LDD가 중첩된 제1도전형 LDD 영역
    을 포함하는 반도체소자.
  3. 제2항에 있어서,
    상기 소스/드레인확장영역은 상기 소스/드레인영역보다 얕고, 상기 LDD영역은 상기 소스/드레인확장영역보다 깊고 상기 소스/드레인영역보다 얕은 것을 특징으로 하는 반도체소자.
  4. 제2항에 있어서,
    상기 LDD영역은 상기 소스/드레인확장영역을 둘러싸는 적어도 이중 구조인 것을 특징으로 하는 반도체소자.
  5. 제2항에 있어서,
    상기 펀치스톱층보다 깊은 제2 도전형 필드스톱층; 및
    상기 필드스톱층보다 깊은 제2 도전형 웰영역
    을 더 포함함을 특징으로 하는 반도체소자.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 소스/드레인확장영역과 상기 LDD영역은 확산 정도가 서로 다른 동일한 도전형의 불순물 도핑층이되, 상기 LDD영역내 불순물의 확산정도가 더 빠른 것을 특징으로 하는 반도체소자.
  7. 제6항에 있어서,
    상기 소스/드레인확장영역내 불순물은 비소이고, 상기 LDD영역내 불순물은 인인 것을 특징으로 하는 반도체소자.
  8. nMOS 영역과 pMOS 영역이 정의된 반도체기판;
    상기 nMOS 영역과 pMOS 영역상에 형성된 게이트산화막과 게이트전극의 적층막;
    상기 적층막의 양측벽에 접하는 스페이서;
    상기 스페이서의 에지에 정렬되어 상기 반도체기판의 pMOS영역내에 형성된 p형 소스/드레인영역과 상기 nMOS 영역내에 형성된 n형 소스/드레인영역;
    상기 p형 소스/드레인영역의 하단부에 중첩되어 형성된 제1펀치스톱층;
    상기 p형 소스/드레인영역의 일측면에 접하고 상기 스페이서 하부에 형성된 제2 펀치스톱층;
    상기 n형 소스/드레인영역의 일측면에 접하여 형성된 제3펀치스톱층;
    상기 n형 소스/드레인영역의 일측면에 접하고 상기 스페이서 하부에 형성된 n형 소스/드레인확장영역; 및
    상기 n형 소스/드레인영역과 상기 n형 소스/드레인확장영역보다 상대적으로 불순물 농도가 낮고 상기 n형 소스/드레인확장영역을 둘러싸는 n형 LDD영역
    을 포함하는 반도체소자.
  9. 제8항에 있어서,
    상기 n형 LDD영역은 동일한 종류의 불순물이 다수번 도핑된 다중 구조인 것을 특징으로 하는 반도체소자.
  10. 제8항에 있어서,
    상기 n형 소스/드레인확장영역과 상기 n형 LDD영역은 확산 정도가 서로 다른 동일한 도전형의 불순물 도핑층이되, 상기 n형 LDD영역내 불순물의 확산정도가 더 빠른 것을 특징으로 하는 반도체소자.
  11. 제10항에 있어서,
    상기 n형 소스/드레인확장영역은 비소의 도핑층이고, 상기 n형 LDD영역은 인의 도핑층인 것을 특징으로 하는 반도체소자.
  12. 삭제
  13. 제8항에 있어서,
    상기 제1펀치스톱층은 비소 또는 안티몬의 도핑층이고, 상기 제2펀치스톱층은 인의 도핑층인 것을 특징으로 하는 반도체소자.
  14. 반도체기판내에 n형 웰영역을 형성하는 단계;
    상기 n형 웰영역내에 n형 제1펀치스톱층을 형성하는 단계;
    상기 n형 웰영역에 인접하는 p형 웰영역을 형성하는 단계;
    상기 n형 웰영역과 상기 p형 웰영역상에 각각 게이트산화막과 게이트전극을 형성하는 단계;
    상기 게이트전극을 마스크로 불순물을 이온주입하여 상기 n형 웰영역내에 n형 제2펀치스톱층을 형성함과 동시에 상기 p형 웰영역내에 n형 제1 LDD영역을 형성하는 단계;
    상기 제1 LDD영역내에 상기 제1 LDD영역보다 높은 불순물농도를 갖는 n형 소스/드레인확장영역을 형성하는 단계;
    상기 소스/드레인확장영역보다 상대적으로 불순물 농도가 낮고 상기 n형 소스/드레인확장영역을 감싸는 n형 제2 LDD영역을 형성하는 단계;
    상기 게이트전극의 측벽에 스페이서를 형성하는 단계; 및
    상기 제1펀치스톱층 및 상기 제2펀치스톱층에 동시에 접하는 p형 소스/드레인영역을 형성하는 단계; 및
    상기 소스/드레인확장영역과 상기 제1,2 LDD영역에 동시에 접하며 상기 제1 LDD영역보다 깊은 n형 소스/드레인영역을 형성하는 단계
    를 포함함을 특징으로 하는 씨모스 트랜지스터의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 LDD영역은 상기 제1 LDD영역보다 그 깊이가 얕거나 동일한 것을 특징으로 하는 씨모스 트랜지스터의 제조 방법.
  16. 제14항 또는 제15항에 있어서,
    상기 제1 LDD영역을 형성한 후,
    상기 제1 LDD영역 하부에 p형 제3펀치스톱층을 형성하는 단계를 더 포함함을 특징으로 하는 씨모스 트랜지스터의 제조 방법.
  17. 삭제
  18. 제14항에 있어서,
    상기 제1 및 제2 LDD영역은 n형 제1불순물을 이온주입하여 형성하고, 상기 소스/드레인확장영역은 n형 제2불순물을 이온주입하여 형성하되, 상기 제1불순물의 확산정도가 상기 제2불순물의 확산정도보다 더 빠른 것을 특징으로 하는 씨모스 트랜지스터의 제조 방법.
  19. 제18항에 있어서,
    상기 제1불순물은 인이고, 상기 제2불순물은 비소인 것을 특징으로 하는 씨모스 트랜지스터의 제조 방법.
  20. 제14항에 있어서,
    상기 제1펀치스톱층은 비소 또는 안티몬을 이온주입하여 형성하는 것을 특징으로 하는 씨모스 트랜지스터의 제조 방법.
  21. 제14항에 있어서,
    상기 제2펀치스톱층과 제1 LDD 영역을 형성하는 단계는,
    인을 전면 이온주입하여 형성하는 것을 특징으로 하는 씨모스 트랜지스터의 제조 방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541373B1 (ko) * 2003-06-30 2006-01-11 주식회사 하이닉스반도체 리프레시타임을 개선시킨 반도체소자의 제조 방법
KR100540341B1 (ko) * 2003-12-31 2006-01-11 동부아남반도체 주식회사 반도체 소자 제조방법
KR100598033B1 (ko) * 2004-02-03 2006-07-07 삼성전자주식회사 반도체 소자의 듀얼 게이트 산화막 형성 방법
JP4664631B2 (ja) * 2004-08-05 2011-04-06 株式会社東芝 半導体装置及びその製造方法
US7282771B2 (en) * 2005-01-25 2007-10-16 International Business Machines Corporation Structure and method for latchup suppression
JP5114829B2 (ja) * 2005-05-13 2013-01-09 ソニー株式会社 半導体装置およびその製造方法
JP2007005565A (ja) * 2005-06-23 2007-01-11 Fujitsu Ltd 半導体装置及びその製造方法
US20070034949A1 (en) * 2005-08-11 2007-02-15 Texas Instruments, Incorporated Semiconductor device having multiple source/drain extension implant portions and a method of manufacture therefor
US7442996B2 (en) * 2006-01-20 2008-10-28 International Business Machines Corporation Structure and method for enhanced triple well latchup robustness
JP2007281038A (ja) * 2006-04-03 2007-10-25 Toshiba Corp 半導体装置
KR100843212B1 (ko) * 2006-11-29 2008-07-02 삼성전자주식회사 확산방지영역을 갖는 반도체 소자와 그의 제조 방법
US7691700B2 (en) * 2007-06-27 2010-04-06 Texas Instruments Incorporated Multi-stage implant to improve device characteristics
US8276915B2 (en) * 2007-11-09 2012-10-02 Markman Holdings, Llc Game apparatus and method
CN101452886B (zh) * 2007-12-07 2011-05-11 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN101577230B (zh) * 2008-05-05 2011-10-05 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
US8900954B2 (en) * 2011-11-04 2014-12-02 International Business Machines Corporation Blanket short channel roll-up implant with non-angled long channel compensating implant through patterned opening
WO2015033181A1 (en) * 2013-09-05 2015-03-12 Freescale Semiconductor, Inc. A power field effect transistor, a power field effect transistor device and a method of manufacturing a power field effect transistor
CN105489606A (zh) * 2014-09-19 2016-04-13 中国科学院微电子研究所 半导体器件及其制造方法
CN105633082A (zh) * 2015-02-06 2016-06-01 中国科学院微电子研究所 半导体器件及其制造方法
CN105140113A (zh) * 2015-08-11 2015-12-09 上海华力微电子有限公司 一种改善离子注入准直性的方法
US11251095B2 (en) * 2016-06-13 2022-02-15 Globalfoundries Singapore Pte. Ltd. High gain transistor for analog applications
JP2018026444A (ja) * 2016-08-10 2018-02-15 ソニー株式会社 半導体集積回路、および、半導体集積回路の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09205151A (ja) * 1996-01-26 1997-08-05 Sony Corp 相補型半導体装置の製造方法
KR19990059071A (ko) * 1997-12-30 1999-07-26 김영환 반도체 소자의 제조 방법
KR20000000919A (ko) * 1998-06-05 2000-01-15 김영환 씨모스 트랜지스터의 제조 방법
KR20000067076A (ko) * 1999-04-23 2000-11-15 윤종용 할로 구조를 지닌 전계 효과 트랜지스터 및 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5500379A (en) * 1993-06-25 1996-03-19 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device
JPH08172187A (ja) * 1994-12-16 1996-07-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4671459B2 (ja) * 1999-10-20 2011-04-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09205151A (ja) * 1996-01-26 1997-08-05 Sony Corp 相補型半導体装置の製造方法
KR19990059071A (ko) * 1997-12-30 1999-07-26 김영환 반도체 소자의 제조 방법
KR20000000919A (ko) * 1998-06-05 2000-01-15 김영환 씨모스 트랜지스터의 제조 방법
KR20000067076A (ko) * 1999-04-23 2000-11-15 윤종용 할로 구조를 지닌 전계 효과 트랜지스터 및 제조 방법

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