KR100718772B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 고전압 트랜지스터와 저전압 트랜지스터가 하나의 칩 내에 구현하는 반도체 소자 제조시 제조 공정을 단순화할 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로서, 이를 위해 본 발명에서는 저전압 트랜지스터가 형성될 제1 영역과, 고전압 트랜지스터가 형성될 제2 영역으로 정의된 기판을 제공하는 단계와, 상기 제2 영역 내에 제1 웰 영역을 형성하는 단계와, 상기 제1 웰 영역 내에 드리프트 영역을 형성하는 단계와, 상기 제2 영역의 상기 기판 상에 적어도 접합영역이 형성될 영역이 노출되도록 제1 게이트 절연막을 형성하는 단계와, 상기 제2 영역의 상기 드리프트 영역을 제외하고 상기 제1 게이트 절연막으로 인해 노출된 상기 제2 영역의 상기 제1 웰 영역과 상기 제1 영역 내에 제2 웰 영역을 형성하는 단계와, 상기 제1 및 제2 영역의 상기 기판 상에 상기 제1 게이트 절연막보다 얇은 두께로 제2 게이트 절연막을 형성하는 단계와, 상기 제2 게이트 절연막을 포함한 전체 구조 상부에 게이트 전도막을 형성하는 단계와, 상기 게이트 전도막을 동시에 식각하여 상기 제1 및 제2 영역에 각각 제1 및 제2 게이트 전극을 형성하는 단계와, 상기 제2 게이트 절연막을 버퍼층으로 하여 상기 제1 및 제2 영역 내에 각각 상기 접합영역을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
고전압 트랜지스터, 저전압 트랜지스터, 버퍼층, 이온주입공정, 접합영역.

Description

반도체 소자 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1 내지 도 10은 본 발명의 실시예에 따라 고전압 트랜지스터와 저전압 트랜지스터를 하나의 칩 내에 구현하는 반도체 소자 제조방법을 도시한 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
LV-TR : 저전압 트랜지스터 영역 HV-TR : 고전압 트랜지스터 영역
UNI : 유니 드리프트 영역 BI : 바이 드리프트 영역
110 : 반도체 기판 111 : 제1 포토레지스트 패턴
112, 122 : 웰 이온주입공정 113 : 고전압 웰 영역
113a : 제1 고전압 P웰 영역 113b : 제2 고전압 P웰 영역
114 : 제2 포토레지스트 패턴 115, 132 : 이온주입공정
116a : 유니 드리프트 영역 116b : 바이 드리프트 영역
117 : 소자분리막 118 : 질화막
119 : 문턱전압조절 이온주입공정 118a : 질화막 패턴
120 : 고전압 게이트 절연막 120a : 제1 고전압 게이트 절연막
120b : 제2 고전압 게이트 절연막 121 : 제3 포토레지스트 패턴
123a : 저전압 N웰 영역 123b : 고전압 N웰 영역
124 : 저전압 게이트 절연막 125 : 게이트 전도막
126 : 제4 포토레지스트 패턴 127 : 식각공정
125a : 저전압 게이트 전극 125b, 125c : 고전압 게이트 전극
128 : 제5 포토레지스트 패턴 129 : LDD 이온주입공정
130 : 저농도 접합영역 131 : 스페이서
133a, 133b, 133c : 접합영역
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히, 고전압 트랜지스터와 저전압 트랜지스터를 하나의 칩에 구현하는 반도체 소자 제조방법에 관한 것이다.
일반적으로, CMOS(Complementary Metal Oxide Semiconductor) 소자의 고전압 트랜지스터(high voltage transistor)는 고전압에 의해 구동되는 소자로서, 비휘발성 메모리 소자 또는 휘발성 메모리 소자와 같은 반도체 소자의 구동회로에 널리 사용되고 있다. 이러한, 고전압 트랜지스터는 높은 고전압에 대한 내압을 갖도록 게이트 절연막을 두껍게 형성한다.
반면에, 저전압 트랜지스터(low voltage transistor)는 저전압에 의해 구동되는 소자로서, 로직(Logic) 소자와 같은 반도체 소자의 구동회로에 널리 사용되고 있다. 이러한, 저전압 트랜지스터는 비교적 낮은 전압에 의해 구동되기 때문에 게이트 절연막을 고전압 트랜지스터의 게이트 절연막의 두께보다 얇게 형성한다.
이와 같은 고전압 트랜지스터와 저전압 트랜지스터는 반도체 소자의 구동회로의 설계에 따라 하나의 칩 내에 함께 구현되고 있으나, 서로 다른 두께를 갖는 게이트 절연막에 의해 후속 공정 진행에 많은 어려움이 수반되고 있다. 일례로, 고전압 트랜지스터와 저전압 트랜지스터의 소오스/드레인 영역을 형성하기 위한 소오스/드레인 이온주입공정을 동일 조건으로 동시에 진행하고 있는데, 이 경우 고전압 트랜지스터 및 저전압 트랜지스터의 게이트 절연막 두께가 각각 달라 소오스/드레인 영역이 서로 다른 깊이로 형성된다. 이는, 소오스/드레인 이온주입공정시 서로 다른 두께를 갖는 각 게이트 절연막이 완충(buffer) 마스크로 사용되기 때문이다. 여기서, 완충 마스크는 이온주입공정시 노출된 기판을 보호하는 기능을 수행한다.
이러한 문제점을 해결하기 위한 일환으로 종래에는 고전압 트랜지스터 및 저전압 트랜지스터 형성공정을 각각 별도로 진행하였다. 즉, 고전압 트랜지스터의 게이트 절연막 및 저전압 트랜지스터의 게이트 절연막을 서로 다른 두께로 각각 형성한 후, 이들을 덮는 게이트 전도막을 증착한다. 그런 다음, 제1 마스크 공정 및 식각공정을 통해 저전압 트랜지스터의 게이트 전도막 및 게이트 절연막을 식각하여 저전압 트랜지스터의 게이트 전극을 형성한 후, 제2 마스크 공정 및 식각공정을 통해 고전압 트랜지스터의 게이트 전도막 및 게이트 절연막을 식각하여 고전압 트랜지스터의 게이트 전극을 형성한다.
특히, 고전압 트랜지스터의 게이트 전극 형성시에는 고전압 트랜지스터의 소 오스/드레인 영역과 대응되는 영역에 잔류하는 게이트 절연막이 저전압 트랜지스터의 게이트 절연막과 동일한 두께가 될 때까지 식각한다.
이에 따라, 고전압 트랜지스터와 저전압 트랜지스터를 하나의 칩 내에 함께 구현하기 위해서는 마스크 공정이 증가하여 반도체 소자의 제조 공정이 복잡해지고, 그 제조 비용이 증가하는 문제점이 발생하였다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 고전압 트랜지스터와 저전압 트랜지스터가 하나의 칩 내에 구현하는 반도체 소자 제조시 제조 공정을 단순화할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 저전압 트랜지스터가 형성될 제1 영역과, 고전압 트랜지스터가 형성될 제2 영역으로 정의된 기판을 제공하는 단계와, 상기 제2 영역 내에 제1 웰 영역을 형성하는 단계와, 상기 제1 웰 영역 내에 드리프트 영역을 형성하는 단계와, 상기 제2 영역의 상기 기판 상에 적어도 접합영역이 형성될 영역이 노출되도록 제1 게이트 절연막을 형성하는 단계와, 상기 제2 영역의 상기 드리프트 영역을 제외하고 상기 제1 게이트 절연막으로 인해 노출된 상기 제2 영역의 상기 제1 웰 영역과 상기 제1 영역 내에 제 2 웰 영역을 형성하는 단계와, 상기 제1 및 제2 영역의 상기 기판 상에 상기 제1 게이트 절연막보다 얇은 두께로 제2 게이트 절연막을 형성하는 단계와, 상기 제2 게이트 절연막을 포함한 전체 구조 상부에 게이트 전도막을 형성하는 단계와, 상기 게이트 전도막을 동시에 식각하여 상기 제1 및 제2 영역에 각각 제1 및 제2 게이트 전극을 형성하는 단계와, 상기 제2 게이트 절연막을 버퍼층으로 하여 상기 제1 및 제2 영역 내에 각각 상기 접합영역을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
또한, 상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 저전압 트랜지스터가 형성될 제1 영역과, 고전압 트랜지스터가 형성될 제2 영역으로 정의된 기판을 제공하는 단계와, 상기 제2 영역 내에 제1 웰 영역을 형성하는 단계와, 상기 제1 웰 영역 내에 제1 및 제2 드리프트 영역을 형성하는 단계와, 상기 제2 영역의 상기 기판 상에 적어도 접합영역이 형성될 영역이 노출되도록 제1 게이트 절연막을 형성하는 단계와, 상기 제1 및 제2 영역의 상기 기판 상에 상기 제1 게이트 절연막보다 얇은 두께로 제2 게이트 절연막을 형성하는 단계와, 상기 제2 게이트 절연막을 포함한 전체 구조 상부에 게이트 전도막을 형성하는 단계와, 상기 게이트 전도막을 동시에 식각하여 상기 제1 및 제2 영역에 각각 제1 및 제2 게이트 전극을 형성하는 단계와, 상기 제2 게이트 절연막을 버퍼층으로 하여 상기 제1 및 제2 영역 내에 각각 상기 접합영역을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
또한, 상기에서 설명한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명 은, 저전압 트랜지스터가 형성될 제1 영역과, 제1 고전압 트랜지스터가 형성될 제2 영역 및 제2 고전압 트랜지스터가 형성될 제3 영역으로 정의된 기판을 제공하는 단계와, 상기 제2 및 제3 영역 내에 각각 제1 및 제2 웰 영역을 형성하는 단계와, 상기 제1 웰 영역 내에 제1 드리프트 영역을, 상기 제2 웰 영역 내에 각각 제2 및 제3 드리프트 영역을 형성하는 단계와, 상기 제2 및 제3 영역의 상기 기판 상에 적어도 접합영역이 형성될 영역이 노출되도록 각각 제1 및 제2 게이트 절연막을 형성하는 단계와, 상기 제1 드리프트 영역을 제외하고 상기 제1 게이트 절연막으로 인해 노출된 상기 제2 영역의 상기 제1 웰 영역과 상기 제1 영역 내에 제3 웰 영역을 형성하는 단계와, 상기 제1 내지 제3 영역의 상기 기판 상에 상기 제1 및 제2 게이트 절연막보다 얇은 두께로 제3 게이트 절연막을 형성하는 단계와, 상기 제3 게이트 절연막을 포함한 전체 구조 상부에 게이트 전도막을 형성하는 단계와, 상기 게이트 전도막을 동시에 식각하여 상기 제1 내지 제3 영역에 각각 제1 내지 제3 게이트 전극을 형성하는 단계와, 상기 제3 게이트 절연막을 버퍼층으로 하여 상기 제1 내지 제3 영역 내에 각각 상기 접합영역을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다 른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1 내지 도 10은 본 발명의 실시예에 따라 고전압 트랜지스터와 저전압 트랜지스터를 하나의 칩 내에 구현하는 반도체 소자 제조방법을 도시한 공정단면도이다. 또한, 설명의 편의를 위해 도 1 내지 도 10에서 도시된 고전압 트랜지스터와 저전압 트랜지스터는 NPN 트랜지스터를 일례로 들어 도시하였다.
먼저, 도 1에 도시된 바와 같이, 저전압 트랜지스터(Low Voltage TRansistor)가 형성될 저전압 트랜지스터 영역(LV-TR; 이하, 제1 영역이라 함) 및 고전압 트랜지스터(High Voltage TRansistor)가 형성될 고전압 트랜지스터 영역(HV-TR; 이하, 제2 영역이라 함)으로 정의된 반도체 기판(110)을 제공한다.
여기서, 기판(110)은 P형 기판 또는 N형 기판일 수 있다. 또한, 제2 영역(HV-TR)은 하나의 드리프트(Drift) 영역을 갖는 유니 드리프드 영역(UNI; 이하, 제3 영역이라 함)과 두 개의 드리프트 영역을 갖는 바이 드리프트 영역(BI; 이하, 제4 영역이라 함)으로 정의될 수 있다. 특히, 본 발명의 실시예는 고전압 단방향(direction) 트랜지스터에도 적용될 수 있다.
이어서, 기판(110) 상에 미도시된 포토레지스트를 도포한 후 포토마스크를 이용한 노광공정 및 현상공정(이하, 포토 공정이라 함)을 실시하여 제1 포토레지스 트 패턴(111)을 형성한다. 여기서, 제1 포토레지스트 패턴(111)은 고전압 트랜지스터의 웰(Well)을 정의하기 위한 것으로, 제2 영역(HV-TR)이 오픈된 구조로 형성한다.
이어서, 제1 포토레지스트 패턴(111)을 이온주입 마스크(Mask)로 이용한 이온주입공정(112)을 실시하여 제2 영역(HV-TR)의 기판(110) 내에 고전압 웰 영역(113)을 형성한다. 예컨대, 5족 물질인 붕소(boron, B), 비소(arsenic, As)와 같은 P형 불순물을 주입한 후 드라이브 인(Drive-in) 공정을 통해 이들을 확산시킴으로써, 제3 영역(UNI) 및 제4 영역(BI)의 기판(110) 내에 각각 제1 및 제2 고전압 P웰 영역(113a, 113b; HPWELL)을 형성한다.
이어서, 도 2에 도시된 바와 같이, 스트립(Strip) 공정을 실시하여 포토레지스트 패턴(111, 도 1 참조)을 제거한다.
이어서, 포토 공정을 실시하여 기판(110) 상에 제2 포토레지스트 패턴(114)을 형성한다. 여기서, 제2 포토레지스트 패턴(114)은 고전압 트랜지스터의 드리프트 영역을 정의하기 위한 것으로, 제1 및 제2 고전압 P웰 영역(113a, 113b)의 일부가 오픈된 구조로 형성한다.
이어서, 제2 포토레지스트 패턴(114)을 이온주입 마스크로 이용한 이온주입공정(115)을 실시하여 제2 영역(HV-TR)의 고전압 웰 영역(113) 내에 적어도 하나의 드리프트 영역을 형성한다. 예컨대, 제3 영역(UNI)의 제1 고전압 P웰 영역(113a) 내에는 하나의 유니 드리프트 영역(116a)을 형성하고, 제2 고전압 P웰 영역(113b) 내에는 두 개의 바이 드리프트 영역(116b)을 각각 형성한다.
이어서, 도 3에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(114, 도 2 참조)을 제거한다.
이어서, STI(Shallow Trench Isolation) 공정을 실시하여 기판(110) 내에 복수의 소자분리막(117)을 형성한다.
이어서 소자분리막(117)을 포함한 기판(110) 상 전면에 질화막(118)을 증착한다.
이어서, 도면에 도시되진 않았지만, 포토 공정을 실시하여 질화막(118) 상에 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 포토레지스트 패턴(미도시)을 식각 마스크로 이용한 식각공정을 실시하여 질화막(118)의 일부를 식각한다. 이로써, 질화막 패턴(118a)이 형성된다.
여기서, 질화막 패턴(118a)은 고전압 트랜지스터의 게이트 절연막(이하, 고전압 게이트 절연막이라 함)이 형성될 영역을 정의하기 위한 것으로, 적어도 고전압 트랜지스터의 접합영역이 형성될 영역을 포함하여 제1 영역(LV-TR)의 기판(110)을 덮도록 형성한다. 예컨대, 질화막 패턴(118a)은 유니 드리프트 영역 및 바이 드리프트 영역(116a, 116b)의 일부와 제1 및 제2 고전압 P웰 영역(113a, 113b)의 일부가 노출되도록 형성한다.
이어서, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한다.
이어서, 도 4에 도시된 바와 같이, 질화막 패턴(118a)을 이온주입 마스크로 이용한 문턱전압조절 이온주입공정(119)을 실시하여 질화막 패턴(118a) 사이로 노출된 제2 영역(HV-TR)의 기판(110) 내에 불순물 이온을 주입한다.
이어서, 도 5에 도시된 바와 같이, 열산화공정을 실시하여 질화막 패턴(118a) 사이로 노출된 영역, 즉 문턱전압조절을 위한 불순물 이온이 주입된 영역의 기판(110) 상에 고전압 게이트 절연막(120)을 형성한다. 이때, 질화막 패턴(118a)이 산화 방지막으로 기능하게 되므로 질화막 패턴(118a)이 형성되지 않은 제2 영역(HV-TR)에만 고전압 게이트 절연막(120)이 형성되는 것이다.
이를 통해, 제3 영역(UNI) 및 제4 영역(BI)에는 각각 서로 다른 폭의 제1 및 제2 고전압 게이트 절연막(120a, 120b)이 형성된다. 바람직하게는, 제1 고전압 게이트 절연막(120a)의 폭이 제2 고전압 게이트 절연막(120b)의 폭보다 작다.
이어서, 도 6에 도시된 바와 같이, 인산용액(H3PO4)과 같은 습식 식각용액을 이용한 세정공정을 실시하여 질화막 패턴(118a, 도 5 참조)을 제거한다. 이로써, 고전압 게이트 절연막(120)이 기판(110) 상으로 노출된다.
이어서, 제1 영역(LV-TR)의 기판(110) 내에 저전압 N웰 영역(NWELL, 123a)을 형성한다. 특히, 제1 영역(LV-TR)에 저전압 N웰 영역(123a)을 형성함과 동시에 제3 영역(UNI)에도 국부적으로 고전압 N웰 영역(123b)을 형성한다.
즉, 제1 영역(LV-TR)의 기판(110) 내에 저전압 N웰 영역(123a)을 형성하는 동시에, 제3 영역(UNI)의 유니 드리프트 영역(116a)을 제외하고 제1 고전압 게이트 절연막(120a)으로 인해 노출된 제3 영역(UNI)의 제1 고전압 P웰 영역(113a) 내에 고전압 N웰 영역(123b)을 형성하는 것이다.
이를 위해서는, 먼저 제1 영역(LV-TR)의 기판(110)과 제1 영역(LV-TR) 방향 으로 제1 고전압 게이트 절연막(120a)의 일부가 노출되도록 고전압 게이트 절연막(120)을 덮는 제3 포토레지스트 패턴(121)을 형성해야 한다.
그런 다음, 제3 포토레지스트 패턴(121)을 마스크로 이용한 웰 이온주입공정(122)을 실시하여 제1 영역(LV-TR) 및 제3 영역(UNI)의 일부에 각각 3족 물질인 보론(Boron)과 같은 불순물 이온을 주입한다. 그리고, 드라이브 인 공정을 실시하여 불순물 이온을 확산시킴으로써, 제1 영역(LV-TR) 및 제3 영역(UNI)에 각각 고전압 및 저전압 N웰 영역(123a, 123b)이 형성된다.
여기서, 제1 고전압 P웰 영역(113a) 내의 고전압 N웰 영역(123b)은 노출된 제1 고전압 게이트 절연막(120a)과 대응되는 영역에서보다 노출된 제1 고전압 게이트 절연막(120b)과 대응되지 않는 영역에서 더 깊은 깊이를 갖는 LDD(Lightly Doped Drain) 구조로 형성하되, 후속으로 형성될 고전압 트랜지스터의 게이트 전극 일측에 얼라인되도록 형성한다.
이어서, 도 7에 도시된 바와 같이, 산화공정을 실시하여 고전압 게이트 절연막(120)으로 인해 노출된 기판(110) 상에 저전압 게이트 절연막(124)을 형성한다. 이때, 저전압 게이트 절연막(124)은 고전압 게이트 절연막(120)보다 얇은 두께로 형성한다. 이는, 고전압 트랜지스터의 문턱전압이 저전압 트랜지스터의 문턱전압보다 높기 때문이다.
이어서, 고전압 게이트 절연막(120) 및 저전압 게이트 절연막(124)을 포함한 전체 구조 상부에 게이트 전도막(125)을 증착한다. 예컨대, 폴리 실리콘막을 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다.
이어서, 도 8에 도시된 바와 같이, 포토 공정을 실시하여 게이트 전도막(125) 상에 제4 포토레지스트 패턴(126)을 형성한다.
이어서, 제4 포토레지스트 패턴(126)을 식각 마스크로 이용한 식각공정(127)을 실시하여 제1 및 제2 영역(LV-TR, HV-TR)의 게이트 전도막(125)을 동시에 식각한다. 이로써, 제1 영역(LV-TR)에는 저전압 게이트 전극(125a)이 형성되고, 제2 영역(HV-TR)에는 제3 영역(UNI) 및 제4 영역(BI) 별로 각각 제1 및 제2 고전압 게이트 전극(125b, 125c)이 형성된다.
여기서, 제1 고전압 게이트 전극(125b)은 제1 영역(LV-TR) 방향으로 고전압 N웰 영역(123b)의 일측에 얼라인되도록 형성한다.
이어서, 도 9에 도시된 바와 같이, 스트립 공정을 실시하여 제4 포토레지스트 패턴(126, 도 8 참조)을 제거한다. 그런 다음, 포토 공정을 실시하여 제1 영역(LV-TR)을 오픈시키는 구조의 제5 포토레지스트 패턴(128)을 형성한다.
이어서, 제5 포토레지스트 패턴(128)을 이온주입 마스크로 이용한 LDD 이온주입공정(129)을 실시하여 제1 영역(LV-TR)의 저전압 N웰 영역(123a) 내에 저농도 접합영역(130)을 형성한다.
이어서, 도 10에 도시된 바와 같이, 스트립 공정을 실시하여 제5 포토레지스트 패턴(128)을 제거한다. 그런 다음, 저전압 게이트 전극(125a), 제1 및 제2 고전압 게이트 전극(125b, 125c)을 포함한 전체구조 상부의 단차를 따라 절연막을 증착한 후, 에치백(Etch-back)과 같은 건식 식각공정을 실시하여 저전압 게이트 전극(125a), 제1 및 제2 고전압 게이트 전극(125b, 125c)의 양측벽에 각각 스페이서 (131)를 형성한다.
이어서, 스페이서(131)를 마스크로 이용하고, 저전압 게이트 절연막(124)을 버퍼층(Buffer layer)으로 이용하는 이온주입공정(132)을 실시하여 제1 및 제2 영역(LV-TR, HV-TR) 내에 각각 소오스/드레인으로 기능하는 접합영역(133a, 133b, 133c)을 형성한다. 예컨대, 각 스페이서(131)의 양측으로 노출된 저전압 게이트 절연막(124)과 대응되도록 저전압 게이트 절연막(124) 저부의 기판(110) 내에 각각 접합영역(133a, 133b, 133c; 이하, 제1 내지 제3 접합영역이라 함)을 형성한다.
여기서, 제1 내지 제3 접합영역(133a, 133b, 133c)은 유니 드리프트 영역(116a) 및 바이 드리프트 영역(116b)보다 고농도의 N+ 형태로 형성한다. 그리고, 제1 접합영역(133a)은 저전압 N웰 영역(123a) 내에 형성하고, 제2 접합영역(133b)은 고전압 N웰 영역(123b) 및 유니 드리프트 영역(116a) 내에 형성하며, 제3 접합영역(133c)은 바이 드리프트 영역(116b) 내에 형성한다.
이러한 이온주입공정(132) 시에는 제1 및 제2 영역(LV-TR, HV-TR)에 잔류하는 버퍼층의 두께가 서로 동일하므로 제1 내지 제3 접합영역(133a, 133b, 133c)이 동일 조건을 통해 동일한 깊이로 동시에 형성된다. 이는, 제1 및 제2 영역에 동일한 두께로 잔류하는 저전압 게이트 절연막(124)을 버퍼층으로 하여 이온주입공정(132)을 진행하기 때문이다.
결국, 본 발명의 실시예에 따르면, 고전압 트랜지스터 및 저전압 트랜지스터의 서로 다른 게이트 절연막 두께를 확보하는 동시에 한번의 이온주입 공정을 통해 고전압 트랜지스터 및 저전압 트랜지스터의 접합영역을 최적화된 동일한 깊이로 동시에 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 고전압 트랜지스터 및 저전압 트랜지스터를 하나의 칩에 구현하는 반도체 소자 제조시 고전압 트랜지스터 및 저전압 트랜지스터의 서로 다른 게이트 절연막 두께를 확보하는 동시에 고전압 트랜지스터 및 저전압 트랜지스터의 각 접합영역을 동시에 최적화된 동일한 깊이로 형성할 수 있다.
따라서, 제조 공정을 단순화시키고 제조 비용을 절감할 수 있어 반도체 소자의 수율을 증가시킬 수 있다.

Claims (25)

  1. 저전압 트랜지스터가 형성될 제1 영역과, 고전압 트랜지스터가 형성될 제2 영역으로 정의된 기판을 제공하는 단계;
    상기 제2 영역 내에 제1 웰 영역을 형성하는 단계;
    상기 제1 웰 영역 내에 드리프트 영역을 형성하는 단계;
    상기 제2 영역의 상기 기판 상에 적어도 접합영역이 형성될 영역이 노출되도록 제1 게이트 절연막을 형성하는 단계;
    상기 제2 영역의 상기 드리프트 영역을 제외하고 상기 제1 게이트 절연막으로 인해 노출된 상기 제2 영역의 상기 제1 웰 영역과 상기 제1 영역 내에 제2 웰 영역을 형성하는 단계;
    상기 제1 및 제2 영역의 상기 기판 상에 상기 제1 게이트 절연막보다 얇은 두께로 제2 게이트 절연막을 형성하는 단계;
    상기 제2 게이트 절연막을 포함한 전체 구조 상부에 게이트 전도막을 형성하는 단계;
    상기 게이트 전도막을 동시에 식각하여 상기 제1 및 제2 영역에 각각 제1 및 제2 게이트 전극을 형성하는 단계; 및
    상기 제2 게이트 절연막을 버퍼층으로 하여 상기 제1 및 제2 영역 내에 각각 상기 접합영역을 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서, 상기 제1 게이트 절연막을 형성하는 단계는,
    상기 접합영역이 형성될 영역과 상기 제1 영역의 상기 기판을 덮는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 마스크로 이용한 문턱전압조절 이온주입공정을 실시하는 단계; 및
    상기 마스크 패턴을 산화 방지막으로 하는 산화공정을 실시하는 단계
    를 포함하는 반도체 소자 제조방법.
  3. 제 2 항에 있어서,
    상기 마스크 패턴은 질화막으로 형성하는 반도체 소자 제조방법.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서, 상기 제2 웰 영역을 형성하는 단계는,
    상기 제1 영역의 상기 기판과 상기 제1 영역 방향으로 상기 제1 게이트 절연막의 일부가 노출되도록 상기 기판 상에 상기 제1 게이트 절연막을 덮는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 이용한 이온주입공정을 실시하는 단계
    를 포함하는 반도체 소자 제조방법.
  5. 제 4 항에 있어서,
    상기 제1 웰 영역 내의 상기 제2 웰 영역은 노출된 상기 제1 게이트 절연막과 대응되는 영역에서보다 노출된 상기 제1 게이트 절연막과 대응되지 않는 영역에서 더 깊은 깊이를 갖는 LDD 구조로 형성하는 반도체 소자 제조방법.
  6. 제 5 항에 있어서,
    상기 제1 웰 영역 내의 상기 제2 웰 영역은 상기 제2 게이트 전극의 일측에 얼라인되도록 상기 LDD 구조로 형성하는 반도체 소자 제조방법.
  7. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서, 상기 제1 및 제2 게이트 전극을 형성한 후,
    상기 제1 게이트 전극의 양측으로 노출된 상기 제2 게이트 절연막과 대응되도록 상기 제1 영역의 상기 제2 웰 영역 내에 저농도 접합영역을 형성하는 단계를 더 포함하는 반도체 소자 제조방법.
  8. 제 7 항에 있어서, 상기 접합영역을 형성하는 단계는,
    상기 제1 및 제2 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서를 마스크로 이용한 이온주입공정을 실시하여 상기 스페이서 양측으로 노출된 상기 제2 게이트 절연막 저부의 상기 제2 웰 영역 및 상기 드리프트 영역 내에 각각 상기 접합영역을 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  9. 제 8 항에 있어서,
    상기 접합영역은 상기 제2 웰 영역 및 상기 드리프트 영역보다 고농도로 형성하는 반도체 소자 제조방법.
  10. 저전압 트랜지스터가 형성될 제1 영역과, 고전압 트랜지스터가 형성될 제2 영역으로 정의된 기판을 제공하는 단계;
    상기 제2 영역 내에 제1 웰 영역을 형성하는 단계;
    상기 제1 웰 영역 내에 제1 및 제2 드리프트 영역을 형성하는 단계;
    상기 제2 영역의 상기 기판 상에 적어도 접합영역이 형성될 영역이 노출되도록 제1 게이트 절연막을 형성하는 단계;
    상기 제1 및 제2 영역의 상기 기판 상에 상기 제1 게이트 절연막보다 얇은 두께로 제2 게이트 절연막을 형성하는 단계;
    상기 제2 게이트 절연막을 포함한 전체 구조 상부에 게이트 전도막을 형성하는 단계;
    상기 게이트 전도막을 동시에 식각하여 상기 제1 및 제2 영역에 각각 제1 및 제2 게이트 전극을 형성하는 단계; 및
    상기 제2 게이트 절연막을 버퍼층으로 하여 상기 제1 및 제2 영역 내에 각각 상기 접합영역을 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  11. 제 10 항에 있어서, 상기 제1 게이트 절연막을 형성하는 단계는,
    상기 접합영역이 형성될 영역과 상기 제1 영역의 상기 기판을 덮는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 마스크로 이용한 문턱전압조절 이온주입공정을 실시하는 단계; 및
    상기 마스크 패턴을 산화 방지막으로 하는 산화공정을 실시하는 단계
    를 포함하는 반도체 소자 제조방법.
  12. 제 11 항에 있어서,
    상기 마스크 패턴은 질화막으로 형성하는 반도체 소자 제조방법.
  13. 제 10 항 내지 제 12 항 중 어느 하나의 항에 있어서,
    상기 제1 게이트 절연막을 형성한 후, 상기 제1 영역의 상기 기판 내에 제2 웰 영역을 형성하는 단계를 더 포함하는 반도체 소자 제조방법.
  14. 제 13 항에 있어서, 상기 제1 및 제2 게이트 전극을 형성한 후,
    상기 제1 게이트 전극의 양측으로 노출된 상기 제2 게이트 절연막 저부의 상기 제2 웰 영역 내에 저농도 접합영역을 형성하는 단계를 더 포함하는 반도체 소자 제조방법.
  15. 제 14 항에 있어서, 상기 접합영역을 형성하는 단계는,
    상기 제1 및 제2 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서를 마스크로 이용한 이온주입공정을 실시하여 상기 스페이서 양측으로 노출된 상기 제2 게이트 절연막 저부의 상기 제2 웰 영역과 상기 제1 및 제2 드리프트 영역 내에 각각 상기 접합영역을 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  16. 제 15 항에 있어서,
    상기 접합영역은 상기 제2 웰 영역과 상기 제1 및 제2 드리프트 영역보다 고농도로 형성하는 반도체 소자 제조방법.
  17. 저전압 트랜지스터가 형성될 제1 영역과, 제1 고전압 트랜지스터가 형성될 제2 영역 및 제2 고전압 트랜지스터가 형성될 제3 영역으로 정의된 기판을 제공하는 단계;
    상기 제2 및 제3 영역 내에 각각 제1 및 제2 웰 영역을 형성하는 단계;
    상기 제1 웰 영역 내에 제1 드리프트 영역을, 상기 제2 웰 영역 내에 각각 제2 및 제3 드리프트 영역을 형성하는 단계;
    상기 제2 및 제3 영역의 상기 기판 상에 적어도 접합영역이 형성될 영역이 노출되도록 각각 제1 및 제2 게이트 절연막을 형성하는 단계;
    상기 제1 드리프트 영역을 제외하고 상기 제1 게이트 절연막으로 인해 노출된 상기 제2 영역의 상기 제1 웰 영역과 상기 제1 영역 내에 제3 웰 영역을 형성하는 단계;
    상기 제1 내지 제3 영역의 상기 기판 상에 상기 제1 및 제2 게이트 절연막보 다 얇은 두께로 제3 게이트 절연막을 형성하는 단계;
    상기 제3 게이트 절연막을 포함한 전체 구조 상부에 게이트 전도막을 형성하는 단계;
    상기 게이트 전도막을 동시에 식각하여 상기 제1 내지 제3 영역에 각각 제1 내지 제3 게이트 전극을 형성하는 단계; 및
    상기 제3 게이트 절연막을 버퍼층으로 하여 상기 제1 내지 제3 영역 내에 각각 상기 접합영역을 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  18. 제 17 항에 있어서, 상기 제1 및 제2 게이트 절연막을 형성하는 단계는,
    상기 접합영역이 형성될 영역과 상기 제1 영역의 상기 기판을 덮는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 마스크로 이용한 문턱전압조절 이온주입공정을 실시하는 단계; 및
    상기 마스크 패턴을 산화 방지막으로 하는 산화공정을 실시하는 단계
    를 포함하는 반도체 소자 제조방법.
  19. 제 18 항에 있어서,
    상기 마스크 패턴은 질화막으로 형성하는 반도체 소자 제조방법.
  20. 제 17 항 내지 제 19 항 중 어느 하나의 항에 있어서, 상기 제3 웰 영역을 형성하는 단계는,
    상기 제1 영역의 상기 기판과 상기 제1 영역 방향으로 상기 제1 게이트 절연막의 일부가 노출되도록 상기 기판 상에 상기 제1 및 제2 게이트 절연막을 덮는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 이용한 이온주입공정을 실시하는 단계
    를 포함하는 반도체 소자 제조방법.
  21. 제 20 항에 있어서,
    상기 제1 웰 영역 내의 상기 제3 웰 영역은 노출된 상기 제1 게이트 절연막과 대응되는 영역에서보다 노출된 상기 제1 게이트 절연막과 대응되지 않는 영역에서 더 깊은 깊이를 갖는 LDD 구조로 형성하는 반도체 소자 제조방법.
  22. 제 21 항에 있어서,
    상기 제1 웰 영역 내의 상기 제3 웰 영역은 상기 제2 게이트 전극의 일측에 얼라인되도록 상기 LDD 구조로 형성하는 반도체 소자 제조방법.
  23. 제 17 항 내지 제 18 항 중 어느 하나의 항에 있어서, 상기 제1 내지 제3 게이트 전극을 형성한 후,
    상기 제1 게이트 전극의 양측으로 노출된 상기 제2 게이트 절연막과 대응되도록 상기 제1 영역의 상기 제3 웰 영역 내에 저농도 접합영역을 형성하는 단계를 더 포함하는 반도체 소자 제조방법.
  24. 제 23 항에 있어서, 상기 접합영역을 형성하는 단계는,
    상기 제1 내지 제3 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서를 마스크로 이용한 이온주입공정을 실시하여 상기 스페이서 양측으로 노출된 상기 제3 게이트 절연막 저부의 상기 제3 웰 영역과 상기 제1 내지 제3 드리프트 영역 내에 각각 상기 접합영역을 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  25. 제 24 항에 있어서,
    상기 접합영역은 상기 제3 웰 영역과 상기 제1 내지 제3 드리프트 영역보다 고농도로 형성하는 반도체 소자 제조방법.
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