KR100569634B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 고정션 내압특성의 고내압 트랜지스터와 고전류 구동특성의 저전압 트랜지스터를 구비하고, 양방의 트랜지스터 형성영역에서의 소자분리성능을 확보한 반도체장치의 제공을 목적으로 한다. 반도체장치는, 측벽 폭이 각각 다른 고내압 트랜지스터 (a) 와 저전압 트랜지스터 (b) 를 구비하여 이루어지고, 고내압 트랜지스터 (a) 의 측벽은, 게이트 전극 (10a) 의 양 측면으로부터 측방을 향하여 각각, 제 1 측벽막 (12) 과 제 2 측벽막 (13) 과 제 3 측벽막 (14) 과 제 4 측벽막 (21) 의 4층에 의해 적층형성되어 있고, 저전압 트랜지스터 (b) 의 측벽은, 게이트 전극 (10b) 의 양 측면으로부터 측방을 향하여 각각, 제 1 측벽막 (12) 과 제 2 측벽막 (13) 과 제 4 측벽막 (21) 의 3층에 의해 적층 형성되어 있다.
고내압 트랜지스터, 저전압트랜지스터, 측벽막, 적층

Description

반도체 장치 및 그 제조방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1 은 본 발명에 관련되는 반도체장치의 일 실시형태에서의 고내압 트랜지스터와 저전압 트랜지스터의 각각의 구조를 모식적으로 나타내는 단면도이다.
도 2 는 본 발명에 관련되는 반도체장치의 제조방법의 일 실시형태에서의 고내압 트랜지스터와 저전압 트랜지스터의 제작과정을 공정순으로 설명하기 위한 공정단면도이다.
도 3 은 본 발명에 관련되는 반도체장치의 제조방법의 일 실시형태에서의 고내압 트랜지스터와 저전압 트랜지스터의 제작과정을 공정순으로 설명하기 위한 공정단면도이다.
도 4 는 본 발명에 관련되는 반도체장치의 제조방법의 일 실시형태에서의 고내압 트랜지스터와 저전압 트랜지스터의 제작과정을 공정순으로 설명하기 위한 공정단면도이다.
도 5 는 본 발명에 관련되는 반도체장치의 제조방법의 일 실시형태에서의 고내압 트랜지스터와 저전압 트랜지스터의 제작과정을 공정순으로 설명하기 위한 공정단면도이다.
도 6 은 본 발명에 관련되는 반도체 장치의 제조방법의 일 실시형태에서의 고내압 트랜지스터와 저전압 트랜지스터의 제작과정을 공정순으로 설명하기 위한 공정단면도이다.
도 7 은 본 발명에 관련되는 반도체 장치의 제조방법의 일 실시형태에서의 고내압 트랜지스터와 저전압 트랜지스터의 제작과정을 공정순으로 설명하기 위한 공정단면도이다.
도 8 은 본 발명에 관련되는 반도체 장치의 제조방법의 일 실시형태에서의 고내압 트랜지스터와 저전압 트랜지스터의 제작과정을 공정순으로 설명하기 위한 공정단면도이다.
도 9 는 본 발명에 관련되는 반도체 장치의 제조방법의 일 실시형태에서의 고내압 트랜지스터와 저전압 트랜지스터의 제작과정을 공정순으로 설명하기 위한 공정단면도이다.
도 10 은 본 발명에 관련되는 반도체 장치의 제조방법의 일 실시형태에서의 고내압 트랜지스터와 저전압 트랜지스터의 제작과정을 공정순으로 설명하기 위한 공정단면도이다.
도 11 은 종래의 반도체 장치의 제조방법에서의 고내압 트랜지스터와 저전압 트랜지스터의 제작과정을 공정순으로 설명하기 위한 공정단면도이다.
도 12 는 종래의 반도체 장치의 제조방법에서의 고내압 트랜지스터와 저전압 트랜지스터의 제작과정을 공정순으로 설명하기 위한 공정단면도이다.
도 13 은 종래의 반도체 장치의 제조방법에서의 고내압 트랜지스터와 저전압 트랜지스터의 제작과정을 공정순으로 설명하기 위한 공정단면도이다.
도 14 는 종래의 반도체 장치의 제조방법에서의 고내압 트랜지스터와 저전압 트랜지스터의 제작과정을 공정순으로 설명하기 위한 공정단면도이다.
※ 도면의 주요부분에 대한 부호의 설명
1, 101: 반도체 기판 2, 102: 소자분리영역
3, 103: 고내압 트랜지스터 영역의 N 웰
4, 104: 고내압 트랜지스터 영역의 P 웰
8, 108: 고내압 트랜지스터용 게이트 절연막
9, 109: 저전압 트랜지스터용 게이트 절연막
10: 폴리 규소막
10a, 110a: 고내압 트랜지스터용 게이트 전극
10b, 110b: 저전압 트랜지스터용 게이트 전극
11, 111: 고내압 트랜지스터의 저농도 소스/드레인 확산층
12: 제 1 측벽막 13: 제 2 측벽막
112: 제 1 절연막 113: 제 2 절연막
14: 제 3 측벽막 15, 16, 115: 포토레지스트
18, 118: 저전압 트랜지스터 영역의 N 웰
19, 119: 저전압 트랜지스터 영역의 P 웰
20, 120: 저전압 트랜지스터의 저농도 소스/드레인 확산층
21: 제 4 측벽막
22, 122: 고농도 확산층
Wa: 고내압 트랜지스터의 측벽 폭 (사이드월 폭)
Wb: 저전압 트랜지스터의 측벽 폭 (사이드월 폭)
본 발명은 측벽 폭이 각각 다른 고내압 트랜지스터와 저전압 트랜지스터를 구비하는 반도체장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 고전압 구동회로와 저전압 구동회로를 동일 칩에 함께 탑재하는 반도체장치 및 그 제조방법에 관한 것으로, 나아가서는 비휘발성 반도체 메모리 셀 어레이가 집적된 반도체 장치 및 그 제조방법에 관한 것이다.
최근 비휘발성 메모리 셀 어레이와 함께, 고속으로 구동하는 로직 회로를 동일 칩에 함께 탑재하여 부가가치를 높인 반도체 집적회로에 대한 필요성이 높아지고 있다.
이와 같은 반도체장치에서는, 메모리 셀 어레이의 주변회로로서, 메모리 셀 구동에 필요하게 되는 고전압 (기록/소거 동작 등) 을 취급하는 구동회로 등을 구성하는 고내압 트랜지스터와, 저전압이고 또한 고속으로 동작하는 로직 회로 등을 구성하는 저전압 트랜지스터 회로가 사용된다.
고내압 트랜지스터는, 상기 서술한 바와 같이 메모리 셀의 기록/소거 등 수십V 의 고전압을 발생, 전송하기 위해 사용하는데, 비휘발성 메모리로서는 수만회 이상의 기록/소거에 대해 에러가 없는 신뢰성을 확보하는 것이 가장 요구되고 있 고, 이 때문에 고전압을 취급하는 고내압 트랜지스터의 정션 내압은 충분히 확보해 둘 필요가 있다.
상기 문제를 해결하기 위해 일본 공개특허공보 제 2001-93984 호에서는, 측벽 폭을 나누어 만들어, 고내압 트랜지스터의 측벽 폭을 저전압 트랜지스터의 측벽 폭보다 폭넓은 구조로 하는 방법이 개시되어 있다. 일본 공개특허공보 제 2001-93984 호에서 개시되어 있는 종래의 제조공정을, 도 11∼14 를 사용하여 간단하게 설명한다. 또한 동 도면에 있어서, 높은 내압 트랜지스터의 공정단면도는 (a) 에, 저전압 트랜지스터의 공정단면도는 (b) 에 나타나 있다.
먼저 도 11 에 나타낸 바와 같이 소자분리영역 (102) 및 고내압 트랜지스터 영역 (a) 의 N웰 (103) 과 P웰 (104), 저전압 트랜지스터 영역 (b) 의 N웰층 (118) 과 P웰층 (119) 을 갖는 반도체기판 (101) 에, 소자분리 (102) 와 저전압 트랜지스터용 게이트 절연막 (109) 및 게이트 전극 (110b), 고내압 트랜지스터용 게이트 절연막 (108) 및 게이트 전극 (110a) 을 형성한다.
다음에 도 12 에 나타낸 바와 같이 저전압 트랜지스터 및 고내압 트랜지스터에 각각의 게이트 전극을 마스크로 하여 선택적으로 LDD 주입 (불순물 주입) 을 실행하고, LDD 영역 (111, 120) 을 형성한다. 또한 이 LDD 영역의 형성에 있어서는, 고내압 트랜지스터측의 것이 저전압측보다 깊게 형성된다.
그 다음에, 도 13 에 나타낸 바와 같이 규소산화막이나 규소질화막 등으로 이루어지는 측벽용의 제 1 절연막 (112) 을 형성하고, 저전압 트랜지스터를 형성하는 영역의 절연막 (112) 을 제거하고, 고내압 트랜지스터 영역에만 절연막을 남긴 다. 여기에서 저전압 트랜지스터 영역의 제 1 절연막 (112) 의 부분적인 제거에는, 저전압 트랜지스터 영역에만 개구를 갖는 포토레지스트 (115) 를 형성하고, 이것을 마스크로 하여 절연막의 도중까지 웨트 에칭한 후에, 드라이 에칭을 하여 제거하는 방법이나, 절연막에 규소질화막이나 규소질화산화막을 사용하는 방법에 의해, 이방성 에칭을 사용해도 하지의 소자분리절연막 (102) 을 과잉으로 에칭하지 않도록 하고 있다.
그 다음에 기판 전체면에 제 2 절연막 (113) 을 퇴적하여 전체면을 에치백 (etch back) 함으로써, 저전압 트랜지스터 영역 및 고내압 트랜지스터 영역에 각각 다른 폭을 가진 측벽이 형성된다.
그 후, 도 14 에 나타낸 바와 같이 게이트 전극 및 측벽을 마스크로 하여, 소스/드레인 형성을 위한 고농도 불순물 주입을 실행한다. 그 후, 도시하지 않지만 기판 표면을 살리사이드화하고, 전체면에 CVD 등에 의해 절연막을 피복한 후, 콘택트홀을 개구하여 그곳에 도전막을 매립하고, 원하는 전극을 접속하여 고내압 트랜지스터와 저전압 트랜지스터를 구비하는 반도체장치를 얻는다.
이 종래기술의 방법을 사용한 경우, 고내압 트랜지스터에 있어서는, 저농도 확산층 (LDD) 이 깊게 확산됨과 동시에 고농도 확산층 (소스/드레인) 과 저농도 확산층의 선단까지의 거리가 크게 취해져 있고, 공핍층이 연장되기 쉬워져 정션 내압을 충분히 확보시키고 있다. 한편으로, 저전압 트랜지스터에 있어서는, 얕은 LDD 층에 의해 드라이브 전류 로스 및 단채널 특성의 열화를 억제한 고성능인 로직 트랜지스터를 형성할 수 있다.
그러나 상기 서술한 종래의 방법에서는, 비휘발성 반도체 기억장치와 저전압 로직회로를 하나의 칩 내에 함께 탑재한 경우에, 저전압 트랜지스터 영역의 제 1 측벽막의 제거시에 있어서, 소자분리절연막을 보호하는 것과 같은 스토퍼막 등이 없기 때문에, 현실적으로 소자분리절연막으로 에치 스톱시키는 것은 제어가 어렵고, 제조공정상, 소자분리절연막을 과잉으로 에칭하여, 결과적으로 소자분리성능을 열화 (deterioration) 시키는 문제가 있었다.
또 저전압 트랜지스터에 있어서 고내압 트랜지스터와 동일하게, 게이트 전극 형성후에 저농도 영역 형성용의 LDD 주입을 실행하면, 그 후의 측벽 형성 등의 열처리 공정에서 불순물이 게이트 바로 아래에 확산되거나, 농도가 희박해져 결과적으로 단채널 효과가 커지거나, 구동전류부족 등의 트랜지스터 성능의 열화가 발생되어, 트랜지스터의 미세화를 저해하였다.
한편 저전압 트랜지스터에 있어서 제 1 측벽을 남긴 상태로, LDD 주입을 실행하면 그 후의 열처리를 거쳐도, 채널 바로 아래까지 저농도 확산영역이 돌아들어가기 어렵기 때문에, 결과적으로 실효 채널길이가 커져, 임계값 전압의 상승이나 트랜지스터의 전류구동능력의 저하를 초래하여, 원하는 트랜지스터를 얻는 것이 불가능하다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 고내압 트랜지스터와 저전압 트랜지스터를 구비하는 반도체장치에 있어서, 양방의 트랜지스터 형성영역에 있어서의 소자분리성능을 확보하면서, 고정션 내압 특성의 고내압 트랜지스터와 고전류구동특성의 저전압 트랜지스터를 구비한 반도체 장치 및 그 제조방법의 제공을 목적으로 한다.
이 목적을 달성하기 위한 본 발명에 관련되는 반도체장치는, 측벽 폭이 각각 다른 고내압 트랜지스터와 저전압 트랜지스터를 구비하는 반도체장치로서, 상기 고내압 트랜지스터의 상기 측벽이, 게이트 전극의 양 측면에서 측방을 향하여 각각, 제 1 측벽막, 제 2 측벽막, 제 3 측벽막, 및 제 4 측벽막의 4층, 혹은 제 2 측벽막, 제 3 측벽막, 및 제 4 측벽막의 3층에 의해 적층형성되어 있고, 상기 저전압 트랜지스터의 측벽이, 게이트 전극의 양 측면으로부터 측방을 향하여 각각, 상기 제 1 측벽막, 상기 제 2 측벽막, 및 상기 제 4 측벽막의 3층, 혹은 상기 제 2 측벽막 및 상기 제 4 측벽막의 2층에 의해 적층 형성되어 있다. 여기에서 본 발명에 관련되는 반도체장치는, 상기 제 2 측벽막이 규소질화막이고, 상기 제 3 측벽막이 규소산화막인 것이 바람직하고, 또한 상기 제 2 측벽막은 10㎚ 이하의 폭으로 형성되어 있는 것이 바람직하다.
본 발명에 관련되는 반도체장치에 의하면, 내압 사양이 다른 트랜지스터로 측벽 폭을 다르게 하는 구조에 의해, 고내압 트랜지스터에서는 내압 성능이 더욱 높아지고, 저전압 트랜지스터에 있어서는 기생저항이 작아져, 높은 구동전류가 확보됨과 동시에, 소자의 소형화가 가능해져, 소자분리성능이 우수한 고신뢰성이고 고성능인 반도체장치를 얻을 수 있다.
이 목적을 달성하기 위한 본 발명에 관련되는 반도체장치의 제조방법은, 측 벽 폭이 각각 다른 고내압 트랜지스터와 저전압 트랜지스터를 구비하는 반도체장치의 제조방법으로, 상기 고내압 트랜지스터용 제 1 게이트 절연막 및 제 1 게이트전극과 상기 제 1 게이트 절연막보다도 얇은 상기 저전압 트랜지스터용 제 2 게이트 절연막 및 제 2 게이트 전극을 형성하는 제 1 공정, 상기 고내압 트랜지스터 형성영역의 반도체 기판에 상기 반도체 기판과 역도전형의 불순물을 도입하여 제 1 LDD 영역을 형성하는 제 2 공정, 상기 저전압 트랜지스터와 상기 고내압 트랜지스터의 각 게이트 전극에 측벽이 되는 측벽막을 형성하는 제 3 공정, 상기 제 3 공정에서 형성된 상기 저전압 트랜지스터 형성영역의 상기 측벽막을 제거하는 제 4 공정, 상기 저전압 트랜지스터 형성영역의 반도체기판에 상기 반도체 기판과 역도전형의 불순물을 선택적으로 도입하여 제 2 LDD 영역을 형성하는 제 5 공정, 및 상기 저전압 트랜지스터와 상기 고내압 트랜지스터의 각 게이트 전극에 다시 측벽을 형성한 후, 상기 고내압 트랜지스터와 상기 저전압 트랜지스터의 소스와 드레인을 형성하는 제 6 공정을 갖는다. 여기에서 본 발명에 관련되는 반도체장치의 제조방법은, 상기 제 3 공정에 있어서, 제 1 측벽막, 제 2 측벽막, 및 제 3 측벽막, 혹은 제 2 측벽막 및 제 3 측벽막을 적층 퇴적하고, 적어도 상기 고내압 트랜지스터의 형성영역에 있어서, 상기 제 3 측벽막에 대해 상기 제 2 측벽막의 표면이 노출될 때까지 이방성 에칭을 실행하고, 상기 제 4 공정에 있어서, 상기 제 3 공정에서 상기 저전압 트랜지스터 형성영역에 적층된 상기 제 3 측벽막을, 상기 저전압 트랜지스터 형성영역에 개구를 갖는 포토레지스트를 마스크로 하여, 등방성 에칭에 의해 제거하는 것이 바람직하다. 나아가서는 상기 제 2 측벽막이 규소질화막이고, 상기 제 3 측벽막이 규소산화막인 것, 또 상기 제 2 측벽막은 10㎚ 이하의 폭으로 형성되는 것이 바람직하다.
또한 상기 본 발명에 관련되는 반도체장치의 제조방법에 있어서, 반도체 기판과 같은 경우, 웰을 포함하는 것으로 한다.
본 발명에 관련되는 반도체장치의 제조방법에 의하면, 다른 측벽 폭을 형성하는 데에 있어서, 바람직한 형태에 있어서, 저전압 트랜지스터 영역의 측벽의 하층 및 내측에 선택성이 높은 규소 질화막으로 이루어지는 스토퍼막을 형성해 두고, 그 후의 등방성 에칭으로 규소산화막으로 이루어지는 측벽을 제거하는 공정을 갖는다. 그 결과, 내압사양이 다른 트랜지스터로 측벽 폭을 다르게 하는 구조에 의해, 고내압 트랜지스터에서는 내압성능이 더욱 높아지고, 저전압 트랜지스터에 있어서는 기생저항이 작아져, 높은 구동전류가 확보됨과 동시에, 소자의 소형화가 가능해지고, 소자분리성능이 우수한 고신뢰성이고 고성능인 반도체 장치를 제조할 수 있다.
또 본 발명에 관련되는 반도체장치의 제조방법에 의하면, 하지의 소자분리절연막을 과잉으로 에칭하는 일이 없으므로, 결함의 발생이나, 소자분리성능의 열화가 없고 수율이 양호한 반도체장치가 얻어진다. 또한, 측벽을 한번 제거하고, CVD 공정 등의 고온열처리를 실행한 후에, 저전압 트랜지스터의 얇은 측벽을 갖는 게이트 전극과 자기정합적으로 LDD 주입을 실행하는 결과, 고내압 트랜지스터, 저전압 트랜지스터를 각각 개별로 LDD 주입 및 열처리를 실행하므로, 특히 저전압 트랜지스터에 있어서는, 열처리의 영향을 받지 않고 단채널 효과를 억제한 미세한 게 이트 길이를 갖는 트랜지스터를 제조할 수 있다.
바람직한 실시형태
이하 본 발명에 관련되는 반도체장치와 그 제조방법 (이하 적절하게 「본 발명 장치」및 「본 발명 방법」이라고 함) 의 일 실시형태에 대해 도면에 의거하여 설명한다.
(제 1 실시형태)
도 1 에 본 발명 장치의 고내압 트랜지스터와 저전압 트랜지스터의 각각의 단면구조를 나타낸다. 도 1 은 고내압 트랜지스터 회로와 고속 로직 회로가 함께 탑재된 디바이스에 적응한 예이다. 또한 도 1 중 좌측이 고내압 트랜지스터 (a) 이고, 우측이 저전압 트랜지스터 (b) 이다. 또 도 1 중 각 트랜지스터의 소스/드레인 전극으로의 금속배선 접속을 위한 콘택트홀이나 금속배선층, 층간절연막, 보호막 등의 기재는 생략한다.
고내압 트랜지스터 (a) 에 있어서는, 게이트 전극 (10a) 의 측벽로서, 게이트 전극 (10a) 의 양측면으로부터 측방 원방을 향하여, 예컨대 두께 5㎚ 의 규소산화막 (제 1 측벽막 (12)) 과 두께 5㎚ 의 규소질화막 (제 2 측벽막 (13)) 과, 그 다음에 두께 100㎚ 의 규소산화막 (제 3 측벽막 (14)) 과, 그 다음에 두께 100㎚ 의 규소산화막 (제 4 측벽막 (21)) 이 차례로 적층되어 전체 측벽 폭 Wa 는 210㎚ 으로 되어 있다.
한편 저전압 트랜지스터 (b) 에 있어서는, 게이트 전극 (10b) 의 측벽으로서 게이트 전극 (10b) 의 양 측면으로부터 측방 원방을 향하여, 예를 들면 두께 5㎚ 의 규소산화막 (제 1 측벽막 (12)) 과 두께 5㎚ 의 규소질화막 (제 2 측벽막 (13)) 과, 그 다음에 두께 100㎚ 의 규소산화막 (제 4 측벽막 (21)) 이 차례로 적층되어 전체 측벽 폭 Wb 는 110㎚ 으로 되어 있다.
상기 서술한 바와 같이 고내압 트랜지스터 (a) 에서는 측벽 폭 Wa 이 폭넓게 되어 있기 때문에, 측벽의 외측하의 고농도 확산층 (22) 으로부터 측벽하의 저농도 확산층 (11) 의 선단까지의 거리가 길게 완만한 불순물 프로파일로 되어 있어 정션 내압의 열화가 없다.
한편 저전압 트랜지스터 (b) 에 있어서는, 미세한 게이트 길이 및 비교적 좁은 측벽 폭 Wb 로 구성되어 있으므로, 저전압 트랜지스터 영역의 면적을 작게 할 수 있음과 동시에, 저전압 트랜지스터의 저농도 확산층 (20) 은, 얇은 측벽 (25) 때문에 짧게 할 수 있으므로, 기생저항이 억제되어 전류구동능력을 저하시키는 일도 없다.
도 1 에 나타낸 본발명 장치의 제조방법 (본 발명 방법) 을, 도 2∼도 10 의 공정단면도를 사용하여 설명한다.
먼저 도 2 에 나타내는 바와 같이 소자분리영역 (2) 및 고내압 트랜지스터 영역 (a) 의 N웰 (3) 및 P웰 (4), 저전압 트랜지스터 영역 (b) 의 N웰층 (18) 및 P웰층 (19) 을 갖는 P형 반도체 기판 (1) 상에, 고내압 트랜지스터 (a) 의 게이트 산화막 (8) 및, 저전압 트랜지스터 (b) 의 게이트 산화막 (9) 을 형성한 후, 기판 상에 폴리규소 (10) 를 퇴적한다. 또한 고내압 트랜지스터의 N웰 (3) 및 P웰 (4) 의 불순물농도는, 저전압 트랜지스터의 N웰 (18) 및 P웰 (19) 의 불순물농도보 다 희박하고, 또한 진한 농도 프로파일로 되어 있다. 또 고내압 트랜지스터 (a) 의 게이트 산화막 (8) 은, 저전압 트랜지스터 (b) 의 게이트 산화막 (9) 보다 두껍게 되어 있다.
다음에 도 3 에 나타낸 바와 같이 고내압 트랜지스터 (a) 의 게이트 전극 (10a), 저전압 트랜지스터 (b) 의 게이트 전극 (10b) 을 형성한다. 이상의 도 2 및 도 3 에 나타내는 공정이 본 발명 방법의 제 1 공정에 상당한다.
그 다음에 도 4 에 나타내는 바와 같이 고내압 트랜지스터 영역 (a) 의 게이트 전극 (10a) 에 대해 저농도 확산영역 형성을 위해 자기정합적으로 원하는 이온주입을 행한다. 구체적으로는 NMOS 트랜지스터에 있어서는 예를 들면 인 (31P-) 을 기판에 대해 수직으로 주입 에너지 50∼70KeV, 주입량 1013㎝-2 오더 정도로 이온 주입을 실행하고, PMOS 트랜지스터에 있어서는, 예를 들면 보론 (11B-) 을 기판에 대해 수직으로 주입에너지 20∼30KeV, 주입량 1013㎝-2 오더 정도로 이온 주입을 실행하고, 고내압 트랜지스터의 저농도 확산층 (11) 이 되는 LDD 를 형성한다. 이상의 도 4 에 나타내는 LDD 형성공정이, 본 발명 방법의 제 2 공정에 상당한다.
다음으로 도 5 에 나타내는 바와 같이 기판 전체면에 제 1 측벽막 (12) 으로서, 예를 들면 규소산화막을 5㎚, 제 2 측벽막 (13) 으로서 규소질화막을 10㎚ (10㎚ 이하가 바람직함), 제 3 측벽막 (14) 으로서 규소산화막을 100㎚ 순차적으로 퇴적한다. 이들의 측벽막은, 예컨대 제 1 측벽막 (12) 은 산화시켜 형성하고, 제 2 및 제 3 측벽막 (13, 14) 은, LPCVD법을 사용하여 퇴적한다.
다음으로 도 6 에 나타내는 바와 같이 저전압 트랜지스터 영역 이외에 개구를 가진 포토레지스트 (15) 를 형성하고, 이것을 마스크로 하여, 제 3 측벽막 (14 ; 규소산화막) 만을 이방성 에칭으로 선택적으로 에칭하여 고내압 트랜지스터의 게이트 전극 (10a) 의 제 2 측벽 (13 ; 규소질화막) 의 측면에 측벽 남김 (제 3 측벽막 (14) 의 측벽 형성) 을 실행한다. 이 시점에서는, 저전압 트랜지스터 영역의 제 2 및 제 3 측벽막 (13, 14) 은 포토레지스트 (15) 로 덮여 있기 때문에, 측벽이 형성되어 있지 않다. 또한 여기에서 포토레지스트 (15) 를 형성하지 않고 제 3 측벽막 (14) 을 전체면 에칭하여 저전압 트랜지스터에도 고내압 트랜지스터와 동일하게 측벽을 형성해 두어도 된다. 이상의 도 5 와 도 6 에 나타내는 공정이, 본 발명 방법의 제 3 공정에 상당한다.
다음으로 도 7 에 나타내는 바와 같이 저전압 트랜지스터 영역 (b) 에만 개구를 갖는 포토레지스트 (16) 를 형성하고, 저전압 트랜지스터의 게이트 전극 (10b) 의 측벽에 형성되어 있는 규소산화막 (제 3 측벽막 (14)) 을 에칭 제거한다. 이 규소산화막의 제거는, 예컨대 불산 (HF) 을 함유하는 에천트 (etchant) 를 사용하여 웨트 에칭 (등방성 에칭의 일례) 한다.
이 웨트 에천트는, 스토퍼막으로서 기능하는 규소질화막 (제 2 측벽막 (13)) 에 대해, 높은 선택성을 갖고 있고, 제 2 측벽막 (13) 의 막감소를 최소한으로 억제할 수 있다. 따라서 에천트가 스토퍼막을 꿰뚫고, 소자분리절연막 (2) 에 핀홀이 발생하는 문제가 없어지므로, 높은 제조수율을 얻을 수 있다. 이상 도 7 에 나타내는 공정이 본 발명 방법의 제 4 공정에 상당한다.
이 후, 도 8 에 나타내는 바와 같이 포토레지스트 (16) 를 제거하고, 잔존하는 규소질화막 (제 2 측벽막 (13)) 과 규소산화막 (제 1 측벽막 (12)) 을 전체면에 이방성 에칭으로 에칭 제거한다. 또한 이 이방성 에칭으로 규소질화막을 에칭하는 경우, 이 막이, 예를 들면 10㎚ 이하로 매우 얇기 때문에 소자분리영역의 절연막을 과잉으로 에칭하는 일은 없다.
또 잔존하는 규소질화막 (제 2 측벽막 (13)) 과 규소산화막 (제 1 측벽막 (12)) 의 제거는 이것에 한정되지 않고, 기판 및 게이트 전극을 살리사이드 (salicide) 화할 때까지 실행하면 된다.
다음에 도 9 에 나타낸 바와 같이 저전압 트랜지스터 영역의 게이트 전극 (10b) 에 대해 자기정합적으로 선택적으로 원하는 이온 주입을 행하여 저전압 트랜지스터의 저농도 확산층 (20) 이 되는 LDD 를 형성한다. 또한 도시하지 않지만 저전압 트랜지스터 영역의 LDD 주입은, NMOS/PMOS 각각에서 개구를 갖는 포토레지스트를 형성한 후에 이온 주입을 실행한다. 보다 구체적으로는 NMOS 트랜지스터에서는, 예컨대 비소 (75As-) 를, 주입 에너지 10KeV, 주입량 1014㎝-2 오더 정도로 이온 주입하고, LDD 를 형성한다. 한편 PMOS 트랜지스터에 있어서는, 예를 들면 이불화보론 (49BF2 -) 을, 예컨대 주입에너지 10KeV, 주입량 1014㎝ -2 오더 정도로 이온 주입하고, LDD 를 형성한다. 또 NMOS/PMOS 모두 단채널 효과를 억제하기 위한 Halo 주입을 동시에 실행할 수도 있다. 이 때, 저전압 트랜지스터의 LDD 주입은 제 2 측벽막 (13) 의 외측 측면을 경계로 하여 주입되게 된다.
이 때문에 저전압 트랜지스터의 성능을 열화시키지 않기 때문에, 제 2 측벽막 (13) 은 에치 스토퍼의 효과가 있는 한, 얇을수록 바람직하고 (본 제 1 실시형태에서는 10㎚ 이하), 본 제 1 실시형태와 같이, 제 3 측벽막 (14) 을 HF (불산) 를 함유하는 에천트만을 사용하여 제거하면, 웨트 에칭에서의 막감소는 억제되고, 스토퍼막으로서 기능하는 규소질화막 (제 2 측벽 (13)) 을 10㎚ 이하로 박막화하는 것이 가능해지고, 그 결과, 기생저항이 적은 양호한 로직 트랜지스터를 얻을 수 있다. 이상의 도 9 에 나타내는 LDD 형성공정이, 본 발명 방법의 제 5 공정에 상당한다.
다음으로 도 10 에 나타내는 바와 같이, 고내압 트랜지스터 영역 (a) 과 저전압 트랜지스터 (b) 의 양 영역에 있어서, 제 4 측벽막 (21) 으로서 예컨대 두께 100㎚ 의 규소산화막을 퇴적하고, 이어서 선택적으로 이방성 에칭에 의해 제 4 측벽막 (21) 을 측벽으로서 게이트 전극측벽에 남긴다. 또한 제 4 측벽막 (21) 은 절연막이면 규소산화막에 한정하지 않고, 규소질화막이나 규소질화산화막, 또는 이들을 임의로 조합한 적층막일 수도 있다. 또한 말할 필요도 없지만, 제 3 측벽막 (14) 과 제 4 측벽막 (21) 모두 규소산화막이고, 그 계면을 판별할 수 없는 경우에도 동일한 효과가 있다.
그 후, 고내압 트랜지스터 영역 (a) 과 저전압 트랜지스터 (b) 의 양 영역에 있어서, 게이트 전극 (10a, 10b) 과 측벽 (12, 13, 14, 21 과 12, 13, 21) 을 마스크에 자기정합적으로 이온주입과 활성화를 위한 확산을 실행하고, 고농도 소스/드 레인 확산층 (22) 을 형성하면 도 10 에 나타내는 바와 같은 단면구조로 된다. 이상의 도 10 에 나타내는, 제 4 측벽막 (21) 의 측벽 형성공정과 고농도 소스/드레인 확산층 형성공정이, 본 발명 방법의 제 6 공정에 상당한다.
그 후 도시하지 않은 규소기판표면 및 게이트전극표면 상을 살리사이드화시켜, 전체면에 CVD 등에 의해 절연막을 피복한 후, 콘택트홀을 개구하고, 그곳에 도전막을 매립하여, 원하는 전극을 접속하여, 본 발명 장치를 얻는다.
(제 2 실시형태)
상기 제 1 실시형태에서는, 고내압 트랜지스터 (a) 및 저전압 트랜지스터 (b) 의 2종류의 측벽 폭이 다른 트랜지스터가 존재하는 경우를 설명하였으나, 본 발명 장치 및 본 발명 방법은, 고내압 트랜지스터 (a) 및 저전압 트랜지스터 (b) 에 추가하여, 비휘발성 반도체 메모리용의 플로우팅 게이트형의 메모리 셀 트랜지스터를 구비하고, 플래시 메모리 등의 비휘발성 반도체 메모리를 함께 탑재하는 경우에도 적용할 수 있다.
여기에서 메모리 셀 트랜지스터를 형성하는 공정을, 예를 들면 고내압 트랜지스터 (a) 의 제 1 내지 제 3 측벽막 (12, 13, 14) 의 측벽 형성후 (상기 제 3 공정후) 부터, 저전압 트랜지스터 (b) 의 LDD 형성 (상기 제 5 공정) 까지의 사이에 적절하게 삽입하면 용이하게 함께 탑재할 수 있다.
이 경우, 메모리 셀 트랜지스터의 컨트롤 게이트 및 플로우팅 게이트의 측벽은, 제 4 측벽막 (21) 만으로 이루어지는 점에서, 메모리 셀 크기의 소형화를 도모할 수 있다. 또 컨트롤 게이트 및 플로우팅 게이트의 측벽으로서, 제 4 측벽막 (21) 에만 한정되지 않고, 제 4 측벽막 (21) 의 내측에, 예컨대 규소산화막 등의 절연막이 형성되어 있어도 상관없고, 동일한 메모리 셀 소형화의 효과를 얻을 수 있다.
(제 3 실시형태)
상기 제 1 또는 제 2 실시형태에서는, 고내압 트랜지스터 (a) 의 측벽은, 규소산화막 (제 1 측벽막 (12)), 규소질화막 (제 2 측벽막 (13)), 규소산화막 (제 3 측벽막 (14)), 규소산화막 (제 4 측벽막 (21)) 의 4층이 순서대로 적층되어 형성되고, 저전압 트랜지스터 (b) 의 측벽은, 규소산화막 (제 1 측벽막 (12)), 규소질화막 (제 2 측벽막 (13)), 규소산화막 (제 4 측벽막 (21)) 의 3층이 순서대로 적층되어 형성되었으나, 고내압 트랜지스터 (a) 와 저전압 트랜지스터 (b) 의 각 측벽에 있어서, 규소산화막 (제 1 측벽막 (12)) 은 반드시 형성하지 않아도 상관없다. 이 경우, 규소산화막 (제 1 측벽막 (12)) 의 막두께가 5㎚ 정도로 얇으므로, 규소질화막 (제 2 측벽막 (13)) 이 에치 스토퍼막으로서 기능하는 한, 규소산화막 (제 1 측벽막 (12)) 이 없어도 상기 제 1 및 제 2 실시형태와 동일한 효과를 나타낸다.
또한 본 발명 방법을 구체적으로 실시하는 데에 있어서, 본 발명 방법의 기술적 사상의 범위내에 있어서, 상기 제 1 및 제 3 실시형태에 예시한 제조공정 및 제조조건은 적절하게 변경하여 실시할 수 있다. 예컨대 고내압 트랜지스터 (a) 의 저농도 확산층 형성을 위한 이온주입은 (상기 제 2 공정), 상기 각 실시형태의 처리순서에 한정되지 않고, 상기 제 3 공정 도중의 제 1 측벽막 (12) 을 형성 후 (제 2 측벽막 (13) 형성전) 에 실행할 수도 있다.
이상 상세하게 설명한 바와 같이 본 발명에 관련되는 반도체 장치 및 그 제조방법에 의하면, 고내압 트랜지스터 영역에 있어서는, 정션 내압의 열화를 방지할 수 있고, 또 저전압 트랜지스터에 있어서는 높은 구동전류를 확보할 수 있다. 또한 저전압 트랜지스터의 측벽 제거시에 소자분리절연막을 스토퍼막으로 보호하므로, 고성능 또한 고제조 수율의 로직이 함께 탑재된 비휘발성 메모리 등의 반도체장치를 얻을 수 있다.
본 발명은 특정 실시형태를 참조하여 설명하였지만, 첨부된 청구범위에 의해 정의된 본 발명의 범위 및 사상을 벗어나지 않으면서 다양한 변형 및 변화가 당업자에 의해 이루어질 수 있다.
본 발명은 바람직한 실시형태의 관점에서 설명하였지만, 본 발명의 사상 및 범위에서 벗어나지 않으면서 당업자에 의해 다양한 변경 및 변화가 가해질 수 있음을 알 수 있다. 따라서, 본 발명은 다음의 청구범위의 관점에서 판단해야 한다.

Claims (14)

  1. 측벽 폭이 각각 다른 고내압 트랜지스터와 저전압 트랜지스터를 구비하고,
    상기 고내압 트랜지스터의 상기 측벽은, 게이트 전극의 양 측면으로부터 측방을 향하여 각각, 제 1 측벽막, 제 2 측벽막, 제 3 측벽막, 및 제 4 측벽막의 4층에 의해 적층 형성되어 있고,
    상기 저전압 트랜지스터의 측벽은, 게이트 전극의 양 측면으로부터 측방을 향하여 각각 상기 제 1 측벽막, 상기 제 2 측벽막, 및 상기 제 4 측벽막의 3층에 의해 적층 형성되어 있는, 반도체장치.
  2. 제 1 항에 있어서,
    상기 고내압 트랜지스터와 상기 저전압 트랜지스터에 추가하여, 비휘발성 반도체 메모리용의 플로우팅 게이트형의 메모리 셀 트랜지스터를 더 구비하고,
    상기 메모리 셀 트랜지스터의 상기 측벽이, 상기 메모리 셀 트랜지스터의 컨트롤 게이트 및 플로우팅 게이트의 양 측면으로부터 측방향을 향하여 각각 상기 제 4 측벽막으로 형성되어 있는, 반도체장치.
  3. 제 1 항에 있어서,
    상기 제 2 측벽막이 규소질화막이고, 상기 제 3 측벽막이 규소산화막인, 반도체장치.
  4. 제 1 항에 있어서,
    상기 제 2 측벽막은 10㎚ 이하의 폭으로 형성되어 있는, 반도체장치.
  5. 측벽 폭이 각각 다른 고내압 트랜지스터와 저전압 트랜지스터를 구비하고,
    상기 고내압 트랜지스터의 상기 측벽은, 게이트 전극의 양 측면으로부터 측방을 향하여 각각, 제 2 측벽막, 제 3 측벽막, 및 제 4 측벽막의 3층에 의해 적층 형성되어 있고,
    상기 저전압 트랜지스터의 측벽은, 게이트 전극의 양 측면으로부터 측방을 향하여 각각 상기 제 2 측벽막 및 상기 제 4 측벽막의 2층에 의해 적층 형성되어 있는, 반도체장치.
  6. 제 5 항에 있어서,
    상기 고내압 트랜지스터와 상기 저전압 트랜지스터에 추가하여, 비휘발성 반도체 메모리용의 플로우팅 게이트형의 메모리 셀 트랜지스터를 더 구비하고,
    상기 메모리 셀 트랜지스터의 상기 측벽이, 상기 메모리 셀 트랜지스터의 컨트롤 게이트와 플로우팅 게이트의 양 측면으로부터 측방향을 향하여 각각 상기 제 4 측벽막으로 형성되어 있는, 반도체장치.
  7. 제 5 항에 있어서,
    상기 제 2 측벽막이 규소질화막이고, 상기 제 3 측벽막이 규소산화막인, 반도체장치.
  8. 제 5 항에 있어서,
    상기 제 2 측벽막은 10㎚ 이하의 폭으로 형성되어 있는, 반도체장치.
  9. 측벽 폭이 각각 다른 고내압 트랜지스터 및 저전압 트랜지스터를 구비하는 반도체장치의 제조방법에 있어서,
    상기 고내압 트랜지스터용 제 1 게이트 절연막과 제 1 게이트전극과 상기 제 1 게이트 절연막보다도 얇은 상기 저전압 트랜지스터용 제 2 게이트 절연막 및 제 2 게이트 전극을 형성하는 제 1 공정;
    상기 고내압 트랜지스터 형성영역의 반도체 기판에 상기 반도체 기판과 역도전형의 불순물을 도입하여 제 1 LDD 영역을 형성하는 제 2 공정;
    상기 저전압 트랜지스터와 상기 고내압 트랜지스터의 각 게이트 전극에 측벽이 되는 측벽막을 형성하는 제 3 공정;
    상기 제 3 공정에서 형성된 상기 저전압 트랜지스터 형성영역의 상기 측벽막을 제거하는 제 4 공정;
    상기 저전압 트랜지스터 형성영역의 반도체기판에 상기 반도체 기판과 역도전형의 불순물을 선택적으로 도입하여 제 2 LDD 영역을 형성하는 제 5 공정; 및
    상기 저전압 트랜지스터와 상기 고내압 트랜지스터의 각 게이트 전극에 다시 측벽을 형성한 후, 상기 고내압 트랜지스터와 상기 저전압 트랜지스터의 소스와 드레인을 형성하는 제 6 공정을 포함하는, 반도체장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 제 5 공정 전에, 상기 고내압 트랜지스터 및 상기 저전압 트랜지스터는 다른 비휘발성 반도체 메모리용의 플로우팅 게이트형의 메모리 셀 트랜지스터를 형성하는 공정을 더 포함하는, 반도체장치의 제조방법.
  11. 제 9 항에 있어서,
    상기 제 3 공정에 있어서, 제 1 측벽막, 제 2 측벽막, 및 제 3 측벽막의 3층, 혹은 제 2 측벽막과 제 3 측벽막의 2층을 적층 퇴적하고, 적어도 상기 고내압 트랜지스터의 형성영역에 있어서, 상기 제 3 측벽막에 대해 상기 제 2 측벽막의 표면이 노출될 때까지 이방성 에칭을 수행하고,
    상기 제 4 공정에 있어서, 상기 제 3 공정에서 상기 저전압 트랜지스터 형성영역에 적층된 상기 제 3 측벽막을, 상기 저전압 트랜지스터 형성영역에 개구를 갖는 포토레지스트를 마스크로 하여, 등방성 에칭에 의해 제거하는, 반도체장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 3 공정에 있어서의 상기 제 3 측벽막에 대한 상기 이방성 에칭을, 적어도 상기 저전압 트랜지스터 형성영역을 피복한 포토레지스트를 마스크로 하여 수행하는, 반도체장치의 제조방법.
  13. 제 11 항에 있어서,
    상기 제 2 측벽막이 규소질화막이고, 상기 제 3 측벽막이 규소산화막인, 반도체장치의 제조방법.
  14. 제 11 항에 있어서.
    상기 제 2 측벽막은 10㎚ 이하의 폭으로 형성되는, 반도체장치의 제조방법.
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