JP5331618B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、サイドウォールスペーサの幅が互いに異なる2つのトランジスタを有する半導体装置の製造方法に関する。
近年のLSIでは、一つの半導体装置に一連の機能を集積するシステムLSIが用いられる様になっている。このような半導体装置においては、LogicとSRAM、DRAMのメモリが搭載されることが多くなってきている。
上記した半導体装置において、Logic部とDRAM部のゲートサイドウォールスペーサは同じ構造を用いていたが、素子の微細化に伴い、同じサイドウォールスペーサ構造では要求される特性を満たすことが難しくなってきている。このため、Logic部とDRAM部で幅が異なるサイドウォールスペーサを形成することが求められている。
例えば特許文献1には、図9ないし図16に示した半導体装置の製造方法が開示されている。まず図9に示すように、素子分離酸化膜2が形成されたシリコン基板1上に、第1のゲート電極3aおよび第2のゲート電極3bを形成する。次いで、第1のエッチングストッパ層として酸化シリコン膜4、第2のエッチングストッパ層としてシリコン窒化膜5、及び第1のサイドウォールスペーサ層6として酸化シリコン膜を順次成膜する。
次に図10に示すように、ドライエッチング等の異方性エッチング方法を用いて、第1のサイドウォールスペーサ層6を全面エッチバックする。このときのエッチング条件は、シリコン窒化膜5に対して高い選択性を有するようにする。このため、シリコン窒化膜5は残り、かつ酸化シリコン膜4は保護される。
次に図11に示すように、フォトレジスト膜7を形成し、フォトレジスト膜7に開溝を形成して、ゲート電極3b及びその周囲を露出させる。
次に図12に示すように、ゲート電極3b部の側面に形成されている第1のサイドウォールスペーサ層6をウェットエッチングにて除去する。
次に図13に示すように、アッシング装置やウェットエッチング装置にてフォトレジスト膜7を除去する。
次に図14に示すように、第2のエッチングストッパ層であるシリコン窒化膜5を、ドライエッチングやウェットエッチングにより除去する。このエッチングは、酸化シリコン膜4に対して高い選択性を有する条件にて行う。
その後、図15に示すように、酸化シリコン膜8を成膜する。次いで図16に示すように、ドライエッチング等により、酸化シリコン膜8に対して異方性エッチングを行い、サイドウォールスペーサ層を形成する。これらの工程を行う事により、ゲート電極3a,3bに対して互いに幅の異なるサイドウォールスペーサを形成することが可能となる。
また特許文献2には、不揮発メモリメモリセルを構成する第1電界効果トランジスタと、回路を構成する第2電界効果トランジスタとを有する半導体装置において、第1電界効果トランジスタと第2電界効果トランジスタとでサイドウォールスペーサの幅を異ならせることが記載されている。具体的には、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜をこの順に積層した積層膜を第1電界効果トランジスタのゲート電極上及び第2電界効果トランジスタのゲート電極上に形成する。その後、窒化シリコン膜をエッチングストッパとしたエッチングを行うことにより、第2電界効果トランジスタのゲート電極上から最上層の酸化シリコン膜を選択的に除去する。そして、積層膜に対してエッチングを行うことにより、サイドウォールスペーサを形成している。
特開2005−005508号公報 特開2004−349680号公報
特許文献1及び2に記載の技術では、窒化シリコン膜からなるエッチングストッパを残したまま積層膜を異方性エッチング、すなわちドライエッチングすることにより、サイドウォールスペーサを形成している。このため、エッチングストッパ膜を除去するときに、幅広であるサイドウォールスペーサの主要部を構成する酸化シリコン膜も一定量除去される。従って、サイドウォールスペーサの幅を十分に異ならせることは難しかった。
本発明によれば、半導体基板上に、第1トランジスタの第1ゲート電極、及び第2トランジスタの第2ゲート電極を形成する工程と、
前記半導体基板上、前記第1ゲート電極上、及び前記第2ゲート電極上に第1絶縁膜を、前記第1ゲート電極及び前記第2ゲート電極による凹凸が残る厚さに形成する工程と、
前記第1絶縁膜上に、前記第2ゲート電極を覆い、かつ前記第1ゲート電極を覆わないエッチングストッパ膜を形成する工程と、
前記第1絶縁膜上及び前記エッチングストッパ膜上に、第2絶縁膜を前記第1ゲート電極による凹凸が残る厚さに形成する工程と、
前記エッチングストッパ膜をストッパーとした異方性エッチングを行い、前記第2ゲート電極上に位置する前記第2絶縁膜を除去し、かつ前記第1トランジスタの第1サイドウォールスペーサを形成する工程と、
前記エッチングストッパ膜を除去する工程と、
前記第1絶縁膜を異方性エッチングすることにより、前記第2ゲート電極に第2サイドウォールスペーサを形成し、かつ前記第1ゲート電極に、前記第1サイドウォールスペーサの内側に位置する第3サイドウォールスペーサを形成する工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、第1ゲート電極のサイドウォールスペーサは第1サイドウォールスペーサ及び第3サイドウォールスペーサにより形成され、第2ゲート電極のサイドウォールスペーサは第2サイドウォールスペーサにより形成される。そしてエッチングストッパ膜はサイドウォールを形成しないため、エッチングストッパ膜を除去するときのエッチングとしては等方性エッチングを用いることができる。このため、エッチングストッパ膜を除去するときに第1サイドウォールスペーサが除去されることを抑制できる。このため、第1ゲート電極のサイドウォールスペーサと第2ゲート電極のサイドウォールスペーサの幅を十分に異ならせることができる。
本発明によれば、サイドウォールスペーサの幅が互いに異なる2つのトランジスタを形成するときに、サイドウォールスペーサの幅を十分に異ならせることができる。
実施形態に係る半導体装置の製造方法を示す断面図であり、図6の次の工程を示す図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 図2の次の工程を示す断面図である。 図3の次の工程を示す断面図である。 図4の次の工程を示す断面図である。 図5の次の工程を示す断面図である。 図1の次の工程を示す断面図である。 図7の次の工程を示す断面図である。 特許文献1に記載の半導体装置の製造方法を示す断面図である。 図9の次の工程を示す断面図である。 図10の次の工程を示す断面図である。 図11の次の工程を示す断面図である。 図12の次の工程を示す断面図である。 図13の次の工程を示す断面図である。 図14の次の工程を示す断面図である。 図15の次の工程を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1〜図8は、実施形態に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法では、まず半導体基板11上に、第1トランジスタの第1ゲート電極13a、及び第2トランジスタの第2ゲート電極13bを形成する。次いで、半導体基板11上、第1ゲート電極13a上、及び第2ゲート電極13b上に第1絶縁膜16を、第1ゲート電極13a及び第2ゲート電極13bによる凹凸が残る厚さに形成する。次いで第1絶縁膜16上にエッチングストッパ膜19を形成する。エッチングストッパ膜19は、第2ゲート電極13bを覆い、かつ第1ゲート電極13aを覆わない。次いで、第1絶縁膜16上及びエッチングストッパ膜19上に、第2絶縁膜18を第1ゲート電極13aによる凹凸が残る厚さに形成する。次いで、エッチングストッパ膜19をストッパーとした異方性エッチングを行い、第2ゲート電極13b上に位置する第2絶縁膜18を除去し、かつ第1ゲート電極13aの第1サイドウォールスペーサ18aを形成する。次いで、エッチングストッパ膜19を除去する。次いで、第1絶縁膜16を異方性エッチングすることにより、第2ゲート電極13bに第2サイドウォールスペーサ16bを形成し、かつ第1ゲート電極13aに、第1サイドウォールスペーサ18aの内側に位置する第3サイドウォールスペーサ16aを形成する。以下、詳細に説明する。
まず図2に示すように、シリコン基板などの半導体基板11に素子分離膜12を形成する。素子分離膜12は、例えばSTI(Shallow Trench Isorasion)法により形成される。これにより、第1トランジスタが形成される領域、及び第2トランジスタが形成される領域は、それぞれ他の領域から分離される。
本実施形態において製造される半導体装置は、メモリ領域とロジック領域を有している。メモリ領域には、DRAMやSRAMなどのメモリ素子と、このメモリ素子に対して読み書きを行うための周辺回路が形成されている。ロジック領域には、メモリ素子に記憶されている情報を処理するためのロジック回路が形成されている。第1トランジスタはメモリ領域の周辺回路に使用され、第2トランジスタは、ロジック回路に使用される。
次いで、半導体基板11にゲート絶縁膜(図示せず)を形成し、さらにゲート絶縁膜上に第1ゲート電極13a及び第2ゲート電極13bを形成する。次いで、半導体基板11上、第1ゲート電極13a上、及び第2ゲート電極13b上に、第1絶縁膜16を形成する。第1絶縁膜16の厚さは、第1ゲート電極13a及び第2ゲート電極13bそれぞれによる凹凸が残る厚さであり、例えば第1ゲート電極13a及び第2ゲート電極13bの厚さ未満、好ましくはこれらの厚さの0.1倍以上0.5倍以下である。第1絶縁膜16は、例えば酸化シリコン膜である。
次いで図3に示すように、第1絶縁膜16上にエッチングストッパ膜19を形成する。エッチングストッパ膜19は、詳細を後述する第2絶縁膜18に対してエッチング選択比が取れる材料から形成されている。エッチングストッパ膜19は、例えばシリコン膜、アモルファスカーボン膜、又はレジスト膜である。エッチングストッパ膜19の厚さは、例えば第1ゲート電極13a及び第2ゲート電極13bの厚さの0.1倍以上0.5倍以下である。
次いで、エッチングストッパ膜19上にレジスト膜を塗布し、このレジスト膜を露光及び現像する。これにより、エッチングストッパ膜19上にはレジストパターン17が形成される。
次いで図4に示すように、レジストパターン17をマスクとしてエッチングストッパ膜19をエッチングする。これにより、エッチングストッパ膜19は、第2ゲート電極13bを覆い、かつ第1ゲート電極13aを覆わない状態になる。その後、図5に示すように、レジストパターン17を除去する。この状態において、第1絶縁膜16は、第1ゲート電極13aの上方に位置する部分が露出している。この状態において第2ゲート電極13bの側面を被覆しているエッチングストッパ膜19の表面は、第1ゲート電極13aの側壁を被覆している第1絶縁膜16の表面に対してなだらかになっている。
次いで図6に示すように、第1絶縁膜16上及びエッチングストッパ膜19上に、第2絶縁膜18を形成する。第2絶縁膜18は、第1絶縁膜16と同一の材料であるのが好ましい。第1絶縁膜16が酸化シリコン膜である場合、第2絶縁膜18は酸化シリコン膜である。第2絶縁膜18の厚さは、例えば第1ゲート電極13a及び第2ゲート電極13bの厚さの0.1倍以上0.5倍以下である。
次いで図1に示すように、第2絶縁膜18に対して、エッチングストッパ膜19をストッパーとした異方性エッチングを行うことにより、第2絶縁膜18をエッチバックする。上記したように、第2ゲート電極13bの側面を被覆しているエッチングストッパ膜19の表面は、第1ゲート電極13aの側壁を被覆している第1絶縁膜16の表面に対してなだらかになっている。このため、第2ゲート電極13b上に位置する第2絶縁膜18は除去される。また第1絶縁膜16のうち第1ゲート電極13aに起因して凸部になっている部分の側壁には、第1サイドウォールスペーサ18aが形成される。なお、エッチングストッパ膜19の側壁にも、サイドウォールスペーサ18bが形成される。その後、図7に示すように、エッチングストッパ膜19を除去する。
次いで図8に示すように、第1絶縁膜16に対して異方性エッチングを行うことにより、第1絶縁膜16をエッチバックする。これにより、第2ゲート電極13bには第2サイドウォールスペーサ16bが形成される。また第1ゲート電極13aには第3サイドウォールスペーサ16aが形成される。第3サイドウォールスペーサ16aは、第1サイドウォールスペーサ18aの内側に位置している。なおこのエッチングにおいて、サイドウォールスペーサ18bが除去されることもある。
すなわち本実施形態では第1ゲート電極13aのサイドウォールスペーサは、第1サイドウォールスペーサ18a及び第3サイドウォールスペーサ16aによって形成されており、第2ゲート電極13bのサイドウォールスペーサは、第2サイドウォールスペーサ16bで形成されている。このため、第1ゲート電極13aのサイドウォールスペーサの幅を、第2ゲート電極13bのサイドウォールスペーサの幅より大きくすることができる。
また本実施形態では、第1ゲート電極13a及び第2ゲート電極13bのサイドウォールスペーサを形成するためには、第1絶縁膜16、エッチングストッパ膜19、レジストパターン17、及び第2絶縁膜18を形成すれば良い。このため、特許文献1に記載した方法に対して成膜する必要がある膜の数を少なくして、製造工程数を減らすことができる。
また第2絶縁膜18を第1絶縁膜16と同じ材料により形成した場合、第1絶縁膜16をエッチバックして第2サイドウォールスペーサ16b及び第3サイドウォールスペーサ16aを形成するときに、第1サイドウォールスペーサ18aもエッチバックされる。従って、第1サイドウォールスペーサ18a及び第3サイドウォールスペーサ16aを一つのサイドウォールスペーサとしてみたときに、このサイドウォールスペーサの形状をサイドウォールスペーサとして適した形状にすることができる。
また、特許文献1に記載の方法では、サイドウォールスペーサ層6のエッチングにおいて、エッチングストッパ膜であるシリコン窒化膜5も表層は除去される。半導体装置の微細化が進むと、サイドウォールスペーサの形状を維持するために、各層の厚さを薄くする必要がある。シリコン窒化膜5が薄くなると、酸化シリコン膜4のエッチングにおいてシリコン窒化膜5にピンホールが形成される可能性が出てくる。シリコン窒化膜5にピンホールが形成されると、サイドウォールスペーサ層6のエッチング工程において酸化シリコン膜4も除去されてしまい、半導体基板1にダメージを与えてしまう。
これに対して本実施形態では、エッチングストッパ膜19はサイドウォールスペーサの形状に影響を与えないため、半導体装置を微細化しても膜厚を薄くする必要がない。従って、上記した問題が生じることを抑制できる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
1 半導体基板
2 素子分離酸化膜
3a ゲート電極
3b ゲート電極
4 酸化シリコン膜
5 シリコン窒化膜
6 第1のサイドウォールスペーサ層
7 フォトレジスト膜
8 酸化シリコン膜
11 半導体基板
12 素子分離膜
13a 第1ゲート電極
13b 第2ゲート電極
16 第1絶縁膜
16a 第3サイドウォールスペーサ
16b 第2サイドウォールスペーサ
17 レジストパターン
18 第2絶縁膜
18a 第1サイドウォールスペーサ
18b サイドウォールスペーサ
19 エッチングストッパ膜

Claims (4)

  1. 半導体基板上に、第1トランジスタの第1ゲート電極、及び第2トランジスタの第2ゲート電極を形成する工程と、
    前記半導体基板上、前記第1ゲート電極上、及び前記第2ゲート電極上に第1絶縁膜を、前記第1ゲート電極及び前記第2ゲート電極による凹凸が残る厚さに形成する工程と、
    前記第1絶縁膜上に、前記第2ゲート電極を覆い、かつ前記第1ゲート電極を覆わないエッチングストッパ膜を形成する工程と、
    前記第1絶縁膜上及び前記エッチングストッパ膜上に、第2絶縁膜を前記第1ゲート電極による凹凸が残る厚さに形成する工程と、
    前記エッチングストッパ膜をストッパーとした異方性エッチングを行い、前記第2ゲート電極上に位置する前記第2絶縁膜を除去し、かつ前記第1トランジスタの第1サイドウォールスペーサを形成する工程と、
    前記エッチングストッパ膜を除去する工程と、
    前記第1絶縁膜を異方性エッチングすることにより、前記第2ゲート電極に第2サイドウォールスペーサを形成し、かつ前記第1ゲート電極に、前記第1サイドウォールスペーサの内側に位置する第3サイドウォールスペーサを形成する工程と、
    を備える半導体装置の製造方法。
  2. 請求項1に記載の半導体装置の製造方法において、
    前記第2絶縁膜は、前記第1絶縁膜と同一の物質により形成されている半導体装置の製造方法。
  3. 請求項1または2に記載の半導体装置の製造方法において、
    前記第2絶縁膜は酸化シリコン膜であり、
    前記エッチングストッパ膜は、シリコン膜、アモルファスカーボン膜、又はレジスト膜である半導体装置の製造方法。
  4. 請求項1〜3のいずれか一つに記載の半導体装置の製造方法において、
    前記第1トランジスタはメモリ素子の読み書きを行う周辺回路であり、
    前記第2トランジスタは、ロジック回路である半導体装置の製造方法。
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