TWI546859B - 半導體裝置之圖案化結構及其製作方法 - Google Patents

Description

半導體裝置之圖案化結構及其製作方法

本發明係關於一種半導體裝置之圖案化結構之製作方法，特別是關於一種具有次光學微影特徵尺度(sub-lithographic feature)之圖案化結構及其製作方法。

隨著場效電晶體(Field Effect Transistors,FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(Fin Field Effect Transistor,Fin FET)元件取代平面電晶體元件已成為目前之主流發展趨趨勢。在目前的次光學微影特徵尺度(sub-lithographic feature)的製程世代，一般係透過光學微影製程搭配退縮製程(pull back)以形成鰭狀場效電晶體之鰭狀結構(fin structure)。此外，近期業界也同時致力發展側壁圖案轉移(Sidewall Image Transfer,SIT)技術，利用此方式以形成所需之鰭狀結構。

一般來說，側壁圖案轉移技術之實施方式通常是先於基板上形成多個犧牲圖案，且該些犧牲圖案之尺度係大於光學微影之最小曝光極限。接著利用沈積及蝕刻製程，於犧牲圖案之側壁形成側壁子。由於側壁子之尺度小於光學微影之曝光極限，因此可利用側壁子作為蝕刻基板之遮罩，進一步將側壁子之圖案轉移至基板內。然而，由於上述各側壁子之寬度通常皆相同，如此便侷限了圖案轉移技術之應用性。舉例而言，對於靜態隨機存取記憶體(Static Random Access Memory,SRAM)內的場效電晶體，係以各側壁子之佈局定義出載子通道之形狀及寬度。已知特定通道間之寬度及長度相對比值會影響SRAM的靜態雜訊邊界(Static Noise Margin,SNM)，因此在習知圖案轉移技術僅能提供相同側壁子寬度之情況下，無法有效提升SRAM的靜態雜訊邊界。

因此，尚需要一種改良式的半導體裝置之圖案化結構及其製作方法以克服上述缺點，並透過簡便之製程步驟以達到寬度不同之圖案化結構。

為達到上述目的，本發明係提供一種半導體裝置之圖案化結構及其製作方法，以改進習知技術中之缺失。

根據本發明之一實施例，係提供一種半導體裝置圖案化結構之製作方法，其包含有下列步驟。首先提供一基板，並形成複數個犧牲圖案，其分別位於基板之第一區域及第二區域。之後分別於各犧牲圖案之側壁形成一第一間隙壁，並形成一遮罩層，覆蓋住第一區域內之犧牲圖案、最後，薄化第二區域內之第一間隙壁以形成一第二間隙壁，並繼以去除遮罩層。

根據本發明之另一實施例，係提供一種半導體裝置圖案化結構之製作方法，其包含有下列步驟。首先提供一基板，並形成複數個犧牲圖案，其分別位於第一區域及第二區域。分別形成一第一間隙壁於各犧牲圖案之側壁，並再進行一第一蝕刻製程，去除第二區域內之第一間隙壁。最後分別形成一第二間隙壁於各犧牲圖案之側壁周圍，並繼以去除該些犧牲圖案。

根據本發明之又一實施例，係提供一種半導體裝置之圖案化結構，其包含有一基板、至少一第一圖案化結構及第二圖案化結構設置基板之上，其中第一圖案化結構平行於第二圖案化結構，且第一圖案化結構及第二圖案化結構分別具有一第一線寬及一第二線寬，第一線寬係大於兩倍的第二線寬，且第二線寬小於光學微影製程之最小曝光極限。

根據上述，本發明係提供一種半導體裝置圖案化結構及其製作方法。透過本發明之製程步驟，除了可獲得次光學微影特徵尺度之圖案化結構外，其寬度也可彼此不等，因此大幅增進了圖案轉移技術之應用性。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

請參考第1圖至第6圖，並搭配參照第11圖(A)。第1圖至第6圖是根據本發明第一較佳實施例所繪示之半導體裝置圖案化結構之製作方法示意圖，而第11圖係為相對應之製備流程圖。如第1圖(A)、(B)所示，其中第1圖(B)為沿著第1圖(A)中切線AA’之剖面圖。首先進行步驟110，提供一基板12，例如一塊矽(bulk silicon)基板或一絕緣層上覆矽(silicon-on-insulator,SOI)基板等，其上定義有一第一區域1及一第二區域2。接著，於第一區域1及第二區域2內形成複數個犧牲圖案18，例如多晶矽層，其形成方式可以透過一般的沈積、微影及蝕刻製程。且受限於機台之製程能力，各犧牲圖案18之第一寬度W1係大於或等於此機台所能進行的光學微影製程之最小曝光極限。此外，在形成犧牲圖案18之前，可選擇性地於基板12及犧牲圖案18之間形成一蓋層14，其除了可作為後續圖案轉移製程中的遮罩層外，也可以作為保護基板12之保護層。於此處需注意的是，全文中所稱之「光學微影製程之最小曝光極限」係定義為在正規的微影蝕刻程序下無法達到「次光學微影特徵」之尺寸，亦即，「光學微影製程之最小曝光極限」之尺寸係大於「次光學微影特徵尺度」之尺寸。

接著進行步驟112。如第2圖(A)所示，形成至少一材料層22，順向地覆蓋各犧牲圖案18，其組成可包含在一相同的蝕刻程式下與犧牲圖案18及蓋層14為不同蝕刻速率的材料組成，例如氮化矽、氧化矽、氮氧化矽或碳化矽等合適材料。繼以進行步驟114，如第2圖(B)、(C)所示，其中第2圖(B)為第2圖(C)的頂視圖，利用一第一蝕刻製程以全面性地蝕刻(不用遮罩的方式蝕刻)材料層22，而於各犧牲圖案18之側壁20形成一第一間隙壁26。此時，第一間隙壁26會具有一第二寬度W2，其中第二寬度W2較佳小於第一寬度W1，且第二寬度W2較佳會落入次光學微影特徵尺度，但不限於此。在此需注意的是，根據本實施例，在特定的蝕刻程式下，各犧牲圖案18、蓋層14、基板12、材料層22及第一間隙壁26需具有特定之蝕刻速率關係，舉例而言，在一相同的蝕刻程式下，材料層22的蝕刻速率會大於犧牲圖案18及蓋層14之蝕刻速率；而在另一相同蝕刻程式下，犧牲圖案18之蝕刻速率會大於第一間隙壁26之蝕刻速率；在又一相同蝕刻程式下，蓋層14之蝕刻速率會大於第一間隙壁26之蝕刻速率。然而，蝕刻速率之選擇亦可包含其他適合之搭配，而不僅限於以上所述。舉例而言，在一相同蝕刻程式下，蓋層14之蝕刻速率會同時大於第一間隙壁26及犧牲圖案18之蝕刻速率。

如第3圖(A)、(B)所示，接著進行步驟116，於第一區域1形成一遮罩層28，覆蓋住第一區域1內之各犧牲圖案18及各第一間隙壁26。其中，遮罩層28較佳係選自光阻或類似之高分子材料，但其亦可是由矽化物所組成之蝕刻阻擋層。繼以進行步驟118，利用一第二蝕刻製程，例如一電漿蝕刻製程，蝕刻暴露出於遮罩層28之各第一間隙壁26，使得第二區域2內之各第一間隙壁26得以薄化而成第二間隙壁30。此時，第二間隙壁30具有一第三寬度W3，且該寬度小於第二寬度W2。如第4圖(A)、(B)所示，最後進行步驟120，去除遮罩層28，以暴露出第一區域1內之各犧牲圖案18及各第一間隙壁26。至此，經由上述蝕刻薄化之方式，可更縮減第二間隙壁30之寬度，使其小於第一間隙壁26之寬度，亦即使第二間隙壁30之寬度再小於次光學微影特徵尺度，此時第一間隙壁26及第二間隙壁30之寬度彼此不等。

接著如第5圖(A)、(B)所示，全面去除第一區域1及第二區域2內之犧牲圖案18，並進行一圖案轉移製程，以將第一間隙壁26及第二間隙壁30之圖案轉移至基板12。在此需注意的是，圖案轉移製程包含有多個蝕刻步驟，其較佳實施方式描述如下：首先，利用一般蝕刻製程(乾蝕刻或濕蝕刻)去除犧牲圖案18，僅留下第一間隙壁26及第二間隙壁30於蓋層14上。在此一般蝕刻製程條件下，犧牲圖案18之蝕刻速率會大於第一間隙壁26及第二間隙壁30之蝕刻速率，因此該蝕刻製程幾乎不會蝕刻第一間隙壁26及第二間隙壁30。接著，進行一道或多道非等向性蝕刻製程(anisotropic etching process)，以第一間隙壁26及第二間隙壁30作為蝕刻遮罩，依序向下蝕刻蓋層14及/或部分之基板12。至此，便可將第一間隙壁26及第二間隙壁30所定義之圖案轉移至蓋層14及/或基板12內。在此需注意的是，全文中所稱之「圖案轉移製程」係包含「側壁圖案轉移製程」之概念，亦即，「圖案轉移製程」可被視為是「側壁圖案轉移製程」之上位概念。

在此需注意的是，在上述的圖案轉移製程中，第一間隙壁26及第二間隙壁30之寬度可能會些許地被蝕刻縮減，因此，第一圖案化結構46及第二圖案化結構48之寬度可能會略小於相對應之第二寬度W2及第三寬度W3。然而，較佳者，第一圖案化結構46及第二圖案化結構48之寬度會完全等同於相對應之第二寬度W2及第三寬度W3。

最後可再進行其他相關的半導體製程。如第6圖所示，完全去除第一間隙壁26、第二間隙壁30、第一遮罩圖案40及第二遮罩圖案42，以暴露出第一圖案化結構46及第二圖案化結構48。繼以切斷部分之第一圖案化結構46及/或第二圖案化結構48，並進行後續之閘極製程，以於各圖案化結構46、48上覆蓋相對應之閘極結構60、62、66，而最終形成一具有六個FET之SRAM結構(6T-SRAM)。由於SRAM之閘極製程非本發明之主要技術特徵，為簡潔起見，在此便不加以贅述。

以上之第一實施例係直接將第一間隙壁26及第二間隙壁30轉移至基板12內，亦即，屬於正像圖案(positive image)之轉移。然而，本發明之圖案化結構也可以是與間隙壁圖案相對之負像圖案(negative image)，其具體實施方式如下所述：在完成第4圖之步驟120後，以適當之蝕刻製程去除犧牲圖案18。接著進行一沈積及平坦化製程，以一填充層(圖未示)取代原先存在之犧牲圖案18並覆蓋第一間隙壁26及第二間隙壁30以外的空隙，而曝露第一間隙壁26及第二間隙壁30。接著，同時或分別去除第一間隙壁26及第二間隙壁30，以於此填充層中形成複數條寬度不一的溝渠圖案(圖未示)。繼以進行一圖案轉移製程，以具有溝渠圖案之填充層作為蝕刻遮罩，將填充層內的溝渠圖案轉移至蓋層14及/或基板12中。同樣地，此圖案轉移製程亦可包含一道或多道非等向性蝕刻製程。至此，便完成負像圖案之轉移製程。

此外，本發明另包含一第二實施例，其製程大致上類似於第一實施例之第1圖至第6圖，然而，第二實施例之特徵在於各區域之第一間隙壁26非同時形成，而是具有時序點上之差異。為了簡潔起見，下文僅就差異的部分加以詳述，其餘相似的部分可參照相對應之第1圖至第6圖。請參照第7圖，並搭配參照第11圖(C)之流程圖，其係接續第2圖(B)之製程步驟。進行步驟128，於基底12之第一區域1內形成一遮罩層28，其覆蓋住第一區域1內之犧牲圖案28及材料層22。其中，遮罩層28同樣可以是光阻或類似之高分子材料，亦或是由矽化物所組成之蝕刻阻擋層。之後，進行步驟130，蝕刻暴露出於遮罩層28之部份材料層22，而於第二區域2內之各犧牲圖案18之側壁20分別形成一第一間隙壁26。此時，第一區域1內之各犧牲圖案18仍被材料層22順向性地包覆住，而仍不具有第一間隙壁26。之後，進行步驟132以去除遮罩層28後，接著再進行步驟134，蝕刻部份之材料層22，使第一區域1內之材料層22形成第一間隙壁26，並同時使第二區域2內之第一間隙壁26被薄化而成為第二間隙壁30，如第4圖所示。因此，第一間隙壁26之第二寬度W2可達次光學微影特徵尺度，且第二間隙壁30之第三寬度W3會小於第一間隙壁26之第二寬度W2。相較於第一實施例，本實施例之特徵在於先去除遮罩層28，之後再同時薄化形成第二間隙壁30以及在第一區域1內形成第一間隙壁26。同樣地，本實施例亦可整合於其他相關的半導體製程，而後續之圖案轉移製程類似如第一實施例所述，且圖案化結構也可以是與間隙壁圖案相對之正像圖案或負像圖案，在此便不多贅述。

本發明更包含一第三實施例。請參照第8圖至第9圖，並搭配參照第11圖(B)之流程圖。第8圖至第9圖之製程大致上類似且互補於第一實施例之第1圖至第6圖。然而在本實施例中，會先完全去除第二區域2內之第一間隙壁26，之後再透過另一沈積及蝕刻製程而於第一區域1及第二區域2內形成第二間隙壁27。為了簡潔起見，下文僅就差異的部分加以詳述，其餘相似的部分可參照相對應之第1圖至第6圖，故不在此贅述。請參照第8圖，其係接續第一實施例中第2圖(C)之製程步驟116。此時，一遮罩層28會形成於基底12之第一區域1內，其覆蓋住第一區域1內之犧牲圖案18。同樣地，遮罩層28可以是光阻或類似之高分子材料，亦或是由矽化物所組成之蝕刻阻擋層。接著，進行步驟122，以乾蝕刻或濕蝕刻之方式完全去除第二區域2內之第一間隙壁26，使第二區域2內之各犧牲圖案18側壁未被任何層覆蓋。如第9圖所示，繼以進行步驟124，去除遮罩層28。接著進行步驟126，以一沈積及蝕刻製程同時再形成一第二間隙壁27於各犧牲圖案18之側壁20周圍。此時，第二區域2內之各犧牲圖案18之側壁20周圍只有第二間隙壁27，而第一區域1內之各犧牲圖案18之側壁20周圍則有第一間隙壁26與第二間隙壁27所構成的第一堆疊間隙壁31。其中，第二間隙壁27之第四寬度W4及/或第一堆疊間隙壁31之寬度係具有次光學微影特徵尺度，且第二間隙壁27之寬度小於第一堆疊間隙壁31之寬度。同樣地，本實施例亦可整合於其他相關的半導體製程，而後續之圖案轉移製程類似如第一實施例所述，且圖案化結構也可以是與間隙壁圖案相對之正像圖案或負像圖案，在便不多贅述。

在上述之各實施例中，於基板12上僅定義有兩區域(第一區域1及第二區域2)，且只具有第一間隙壁26及第二間隙壁27、30。然而，根據不同需求，基板12上也可設計成具有二以上之區域及二以上之間隙壁。以下僅就第三實施例作為範例詳述此概念，然而，本概念實質上也可被均等地應用於相對應之第一實施例及第二實施例。請參照第10圖，其係接續第9圖之製程步驟，並同時搭配參照類似且相對應之第1圖至第2圖、第8圖至第9圖。參照第10圖且類似如第1圖之製程步驟，在第一區域及第二區域內形成犧牲圖案18時，至少會有一犧牲圖案18形成於第三區域3內。之後，參照第10圖且類似如第2圖之製程步驟，形成第一間隙壁26時，至少有一第一間隙壁26位於第三區域3之各犧牲圖案28之側壁20。參照第10圖且類似如第8圖之製程步驟，在進行第一蝕刻製程時，第二區域2及第三區域3內之第一間隙壁26會被同時去除。參照第10圖且類似如第9圖之製程步驟，當於第二區域2內形成第二間隙壁27時，會於第三區域3內形成至少一第二間隙壁27於各犧牲圖案18之側壁20。最後如第10圖所示，形成一遮罩層(圖未示)，使其覆蓋住第一區域1及第二區域2之各犧牲圖案18，並接著進行一第二蝕刻製程，以完全去除第三區域3內之第二間隙壁27。再透過一沈積及蝕刻製程，而於第一區域1、第二區域2及第三區域3內之各犧牲圖案18之側壁20周圍形成第三間隙壁29。其中第三間隙壁29具有一第五寬度W5，且第一區域1內之各犧牲圖案18之側壁20周圍則有由第一間隙壁26、第二間隙壁27及第三間隙壁29所構成的第二堆疊間隙壁33。較佳者，第三間隙壁29、第二堆疊間隙壁33及第一堆疊間隙壁31皆達到次光學微影特徵尺度。因此，若將本概念應用於上述之第一實施例至第三實施例，便可於各犧牲圖案18之側壁20周圍形成兩層以上之間隙壁結構，且該些間隙壁結構會具備兩種以上之不同寬度，進一步增加了間隙壁結構在次光學微影特徵尺度下的可變化性。

在此需注意的是，為了簡潔起見，上文之各實施例僅以SRAM內之FET作為本發明圖案化結構之應用標的。然而，根據不同需求，SRAM可被均等地被替代為其他之半導體裝置，例如邏輯電路區域內之半導體裝置。更進一步來說，可以另外將此圖案化結構之製作方法應用於插塞結構或內連線結構之製備流程中，使得插塞或內連線導電材料之物理尺寸小於微影製程之最小曝光極限。

綜合上述，本發明係提供一種半導體裝置之圖案化結構及其製作方法。舉例而言，當採取正像圖案之轉移製程製備出不同寬度的條狀結構時，其可被應用於半導體裝置之閘極導電層結構；而當採取負像圖案之轉移製程製備出不同寬度的溝渠圖案時，則可被應用於半導體裝置之淺溝渠絕緣結構(Shallow Trench Isolation,STI)，但不限於此。因此，本發明之圖案化結構包含有至少一第一圖案化結構46及第二圖案化結構48設置於基板12之上，且第一圖案化結構46之延伸方向平行於第二圖案化結構48之延伸方向。第一圖案化結構46及第二圖案化結構48大致上分別具有一第二寬度W2(或稱第一線寬)及一第三寬度W3(或稱第二線寬)，且第二寬度W2可大於兩倍的第三寬度W3，而第三寬度W小於光學微影製程之最小曝光極限。本發明係透過SIT技術搭配蝕刻製程，以達到具有次光學微影特徵尺度之圖案化結構46、48，且圖案化結構46、48之寬度彼此不同。若將此技術應用至SRAM，可提升SRAM之靜態雜訊邊界。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1．．．第一區域

2．．．第二區域

3．．．第三區域

12．．．基板

14．．．蓋層

18．．．犧牲圖案

20．．．側壁

22．．．材料層

26．．．第一間隙壁

27．．．第二間隙壁

28．．．遮罩層

29．．．第三間隙壁

30．．．第二間隙壁

31．．．第一堆疊間隙壁

33．．．第二堆疊間隙壁

40．．．第一遮罩圖案

42．．．第二遮罩圖案

46．．．第一圖案化結構

48．．．第二圖案化結構

60．．．閘極導線結構

62．．．閘極導線結構

66．．．閘極導線結構

110．．．步驟

112．．．步驟

114．．．步驟

116．．．步驟

118．．．步驟

120．．．步驟

122．．．步驟

124．．．步驟

126．．．步驟

128．．．步驟

130．．．步驟

132．．．步驟

134．．．步驟

AA’．．．切線

W1．．．第一寬度

W2．．．第二寬度

W3．．．第三寬度

W4．．．第四寬度

W5．．．第五寬度

第1圖至第10圖為根據本發明實施例所繪示之半導體裝置圖案化結構之製作方法示意圖，其中：

第1圖至第6圖是根據本發明之一實施例所繪示之半導體裝置圖案化結構之製作方法示意圖；

第7圖是根據本發明另一實施例所繪示之半導體裝置圖案化結構之製作方法示意圖；以及

第8圖至第10圖為根據本發明又一實施例所繪示之半導體裝置圖案化結構之製作方法示意圖。

第11圖(A)為根據本發明一較佳實施例所繪示之製備半導體裝置圖案化結構之流程圖；

第11圖(B)為根據本發明另一較佳實施例所繪示之製備半導體裝置圖案化結構之流程圖；以及

第11圖(C)為根據本發明又一較佳實施例所繪示之製備半導體裝置圖案化結構之流程圖。

1．．．第一區域

2．．．第二區域

12．．．基板

26．．．第一間隙壁

30．．．第二間隙壁

40．．．第一遮罩圖案

42．．．第二遮罩圖案

46．．．第一圖案化結構

48．．．第二圖案化結構

W2．．．第二寬度

W3．．．第三寬度

AA’．．．切線

Claims (21)

1. 一種半導體裝置圖案化結構之製作方法，包含有：提供一基板，且該基板具有一第一區域及一第二區域；形成複數個犧牲圖案，分別位於該第一區域及該第二區域；分別形成一第一間隙壁於各該犧牲圖案之側壁；形成一遮罩層，覆蓋住該第一區域內之該些犧牲圖案；薄化該第二區域內之各該第一間隙壁以形成一第二間隙壁，其中該第二間隙壁的一線寬具有次光學微影特徵尺寸(sub-lithography feature size)；以及去除該遮罩層。
2. 如申請專利範圍第1項所述之製作方法，其中形成該第一間隙壁之步驟包含有：形成至少一材料層，順向地覆蓋各該犧牲圖案；以及進行一第一蝕刻製程以同時形成該第一間隙壁。
3. 如申請專利範圍第1項所述之製作方法，其中薄化該第二區域內之各該第一間隙壁之步驟包含有：進行一第二蝕刻製程，蝕刻暴露出於該遮罩層之各該第一間隙壁。
4. 如申請專利範圍第1項所述之製作方法，其中去除該遮罩層之時點係在薄化該第二區域內之各該第一間隙壁之前。
5. 如申請專利範圍第4項所述之製作方法，其中在薄化該第二區域內之各該第一間隙壁時，會同時在該第一區域內形成各該第一間隙壁。
6. 如申請專利範圍第1項所述之製作方法，其中在形成各該第二間隙壁之後，另包含有：去除該些犧牲圖案；以及進行一圖案轉移製程，以將各該第一間隙壁及各該第二間隙壁之圖案轉移至該基板。
7. 如申請專利範圍第1項所述之製作方法，其中在形成各該第二間隙壁之後，另包含有：形成一填充層，以取代該些犧牲圖案；以及進行一圖案轉移製程，以將該填充層之圖案轉移至該基板。
8. 如申請專利範圍第7項所述之製作方法，其中在進行該圖案轉移製程之前，另包含去除各該第一間隙壁及各該第二間隙壁。
9. 如申請專利範圍第1項所述之製作方法，另包含形成一蓋層於該基板及該些犧牲圖案之間。
10. 如申請專利範圍第9項所述之製作方法，其中該些犧牲圖案及該 基板之蝕刻速率大於該第一間隙壁、該第二間隙壁及該蓋層之蝕刻速率，且該蓋層之蝕刻速率大於該第一間隙壁及該第二間隙壁之蝕刻速率。
11. 一種半導體裝置圖案化結構之製作方法，包含有：提供一基板，且該基板具有一第一區域及一第二區域；形成複數個犧牲圖案，分別位於該第一區域及該第二區域；分別形成一第一間隙壁於各該犧牲圖案之側壁；進行一第一蝕刻製程，去除該第二區域內之各該第一間隙壁；分別形成一第二間隙壁於各該犧牲圖案之側壁周圍，其中該第二間隙壁的一線寬具有次光學微影特徵尺寸(sub-lithography feature size)；以及去除該些犧牲圖案。
12. 如申請專利範圍第11項所述之製作方法，其中形成該些犧牲圖案之步驟包含有：形成一犧牲層於該基板上；以及進行一圖案化製程，以於該第一區域及該第二區域分別形成該些犧牲圖案。
13. 如申請專利範圍第12項，其中該第二間隙壁之寬度小於該圖案化製程之最小微影極限。
14. 如申請專利範圍第11項所述之製作方法，其中形成各該第一間隙壁之步驟包含有：形成至少一材料層，順向地覆蓋該些犧牲圖案；以及蝕刻該材料層，以同時形成各該第一間隙壁。
15. 如申請專利範圍第11項所述之製作方法，其中在進行該第一蝕刻製程之前，另包含有：形成一遮罩層，覆蓋住部分之該些犧牲圖案。
16. 如申請專利範圍第11項所述之製作方法，其中在形成各該第二間隙壁之後，另包含有：進行一圖案轉移製程，以將各該第一間隙壁及各該第二間隙壁之圖案轉移至該基板。
17. 如申請專利範圍第11項所述之製作方法，其中在形成各該第二間隙壁之後，另包含有：形成一填充層，以取代各該犧牲圖案；以及進行一圖案轉移製程，以將該填充層之圖案轉移至該基板。
18. 如申請專利範圍第11項所述之製作方法，其中該些犧牲圖案及基板之蝕刻速率大於各該第一間隙壁及各該第二間隙壁之蝕刻速率。
19. 如申請專利範圍第11項所述之製作方法，另包含形成一蓋層於該基板及該些犧牲圖案之間。
20. 如申請專利範圍第11項所述之製作方法，其中該基板另具有一第三區域，且該製作方法另包含有：形成該些犧牲圖案時，至少一該犧牲圖案位於該第三區域形成該些第一間隙壁時，至少一該第一間隙壁位於該第三區域之該犧牲圖案之側壁；該第一蝕刻製程係同時去除該第三區域內之該第一間隙壁；形成該第二間隙壁時，至少一該第二間隙壁位於該第三區域內之該犧牲圖案之側壁；進行一第二蝕刻製程，去除該第三區域內之該第二間隙壁；以及分別形成一第三間隙壁於各該犧牲圖案之側壁。
21. 如申請專利範圍第20項所述之製作方法，其中在進行該第二蝕刻製程之前，另包含有：形成一遮罩層，覆蓋住該第一區域及該第二區域內之該些犧牲圖案。