KR101435712B1 - 커패시터가 집적된 ＦｉｎＦＥＴ를 위한 구조 및 방법 - Google Patents

커패시터가 집적된 ＦｉｎＦＥＴ를 위한 구조 및 방법 Download PDF

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Abstract

본 개시는 제 1 영역 및 제 2 영역을 갖는 반도체 기판; 반도체 기판에 형성된 STI(shallow trench isolation) 피처를 포함하는 반도체 구조의 일 실시예를 제공한다. STI 피처는 제 1 영역에 배치되고 제 1 두께(T1)를 갖는 제 1 부분 및 제 2 영역에 배치되고 제 1 두께보다 큰 제 2 두께(T2)를 갖는 제 2 부분을 포함하며, STI 피처의 제 1 부분은 STI 피처의 제 2 부분으로부터 리세스된다. 반도체 구조는 또한 반도체 기판 상의 복수의 핀 활성 영역들; 및 핀 활성 영역들 및 STI 피처 상에 배치된 복수의 도전성 피처들을 포함하고, 도전성 피처들 중 하나는 제 1 영역의 STI 피처의 제 1 부분을 커버(cover)한다.

Description

커패시터가 집적된 ＦｉｎＦＥＴ를 위한 구조 및 방법{STRUCTURE AND METHOD FOR FINFET INTEGRATED WITH CAPACITOR}
본 발명은 커패시터가 집적된 ＦｉｎＦＥＴ를 위한 구조 및 방법에 대한 것이다.
집적 회로들은 45nm, 32nm, 28nm, 및 20nm과 같이 높은 패킹 밀도 및 더 작은 피처 크기들을 갖는 진보된 기술들로 진척되어왔다. 이 진보된 기술들에서, 다중-핀 구조를 각각 갖는 3차원 트랜지스터들이 종종 강화된 디바이스 성능을 위해 요구된다. 그러나 이러한 구조들을 위한 기존의 방법들 및 구조들은 디바이스 품질 및 신뢰도와 연관된 다양한 문제점들 및 단점들을 갖는다. 예를 들어, 다양한 결함들 및 상주물들(resides)이 폴리실리콘 에칭 동안 도입될 수 있다. 다른 예에서, 커패시터 구조는 수용 가능한 범위에서 그의 커패시턴스를 조정하는 성능을 여전히 유지하면서 핀 구조에 쉽게 집적되지 않는다. 또한, 제작 비용은 커패시터의 하나 이상의 피처들을 정의하기 위한 부가적인 마스크에 대한 필요성과 같은 부가적인 프로세스 단계들로 인해 더 높다.
그러므로 위의 문제점들을 해결하기 위해 핀 트랜지스터 및 커패시터가 집적된 구조를 형성하는 구조 및 방법의 요구가 존재한다.
본 발명은 제 1 영역 및 제 2 영역을 갖는 반도체 기판, 반도체 기판에 형성된 쉘로우 트랜치 분리(shallow trench isolation; STI) 피처(feature)로서, 상기 STI 피처는 상기 제 1 영역에 배치되고 제 1 두께(T1)를 갖는 제 1 부분 및 제 2 영역에 배치되고 상기 제 1 두께(T1)보다 큰 제 2 두께(T2)를 갖는 제 2 부분을 포함하고, 상기 STI 피처의 제 1 부분은 상기 STI 피처의 제 2 부분으로부터 리세스(recess)되는, 상기 STI 피처; 상기 반도체 기판 상의 복수의 핀 활성 영역들; 및 상기 핀 활성 영역들 및 상기 STI 피처 상에 배치된 복수의 도전성 피처들을 포함하고, 상기 도전성 피처들 중 하나는 상기 제 1 영역의 상기 STI 피처의 제 1 부분을 커버(cover)하는, 반도체 구조를 제공한다.
또한, 본 발명은 제 1 영역 및 제 2 영역을 갖는 반도체 기판; 상기 반도체 기판 상에 형성되고 상기 제 1 영역 및 상기 제 2 영역으로 확장되는 핀 활성 영역(fin active region); 상기 반도체 기판에 형성되고 상기 핀 활성 영역에 인접한 쉘로우 트랜치 분리(STI) 피처로서, 상기 STI 피처는, 상기 제 1 영역에 배치된 제 1 부분 및 상기 제 2 영역에 배치된 제 2 부분을 포함하고, 상기 STI 피처의 제 1 부분은 제 1 상부 표면을 갖고, 상기 STI 피처의 제 2 부분은 상기 제 1 상부 표면보다 높은 제 2 상부 표면을 갖는, 상기 STI 피처; 상기 핀 활성 영역 및 상기 STI 피처 상에 형성된 제 1 도전성 피처로서, 상기 제 1 도전성 피처는 상기 제 1 영역에 배치되고 상기 STI 피처의 제 1 부분을 커버하는, 상기 제 1 도전성 피처; 및 상기 핀 활성 영역 및 상기 STI 피처 상에 형성된 제 2 도전성 피처로서, 상기 제 2 도전성 피처는 상기 제 2 영역에 배치되는, 상기 제 2 도전성 피처를 포함하는, 반도체 구조를 제공한다.
또한, 본 발명은 복수의 트랜치(trench)들을 형성하고 복수의 핀 활성 영역들을 정의하도록 반도체 기판을 에칭하는 단계; 쉘로우 트랜치 분리(STI) 피처들을 형성하도록 유전체 물질로 상기 복수의 트랜치들을 채우는 단계; 제 1 치수만큼 제 1 영역에서의 상기 STI 피처들의 제 1 서브셋(subset)을 리세스(recess)시키는 단계; 상기 제 1 치수보다 적은 제 2 치수만큼 제 2 영역에서의 상기 STI 피처들의 제 2 서브셋을 리세스시키는 단계; 및 상기 STI 피처들 및 상기 핀 활성 영역들 상에 도전성 피처를 형성하는 단계를 포함하고, 상기 도전성 피처는 상기 STI 피처들의 제 1 서브셋을 커버하는 것인 방법을 제공한다.
본 개시의 양상들은 첨부 도면들과 함께 판독될 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 당 업계의 표준 관행에 따라, 다양한 피처들이 제 크기로 그려지지 않는다는 것이 강조된다. 사실상, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 하나 이상의 실시예들에서의 본 개시의 양상들에 따라 구성된 핀 활성 영역 및 리세스된 분리 피처를 갖는 반도체의 평면도이다.
도 2 내지 도 5는 하나 이상의 실시예에서의 본 개시의 양상들에 따라 구성된 도 1의 반도체 구조의 단면도들이다.
도 6은 하나 이상의 실시예에서의 본 개시의 양상들에 따라 구성된 도 1의 반도체 구조의 단편적인 사시도이다.
도 7은 하나 이상의 실시예에서의 본 개시의 양상들에 따라 구성된 도 6의 반도체 구조의 단면도이다.
도 8은 다른 실시예에서의 본 개시의 양상들에 따라 구성된 반도체 구조의 평면도이다.
도 9 및 도 10은 하나 이상의 다른 실시예들에서의 본 개시의 양상들에 따라 구성된 반도체 구조의 단면도들이다.
도 11은 일 실시예에서의 본 개시의 다양한 양상들에 따라 구성된 도 1의 반도체 구조를 형성하는 방법의 흐름도이다.
도 12 내지 도 21은 도 11의 방법에 따라 제조되는, 다양한 제조 스테이지들에 있는 반도체 구조의 단면도이다.
이하의 개시는 다양한 실시예들의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다는 것이 이해될 것이다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들(arrangements)의 특정한 예들이 이하에 기술된다. 물론, 이들은 단순한 예들이며 제한하는 것으로 의도되지 않는다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며 논의된 다양한 실시예들 및/또는 구성들 사이에서의 관계를 그 자체로 기술하지 않는다. 또한, 이어지는 설명에서 제 2 피처 위의 또는 그 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 부가적인 피처들이 제 1 피처 및 제 2 피처 사이에 개재되어 형성될 수 있는 실시예들 또한 포함할 수 있다.
도 1은 핀 활성 영역 및 리세스된 분리 피처를 갖는 반도체 구조(100)의 평면도이다. 도 2 내지 도 5는 반도체 구조(100)의 단면도들이다. 구체적으로, 도 2는 구획선(AA')을 따라 취해진 단면도이고, 도 3은 구획선(BB')을 따라 취해진 단면도이고, 도 4는 구획선(CC')을 따라 취해진 단면도이고, 도 5는 구획선(DD')을 따라 취해진 단면도이다. 반도체 구조(100)는 도 1 내지 도 5를 참조하여 기술된다.
반도체 구조(100)는 기판(102)을 포함한다. 기판(102)은 실리콘을 포함한다. 대안적으로, 기판(102)은 게르마늄, 실리콘 게르마늄 또는 다른 적절한 반도체 물질들을 포함한다. 기판(102)은 또한 다양한 도핑된 영역들을 포함한다. 일 실시예에서, 기판(102)은 에피택시(또는 epi) 반도체 층을 포함한다. 다른 실시예에서, 기판(102)은 SIMOX(separation by implanted oxygen)로서 지칭되는 기술과 같은 적절한 기술에 의해 형성된 분리용 매립 유전체 물질을 포함한다.
반도체 기판(100)은 기판(102) 상에 형성된 하나 이상의 핀-형 활성 영역들(핀 활성 영역들)(104)을 포함한다. 핀 활성 영역들(104)은 하나 이상의 반도체 물질들의 활성 영역들이며 기판(102)의 상부 표면 위로 돌출된다. 따라서 핀 활성 영역들(104)은 노출된 다수의 표면들을 가지며 전계 효과 트랜지스터(FET)의 각자의 채널에 게이트 전극을 용량성-결합시키기 위한 효율적인 방법을 제공하는 3차원 활성 영역들이다.
핀 활성 영역들(104)은 실리콘 게르마늄과 같은 실리콘 또는 다른 적합한 반도체 물질을 포함한다. 핀 활성 영역들(104)은 기판(102)의 반도체 물질과 동일한 반도체 물질을 포함한다. 대안적인 실시예에서, 핀 활성 영역들(104)은 에피택시 성장(epitaxy growth)과 같은 적합한 기법에 의해 형성된, 기판(102)의 반도체 물질과 상이한 반도체 물질을 포함한다. 예를 들어, 기판(102)은 실리콘을 포함하고 핀 활성 영역들은 적절한 구성에서 실리콘 게르마늄, 실리콘 탄화물 또는 둘 다를 포함한다.
반도체 기판(100)은 다양한 활성 영역들을 분리하기 위해 기판에 형성된 STI(shallow trench isolation) 피처(106)를 포함한다. STI 피처(106)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적합한 유전체 물질 또는 조합들과 같은 하나 이상의 유전체 물질을 포함한다. STI 피처들의 형성은 기판에 트랜치를 에칭하고 유전체 물질들에 의해 트랜치를 채우는 것을 포함한다. 채워진 트랜치는 트랜치를 채우는 실리콘 질화물을 갖는 열적 산화물 라이너 층(thermal oxide liner layer)과 같은 다중-층 구조를 가질 수 있다. 일 실시예에서, STI 구조는 패드(pad) 산화물을 성장시키고, LPCVD(low pressure chemical vapor deposition) 질화물 층을 형성하고, 포토레지스트 및 마스팅(masking)을 이용하여 STI 개구를 패터닝하고, 트랜치 계면을 개선하기 위해 열적 산화물 트랜치 라이너를 선택적으로 성장시키고, 산화물로 트랜치를 채우고, 에칭을 위해 화학 기계적 평탄화(CMP)를 이용하고, 질화물 층을 제거하기 위해 질화물 에칭을 이용하는 것과 같은 프로세스 시퀀스를 이용하여 생성될 수 있다.
반도체 구조(100)는 제 1 영역(108) 및 제 1 영역에 인접한 제 2 영역(110)을 포함한다. 도 1에서 예시되는 바와 같이, 제 1 영역(108)은 점선에 의해 정의되는 영역이다. 제 2 영역(110)은 도 1의 잔여 영역들을 포함한다. 본 실시예에서, 제 1 영역(108)은 제 2 영역(110)에 의해 둘러싸인다.
특히, 제 1 영역(108)의 STI 피처(106)(STI 피처의 제 1 부분으로서도 지칭됨)는 제 2 영역(110)의 STI 피처들(106)(STI 피처의 제 2 부분으로서도 지칭됨)로부터 리세스된다. 도 2에서 예시되는 바와 같이, 제 1 영역(108)의 STI 피처들(106)은 제 1 두께(T1)를 갖고, 제 2 영역(110)의 STI 피처들(106)은 제 2 두께(T2)를 갖는다. 제 2 두께(T2)는 제 1 두께(T1)보다 더 크다. 또한, STI 피처의 제 1 부분의 상부 표면은 (T2-T1)의 거리만큼 STI 피처의 제 2 부분의 상부 표면 아래에 있다.
반도체 구조(100)는 하나 이상의 유전체 피처들(112) 및 도전성 피처들(114)을 포함한다. 유전체 피처들(112)은 핀 활성 영역(104) 및 STI 피처(106) 상에 배치된다. 도전성 피처들(114)은 유전체 피처(112) 상에 배치된다. 도전성 피처들(114) 중 하나는 제 1 영역(108)을 커버하도록 그리고 제 1 영역(108)의 핀 활성 영역들(104)을 커버하도록 구성된다.
도 1에서 예시되는 일 실시예에서, 핀 활성 영역들(104)은 제 1 방향("X" 방향)으로 배향되는 반면에 도전성 피처(114)는 제 2 방향("Y" 방향)으로 배향된다. 2개의 방향들은 서로 수직이다.
도 1에서 예시되는 바와 같이, 반도체 구조(100)는 제 1 영역(108)에 배치된 제 1 도전성 피처(114)를 포함한다. 반도체 구조(100)는 제 2 영역(110)에 배치된 제 2 도전성 피처 및 제 3 도전성 피처를 포함한다. 제 1 영역(108)의 제 1 도전성 피처는 제 1 폭(W1)을 갖고, 제 2 영역(108)의 제 2(또는 제 3) 도전성 피처는 제 1 폭(W1)과 상이한 제 2 폭(W2)을 갖는다. 특히, W1은 W2보다 크다. 이에 따라, 제 1 유전체 피처, 제 2 유전체 피처 및 제 3 유전체 피처는 각각 제 1 도전성 피처, 제 2 도전성 피처, 및 제 3 도전성 피처 아래에 있는 것들로 참조된다.
제 1 도전성 피처(114)는 제 1 영역(108)을 커버하도록 설계된다. 도 1에 예시된 이 예에서, 제 1 영역은 제 1 방향을 따라 치수 D를 갖는다. W1은 전체 커버리지에 대해 D보다 크다. 또한, 제 1 도전성 피처(114)는 치수(S1)만큼 제 1 방향(X 방향)에서 제 2 영역(110)으로 확장되고 치수(S2)만큼 제 2 방향(Y 방향)에서 제 2 영역(110)으로 확장되어서, 제 1 영역(108)은 제 1 도전성 피처에 의해 커버되게 된다.
유전체 피처(112)는 도전성 피처(114)와 정렬되고 핀 활성 영역들(104)로부터 도전성 피처(114)를 분리시킨다. 일 예에서, 유전체 피처(112) 및 도전성 피처(114)는 기판(102) 상에 유전체 층을 증착시키고, 유전체 층 상에 도전성 층을 증착시키고, 리소그라피 프로세스 및 에칭을 이용하여 유전체 피처들(112) 및 도전성 피처들(114)을 형성하도록 유전체 층 및 도전성 층을 패터닝하는 것을 포함하는 프로시저에 의해 형성된다.
일 실시예에서, 제 1 도전성 피처들, 제 1 유전체 피처 및 핀 활성 영역들의 부분(들)은 제 1 영역(108)에서 디커플 커패시터(decouple capacitor)와 같은 커패시터를 형성하도록 구성 및 결합된다. 제 2 도전성 피처들, 제 2 유전체 피처 및 핀 활성 영역들 중 다른 부분(들)은 FinFET(fin field effect transistor)를 형성하도록 구성 및 결합된다.
커패시터에서, 제 1 도전성 피처들, 제 1 유전체 피처 및 핀 활성 영역들의 부분(들)은 각각 제 1 전극, 커패시터 유전체 및 제 2 전극으로서 기능한다. 전계 효과 트랜지스터에서, 제 2 도전성 피처들 및 제 2 유전체 피처는 집합적으로 게이트 스택으로서, 게이트 전극 및 게이트 유전체로서 기능한다. 소스 및 드레인 피처들은 핀 활성 영역들의 다른 부분(들) 상에 형성되며, 게이트 스택에 의해 개재(interpose)된다.
커패시터가 핀 활성 영역에 형성되기 때문에, 이것은 제작의 견지에서 트랜지스터와 호환 가능하다. 부가적으로, 커패시터는 STI 피처의 리세스된 부분에 형성되고, 커패시터 영역은 커패시터에 의해 점유되는 대응하는 기판 영역을 증가시킴 없이 추가로 증가된다. 또한, 제 1 도전성 피처의 폭(W1)이 제 2 도전성 피처의 폭보다 크기 때문에, 커패시터 영역은 심지어 커패시턴스를 조정하기 위해 더 큰 범위를 위해 추가로 증가된다.
일 실시예에서, 커패시터 유전체로서 제 1 유전체 피처는 제 1 유전체 물질을 포함하고, 게이트 유전체로서 제 2 유전체 피처는 제 2 유전체 물질을 포함한다. 제 1 유전체 물질 및 제 2 유전체 물질은 동일하거나, 대안적으로는 서로 상이하다. 예를 들어, 게이트 유전체는 트랜지스터 성능을 위해 조정된 실리콘 산화물, 고 k 유전체 물질, 조합물 중 하나를 이용할 수 있다. 커패시터 유전체는 적절한 커패시턴스를 위해 조정된 실리콘 산화물, 고 k 유전체 물질, 및 저 k 유전체 물질 중 다른 하나를 이용할 수 있다.
다른 실시예에서, 커패시터 유전체로서 제 1 유전체 피처는 제 1 두께를 포함하고, 게이트 유전체로서 제 2 유전체 피처는 제 2 두께를 포함한다. 제 1 유전체 두께 및 제 2 유전체 두께는 동일하거나 대안적으로는, 각자의 디바이스 성능 위해 조정되도록 상이하다.
게이트 유전체 및 커패시터 유전체가 상이한 조성물들, 상이한 두께들, 또는 둘 다를 갖는 경우에, 이들은 개별적으로 형성된다. 게이트 유전체 및 커패시터 유전체가 동일한 조성물 및 동일한 두께를 갖는 경우에, 이들은 동일한 프로시저에 의해 동시에 형성된다.
대안적인 실시예에서, 제 1 도전성 피처들, 제 2 유전체 피처 및 핀 활성 영역들의 부분(들)은 제 1 영역(108)에 제 1 FinFET를 형성하도록 구성 및 결합된다. 이 경우에, 제 1 도전성 피처 및 제 2 유전체 피처는 각각, 집합적으로는 제 1 게이트 스택으로서 지칭되는 게이트 전극 및 게이트 유전체로서 기능한다. 제 2 도전성 피처들, 제 2 유전체 피처 및 핀 활성 영역들의 다른 부분(들)은 제 2 FinFET를 형성하도록 구성 및 결합된다. 제 2 FinFET의 게이트 스택은 또한 제 2 게이트 스택으로서 지칭된다.
일 실시예에서, 제 1 FinFET를 위한 게이트 유전체로서 제 1 유전체 피처는 제 1 유전체 물질을 포함하고, 제 2 FinFET를 위한 게이트 유전체로서 제 2 유전체 피처는 제 2 유전체 물질을 포함한다. 제 1 유전체 물질 및 제 2 유전체 물질은 동일하거나 대안적으로는, 서로 상이하다.
다른 실시예에서, 제 1 유전체 피처는 제 1 두께를 포함하고, 제 2 유전체 피처는 제 2 두께를 포함한다. 제 1 유전체 두께 및 제 2 유전체 두께는 동일하거나 대안적으로는, 각자의 디바이스 성능을 위해 조정되도록 상이하다.
게이트 유전체 및 커패시터 유전체가 동일한 조성물 및 동일한 두께를 갖는 경우에, 이들은 동일한 프로시저에 의해 동시에 형성된다. 제 1 유전체 피처 및 제 2 유전체 피처가 상이한 조성물들, 상이한 두께들, 또는 이들 둘 다를 갖는 경우에, 이들은 개별적으로 형성된다. 또한, 제 1 FinFET 및 제 2 FinFET는 상이한 기능을 위해 구성될 수 있다. 일 예에서, 제 1 FinFET는 I/O 디바이스로서 구성되고 제 2 FinFET는 코어 디바이스로서 구성된다. 이 예의 증진(furtherance)에 있어서, 제 1 유전체 피처는 제 2 유전체 피처보다 두껍다.
도 6은 일 실시예에서 본 개시의 양상들에 따라 구성되는 반도체 구조(100)의 단편적인 사시도이다. 도 7은 점선(EE')을 따른 도 6의 반도체 구조(100)의 단면도이다. 제 1 영역(108)의 106이 리세스되고 제 1 영역(108)의 대응하는 핀 활성 영역들(104)은 리세스 내로 깊이 연장된다. 특히, 도전성 피처(114)는 제 1 영역(108)의 리세스를 커버하고, 전체 커버리지를 보장하기 위해 제 2 영역으로 연장한다.
도 8은 다른 실시예에서 본 개시의 양상들에 따라 구성된 반도체 구조(130)의 평면도이다. 반도체 구조(130)는 어레이로 구성된 복수의 셀들(100)을 포함한다. 각 셀(100)은 도 1의 반도체 구조(100)를 포함한다. 예시를 위한 본 예에서, 반도체 구조(130)는 3개의 컬럼들 및 3개의 로우들을 포함하여 셀들(100)의 3 X 3 어레이를 형성한다. 일 예에 따라, 커패시터는 반도체 구조(100)의 리세스된 제 1 영역(108)에 형성된다. 이 실시예에서, 제 1 전극들로서 도전성 피처들은 고 전압과 같은 제 1 전기 전압을 갖는 제 1 전력선(132)에 연결된다. 제 2 전극들로서 핀 활성 영역들은 저 전압과 같은 제 2 전기 전압을 갖는 제 2 전력선(134)에 연결된다. 상이한 라우팅에 의해, 각자의 셀들의 커패시터들은 직렬, 병렬 또는 혼성 연결로 연결될 수 있다.
도 9 및 도 10은 다양한 실시예들에 따라 구성된 반도체 구조들(140 및 146)의 단면도들이다. 도 9의 반도체 구조(140)는 도 1의 반도체 구조(100) 및 도 2의 대응하는 단면도와 유사하다. 예를 들어, 반도체 구조(140)는 기판(102) 상에 형성된 활성 영역들(104) 및 STI 피처(106)를 포함한다. 기판(106)은 제 1 영역(108) 및 제 2 영역(110)을 포함한다. 제 1 영역(108)의 STI 피처는 제 2 영역(110)의 STI 피처로부터 리세스된다. 유전체 피처(142)는 기판(102) 상에 형성되고 도전성 피처(114)는 유전체 피처(142) 상에 형성된다. 도전성 피처(114)는 제 1 영역(108)을 커버하며, 특히 핀 활성 영역들 간의 간극(gap) 내의 리세스된 STI 피처들을 커버한다.
도 9의 반도체 구조(140)에서, 도전성 피처(114), 유전체 피처(142) 및 핀 활성 영역들(104)은 FinFET(FinFET(140)로서 지칭됨)를 형성하도록 구성 및 결합된다. 이 경우에, 도전성 피처(114) 및 유전체 피처(142)는 각각 게이트 전극 및 게이트 유전체로서 기능한다.
도 10의 반도체 구조(146) 역시 도 1의 반도체 구조(100) 및 도 2의 대응하는 단면도와 유사하다. 예를 들어, 반도체 구조(146)는 기판(102) 상에 형성된 활성 영역들(104) 및 STI 피처(106)를 포함한다. 기판(102)은 제 1 영역(108) 및 제 2 영역(110)을 포함한다. 제 1 영역(108)의 STI 피처는 제 2 영역(110)의 STI 피처로부터 리세스된다. 유전체 피처(148)는 기판(102) 상에 형성되고 도전성 피처(114)는 유전체 피처(148) 상에 형성된다. 도전성 피처(114)는 제 1 영역(108)을 커버한다.
도 10의 반도체 구조(146)에서, 도전성 피처들(114), 유전체 피처(148) 및 핀 활성 영역들(104)은 다른 FinFET(FinFET(146)로서 지칭됨)를 형성하도록 구성 및 결합된다. 이 경우에, 도전성 피처(114) 및 유전체 피처(148)는 각각 게이트 전극 및 게이트 유전체로서 기능한다.
본 실시예에서, 집적 회로는 동일한 기판(102)에 형성된 FinFET(140) 및 FinFET(146) 둘 다를 포함한다. 그러나 FinFET(140)에 대한 게이트 전극으로서 유전체 피처(142)는 제 1 두께를 포함하고, FinFET(146)에 대한 게이트 유전체로서 유전체 피처(148)는 제 1 두께보다 큰 제 2 두께를 포함한다. 일 예에서, FinFET(146)는 I/O 디바이스로서 구성되고 FinFET(140)은 코어 디바이스로서 구성된다.
도 11은 본 발명의 실시예에 따라 구성된 반도체 디바이스를 제조하기 위한 방법(200)의 흐름도이다. 반도체 디바이스는 다중-핀 구조(multi-fin structure) 및 듀얼 길이 분리 구조(dual depth isolation structure)를 포함한다. 도 12 내지 도 21은 다양한 제조 스테이지들에서 반도체 구조(300)의 실시예의 단면도들이다. 반도체 구조(300) 및 이를 제조하는 방법(200)은 도 12 내지 도 21을 참조하여 집합적으로 기술된다. 반도체 구조(300)는 방법(200)의 예시를 위해 제공되며 도 1의 반도체(100)와 유사하다. 그러므로 유사한 피처들은 단순함을 위해 간결하게 기술된다.
도 11 및 도 12를 참조하면, 방법(200)은 반도체 기판(102)을 제공함으로써 단계(202)에서 시작한다. 반도체 기판(102)은 실리콘을 포함한다. 대안적으로 기판(102)은 게르마늄, 실리콘 게르마늄 또는 다른 적절한 반도체 물질들을 포함한다.
도 11 및 도 12를 계속 참조하면, 방법(200)은 마스크 층(301)을 형성함으로써 단계(204)로 진행한다. 마스크 층(301)은 하나 이상의 적합한 유전체 물질들을 갖는 하드 마스크 층이다. 본 실시예에서, 마스크 층(301)은 기판(102) 상에 형성된 실리콘 산화물(SiO) 층(302) 및 실리콘 산화물 층(302) 상에 형성된 실리콘 질화물(SiN) 층(304)을 포함한다. 일 예에서, SiO 층(214)은 약 5nm과 약 15nm 사이의 범위에 이르는 두께를 포함한다. 다른 예에서 SiN 층(216)은 약 40nm과 약 120nm 사이의 범위에 이르는 두께를 포함한다. 다른 예에서, 단계(204)는 열적 산화(thermal oxidation)에 의해 SiO 층(302)을 형성하고 화학 기상 증착(CVD)에 의해 SiN 층(304)을 형성하는 것을 포함한다. 예를 들어, SiN 층(304)은 헥사클로디실란(Hexachlorodisilane)(HCD 또는 Si2Cl6), 디클로로실란(Dichlorosilane)(DCS 또는 SiH2Cl2), 비스(TertiaryButylAmino) 실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Hi2H6)을 포함하는 화학물질들을 이용하여 CVD에 의해 형성된다.
방법(200)은 리소그라피 패터닝 프로세스 및 에칭 프로세스를 포함하는 프로시저에 의해 마스크 층(301)을 패터닝함으로써 단계(206)로 진행한다. 도 12에 예시된 본 실시예에서, 패터닝된 포토레지스트 층(306)은 포토레지스트 코팅, 소프트 베이킹(soft baking), 노출(exposing), 노출후 베이킹(post-exposure baking; PEB), 현상(developing) 및 하드 베이킹을 포함하는 포토리소그라피 프로세스를 이용하여 하드 마스크 층(301) 상에 형성된다.
도 13을 참조하면, 마스크 층(301)이 에칭 프로세스에 의해 패터닝된 포토레지스트 층(306)의 개구들을 통해 에칭되어 패터닝된 마스크 층(301)을 형성한다. 패터닝된 포토레지스트 층은 그 후 습식 스트라이핑(wet stripping) 또는 플라즈마 에싱(plasma ashing)과 같은 적합한 프로세스를 이용하여 제거된다. 일 예에서, 에칭 프로세스는 패터닝된 포토레지스트 층(306)의 개구들 내의 마스크 층(301)을 제거하기 위해 건식(또는 플라즈마) 에칭을 적용한다. 다른 예에서, 에칭 프로세스는 패터닝된 포토레지스트 층(306)의 개구들 내의 SiN 층(304)을 제거하기 위해 플라즈마 에칭을, 그리고 개구 내의 SiO 층(302)을 제거하기 위해 HF(hydrofluoric acid) 용액을 이용한 습식 에칭을 적용한다. 다른 예에서, 에칭 프로세스는 개구들 내의 SiN 층(304)을 제거하기 위해 플라즈마 에칭을 적용하는 것을 포함하지만, SiO 층(302)은 이 프로세스 스테이지에서 남아 있을 수 있다. 그 후, 패터닝된 포토레지스트 층(306)은 스트라이핑 또는 에싱과 같은 적절한 기법에 의해 제거된다.
패터닝된 마스크 층(301)은 핀 활성 영역들(104)을 정의하는 다수의 개구들을 포함한다. 핀 활성 영역들(104)은 FinFET, 커패시터 또는 둘 다와 같은 다양한 디바이스들을 위해 구성된다. 본 실시예에서, 반도체 구조(300)는 제 1 영역(108) 및 제 2 영역(110)을 포함한다. 특정한 예에서, 커패시터는 제 1 영역(108)에 형성되고 FinFET은 제 2 영역(110)에 형성된다. 일 예에서, FinFET은 금속-산화물-반도체(metal-oxide-semiconductor; MOSFET)를 포함한다.
도 13을 계속 참조하면, 방법(200)은 하드 마스크(301)의 개구들을 통해 기판(102)에 에칭 프로세스를 수행하여 기판(102)에 다양한 트랜치들(307)을 형성하는 단계(208)로 진행한다. 다양한 핀 활성 영역(104)은 에칭 프로세스에 의해 정의된다. 일 실시예에서, 에칭 프로세스는 건식 에칭을 구현한다. 예를 들어, 에칭 프로세스의 에천트(etchant)는 플라즈마 HBr, Cl2, SF6, O2, Ar, 및 He를 포함한다. 다른 예에서, 에천트는 플라즈마 CF4, C3F8, C4F8, CHF3, CH2F2 또는 이들의 조합을 포함한다.
도 11 및 도 14를 참조하면, 방법(200)은 트랜치들(307)에 하나 이상의 STI 피처들(308)을 형성함으로써 단계(210)로 진행한다. STI 피처들(308)은 트랜치들(307)에 채워진 하나 이상의 유전체 물질들을 포함한다. 일 실시예에서, STI 피처들(308)의 형성은 유전체 증착 및 폴리싱을 포함한다. 특정한 예에서, STI 피처들(308)의 형성은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 하나 이상의 유전체 물질들에 의해 트랜치들을 채우는 것을 포함한다. 채워진 트랜치는 트랜치를 채우는 실리콘 질화물을 갖는 열적 산화물 라이너층(thermal oxide liner layer)과 같은 다중-층 구조를 가질 수 있다. 일 실시예에서, 다양한 STI 피처들을 채우는 것은 트랜치 계면을 개선하기 위해 열적 산화물 트랜치 라이너를 성장시키고, CVD 기술을 이용하여 실리콘 산화물 또는 실리콘 질화물로 트랜치를 채우고, 선택적으로는 열적 어닐링을 수행하는 것을 포함한다. 일 예에서, 유전체 증착은 고 밀도 플라즈마 CVD(HDPCVD)를 이용한다. 다른 예에서, 폴리싱은 하드 마스크 상의 초과 유전체 물질들을 제거하고 반도체 구조(300)의 상부 표면을 평탄화하기 위해 화학 기계적 폴리싱(CMP) 프로세스를 이용할 수 있다.
도 11 및 도 15를 참조하면, 방법(200)은 리소그라피 프로세스를 이용하여 기판(102) 상에 다른 패터닝된 포토레지스트 층(310)을 형성함으로써 단계(212)로 진행한다. 패터닝된 포토레지스트 층(310)은 리세스된 영역을 정의한다. 특히, 패터닝된 포토레지스트 층(310)은 제 2 영역(110)을 커버하도록 패터닝되고 리세스될 영역인 제 1 영역(108)을 노출하기 위한 개구를 갖는다.
도 11 및 도 16을 참조하면, 방법(200)은 에칭 마스크로서 패터닝된 포토레지스트 층(310)을 이용하여 STI 피처들(308)에 대한 에칭 프로세스를 수행함으로써 단계(214)로 진행한다. 에칭 프로세스는 STI 피처들(308)을 선택적으로 에칭하기 위해 에천트를 이용한다. 따라서 제 1 영역(108)의 STI 피처들(308)은 에칭되어 제 2 영역(110)의 STI 피처들(308)로부터 리세스된다. 그 후, 패터닝된 포토레지스트 층(310)이 제거된다.
도 11 및 도 17을 참조하면, 방법(200)은 에칭 프로세스에 의해 하드 마스크(301)를 제거함으로써 단계(216)로 진행한다. 본 실시예에서, 하드 마스크(301)는 부분적으로 제거된다. 특히, SiN 층(304)이 제거된다. SiN 층(304)을 제거하기 위한 에칭 프로세스는 실리콘 산화물의 에칭 없이 실리콘 질화물을 선택적으로 제거하기 위해 에천트를 이용한다. 일 예에서, 이 에칭 프로세스의 에천트는 H3PO4(hot phosphoric acid) 용액을 포함한다.
도 11 및 도 18을 참조하면, 방법(200)은 기판(102)에 대한 이온 주입 프로세스(312)를 수행함으로써 n-웰들 또는 p-웰들과 같은 다양한 웰 영역들을 형성하는 단계(218)로 진행한다. 본 예에서, 실리콘 산화물층(302)이 감소된 주입 채널링 이슈(reduced implantation channeling issue)와 같은 개선된 주입 효과를 위해 주입 스크린으로서 이용된다. 주입 프로세스(312)는 적절한 주입 종들 및 적합한 주입량(dose)을 이용한다. 예를 들어, 주입 종들은 n-웰들을 위한 인 또는 p-웰들을 위한 붕소를 포함할 수 있다.
도 11 및 도 19를 참조하면, 방법(200)은 제 1 영역(108) 및 제 2 영역(110) 둘 다의 STI 피처들(308)을 에칭하기 위해 STI 피처들(308)에 대해 다른 에칭 프로세스를 수행함으로써 단계(220)로 진행할 수 있다. 핀 활성 영역(104)이 형성되어 STI 피처들(308)로부터 돌출한다. 단계(220) 이후에, 제 1 영역(108)의 STI 피처들은 여전히 제 2 영역(110)의 STI 피처들에 상대적으로 리세스된다. 이 단계에서 이용되는 에천트는 단계(214)에서 이용되는 에천트와 유사할 수 있다.
도 11 및 도 20을 참조하면, 방법(200)은 핀 활성 영역들(104) 상에 유전체 층(112)을 형성함으로써 단계(222)로 진행할 수 있다. 유전체 층(112)은 핀 활성 영역(104)의 상부 표면들 및 측벽들 상에 형성된다. 유전체 층(112)은 실리콘 산화물, 고 k 유전체 물질 또는 이들의 조합들을 포함할 수 있다. 유전체 층(112)은 ALD(atomic layer deposition), MOCVD(metal organic chemical vapor deposition), PVD(physical vapor deposition), 또는 MBE(molecular beam epitaxy)와 같은 적합한 기법에 의해 형성될 수 있다. 일 예에서, 유전체 층(112)은 실리콘을 포함하는 핀 활성 영역들(104)에 적용되는 열적 산화에 의해 형성된 실리콘 산화물을 포함한다. 다른 예에서, 고 k 유전체 물질이 이용되고 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 또는 하프늄 산화물(HfO2)과 같은 금속 산화물을 포함한다. 또 다른 예에서, 고 k 유전체 물질은 자외선(UV) 광의 존재시에 O2에 의한 금속막의 인-시추(in-situ) 산화 및 금속막을 형성하기 위한 스퍼터링을 포함하는 UV-O존 산화에 의해 형성된다. 또 다른 예에서, 유전체 층(112)은 실리콘 산화물 막 및 고 k 유전체 막을 포함한다. 듀얼 유전체 두께 또는 듀얼 유전체 물질이 이용될 때, 상이한 조성물들 및/또는 상이한 두께를 갖는 유전체 피처들이 개별적으로 형성된다.
도 11 및 도 21을 참조하면, 방법(200)은 유전체 층(112) 상에 도전성 층(114)을 형성함으로써 단계(224)로 진행할 수 있다. 도전성 층(114)은 폴리실리콘, 금속(예를 들어, 알루미늄, 구리 또는 텅스텐), 실리사이드, (각각 n-형 FET 및 p-형 FET를 위한) 적절한 일함수들을 갖는 다른 도전성 물질, 또는 이들의 조합들을 포함한다. 도전성 층(114)은 PVD와 같은 적합한 기법에 의해 형성된다.
도 11 및 도 21을 여전히 참조하면, 방법(200)은 도전성 피처들 및 유전체 피처들을 각각 형성하기 위해 도전성 층(114) 및 유전체 층(112)을 패터닝함으로써 단계(226)로 진행할 수 있다. 도전성 층(114) 및 유전체 층(112)의 패터닝은 하나 이상의 에칭 단계들을 포함한다. 일 예에서, 하드 마스크가 에칭 프로세스 동안 에칭 마스크로서 도전성 층(114) 상에 형성된다. 다른 예에서, 패터닝된 포토레지스트 층은 도전성 층(114) 및 유전체 층(112)을 패터닝하기 위한 에칭 마스크로서 이용된다.
구체적으로, 도전성 층(114)은 도전성 피처들(및 대응하는 유전체 피처 역시) 중 하나가 리세스된 제 1 영역(108)을 덮도록 패터닝된다. 본 예에서, 제 1 영역(108)의 도전성 피처 중 하나는 제 2 영역(110)으로 연장된다. 리세스된 제 1 영역(108)의 핀 활성 영역(104)이 높은 종횡비를 가지며 핀 활성 영역들(140)의 간극들 내에서 도전성 층의 에칭을 완료하기 위해 경식(hard)이기 때문에, 도전성 층(114)에 의한 리세스된 제 1 영역의 전체 커버리지는 리세스된 제 1 영역(108)의 도전성 층의 직접 에칭을 방지한다.
다른 프로세스 단계들이 방법(200) 이전에, 그동안, 또는 그 이후에 구현될 수 있다. 일 실시예에서, 소스 영역 및 드레인 영역을 형성하기 위한 다른 프로시저가 하나 이상의 FinFET들을 형성하기 위해 구현될 수 있다. 일 예에서, 소스 및 드레인 영역들은 다양한 이온 주입 프로세스들에 의해 형성되는, 집합적으로는 소스 영역 및 드레인 영역으로서 지칭되는 경하게 도핑된 드레인(light doped drain; LDD) 영역들 및 중하게 도핑된 소스 및 드레인(S/D) 피처들을 포함한다. 반도체 구조(300)가 n-형 FET들(nFET들) 및 p-형 FET들(pFET들) 둘 다를 포함할 때, 소스 영역 및 드레인 영역은 적절한 도핑 종들을 이용하여 각각 n-형 FET들 및 p-형 FET들을 위해 형성된다. nFET들에 대한 일 예로서, LDD 피처들은 경한 도핑 주입량(light doping dose)을 갖는 이온 주입에 의해 형성된다. 그 후, 스페이서들은 플라즈마 에칭과 같은 유전체 증착 및 이방성 에칭에 의해 형성된다. 그 후 중하게 도핑된 S/D 피처들은 중한 도핑 주입량을 갖는 이온 주입에 의해 형성된다. pFET들의 다양한 소스 및 드레인 피처들은 유사한 프로시저에서 형성되지만 반대의 도핑 타입을 갖는다. nFET들 및 pFET들 둘 다를 위한 다양한 소스 및 드레인 퍼처들을 형성하기 위한 프로시저의 일 실시예에서, nFET들의 LDD 피처들은 이온 주입에 의해 형성되는 반면에, pFET들의 영역들은 패터닝된 포토레지스트 층에 의해 커버되고; pFET들의 LDD 피처들이 이온 주입에 의해 형성되는 반면에, nFET들의 영역들은 패터닝된 포토레지스트 층에 의해 커버되고; 그 후 스페이서들은 증착 및 에칭에 의해 nFET 게이트 스택들 및 pFET 게이트 스택들에 대해 형성된다. nFET들의 S/D 피처들은 이온 주입에 의해 형성되는 반면에 pFET들의 영역들은 다른 패터닝된 포토레지스트 층에 의해 커버되고, pFET들의 S/D 피처들이 이온 주입에 의해 형성되는 반면에, nFET들의 영역들은 다른 패터닝된 포토레지스트 층에 의해 커버된다. 일 실시예에서, 소스 영역 및 드레인 영역들에서 다양한 도핑 종들을 활성화시키기 위해 고온 어닐링 프로세스가 이어진다.
다른 실시예에서, 레벨간 유전체(ILD) 층이 반도체 기판(102) 상에 형성된다. ILD 층은 실리콘 산화물, 저 k 유전체 물질, 다른 적합한 유전체 물질들, 또는 이들의 조합을 포함한다. ILD 층은 CVD와 같은 적합한 기법에 의해 형성된다. 예를 들어, 고 밀도 플라즈마 CVD가 ILD 층을 형성하기 위해 구현될 수 있다.
또 다른 실시예들에서, 다양한 상호연결 피처들은 기능적 회로들을 형성하도록 다양한 디바이스들을 결합하기 위해 형성된다. 상호연결 피처들은 접촉들, 및 비아들과 같은 수직 상호연결들 및 금속 라인들과 같은 수평 상호연결들을 포함한다. 다양한 상호연결 피처들은 구리, 텅스텐 및 실리사이드를 포함하는 다양한 도전성 물질들을 이용할 수 있다. 일 예에서, 다마신 프로세스(damascene process)가 구리-기반 다중층 상호연결 구조를 형성하기 위해 이용된다. 또 다른 실시예에서, 텅스텐이 접촉 홀들에 텅스텐 플러그(plug)를 형성하기 위해 이용된다. 다른 예에서, 실리사이드가 감소된 접촉 저항을 위해 소스 영역 및 드레인 영역 상에 다양한 접촉을 형성하는데 이용된다.
또 다른 실시예에서, pFET는 강화된 캐리어 이동성 및 개선된 디바이스 성능을 위해 스트레인 구조(strained structure)를 갖는다. 이 실시예의 증진에서, 실리콘 게르마늄(SiGe)이 적절한 응력(stress) 효과를 달성하기 위헤 pFET의 소스 영역 및 드레인 영역에 형성된다. 다른 실시예에서, nFET는 강화된 캐리어 이동성 및 개선된 디바이스 성능을 위해 스트레인 구조를 갖는다. 이 실시예의 증진에서, 실리콘 탄화물(SiC)이 적절한 응력 효과를 달성하기 위해 nFET들의 소스 영역 및 드레인 영역에 형성된다.
반도체 구조의 다양한 실시예들 및 이를 제조하는 방법이 제공되었다. 다른 대안들 및 부가물들이 본 개시의 범위로부터 벗어남 없이 존재할 수 있다. 본 개시는 다양한 애플리케이션들에서 이용될 수 있다. 예를 들어, FinFET 및 커패시터를 갖는 반도체 구조(100)는 정적 랜덤 액세스 메모리(SRAM) 셀들을 형성하는데 이용될 수 있다. 다른 예들에서, 반도체 구조(100)는 논리 회로, 동적 랜덤 액세스 메모리(DRAM), 플래시 메모리, 또는 이미징 센서와 같은 다양한 집적 회로에 집적될 수 있다.
따라서, 본 개시는 제 1 영역 및 제 2 영역을 갖는 반도체 기판; 반도체 기판에 형성된 STI(shallow trench isolation) 피처를 포함하는 반도체 구조의 일 실시예를 제공한다. STI 피처는 제 1 영역에 배치되고 제 1 두께(T1)를 갖는 제 1 부분 및 제 2 영역에 배치되고 제 1 두께보다 큰 제 2 두께(T2)를 갖는 제 2 부분을 포함하며, STI 피처의 제 1 부분은 STI 피처의 제 2 부분으로부터 리세스된다. 반도체 구조는 또한 반도체 기판 상의 복수의 핀 활성 영역들; 및 핀 활성 영역들 및 STI 피처 상에 배치된 복수의 도전성 피처들을 포함하고, 도전성 피처들 중 하나는 제 1 영역의 STI 피처의 제 1 부분을 커버(cover)한다.
반도체 구조의 일 실시예에서, STI 피처의 제 1 부분은 제 1 부분의 상부 표면이 (T2-T1)만큼 제 2 부분의 상부 표면보다 낮게 되도록 STI 피처의 제 2 부분으로부터 리세스된다.
다른 실시예에서, 반도체 구조는 도전성 피처들 아래에 놓이고 핀 활성 영역들로부터 도전성 피처들을 분리하는 복수의 유전체 피처들을 더 포함한다.
또 다른 실시예에서, 반도체 구조는 제 1 영역에 배치된 커패시터 및 제 2 영역에 배치된 트랜지스터를 더 포함한다. 커패시터는 핀 활성 영역들 중 하나, 도전성 피처들 중 하나, 및 도전성 피처들 중 하나로부터 도전성 피처 중 하나를 분리하는 유전체 층 중 하나를 포함한다. 일 예에서, 커패시터는 디-커플링 커패시터(de-coupling capacitor)이고, 터치스크린는 전계 효과 트랜지스터이다.
또 다른 실시예에서, 반도체 구조는 제 1 영역에 배치된 제 1 트랜지스터로서, 상기 제 1 트랜지스터는 유전체 피처들의 제 1 유전체 피처 및 유전체 피처들의 제 1 유전체 피처 위에 놓이는 도전성 피처들의 제 1 도전성 피처를 갖는 제 1 게이트 스택(gate stack)을 포함하는, 상기 제 1 트랜지스터; 및 제 2 영역에 배치된 제 2 트랜지스터를 더 포함하고, 상기 제 2 트랜지스터는 유전체 피처들의 제 2 유전체 피처 및 제 2 유전체 피처들의 제 2 유전체 피처 위에 놓이는 도전성 피처들의 제 2 도전성 피처를 갖는 제 2 게이트 스택을 포함한다. 유전체 피처들의 제 1 유전체 피처는 제 1 유전체 두께를 갖고, 유전체 피처들의 제 2 유전체 피처는 제 1 유전체 두께와 상이한 제 2 유전체 두께를 갖는다.
또 다른 실시예에서, 복수의 도전성 피처들은 제 1 영역에 배치되고 제 1 폭을 갖는 제 1 도전성 피처; 및 제 2 영역에 배치되고 제 1 폭보다 적은 제 2 폭을 갖는 제 2 도전성 피처를 포함한다.
또 다른 실시예에서, 복수의 유전체 피처들은 제 1 영역에 배치되고 제 1 도전성 피처 아래 놓이고 제 1 유전체 물질을 갖는 제 1 유전체 피처 및 제 2 영역에 배치되고 제 2 도전성 피처 아래 놓이고 제 1 유전체 물질과 상이한 제 2 유전체 물질을 갖는 제 2 유전체 피처를 포함한다.
또 다른 실시예에서, 제 1 도전성 피처, 제 2 유전체 피처 및 핀 활성 영역의 제 1 서브셋은 커패시터를 형성하도록 구성되고, 제 2 도전성 피처, 제 2 유전체 피처 및 핀 활성 영역들의 제 2 서브셋은 핀 전계 효과 트랜지스터(FinFET)를 형성하도록 구성된다.
본 개시는 또한 반도체 구조의 다른 실시예를 제공하며, 이 반도체 구조는 제 1 영역 및 제 2 영역을 갖는 반도체 기판; 반도체 기판 상에 형성되고 제 1 영역 및 제 2 영역으로 확장되는 핀 활성 영역(fin active region); 반도체 기판에 형성되고 핀 활성 영역에 인접한 쉘로우 트랜치 분리(STI) 피처를 포함한다. STI 피처는 제 1 영역에 배치된 제 1 부분 및 제 2 영역에 배치된 제 2 부분을 포함하고, STI 피처의 제 1 부분은 제 1 상부 표면을 갖고, STI 피처의 제 2 부분은 제 1 상부 표면보다 높은 제 2 상부 표면을 갖는다. 반도체 구조는 또한 핀 활성 영역 및 STI 피처 상에 형성된 제 1 도전성 피처로서, 제 1 도전성 피처는 제 1 영역에 배치되고 STI 피처의 제 1 부분을 커버하는, 상기 제 1 도전성 피처; 및 핀 활성 영역 및 STI 피처 상에 형성된 제 2 도전성 피처를 포함하고, 여기서 상기 제 2 도전성 피처는 상기 제 2 영역에 배치된다.
일 실시예에서, 반도체 구조는 제 1 도전성 피처와 정렬되고 제 1 도전성 피처 아래 놓이는 제 1 유전체 피처; 및 제 2 도전성 피처와 정렬되고 제 2 도전성 피처 아래 놓이는 제 2 유전체 피처를 더 포함한다.
다른 실시예에서, 핀 활성 영역, 제 1 유전체 피처, 및 제 1 도전성 피처는 커패시터를 형성하도록 구성 및 결합되고, 핀 활성 영역, 제 2 유전체 피처, 및 제 2 도전성 피처는 전계 효과 트랜지스터(field effect transistor)를 형성하도록 구성 및 결합된다.
또 다른 실시예에서, 제 1 도전성 피처는 제 1 폭을 포함하고, 제 2 도전성 피처는 제 1 폭보다 적은 제 2 폭을 포함한다.
또 다른 실시예에서, 제 1 유전체 피처는 제 1 두께를 포함하고, 제 2 유전체 피처는 제 1 두께와 상이한 제 2 두께를 포함한다.
또 다른 실시예에서, 제 1 유전체 피처는 제 1 유전체 물질을 포함하고, 제 2 유전체 피처는 제 1 유전체 물질과 상이한 제 2 유전체 물질을 포함한다.
또 다른 실시예에서, 핀 활성 영역은 제 1 방향으로 배향되고, 제 1 도전성 피처 및 제 2 도전성 피처는 제 1 방향과 수직인 제 2 방향으로 배향된다.
본 개시는 또한 방법의 일 실시예를 제공하며, 이 방법은 복수의 트랜치(trench)들을 형성하고 복수의 핀 활성 영역들을 정의하도록 반도체 기판을 에칭하는 단계; 쉘로우 트랜치 분리(STI) 피처들을 형성하도록 유전체 물질로 복수의 트랜치들을 채우는 단계; 제 1 치수만큼 제 1 영역에서의 STI 피처들의 제 1 서브셋(subset)을 리세스(recess)시키는 단계; 제 1 치수보다 적은 제 2 치수만큼 제 2 영역에서의 STI 피처들의 제 2 서브셋을 리세스시키는 단계; 및 STI 피처들 및 핀 활성 영역들 상에 도전성 피처를 형성하는 단계를 포함하고, 여기서 상기 도전성 피처는 STI 피처들의 제 1 서브셋을 커버한다.
일 실시예에서, 제 1 치수만큼 제 1 영역에서의 STI 피처들의 제 1 서브셋을 리세스시키는 상기 단계; 및 제 2 치수만큼 제 2 영역에서의 STI 피처들의 제 2 서브셋을 리세스시키는 상기 단계는, 반도체 기판 상에 패터닝된 레지스트층을 형성하는 단계로서, 상기 패터닝된 레지스트 층은 제 1 영역을 노출시키고 제 2 영역을 커버하는 개구들을 갖는, 상기 패터닝된 레지스트층을 형성하는 단계; 패터닝된 레지스트층의 개구들을 통해 제 1 영역에서의 STI 피처들의 제 1 서브셋에 대해 제 1 STI 에칭을 수행하는 단계; 패터닝된 레지스트층을 제거하는 단계; 및 STI 피처들의 제 1 서브셋이 STI 피처들의 제 2 서브셋으로부터 리세스되도록, 제 1 영역에서의 STI 피처들의 제 1 서브셋 및 제 2 영역에서의 STI 피처들의 제 2 서브셋에 대해 제 2 STI 에칭을 수행하는 단계를 포함한다.
다른 실시예에서, 방법은 제 1 STI 에칭을 수행하는 단계 이후에 그리고 제 2 STI 에칭을 수행하기 이전에 반도체 기판에 웰 주입(well implantation)을 수행하는 단계를 더 포함한다.
다른 실시예에서, 방법은 반도체 기판 상에 하드 마스크 층을 증착하는 단계; 리소그라피 프로세스를 이용하여 하드 마스크 층을 패터닝하는 단계로서, 상기 복수의 트랜치(trench)들을 형성하고 복수의 핀 활성 영역들을 정의하도록 반도체 기판을 에칭하는 단계는 하드 마스크 층의 개구들을 통해 반도체 기판을 에칭하는 단계를 포함하는, 상기 패터닝하는 단계; 및 제 1 STI 에칭 이후에 웰 주입을 수행하는 단계 이전에 하드 마스크 층을 제거하는 단계를 더 포함한다.
위의 내용은 몇 개의 실시예들의 특징들을 약술하였다. 당업자는 이들이 동일한 목적을 수행하고 그리고/또는 여기서 소개된 실시예들의 동일한 이점을 달성하기 위한 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 근간(basis)으로서 본 개시를 쉽게 이용할 수 있을 것임을 인지해야 한다. 당업자들은 또한 이러한 등가의 구성물들이 본 개시의 사상 및 범위로부터 벗어나지 않으며 이들은 본 개시의 사상 및 범위로부터 벗어남 없이 여기서의 다양한 변경들, 대체물들 및 변형물들을 제조할 수 있다는 것을 인식해야 한다.

Claims (10)

  1. 반도체 구조에 있어서,
    제 1 영역 및 제 2 영역을 갖는 반도체 기판;
    상기 반도체 기판에 형성된 쉘로우 트랜치 분리(shallow trench isolation; STI) 피처(feature)로서, 상기 STI 피처는 상기 제 1 영역에 배치되고 제 1 두께(T1)를 갖는 제 1 부분 및 상기 제 2 영역에 배치되고 상기 제 1 두께(T1)보다 큰 제 2 두께(T2)를 갖는 제 2 부분을 포함하고, 상기 STI 피처의 제 1 부분은 상기 STI 피처의 제 2 부분으로부터 리세스(recess)되는, 상기 STI 피처;
    상기 반도체 기판 상의 복수의 핀 활성 영역들;
    상기 핀 활성 영역들 및 상기 STI 피처 상에 배치된 복수의 도전성 피처들; 및
    상기 도전성 피처들 아래에 놓이고 상기 핀 활성 영역들로부터 상기 도전성 피처들을 분리하는 복수의 유전체 피처들을
    포함하고,
    상기 도전성 피처들 중 하나는 상기 제 1 영역의 상기 STI 피처의 제 1 부분을 커버(cover)하는 것인, 반도체 구조.
  2. 제 1 항에 있어서, 상기 제 1 부분의 상부 표면이 (T2-T1)만큼 상기 제 2 부분의 상부 표면보다 낮게 되도록 상기 STI 피처의 제 1 부분이 상기 STI 피처의 제 2 부분으로부터 리세스되는 것인, 반도체 구조.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 영역에 배치된 제 1 트랜지스터로서, 상기 제 1 트랜지스터는 상기 유전체 피처들의 제 1 유전체 피처 및 상기 유전체 피처들의 상기 제 1 유전체 피처 위에 놓이는 상기 도전성 피처들의 제 1 도전성 피처를 갖는 제 1 게이트 스택(gate stack)을 포함하는, 상기 제 1 트랜지스터; 및
    상기 제 2 영역에 배치된 제 2 트랜지스터로서, 상기 제 2 트랜지스터는 상기 유전체 피처들의 제 2 유전체 피처 및 상기 제 2 유전체 피처들의 상기 제 2 유전체 피처 위에 놓이는 상기 도전성 피처들의 제 2 도전성 피처를 갖는 제 2 게이트 스택을 포함하는, 상기 제 2 트랜지스터를
    또한 포함하고,
    상기 유전체 피처들의 상기 제 1 유전체 피처는 제 1 유전체 두께를 갖고, 상기 유전체 피처들의 상기 제 2 유전체 피처는 상기 제 1 유전체 두께와 상이한 제 2 유전체 두께를 갖는 것인, 반도체 구조.
  5. 반도체 구조에 있어서,
    제 1 영역 및 제 2 영역을 갖는 반도체 기판;
    상기 반도체 기판 상에 형성되고 상기 제 1 영역 및 상기 제 2 영역으로 확장되는 핀 활성 영역(fin active region);
    상기 반도체 기판에 형성되고 상기 핀 활성 영역에 인접한 쉘로우 트랜치 분리(STI) 피처로서, 상기 STI 피처는,
    상기 제 1 영역에 배치된 제 1 부분 및 상기 제 2 영역에 배치된 제 2 부분을 포함하고,
    상기 STI 피처의 제 1 부분은 제 1 상부 표면을 갖고, 상기 STI 피처의 제 2 부분은 상기 제 1 상부 표면보다 높은 제 2 상부 표면을 갖는,
    상기 STI 피처;
    상기 핀 활성 영역 및 상기 STI 피처 상에 형성된 제 1 도전성 피처로서, 상기 제 1 도전성 피처는 상기 제 1 영역에 배치되고 상기 STI 피처의 제 1 부분을 커버하는, 상기 제 1 도전성 피처;
    상기 핀 활성 영역 및 상기 STI 피처 상에 형성된 제 2 도전성 피처로서, 상기 제 2 도전성 피처는 상기 제 2 영역에 배치되는, 상기 제 2 도전성 피처;
    상기 제 1 도전성 피처와 정렬되고 상기 제 1 도전성 피처 아래 놓이는 제 1 유전체 피처; 및
    상기 제 2 도전성 피처와 정렬되고 상기 제 2 도전성 피처 아래 놓이는 제 2 유전체 피처를
    포함하는, 반도체 구조.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 핀 활성 영역, 상기 제 1 유전체 피처, 및 상기 제 1 도전성 피처는 커패시터를 형성하도록 구성 및 결합되고,
    상기 핀 활성 영역, 상기 제 2 유전체 피처, 및 상기 제 2 도전성 피처는 전계 효과 트랜지스터(field effect transistor)를 형성하도록 구성 및 결합되는 것인, 반도체 구조.
  8. 제 5 항에 있어서,
    상기 핀 활성 영역은 제 1 방향으로 배향되고,
    상기 제 1 도전성 피처 및 상기 제 2 도전성 피처는 상기 제 1 방향과 수직인 제 2 방향으로 배향되는 것인, 반도체 구조.
  9. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    복수의 트랜치(trench)들을 형성하고 복수의 핀 활성 영역들을 정의하도록 반도체 기판을 에칭하는 단계;
    쉘로우 트랜치 분리(STI) 피처들을 형성하도록 유전체 물질로 상기 복수의 트랜치들을 채우는 단계;
    제 1 치수만큼 제 1 영역에서의 상기 STI 피처들의 제 1 서브셋(subset)을 리세스(recess)시키는 단계;
    상기 제 1 치수보다 적은 제 2 치수만큼 제 2 영역에서의 상기 STI 피처들의 제 2 서브셋을 리세스시키는 단계; 및
    상기 STI 피처들 및 상기 핀 활성 영역들 상에 도전성 피처를 형성하는 단계를
    포함하고,
    상기 도전성 피처는 상기 STI 피처들의 제 1 서브셋을 커버하는 것인, 반도체 디바이스를 제조하기 위한 방법.
  10. 제 9 항에 있어서,
    상기 제 1 치수만큼 상기 제 1 영역에서의 상기 STI 피처들의 제 1 서브셋을 리세스시키는 단계 및 상기 제 2 치수만큼 상기 제 2 영역에서의 상기 STI 피처들의 제 2 서브셋을 리세스시키는 단계는,
    상기 반도체 기판 상에 패터닝된 레지스트층을 형성하는 단계로서, 상기 패터닝된 레지스트층은 상기 제 1 영역을 노출시키고 상기 제 2 영역을 커버하는 개구들을 갖는, 상기 패터닝된 레지스트층을 형성하는 단계;
    상기 패터닝된 레지스트층의 개구들을 통해 상기 제 1 영역에서의 상기 STI 피처들의 제 1 서브셋에 대해 제 1 STI 에칭을 수행하는 단계;
    상기 패터닝된 레지스트층을 제거하는 단계; 및
    상기 STI 피처들의 제 1 서브셋이 상기 STI 피처들의 제 2 서브셋으로부터 리세스되도록, 상기 제 1 영역에서의 상기 STI 피처들의 제 1 서브셋 및 상기 제 2 영역에서의 상기 STI 피처들의 제 2 서브셋에 대해 제 2 STI 에칭을 수행하는 단계를
    포함하는 것인, 반도체 디바이스를 제조하기 위한 방법.
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