KR20190063358A - 강화된 게이트 컨택 및 임계 전압을 갖는 게이트 구조 및 방법 - Google Patents

강화된 게이트 컨택 및 임계 전압을 갖는 게이트 구조 및 방법 Download PDF

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KR20190063358A
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Abstract

반도체 구조는, 제1 영역과 상기 제1 영역에 인접한 제2 영역을 갖는 반도체 기판과, 상기 제1 영역 내에서 상기 반도체 기판 상에 형성된 제1 핀과, 상기 제2 영역 내에서 상기 반도체 기판 상에 배치된 제1 STI(shallow trench isolation)와, 상기 제1 영역 내에서 상기 제1 핀의 직상에 배치된 제1 세그먼트와, 상기 제2 영역 내에서 상기 제1 STI 피처에 연장되는 제2 세그먼트를 포함하는 제1 게이트 스택을 포함한다. 제1 게이트 스택의 제2 세그먼트는 순차 적층된 저저항 금속(LRAM)층, 제1 탄탈 티탄 질화물층, 티탄 알루미늄 질화물층, 및 제2 탄탈 티탄 질화물층을 포함한다. 상기 제1 영역 내의 상기 제1 게이트 스택의 제1 세그먼트는 상기 LRM층이 없다.

Description

강화된 게이트 컨택 및 임계 전압을 갖는 게이트 구조 및 방법{GATE STRUCTURE AND METHOD WITH ENHANCED GATE CONTACT AND THRESHOLD VOLTAGE}
<우선권 데이터>
본원은 2017년 11월 29일에 출원한 미국 가특허출원 일련번호 제62/591,895호에 대해 우선권을 주장하며, 이 우선권 주장 출원의 전체 내용은 참조에 의해 본 명세서에 포함된다.
<배경>
집적 회로는 반도체 기판 상에 형성되며, 구성되어 함께 기능 회로에 접속되는, 트랜지스터, 다이오드, 및/또는 레지스터 등의 다양한 디바이스를 포함한다. 특히, 집적 회로는 MOSFET(metal-oxide-semiconductor FET) 또는 CMOSFET(complimentary MOSFET) 등의 전계효과트랜지스터(FET)를 더 포함하며, 각각의 FET는 해당하는 FET의 채널 영역을 제어하는 게이트 전극을 포함한다. MOSFET 등의 반도체 디바이스가 다양한 기술 노드를 통해 스케일링 다운될 경우, 하이-k 유전체 재료 및 금속은 게이트 스택을 형성하도록 적응되어야 한다. 그러나, n타입 MOS(nMOS) 트랜지스터 및 p타입 MOS(pMOS) 트랜지스터용 금속 게이트 스택을 형성하는 방법에 있어서, 이러한 목적으로 공정 및 재료를 통합할 때에 다양한 문제가 발생할 수 있다. 예를 들어, 충전용 금속을 금속 게이트를 형성하는데 사용할 경우, 트랜지스터의 임계 전압을 우연히 상승시킬 수도 있다. 또한, 금속 게이트의 불균일성은 디바이스 성능 편차를 야기한다. 이에, 동일한 기판에 다양한 디바이스를 제조할 때에는, 제조 비용, 재료 통합, 및 디바이스 성능(트랜지스터 임계 전압 및 접촉 저항)이 모두 고려되어야 할 인수이다. 따라서, 전술한 과제를 향상된 회로 성능으로 해결하기 위해서는 새로운 디바이스 구조 및 그 제조 방법을 갖는 것이 바람직하다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처를 비율에 따라 도시하지 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a는 일 실시형태에 있어서 본 개시내용의 다양한 양태에 따라 구성된 반도체 디바이스 구조의 평면도이다.
도 1b와 도 1c는 일부 실시형태에 따른 도 1a의 반도체 구조를 각각 점선 AA' 및 BB'를 따라 절단한 단면도이다.
도 2와 도 3은 일부 실시형태에 따른 도 1a의 반도체 구조를 각각 점선 CC' 및 EE'를 따라 절단한 단면도이다.
도 4와 도 5는 다양한 실시형태에 따른 도 1a의 반도체 구조를 점선 DD'를 따라 절단한 단면도이다.
도 6과 도 7은 다양한 실시형태에 따른 도 1a의 반도체 구조를 점선 FF'를 따라 절단한 단면도이다.
도 8은 일부 실시형태에 따른 반도체 구조를 제조하는 방법의 흐름도이다.
도 9는 일부 실시형태에 따른 반도체 구조의 금속 게이트 스택을 제조하는 방법의 흐름도이다.
도 10a는 본 개시내용의 다양한 양태에 따라 구성된 제조 스테이지에서의 반도체 구조의 평면도이다.
도 10b는 본 개시내용의 다양한 양태에 따라 구성된 도 10a의 반도체 구조를 점선 AA'를 따라 절단한 단면도이다.
도 11a는 본 개시내용의 다양한 양태에 따라 구성된 제조 스테이지에서의 반도체 구조의 평면도이다.
도 11b는 본 개시내용의 다양한 양태에 따라 구성된 도 11a의 반도체 구조를 점선 AA'를 따라 절단한 단면도이다.
도 12a, 도 13a, 및 도 14a는 본 개시내용의 다양한 양태에 따라 구성된 제조 스테이지에서의 반도체 구조의 평면도이다.
도 12b, 도 13b, 및 도 14b는 본 개시내용의 다양한 양태에 따라 구성된 다양한 제조 스테이지에서의 반도체 구조를 각각 점선 AA'를 따라 절단한 단면도이다.
도 12c, 도 13c, 및 도 14cb는 본 개시내용의 다양한 양태에 따라 구성된 다양한 제조 스테이지에서의 반도체 구조를 각각 점선 BB'를 따라 절단한 단면도이다.
도 15a는 본 개시내용의 다양한 양태에 따라 구성된 제조 스테이지에서의 반도체 구조의 평면도이다.
도 15b와 도 15c는 일부 실시형태에 따른 도 15a의 반도체 구조를 각각 점선 AA' 및 BB'를 따라 절단한 단면도이다.
도 16a는 본 개시내용의 다양한 양태에 따라 구성된 제조 스테이지에서의 반도체 구조의 평면도이다.
도 16b, 도 16c, 도 16d, 및 도 16e는 일부 실시형태에 따른 도 16a의 반도체 구조를 각각 점선 AA', BB', CC', 및 DD'를 따라 절단한 단면도이다.
도 17a는 본 개시내용의 다양한 양태에 따라 구성된 제조 스테이지에서의 반도체 구조의 평면도이다.
도 17b와 도 17c는 일부 실시형태에 따른 도 17a의 반도체 구조를 각각 점선 AA' 및 BB'를 따라 절단한 단면도이다.
도 18a는 본 개시내용의 다양한 양태에 따라 구성된 제조 스테이지에서의 반도체 구조의 평면도이다.
도 18b와 도 18c는 일부 실시형태에 따른 도 18a의 반도체 구조를 각각 점선 AA' 및 BB'를 따라 절단한 단면도이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다. 이하의 설명에서는 다양한 실시형태의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 예를 들어, 도면의 디바이스가 위쪽으로 돌려지면, 다른 요소 또는 피처 "밑" 또는 "아래"에 있는 것으로 설명하는 요소들은 다른 요소 또는 피처의 "위"에 있게 된다. 그러므로, 예시한 용어 "밑"은 위와 아래의 방위를 모두 포함할 수 있다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
도 1a는 일 실시형태에 있어서 본 개시내용의 다양한 양태에 따라 구성된 반도체 구조(또는 워크피스)(100)의 단면도이다. 도 1b는 일부 실시형태에 따른 반도체 구조(100)의 점선 AA'를 따른 부분 단면도이다. 도 1c는 일부 실시형태에 따른 반도체 구조(100)의 점선 BB'를 따른 부분 단면도이다. 반도체 구조(100)와 그 제조 방법에 대해 도 1a 내지 도 1c 및 다른 도면들을 참조하여 총괄적으로 설명한다. 일부 실시형태에 있어서, 반도체 구조(100)가 핀 활성 영역 상에 형성되며, 핀 전계효과트랜지스터(FinFET)를 포함한다. 일부 실시형태에 있어서, 반도체 구조(100)가 플랫 핀 활성 영역 상에 형성되며, 플레인 전계효과트랜지스터(FinFET)를 포함한다. 반도체 구조(100)는 n타입, p타입, n타입 FET(nFET)과 p타입 FET(pFET) 둘 다를 갖는 상보형 MOSFET일 수 있는 이중 게이트 유전체 FET을 포함한다. 제한이 아니라 설명을 위한 예로서, 이중 게이트 유전체 FET은 nFET이다.
반도체 구조(100)는 기판(102)을 포함한다. 기판(102)은 벌크 실리콘 기판을 포함한다. 대안으로, 기판(102)은 결정질 구조 내의 실리콘 또는 게르마늄 등의 원소 반도체와, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물 등의 화합물 반도체, 또는 이들의 조합물을 포함할 수 있다. 가능한 기판(102)은 SOI(semiconductor-on-insulator) 기판도 포함한다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 접합, 및/또는 다른 적절한 방법을 이용해서 제조된다.
기판(102)은 기판(102) 상에 형성되어 기판(102) 상에 제1 영역(102A) 내의 제1 활성 영역(106) 및 제2 영역(102B) 내의 제2 활성 영역(108) 등의 다양한 활성 영역을 규정하는 절연 피처(104)와 같은 다양한 절연 피처를 포함한다. 본 실시형태에 있어서, 제1 활성 영역(106)은 그 위에 형성될 다양한 nFET을 위해 설계되고, 제2 활성 영역(108)은 그 위에 형성될 다양한 pFET을 위해 설계된다. 절연 피처(104)는 LOCOS(local oxidation of silicon) 및/또는 STI(shallow trench isolation) 등의 절연 기술을 이용하여 다양한 활성 영역을 규정하고 전기적으로 절연시킨다. 절연 피처(104)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 적절한 유전체 재료, 또는 이들의 조합물을 포함한다. 절연 피처(104)는 임의의 적절한 공정에 의해 형성된다. 일례로서, STI 피처를 형성하는 것은, 기판의 일부를 노출하는 리소그래피 공정, 기판의 노출된 부분에 (예컨대, 건식 에칭 및/또는 습식 에칭을 사용하여) 트렌치를 에칭하는 단계, (예컨대, 화학적 기상 증착 공정을 사용하여) 하나 이상의 유전체 재료로 트렌치를 충전하는 단계, 화학적 기계 연마(CMP) 공정 등의 연마 공정에 의해 기판을 평탄화하고 유전체 재료의 과량 부분을 제거하는 단계를 포함한다. 일부 예에서, 충전된 트렌치는 열 산화 라이너층 및 실리콘 질화물 또는 실리콘 산화물의 충전층 등의 다층 구조를 가질 수 있다.
활성 영역(106 및 108 등)은 다양한 도핑 피처가 형성되고 다이오드, 트랜지스터, 및/또는 다른 적절한 디바이스 등의 하나 이상의 디바이스로 구성되는 반도체 표면을 갖는 영역이다. 활성 영역은, 기판(102)의 벌크 반도체 재료, 또는 상이한 반도체 재료, 예컨대 실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 또는 캐리어 이동도를 증가시키는 변형 효과와 같은 성능 향상을 위해 에피택셜 성장에 의해 기판(102) 상에 형성되는 다수의 반도체 재료층(대안적으로 실리콘 및 실리콘 게르마늄층)의 재료(예컨대, 실리콘)와 유사한 반도체 재료를 포함할 수 있다. 제1 활성 영역(106) 및 제2 활성 영역(108)은 각각 X 방향으로 지향된 긴 형상(elongated shape)을 갖는다. X 방향은 Y 방향에 직교하며, X 및 Y 방향 둘 다는 기판(102)의 상단 표면을 규정한다. 상단 표면은 X 방향 및 Y 방향 둘 다에 직교하는 Z 방향을 따른 법선 방향을 갖는다.
본 실시형태에서, 활성 영역(106 및 108)은 기판(102) 위에 압출된 핀 활성 영역과 같은 3차원이다. 핀 활성 영역은 기판(102)으로부터 압출되어, 채널 영역(또는 간단히 채널이라고 함)과 게이트 전극 사이의 보다 효과적인 결합을 위한 3차원 프로파일링을 제공한다. 핀 활성 영역은 절연 피처(104)를 리세싱하는 선택적 에칭, 또는 기판(102)과 동일하거나 상이한 반도체로 활성 영역을 성장시키는 선택적 에피택셜 성장, 또는 이들의 조합에 의해 형성될 수 있다. 제1 핀 활성 영역(106) 및 제2 핀 활성 영역(108)은 간단히 각각 제1 핀(106) 및 제2 핀(108)으로 지칭된다.
제1 핀(106)은 제1 영역(102A) 내에 배치되고 큰 치수를 갖는 절연 피처와 인접해 있다. 따라서, 제1 영역(102A)은 2개의 부영역(sub-region), 즉 핀 사이 영역(102C)과 절연 영역(102D)으로 더 분할된다. 핀 사이 영역(102C)과 절연 영역(102D)은 실질적으로 패턴 밀도가 상이하고 그에 따라 제조 거동도 상이하다. 핀 사이 영역(102C)에 있어서, 제1 핀(106)은 인접한 핀 사이에 작은 갭이 있도록 조밀하게 구성된다. 절연 피처(104)가 핀 사이 영역의 핀 갭에 존재하더라도, Y 방향을 따른 갭의 치수(예컨대, 도 1a의 d1)는 절연 영역(102D) 내의 절연 피처(104)의 치수(d2)보다 실질적으로 작다. 일부 예에서, 비 d2/d1는 5보다 크다. 일부 예에서, 비 d2/d1는 10보다 크다. 핀 사이 영역(102C)에 있어서, 일부 실시형태에 따라 제1 핀(106)의 수가 5보다 많다.
마찬가지로, 제2 영역(102A)도 2개의 부영역, 즉 핀 사이 영역(102E)과 절연 영역(102F)으로 더 분할된다. 핀 사이 영역(102E)과 절연 영역(102F)은 제1 영역(102A)과 유사한 방식으로 패턴 밀도가 실질적으로 상이하다. 구체적으로, 핀 사이 영역(102E)에 있어서, 제2 핀(108)은 인접한 핀 사이에 작은 갭이 있도록 조밀하게 구성된다. Y 방향을 따른 이들 갭의 치수는 실질적으로 절연 영역(102F) 내의 절연 피처(104)의 치수보다 작은데, 예컨대 이 2개의 치수의 비는 다양한 예에 따라 5보다 크거나 10보다 크다. 핀 사이 영역(102E)에 있어서, 일부 실시형태에 따라 제2 핀(108)의 수가 5보다 많다.
반도체 기판(102)은 n타입 도핑 웰, p타입 도핑 웰, 소스 및 드레인, 다른 도핑 피처, 또는 다양한 디바이스 또는 디바이스의 구성요소를 형성하도록 구성된 이들의 조합 등의 다양한 도핑 피처를 더 포함한다. 본 실시형태에 있어서, 반도체 기판(102)은 제1 영역(102A) 내에 제1 타입의 도핑 웰(110)을 포함한다. 도핑 웰(110)은 p타입 도펀트로 도핑된다(따라서, p웰이라고 칭해진다). p웰(110)은 제1 핀(106)에 형성된다. 이온 주입 또는 기타 적절한 기술에 의해 p웰(110) 내의 도펀트(붕소 등)가 제1 핀(106)에 도입될 수 있다. 예를 들어, p웰(110)은, 기판(102) 상에 개구부를 갖는 패터닝된 마스크를 형성하는 단계(여기서, 개구부는 p웰(110)을 위한 영역을 형성함)와, 패터닝된 마스크를 주입 마스크로 사용하여 제1 핀(106)에 p타입 도펀트(붕소 등)을 주입하는 이온 주입을 수행하는 단계를 포함하는 절차에 의해 형성된다. 패터닝된 마스크는 리소그래피에 의해 형성되는 패터닝된 레지스트층, 또는 퇴적, 리소그래피 공정 및 에칭에 의해 형성되는 패턴 하드 마스크일 수 있다.
마찬가지로, 반도체 기판(102)은 제2 영역(102A) 내에 제1 타입의 도전성과 반대되는 제2 타입의 도핑 웰(111)을 포함할 수 있다. 본 예에서는, 도핑 웰(111)이 n타입 도펀트로 도핑된다(따라서, n웰이라고 칭해진다). n웰(111)은 제2 핀(108)에 형성된다. 이온 주입 또는 기타 적절한 기술에 의해 n웰(111) 내의 도펀트(인 등)가 제2 핀(108)에 도입될 수 있다.
반도체 구조(100)는 제1 영역(102A)에 배치되며 Y 방향으로 지향된 긴 형상을 가진 제1 게이트 스택(112)을 더 포함한다. 제1 게이트 스택(112)은 핀 사이 영역(102C)에서 제1 핀(106) 상에 배치되며, 핀 사이 영역(102C)으로부터 절연 영역(102D)까지 연속으로 연장된다. 제1 게이트 스택(112)은 게이트 유전체층 및 그 위에 형성된 게이트 전극을 포함한다. 또한, 제1 게이트 스택(112)은 핀 사이 영역(102C)과 절연 영역(102D)에서 구조가 상이한데, 이에 대해서는 이하에서 상세하게 더 설명한다. 게이트 스페이서(116)도 제1 게이트 스택(112)의 측벽 상에 형성될 수 있다. 일부 예에서, 게이트 스페이서(116)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 기타 적절한 유전체 재료, 또는 이들의 조합물을 포함한다. 게이트 스페이서(116)는 다층 구조를 가질 수 있고, 유전체 재료를 퇴적한 다음, 플라즈마 에칭 등의 비등방성 에칭을 행하여 형성될 수 있다.
반도체 구조(100)는 제2 영역(102B)에 배치되며 Y 방향으로 지향된 긴 형상을 가진 제2 게이트 스택(114)을 더 포함한다. 제2 게이트 스택(114)은 핀 사이 영역(102E)에서 제2 핀(108) 상에 배치되며, 핀 사이 영역(102E)으로부터 절연 영역(102F)까지 연속으로 연장된다. 제2 게이트 스택(114)은 게이트 유전체층 및 그 위에 형성된 게이트 전극을 포함한다. 제2 게이트 스택(114)은 제1 게이트 스택(112)과 상이하다. 또한, 제2 게이트 스택(114)은 핀 사이 영역(102E)과 절연 영역(102F)에서 구조가 상이하다. 게이트 스페이서(116)도 제2 게이트 스택(114)의 측벽 상에 형성될 수 있다. 제1 게이트 스택(112)과 제2 게이트 스택(114)은 게이트 라스트 공정에서 형성되는데, 이 공정에서는 더미 게이트 스택이 먼저 형성된 다음, 에칭, 퇴적 및 연마를 포함하는 절차에 의해 금속 게이트 스택으로 대체된다.
제1 게이트 스택(112)과 제2 게이트 스택(114)에 대해서는, 본 개시내용의 다양한 양태에 따라 구성된 반도체 구조(100)의 부분 단면도인 도 2 내지 도 7을 참조하여 상세하게 더 설명한다. 구체적으로, 도 2는 점선 CC'를 따라 절단한 절연 영역(102D) 내의 제1 게이트 스택(112)의 단면도이고, 도 3은 점선 EE'를 따라 절단한 절연 영역(102F) 내의 제2 게이트 스택(114)의 단면도이며, 도 4와 도 5는 다양한 실시형태에 따른, 인접한 핀 사이의 갭에서 점선 DD'를 따라 절단한 핀 사이 영역(102C) 내의 제1 게이트 스택(112)의 단면도이고, 도 6과 도 7은 다양한 실시형태에 따른, 인접한 핀 사이의 갭에서 점선 FF'를 따라 절단한 핀 사이 영역(102E) 내의 제2 게이트 스택(114)의 단면도이다. 제1 게이트 스택(112)과 제2 게이트 스택(114)에 대해서는 비교를 위해 이하에서 동시에 설명한다.
제1 게이트 스택(112)은 절연 영역(102D) 내에 제1 세그먼트 및 핀 사이 영역(102C) 내에 제2 세그먼트를 포함한다. 절연 영역(102D) 내의 제1 게이트 스택(112)의 제1 세그먼트가 도 2에 도시된다. 제1 세그먼트에서의 제1 게이트 스택(112)은 게이트 유전체층(202) 및 게이트 전극을 포함한다. 게이트 유전체층(202)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-k 유전체 재료 등의 유전체 재료를 포함할 수 있다. 본 실시형태에서, 게이트 유전체층은 금속 산화물, 금속 질화물 또는 금속 산질화물 등의 하이-k 유전체 재료층을 포함할 수 있다. 다양한 예에서, 하이-k 유전체 재료층은 금속 산화물, 즉 유기 금속 화학 기상 증착(MOCVD), 물리적 기상 증착(PVD), 원자층 퇴적(ALD), 또는 분자빔 에피택시(MBE) 등의 적절한 방법에 의해 형성되는 ZrO2, Al2O3 및 HfO2를 포함한다. 일부 실시형태에 있어서, 게이트 유전체층(202)은 하이-k 라스트 공정에서 형성되어, 게이트 유전체층은 U자형이며, 게이트 전극을 하단면 및 측벽으로부터 둘러싼다. 게이트 유전체층(202)은 반도체 기판(102)과 하이-k 유전체 재료 사이에 개재된 계면층을 더 포함할 수 있다. 계면층은 일부 예에 따라, ALD, 열 산화 또는 자외선-오존 산화에 의해 형성된 실리콘 산화물을 포함한다.
도 2를 계속 참조하면, 제1 세그먼트에서의 제1 게이트 스택(112)의 게이트 전극은 순차 적층된 제1 탄탈 티탄 질화물층(206), 티탄 알루미늄 질화물층(208), 제2 탄탈 티탄 질화물층(210), 및 저저항 금속(LRM)층(212)을 포함한다. 제1 탄탈 티탄 질화물층(206), 티탄 알루미늄 질화물층(208) 및 제2 탄탈 티탄 질화물층(210)은 모두 U자형이고 LRM층(212) 주위를 감싼다. LRM층(212)은 저항성이 낮은 텅스텐, 구리, 알루미늄, 알루미늄 구리 합금, 또는 기타 적절한 금속/금속 합금 등의 하나의 저저항 금속을 포함한다.
제2 게이트 스택(114)은 절연 영역(102F) 내에 제1 세그먼트 및 핀 사이 영역(102E) 내에 제2 세그먼트를 포함한다. 절연 영역(102E) 내의 제2 게이트 스택(114)의 제1 세그먼트가 도 3에 도시된다. 제1 세그먼트에서의 제2 게이트 스택(114)은 게이트 유전체층(202) 및 게이트 전극을 포함한다. 게이트 유전체층(202)은 금속 게이트 스택(112)의 것과 유사하다. 예를 들어, 게이트 유전체층(202)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-k 유전체 재료 등의 유전체 재료를 포함할 수 있다. 본 실시형태에서, 게이트 유전체층은 MOCVD, PVD, ALD, 또는 MBE 등의 적절한 방법에 의해 형성된, 금속 산화물, 금속 질화물 또는 금속 산질화물 등의 하이-k 유전체 재료층을 포함할 수 있다. 일부 실시형태에 있어서, 게이트 유전체층(202)은 반도체 기판(102)과 하이-k 유전체 재료 사이에 개재된 계면층을 더 포함할 수 있다.
도 3을 계속 참조하면, 제1 세그먼트에서의 제2 게이트 스택(114)의 게이트 전극은 제1 탄탈 티탄 질화물층(206)과 티탄 알루미늄 질화물층(208)을 포함한다. 그러나, 제2 게이트 스택(144)에는 LRM이 없고 제2 탄탈 티탄 질화물층(210)도 없다. 제1 탄탈 티탄 질화물층(206)은 U자형이며, 본 실시형태에서 역시 U자형인 게이트 유전체층(202)에 의해 둘러싸인다. 또한, 티탄 알루미늄 질화물층(208)은 내부에 규정되는 보이드(공기 갭으로도 지칭됨)(310)에 의해 성형된다. 제1 게이트 스택(112)과 제2 게이트 스택(114)은 전술한 바와 같이, 절연 영역 내의 각각의 제1 세그먼트를 비교하자면 서로 상이하다.
대응하는 핀 사이 영역 내의 제1 및 제2 게이트 스택도 상이한 구조를 가지며, 이에 대해서는 도 4 및 도 5를 참조하여 이하에서 설명한다. 핀 사이 영역(102C) 내의 제1 핀(106)의 수가 5보다 많을 경우의 대응하는 구조가 도 4에 도시되고, 핀 사이 영역(102D) 내의 제1 핀(106)의 수가 2일 경우의 대응하는 구조가 도 5에 도시된다. 핀 사이 영역(102C) 내의 제1 게이트 스택(112)의 제2 세그먼트는 제1 세그먼트와 상이하다.
도 4를 참조하면, 핀 사이 영역(102C) 내의 제1 게이트 스택(112)의 제2 세그먼트는 제1 세그먼트의 것과 유사한 게이트 유전체층(202)을 포함한다. 예를 들면, 게이트 유전체층(202)은 금속 산화물, 금속 질화물 또는 금속 산질화물 등의 하이-k 유전체 재료층을 포함한다. 제2 세그먼트에서의 제1 게이트 스택(112)의 게이트 전극은 제1 탄탈 티탄 질화물층(206), 티탄 알루미늄 질화물층(208), 및 제2 탄탈 티탄 질화물층(210)을 포함한다. 그러나, 제2 세그먼트에서의 제1 게이트 스택(112)의 게이트 전극은 보이드(402, 404)와 같은 하나 이상의 보이드를 에워싼다. 핀 사이 영역(102D) 내의 핀의 수가 5보다 많을 경우, 제2 세그먼트는 LRM이 없다.
제2 세그먼트는 X 방향으로 좁은 손목부(wrist)를 갖고, 제1 세그먼트는 실질적으로 수직의 측벽을 갖는다. 이상은 게이트 스택의 제조 방법 및 연관된 로딩 효과(loading effect)에 관한 것이다. 핀 사이 영역(102C) 내의 제1 게이트 스택(112)의 제2 세그먼트는 상이한 레벨에서 X 방향을 따라 상이한 치수에 걸쳐 있다. 특히, 제2 세그먼트는 제1 게이트 스택(112)의 상단 표면에서의 제1 치수(a1), 특정 레벨에서의 가장 좁은(또는 최소 치수인) 제2 치수(a2), 제1 게이트 스택(112)의 중간에서의 제3 치수(a3), 및 제1 게이트 스택(112)의 하단 표면에서의 제4 치수(a4)에 걸쳐 있다. 최소 치수(a2)는 제1 핀(106)의 상단 표면과 실질적으로 일치하거나 또는 실질적으로 근접한 레벨에 있다. 제1 핀(106)의 상단 표면이 절연 피처(104)의 상단 표면 위에 있고, 도 1b에 도시하는 바와 같이, 수직 높이차가 핀 높이(H)로 지칭되는 것을 알아야 한다. 위의 치수 사이에는, a4>a3>a1>a2의 관계가 있다. 일부 실시형태에 있어서, 제1 비 a1/a2는 1.1보다 크고, 제2 비 a3/a2는 1.2보다 크며, 제3 비 a4/a2는 1.4보다 크다.
제1 핀(106)의 수가 2인 경우, 핀 사이 영역(102D) 내의 제1 게이트 스택(112)의 제1 세그먼트는 도 5에 도시하는 바와 같이 약간의 차이가 있다. 제2 세그먼트에서의 제1 게이트 스택(112)의 게이트 전극도 유사한 협소한 손목부를 갖고, 제1 탄탈 티탄 질화물층(206), 티탄 알루미늄 질화물층(208), 및 제2 탄탈 티탄 질화물층(210), 및 또 LRM층(212)을 포함한다. 그러나, 보이드(502)가 제2 탄탈 티탄 질화물층(210) 내부에 형성되기 때문에, LRM층(212)은 보이드(502) 위에만 배치되어 보이드(502)를 덮는다.
핀 사이 영역(102E) 내의 제2 게이트 스택(114)의 제2 세그먼트는, 핀 사이 영역(102F) 내의 핀의 수가 2일 경우에 도 6을 참조하여 기술되고, 핀 사이 영역(102F) 내의 핀의 수가 5보다 많을 경우에는 도 7을 참조하여 기술된다. 도 7을 참조하면, 핀 사이 영역(102F) 내의 제2 게이트 스택(114)의 제2 세그먼트는 제1 세그먼트의 것과 유사한 게이트 유전체층(202)을 포함한다. 예를 들면, 게이트 유전체층(202)은 금속 산화물, 금속 질화물 또는 금속 산질화물 등의 하이-k 유전체 재료층을 포함한다. 제2 세그먼트에서의 제2 게이트 스택(114)의 게이트 전극은 제1 탄탈 티탄 질화물층(206)과 티탄 알루미늄 질화물층(208)을 포함하며, 제2 탄탈 티탄 질화물층(210)과 LRM층(212)은 없고, 사이즈가 보이드(310)보다 큰 보이드(702) 등의 하나 이상의 보이드를 에워싼다.
핀 사이 영역(102F) 내의 핀의 수가 2일 경우에, 보이드(602)는 사이즈면에서 보이드(702)보다는 작지만 보이드(310)보다는 크다. 그러나, 핀 사이 영역(102F) 내의 제2 게이트 스택(114)의 제2 세그먼트는 X 방향으로 (도 6과 도 7에 도시하는 바와 같이) 협소한 손목부를 가지며, 제1 세그먼트는 제2 게이트 스택(112)의 것과 유사하게 실질적으로 수직의 측벽을 갖는다.
다시 도 1a 내지 도 1c를 참조하면, 반도체 구조(100)는 제1 핀(106) 상에 규정되며 제1 게이트 스택(112) 아래에 있는 채널 영역(124)을 포함한다. 채널(124)은 이온 주입에 의해 적절한 임계 전압 또는 다른 파라미터에 대해 튜닝될 수 있다. 채널(124)은 p웰(110)의 것과 동일한 타입의 도펀트(p타입)를 갖지만, 적용 및 디바이스 사양에 따라 더 큰 도핑 농도를 갖는다.
반도체 구조(100)는 제1 게이트 스택(112)의 양쪽 측면 상에서 제1 핀(106) 상에 형성된 소스/드레인(S/D) 피처(또는 간단히 소스 및 드레인이라고도 함)(126)를 포함한다. S/D 피처(126)는 n타입 도펀트(인 등)로 도핑된다. S/D 피처(126)는 이온 주입 및/또는 확산에 의해 형성될 수 있다. S/D 피처를 형성하는 데에 다른 처리 단계가 더 포함될 수도 있다. 예를 들어, 주입된 도펀트를 활성화하기 위해 급속 열 어닐링(RTA) 공정이 사용될 수 있다. S/D 피처는 다단계 주입으로 형성된 상이한 도핑 프로파일을 가질 수도 있다. 예를 들어, LDD(light doped drain) 또는 DDD(double diffused drain) 등의 추가 도핑 피처가 포함될 수도 있다. 또한, S/D 피처(126)는 융기형, 리세싱형 또는 스트레인형 등의 상이한 구조를 가질 수 있다. 예를 들어, S/D 피처의 형성은 소스 및 드레인 영역을 리세싱하는 에칭, 인시추 도핑(in-situ doping)을 이용하여 에피택셜 S/D 피처를 형성하는 에피택셜 성장, 및 활성화를 위한 어닐링을 포함할 수 있다. 채널(124)은 S/D 피처(126) 사이에 개재된다.
반도체 구조(100)는 제2 핀(108) 상에 규정되며 제2 게이트 스택(114) 아래에 있는 채널 영역(132)을 포함한다. 채널(132)은 이온 주입에 의해 적절한 임계 전압 또는 다른 파라미터에 대해 튜닝될 수 있다. 채널(132)은 n웰(111)의 것과 동일한 타입의 도펀트(n타입)를 갖지만, 적용 및 디바이스 사양에 따라 더 큰 도핑 농도를 갖는다.
반도체 구조(100)는 제2 게이트 스택(114)의 양쪽 측면 상에서 제2 핀(108) 상에 형성된 S/D 피처(134)를 포함한다. S/D 피처(134)는 p타입 도펀트(붕소 등)로 도핑된다. S/D 피처(134)는 이온 주입 및/또는 확산에 의해 형성될 수 있다. S/D 피처를 형성하는 데에 RTA 등의 다른 처리 단계가 더 포함될 수도 있다. S/D 피처는 LDD 또는 DDD 등의 다단계 주입으로 형성된 상이한 도핑 프로파일을 가질 수도 있다. 또한, S/D 피처(134)는 S/D 피처(126)를 형성하는 유사한 절차에 의해 융기형, 리세싱형 또는 스트레인형 등의 상이한 구조를 가질 수 있다. 채널(132)은 S/D 피처(134) 사이에 개재된다.
본 실시형태에서는, S/D 피처가 에피택셜 소스 및 드레인이다. 에피택셜 S/D 피처는 캐리어 이동도 및 디바이스 성능이 향상되는 스트레인 효과를 위해 선택적인 에피택셜 성장으로 형성될 수 있다. S/D 피처가 하나 이상의 에피택셜 성장(에피택셜 공정)에 의해 형성됨에 따라, 실리콘(Si) 피처, 실리콘 게르마늄(SiGe) 피처, 실리콘 탄화물(SiC) 피처, 및/또는 기타 적절한 반도체 피처는 (예컨대, 패터닝된 하드 마스크에 의해 규정되는) 소스 및 드레인 영역 내의 핀 상에서 결정질 상태로 성장한다.
반도체 구조(100)는, 수평 전기 접속을 제공하기 위한 다수의 금속층으로부터의 금속 라인, 기판으로부터 금속 라인으로의 수직 접속을 제공하기 위한 컨택, 및 인접한 금속층에서 금속 라인 사이에 수직 접속을 제공하기 위한 비아를 더 포함하는, 상호접속 구조 등의 기타 피처를 더 포함할 수 있다. 컨택은 소스 및 드레인에 대한 컨택 및 게이트 전극에 대한 게이트 컨택을 포함한다. 구체적으로, 제1 게이트 스택(112)에 대한 게이트 컨택은 절연 영역(102C) 내의 제1 게이트 스택(112)의 제1 세그먼트 상에 랜딩하도록 구성된다.
채널(124), S/D 피처(126), 및 제1 게이트 스택(112)은 제1 영역(102A)에 nFET를 형성하도록 구성된다. 채널(132), S/D 피처(134), 및 제2 게이트 스택(114)은 제2 영역(102B)에 pFET를 형성하도록 구성된다. nFET 및 pFET의 구조로 인해, 각 게이트는 각 게이트 전극으로 튜닝된 일함수를 갖고, 디바이스 성능 향상을 위해 감소된 임계 전압을 갖는다. 또한, nFET의 게이트 스택인 제1 게이트 스택(112)은 핀 사이 영역(102C) 내의 제2 세그먼트와 구조가 상이한 제1 세그먼트를 절연 영역(102D) 내에 포함한다. 제1 세그먼트는 LRM를 포함하지만, 제2 세그먼트는 LRM가 없다. 게이트 컨택이 절연 영역(102D) 내의 제1 게이트 스택(112)의 제1 세그먼트 상에 배치되어 랜딩됨에 따라, 게이트 전극과 게이트 컨택 사이의 접촉 저항이 실질적으로 감소한다. 제1 게이트 스택(112)의 제2 세그먼트는 제1 핀(106) 상에 배치되고 대응하는 nFET의 채널 영역 위에 놓이며, 게이트 전극의 일함수는 대응하는 nFET의 임계 전압에 영향을 미칠 것이다. 제2 세그먼트에 LRM이 없으면, 대응하는 nFET의 임계 전압이 감소된다. 예를 들어, LRM에 충전용 금속으로서 텅스텐이 사용될 경우, 불소도 혼입된다. 불소는 임계 전압을 상승시킬 것이다. 텅스텐 또는 일반적으로 LRM이 제2 세그먼트에 없다면, 임계 전압이 감소된다. 따라서, 절연 영역(102D)에 LRM을 갖는 제1 세그먼트 및 핀 사이 영역(102C)에 LRM이 없는 제2 세그먼트마다 각각의 구조를 갖는 nFET용의 제1 게이트 스택(112)에 있어서, 임계 전압 및 게이트 접촉 저항 둘 다 감소하여, 디바이스 성능이 향상된다. 마찬가지로, pFET용의 제2 게이트 스택(114)도 향상된 디바이스 성능으로 설계된다.
도 8은 절연 영역 및 핀 사이 영역 내의 각각의 구조의, 제1 게이트 스택(112)을 갖는 nFET 및 제2 게이트 스택(114)을 갖는 pFET을 구비한 반도체 구조(100)의 제조 방법(800)의 흐름도이다. 도 8과 다른 도면들을 참조하여, 방법(800)에 대해 설명한다. 일부 상세한 설명이 도 1a 내지 도 1c 및 도 2 내지 도 7에 제공되므로, 이에 대해서는 이하에서 반복하지 않을 것이다.
도 8의 블록 802 및 도 10a 내지 도 10b를 참조하면, 방법(800)은 반도체 기판(102)에 절연 피처(104)를 형성하여, 제1 영역(102) 내에 제1 활성 영역(1002) 및 제2 영역(102B) 내에 제2 활성 영역(1004)을 규정하는 단계를 포함한다. 도 10a는 반도체 구조(100)의 평면도이고, 도 10b는 반도체 구조(100)를 점선 AA'을 따라 절단한 단면도이다. 제1 영역(102A)에서, 제1 활성 영역(1002)은 인접한 절연 영역(102D)을 갖는 핀 사이 영역(102C) 내에 구성된다. 마찬가지로, 제2 영역(102B)에서, 제2 활성 영역(1004)은 인접한 절연 영역(102F)을 갖는 핀 사이 영역(102E) 내에 구성된다. 절연 피처의 형성은, 리소그래피에 의해 패터닝된 마스크를 형성하는 단계, 패터닝된 마스크의 개구부를 통해 기판(102)을 에칭하여 트렌치를 형성하는 단계, 하나 이상의 유전체 재료로 트렌치를 충전하는 단계, 및 CMP 공정을 수행하는 단계를 포함할 수 있다. 패터닝된 마스크는 절연 피처(104)를 위한 영역을 규정하는 개구부를 포함한다. 패터닝된 마스크층은 소프트 마스크(포토레지스트층 등) 또는 하드 마스크(실리콘 산화물, 실리콘 질화물 또는 이들의 조합물 등)일 수 있다. 패터닝된 하드 마스크의 형성은, 하드 마스크층을 퇴적하는 단계, 레지스트층을 스핀온 코팅하는 것을 더 포함하는 리소그래피 공정에 의해 패터닝된 레지스트층을 형성하는 단계, 노광 공정을 수행하는 단계, 노광된 레지스트층을 현상하는 단계, 패터닝된 레지스트층의 개구부를 통해 하드 마스크를 에칭하는 단계, 및 패터닝된 레지스트층을 습식 박리 또는 플라즈마 애싱으로 제거하는 단계를 포함할 수 있다.
도 8의 블록 804 및 도 11a 내지 도 11b를 참조하면, 방법(800)은 절연 피처(104) 위에 압출되는 제1 핀 활성 영역(간단히 제1 핀이라고 함)(106) 및 제2 핀 활성 영역(간단히 제2 핀이라고 함)을 형성하는 단계를 더 포함한다. 도 11a는 반도체 구조(100)의 평면도이고, 도 11b는 반도체 구조(100)를 점선 AA'을 따라 절단한 단면도이다. 이들 핀 활성 영역을 총괄해서 핀 구조라고도 한다. 일부 실시형태에 있어서, 핀 구조는 절연 피처(104)를 리세싱하는 선택적 에칭에 의해 형성될 수 있다. 일부 실시형태에 있어서, 핀 구조는 하나 이상의 반도체 재료가 활성 영역에서 선택적 에피택셜 성장하여 형성될 수 있다. 또 일부 실시형태에서는, 핀 구조가 리세싱을 위한 선택적 에칭 및 선택적 에피택셜 성장 둘 다를 가진 하이브리드 절차에 의해 형성될 수도 있다. 핀 구조는 X 방향을 따라 지향된 긴 형상을 가질 수 있다. 에피택셜 성장한 반도체 재료는 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 탄화물, 또는 기타 적절한 반도체 재료를 포함할 수 있다. 선택적 에칭 공정은 습식 에칭, 건식 에칭, 기타 적절한 에칭 또는 이들의 조합을 포함할 수 있다.
도 8의 블록 806 및 도 11a 내지 도 11b를 참조하면, 방법(800)은 제1 영역(102A)에서의 제1 핀(106) 상의 도핑 웰(110) 및 제2 영역(102B)에서의 제2 핀(108) 상의 도핑 웰(111) 등의, 도핑 웰을 형성하는 단계를 포함할 수 있다. 본 실시형태에 있어서, 도핑 웰(110)은 이온 주입 등의 적절한 기술에 의해 p타입 도펀트(붕소 등)가 제1 핀(106)에 도입되는 p타입 도핑 웰(p웰)이고, 도핑 웰(111)은 적절한 기술에 의해 n타입 도펀트(인 등)가 제2 핀(108)에 도입되는 n타입 도핑 웰(n웰)이다.
도 8의 블록 808 및 도 12a 내지 도 12c를 참조하면, 방법(800)은 반도체 기판(102) 상에 더미 게이트 스택, 예컨대 제1 영역(102A) 내의 제2 더미 게이트 스택(1202) 및 제2 영역(102B) 내의 제2 더미 게이트 스택(1204)을 형성하는 단계로 진행한다. 도 12a는 본 개시내용의 일부 양태에 따라 구성된, 반도체 구조(100)의 평면도이고, 도 12b는 반도체 구조(100)를 점선 AA'를 따라 절단한 부분 단면도이며, 도 12c는 반도체 구조(100)를 점선 BB'를 따라 절단한 부분 단면도이다. 더미 게이트 스택(1202 및 1204)은 실리콘 산화물, 하이-k 유전체 재료, 기타 적절한 유전체 재료, 또는 이들의 조합물 등의 게이트 유전체층을 포함할 수 있다. 더미 게이트 스택(1202 및 1204)은 또한 도핑된 폴리실리콘 등의 임의의 적절한 전도성 재료의 게이트 전극을 포함한다. 더미 게이트 스택(1202 및 1204)은 리소그래피 공정 및 에칭을 더 포함하는, 퇴적 및 패터닝 공정에 의해 형성된다. 본 실시형태에서, 더미 게이트 스택을 형성하는 절차는. 열산화에 의해 핀 상에 열 산화물층을 형성하는 단계, CVD에 의해 폴리실리콘층을 퇴적하는 단계, 포토리소그래피 공정에 의해 패터닝된 마스크층을 형성하는 단계. 및 퇴적된 더미 게이트 재료에 에칭 공정을 수행하는 단계를 포함한다. 패터닝된 마스크층은 제1 및 제2 더미 게이트 스택을 위한 영역을 규정하는 개구부를 포함한다. 패터닝된 마스크층은, 단계 802 중에 절연 피처(104)를 위한 하드 마스크를 형성하는 유사한 공정으로 형성된 하드 마스크(실리콘 산화물, 실리콘 질화물, 또는 이들의 조합물 등), 또는 소프트 마스크(포토레지스트층 등)일 수 있다.
단계 808 동안, 게이트 스페이서(116)도 더미 게이트 스택(1202 및 1204)의 측벽 상에 형성된다. 게이트 스페이서(116)는 실리콘 산화물 또는 실리콘 질화물 등의 하나 이상의 유전체 재료를 포함한다. 게이트 스페이서(116)의 형성은, 더미 게이트 스택 상에 하나 이상의 유전체 재료층을 퇴적하는 단계, 및 유전체 재료층에 이방성 에칭 공정을 수행하는 단계를 포함할 수 있다. 일부 예에서, 이방성 에칭 공정은 적절한 에칭제를 사용하는 건식 에칭을 포함한다.
도 8의 블록 810 및 도 13a 내지 도 13c를 참조하면, 방법(800)은 다양한 S/D 피처, 예컨대 제1 영역(102A) 내의 S/D 피처(126) 및 제2 영역(102B) 내의 S/D 피처(134) 등을 형성하는 단계를 포함한다. 도 13a는 본 개시내용의 일부 양태에 따라 구성된, 반도체 구조(100)의 평면도이고, 도 13b는 반도체 구조(100)를 점선 AA'를 따라 절단한 부분 단면도이며, 도 13c는 반도체 구조(100)를 점선 BB'를 따라 절단한 부분 단면도이다. S/D 피처(126) 사이에는 게이트 스택(1202) 아래에 채널(124)이 개재된다. S/D 피처(126)는 인 등의 n타입 도펀트로 도핑된다. 채널(124)은 붕소 등의 p타입 도펀트로 도핑된다. 마찬가지로, S/D 피처(134) 사이에도 게이트 스택(1204) 아래에 채널(132)이 개재된다. S/D 피처(134)는 붕소 등의 p타입 도펀트로 도핑된다. 채널(132)은 인 등의 n타입 도펀트로 도핑된다. S/D 피처는 다단계로 형성되며, 2타입의 소스 및 드레인 피처는 별도로 형성된다.
일부 실시형태에서는, 소스 및 드레인이 에피택셜 소스 및 드레인이다. 에피택셜 소스 및 드레인은 캐리어 이동도 및 디바이스 성능이 향상되는 스트레인 효과를 위해 선택적인 에피택셜 성장으로 형성될 수 있다. 소스 및 드레인이 하나 이상의 에피택셜 성장(에피택셜 공정)에 의해 형성됨에 따라, 실리콘(Si) 피처, 실리콘 게르마늄(SiGe) 피처, 실리콘 탄화물(SiC) 피처, 및/또는 기타 적절한 반도체 피처가 (예컨대, 패터닝된 하드 마스크에 의해 규정되는) 소스 및 드레인 영역 내의 제1 활성 영역 상에서 결정질 상태로 성장한다. 대안의 실시형태에서는, 에피택시 성장 전에 소스 및 드레인 영역에서 제1 활성 영역(106)의 부분을 리세싱하기 위해 에칭 공정이 적용된다. 에칭 공정은 예컨대 게이트 측벽 피처의 형성 동안에 소스/드레인 영역 상에 배치되는 임의의 유전체 재료를 제거할 수 있다. 적절한 에피택시 공정은 CVD 증착 기술(예컨대, 기상 에피택시(VPE) 및/또는 UHV-CVD(ultra-high vacuum CVD), 분자빔 에피택시, 및/또는 기타 적절한 공정을 포함한다. 소스 및 드레인 피처는 S/D 피처(126)를 위한 n타입 도펀트(예컨대, 인 또는 비소), 또는 S/D 피처(134)를 위한 p타입 도펀트(예컨대, 붕소 또는 BF2) 등의 도핑종을 도입하여 에피택시 공정 중에 인시추 도핑될 수도 있다. 소스 및 드레인이 인시추 도핑되지 않는다면, 대응하는 도펀트를 소스 및 드레인에 도입하기 위해 주입 공정(즉, 접합 주입 공정(junction implant process))이 수행된다. 일부 다른 실시형태에서는, 복수의 반도체 재료층이 에피택셜 성장하여 융기형 소스 및 드레인 피처가 형성된다. 예를 들어, 실리콘 게르마늄층이 제1 핀(106) 상에 에피택셜 성장하여 S/D 피처(126)를 형성하고, 실리콘층 또는 실리콘 탄화물이 제2 핀(108) 상에 에피택셜 성장하여 S/D 피처(134)를 형성한다.
도 8의 블록 812 및 도 13a 내지 도 13c를 참조하면, 방법(800)은 반도체 구조(100) 상에 층간 유전체(ILD)층(136)을 형성하는 단계를 포함한다. ILD층(136)은 절연 기능을 다양한 디바이스 구성요소에 제공하는 하나 이상의 유전체 재료를 포함한다. ILD층(136)은 실리콘 산화물, 로우-k 유전체 재료, 기타 적절한 유전체 재료, 또는 이들의 조합물 등의 유전체 재료를 포함한다. 일부 예에 있어서, 로우-k 유전체 재료는 플루오르화 실리카 유리(FSG), 탄소 도핑 실리콘 산화물, 크세로겔, 에어로겔, 비정질 플루오르화 탄소, 파릴렌, BCB(비스-벤조시클로부텐), SiLK(미국 미시건주 미들랜드에 소재한 Dow Chemical사), 폴리이미드, 및/또는 열실리콘 산화물의 유전 상수보다 실질적으로 작은 유전 상수를 갖는 다른 적절한 유전체 재료를 포함한다. ILD층(136)의 형성은 예컨대 퇴적 및 CMP를 포함한다. 퇴적은 스핀온 코팅, CVD, 다른 적절한 퇴적 기술 또는 이들의 조합을 포함할 수 있다. CMP 공정은 연마 정지층으로서 하드 마스크를 사용하여 하드 마스크 상에서 멈출 수 있고, 그런 다음 하드 마스크는 에칭에 의해 제거된다. 대안으로서, 하드 마스크 역시 CMP에 의해 제거된다. CMP 이후, 더미 게이트 스택은 ILD층(136)으로 덮이지 않는다.
도 8의 블록 814 및 도 14a 내지 도 14c를 참조하면, 방법(800)은 더미 게이트 스택(1202 및 1204)을 각각 대체하는 금속 게이트층(112 및 114)을 형성하는 단계를 포함한다. 도 14a는 본 개시내용의 일부 양태에 따라 구성된, 반도체 구조(100)의 평면도이고, 도 14b는 반도체 구조(100)를 점선 AA'를 따라 절단한 부분 단면도이며, 도 14c는 반도체 구조(100)를 점선 BB'를 따라 절단한 부분 단면도이다. 금속 게이트 스택의 형성은 에칭, 퇴적 및 CMP를 포함한다. 방법(814)의 흐름도인 도 9를 참조하여 보다 상세하게 설명한다.
도 9의 블록 902 및 도 15a 내지 도 15c를 참조하면, 방법(814)은 더미 게이트 스택(1204 및 1204)을 제거하는 제1 에칭 공정을 수행하여 게이트 트렌치(1502 및 1504)를 형성하는 단계에서 시작된다. 도 15a는 본 개시내용의 일부 양태에 따라 구성된, 반도체 구조(100)의 평면도이고, 도 15b는 반도체 구조(100)를 점선 AA'를 따라 절연 영역에서 절단한 부분 단면도이며, 도 15c는 반도체 구조(100)를 점선 BB'를 따라 핀 사이 영역에서 절단한 부분 단면도이다. 제1 에칭 공정은 적절한 에칭제를 사용한 하나 이상의 에칭 단계를 포함하며, 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 습식 에칭은 불화수소산, 또는 NH4OH, H2O2 및 H2O를 포함하는 용액인 암모니아-과산화수소-물 혼합물을 사용할 수 있다. 에칭 로딩 효과에 의해, 대응하는 절연 영역 및 핀 사이 영역 내의 더미 게이트 스택의 세그먼트는 상이한 에칭 특성을 갖는다. 제1 더미 게이트 스택(1202)을 예로서 살피면, 핀 사이 영역(102C)에서의 고도의 불균일한 프로파일로 인해, 핀 사이 영역(102C) 내의 더미 게이트 스택(1202)의 세그먼트, 핀 사이 영역(102C) 내의 게이트 트렌치(1502)의 대응 부분은 도 15c에 도시하는 바와 같이, 불균일한 프로파일 및 좁은 손목부을 가지며, 절연 영역(102D) 내의 게이트 트렌치(1502)의 부분은 도 15b에 도시하는 바와 같이, 실질적으로 수직 프로파일을 갖는다. 제2 영역(102B)에서, 게이트 트렌치(들)(1504)는 또한 절연 영역(102F) 및 핀 사이 영역(102E)에 각각 유사한 구조를 갖는 2개의 부분을 포함한다.
게이트 트렌치(1502 및 1504)의 형성 후에, 게이트 유전체층(202)이 도 16a 내지 도 16e에 도시하는 바와 같이, 퇴적에 의해 게이트 트렌치 내에 형성될 수 있다. 도 16a는 본 개시내용의 일부 양태에 따라 구성된, 반도체 구조(100)의 평면도이고, 도 16b는 반도체 구조(100)를 점선 AA'를 따라 절연 영역(102D)에서 절단한 부분 단면도이며, 도 16c는 반도체 구조(100)를 점선 BB'를 따라 핀 사이 영역(102C)에서 절단한 부분 단면도이고, 도 16d는 반도체 구조(100)를 점선 CC'를 따라 절연 영역(102F)에서 절단한 부분 단면도이며, 도 16e는 반도체 구조(100)를 점선 DD'를 따라 핀 사이 영역(102E)에서 절단한 부분 단면도이다. 게이트 유전체층(202)은 하이-k 유전체층을 포함할 수도 있고 또는 실리콘 산화물층과 같은 계면층을 추가로 포함할 수도 있다. 게이트 유전체층(202)은 ALD, MOCVD, PVD, MBE, 다른 적절한 기술, 또는 이들의 조합을 포함하는 적절한 기술에 의해 형성될 수 있다. 본 실시형태에서는, 게이트 유전체층(202)이 하이-k 라스트 공정에서 형성되고, 게이트 유전체층(202)은 게이트 트렌치(1502 및 1504) 각각에서 U자형이다.
도 9의 블록 904 및 도 16a 내지 도 16c를 참조하면, 방법(814)은 PVD 또는 기타 적절한 퇴적 기술 등의 적절한 방법으로 게이트 트렌치(1502 및 1504)에 제1 탄탈 티탄 질화물층(206)을 퇴적하는 단계로 진행한다.
도 9의 블록 906 및 도 16a 내지 도 16e를 참조하면, 방법(814)은 PVD 또는 기타 적절한 퇴적 기술 등의 적절한 방법으로 게이트 트렌치(1502 및 1504)에 티탄 알루미늄 질화물층(208)을 퇴적하는 단계로 진행한다. 단계 906은 실질적으로 트렌치(1502 및 154)를 충전하도록 설계된다. 도 16b 내지 도 16e에서는 도시하지 않지만 다양한 재료층이 ILD층(136) 상에 퇴적될 수 있음을 알아야 한다. 단계 906 후에, 중간 게이트 스택(1602)이 제1 영역(102A)에 형성되고, 게이트 스택(114)이 제2 영역(102B)에 형성된다. 본 실시형태에서, 중간 게이트 스택(1602)은 협소한 손목부 프로파일에 의해 야기되는, 절연 영역(102D) 내의 에어갭(402) 등의, 티탄 알루미늄 질화물층(102)에 형성된 에어갭을 포함하며, 퇴적은 게이트 트렌치를 완전히 충전하기 전에 종료된다. 마찬가지로, 제2 게이트 스택(114)도 절연 영역(102F)에 에어갭(310)을 포함하며, 핀 사이 영역(102E)에도 에어갭(602)을 포함할 수 있다.
도 9의 블록 908 및 도 17a 내지 도 17c를 참조하면, 방법(814)은 제2 영역(102B)은 덮고 제1 영역(102A)은 노출하는 패터닝된 마스크층(1702)을 형성하는 단계로 진행한다. 도 17a는 본 개시내용의 일부 양태에 따라 구성된, 반도체 구조(100)의 평면도이고, 도 17b는 반도체 구조(100)를 점선 AA'를 따라 절연 영역(102D)에서 절단한 부분 단면도이며, 도 17c는 반도체 구조(100)를 점선 BB'를 따라 핀 사이 영역(102C)에서 절단한 부분 단면도이다. 패터닝된 마스크층(1702)은 리소그래피 공정에 의해 형성된 패터닝된 레지스트층 등의 소프트 마스크일 수도 있고, 또는 리소그래피 공정 및 에칭에 의해 형성된 패터닝된 실리콘 질화물층 등의 패터닝된 하드 마스크층일 수도 있다.
도 9의 블록 910 및 도 17a 내지 도 17c를 참조하면, 방법(814)은 제2 영역(102B)이 패터닝된 마스크층(1702)으로 보호되는 동안에 제1 영역(102A) 내의 반도체 구조에 제2 에칭 공정을 수행하는 단계로 진행한다. 제2 에칭 공정은 제1 영역(102A) 내의 중간 게이트 스택(1602)의 티탄 알루미늄 질화물을 부분적으로 제거하여 절연 영역(102D)에 트렌치(1704) 및 핀 사이 영역(102C)에 트렌치(1706)를 형성하기 위한, 습식 에칭, 건식 에칭 또는 적절한 에칭제를 사용한 기타 적절한 에칭 기술을 포함할 수 있다. 패터닝된 마스크(1702)는 제2 에칭 공정 후에 제거될 수도 있고 또는 후속 퇴적이 이미 충전되어 있는 제2 게이트 스택(114)에 영향을 미치지 않을 것이기 때문에 추후 제조 스테이지에서 제거될 수도 있다.
도 9의 블록 912 및 도 18a 내지 도 18c를 참조하면, 방법(814)은 PVD 또는 기타 적절한 퇴적 기술 등의 적절한 방법으로 트렌치(1704 및 1706)에 제2 탄탈 티탄 질화물층(210)을 퇴적하는 단계로 진행한다. 도 18a는 본 개시내용의 일부 양태에 따라 구성된, 반도체 구조(100)의 평면도이고, 도 18b는 반도체 구조(100)를 점선 AA'를 따라 절연 영역(102D)에서 절단한 부분 단면도이며, 도 18c는 반도체 구조(100)를 점선 BB'를 따라 핀 사이 영역(102C)에서 절단한 부분 단면도이다.
도 9의 블록 914 및 도 18a 내지 도 18c를 참조하면, 방법(814)은 PVD 또는 기타 적절한 퇴적 기술 등의 적절한 방법으로 제1 영역(102A)에 LRM층(212)를 퇴적하는 단계로 진행한다. 일부 실시형태에 있어서, LRM층(212)은 텅스텐, 구리, 알루미늄, 알루미늄 구리 합금, 이들의 조합물을 포함한다. LRM층(212)은 절연 영역(120D) 내의 제1 게이트 스택(112)의 세그먼트를 완전히 충전하고, 핀 사이 영역(102C) 내의 제1 게이트 스택(112)의 세그먼트를 실질적으로 충전하여 상단 부분 상에 보이드를 남길 수 있다.
도 9의 블록 916 및 도 18a 내지 도 18c를 참조하면, 방법(814)은 CMP 공정을 수행하여 퇴적된 재료의 과량 부분을 제거하고 반도체 구조(100)의 상단 표면을 평탄화하는 단계로 진행한다. CMP 공정은 ILD층(136) 상의 퇴적된 재료를 완전히 제거한다. 패터닝된 마스크층(1702)은 CMP 공정에 의해 추가로 제거될 수도 있거나 또는 패터닝된 마스크층(1702)이 이전에 제거되지 않았다면 다른 에칭 공정에 의해 대안적으로 제거될 수도 있다. 이에, 제1 금속 게이트 스택(112)과 제2 금속 게이트 스택(114) 양쪽에는 전술한 바와 같이 각각의 구조가 형성된다.
이제 도 8을 다시 참조하면, 방법(800)은 전술한 단계들 전에, 도중에 또는 후에 다른 단계들을 추가로 포함할 수 있다. 예를 들어, 방법(800)은 상호접속 구조를 형성하여 nFET, pFET, 및 다양한 다른 디바이스의 다양한 피처를 집적 회로에 결합시키는 단계(816)를 포함할 수 있다. 상호접속 구조는 수평 접속용 금속층을 갖는 다중 금속층을 포함하고, 인접한 금속층들 간의 수직 접속을 위한 비아 피처도 포함한다. 상호접속 구조는 매립되어 있는 다양한 전도성 피처에 절연 기능을 제공하는 ILD 등의 유전체 재료도 포함한다. 본 예들은 설명을 위한 것이다. 상호접속 구조는 싱글 다마신 공정, 더블 다마신 공정 또는 다른 적절한 공정 등의 적절한 기술에 의해 형성될 수 있다. 다양한 전도성 피처(컨택 피처, 비아 피처 및 금속 라인)는 구리, 알루미늄, 텅스텐, 규화물, 기타 적절한 전도성 재료 또는 이들의 조합물을 포함할 수 있다. ILD은 실리콘 산화물, 로우-k 유전체 재료, 기타 적절한 유전체 재료, 또는 이들의 조합물을 포함할 수 있다. ILD은 다수의 층을 포함할 수 있고, 각각의 층은 에칭 선택도를 제공하는 에칭 정지층(실리콘 질화물 등)을 더 포함한다. 각각의 전도성 피처는 내부 확산(inter-diffusion), 어드히전 또는 다른 재료 통합 효과를 방지하는 장벽을 제공하기 위해, 티탄 질화물 및 티탄 등의 라이닝층을 더 포함할 수 있다.
본 개시내용은 각각의 게이트 구조를 갖는 nFET 및 pFET를 구비한 반도체 구조 및 그 제조 방법을 제공한다. 특히, nFET용의 게이트 스택은 절연 영역에 제1 세그먼트와 핀 사이 영역에 제2 세그먼트를 갖고, 제1 세그먼트는 LRM을 포함하는 반면 제2 세그먼트는 LRM이 없다. 게이트 컨택이 nFET 게이트의 제1 세그먼트 상에 배치되어 랜딩됨에 따라, 게이트 전극과 게이트 컨택 사이의 접촉 저항이 실질적으로 감소한다. nFET 게이트의 제2 세그먼트는 핀 상에 배치되고 대응하는 nFET의 채널 영역 위에 놓이며, 게이트 전극의 금속 조성의 일함수는 대응하는 nFET의 임계 전압에 영향을 미칠 것이다. 제2 세그먼트에 LRM이 없으면, 대응하는 nFET의 임계 전압이 감소된다. nFET 게이트의 이러한 구조가 임계 전압 및 접촉 저항 둘 다를 감소시키고, 그에 따라 디바이스 성능을 향상시킨다. 또한, 개시하는 구조 및 방법은 7 nm의 첨단 기술과 같이 피처 사이즈가 더 작아지는 첨단 기술과도 양립 가능하다.
따라서, 본 개시내용은 일부 실시형태에 따른 반도체 구조를 제공한다. 반도체 구조는 제1 영역과 상기 제1 영역에 인접한 제2 영역을 갖는 반도체 기판과, 상기 제1 영역 내에서 상기 반도체 기판 상에 형성된 제1 핀과, 상기 제2 영역 내에서 상기 반도체 기판 상에 배치된 제1 STI(shallow trench isolation) 피처와, 상기 제1 영역 내에서 상기 제1 핀의 직상에 배치된 제1 세그먼트와, 상기 제2 영역 내에서 상기 제1 STI 피처에 연장되는 제2 세그먼트를 포함하는 제1 게이트 스택을 포함한다. 제1 게이트 스택의 제2 세그먼트는 순차 적층된 저저항 금속(LRAM)층, 제1 탄탈 티탄 질화물층, 티탄 알루미늄 질화물층, 및 제2 탄탈 티탄 질화물층을 포함한다. 상기 제1 영역 내의 상기 제1 게이트 스택의 제1 세그먼트는 상기 LRM층이 없다.
본 개시내용은 일부 다른 실시형태에 따른 반도체 구조를 제공한다. 반도체 구조는 제1 영역과 제2 영역을 갖는 반도체 기판과, 상기 제1 영역 내에서 상기 반도체 기판 상에 배치된 제1 핀 및 상기 제2 영역 내에서 상기 반도체 기판 상에 배치된 제2 핀과, 상기 제1 핀의 직상에 배치되며, 저저항 금속(LRM), 제1 탄탈 티탄 질화물층, 티탄 알루미늄 질화물층, 및 제2 탄탈 티탄 질화물층을 순서대로 포함하는 제1 게이트 스택과, 상기 제2 핀의 직상에 배치되며, 상기 LRM가 없고, 상기 제1 탄탈 티탄 질화물층과 티탄 알루미늄 질화물층을 포함하는 제2 게이트 스택을 포함하고, 상기 LRM은 텅스텐, 구리, 알루미늄, 및 구리 알루미늄 합금 중 적어도 하나를 포함한다.
본 개시내용은 일부 실시형태에 따른 방법을 제공한다. 상기 방법은, 반도체 기판에 절연 피처를 형성하는 단계와, 제1 영역 내에 제1 핀을 그리고 제2 영역 내에 제2 핀을 규정하는 단계와, 상기 제1 핀 상에 제1 더미 게이트 스택을 그리고 상기 제2 핀 상에 제2 더미 게이트 스택을 형성하는 단계와, 상기 기판 상에 층간 유전체(ILD)층을 퇴적하는 단계와, 에칭 공정에 의해 상기 제1 및 제2 더미 게이트 스택을 제거하여, 상기 ILD층에 제1 게이트 트렌치 및 제2 게이트 트렌치를 형성하는 단계와, 상기 제1 및 제2 게이트 트렌치에 제1 탄탈 티탄 질화물층을 퇴적하는 단계와, 상기 제1 탄탈 티탄 질화물층 상에 티탄 알루미늄 질화물층을 퇴적하여 상기 제1 및 제2 게이트 트렌치를 충전하는 단계와, 상기 제2 영역은 덮고 상기 제1 영역은 덮지 않는 패터닝된 마스크를 형성하는 단계와, 상기 제1 게이트 트렌치 내의 티탄 알루미늄 질화물층에 에칭 공정을 수행하는 단계와, 상기 제1 게이트 트렌치에 제2 탄탈 티탄 질화물층을 퇴적하는 단계와, 상기 제1 게이트 트렌치에 저저항 금속을 충전하는 단계를 포함한다.
이상은 여러 실시형태들의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 구조에 있어서,
제1 영역과, 상기 제1 영역에 인접한 제2 영역을 갖는 반도체 기판과,
상기 제1 영역 내에서 상기 반도체 기판 상에 형성된 제1 핀과,
상기 제2 영역 내에서 상기 반도체 기판 상에 배치된 제1 STI(shallow trench isolation) 피처와,
상기 제1 영역 내에서 상기 제1 핀의 직상에 배치된 제1 세그먼트와, 상기 제2 영역 내에서 상기 제1 STI 피처에 연장되는 제2 세그먼트를 포함하는 제1 게이트 스택을 포함하고, 상기 제1 게이트 스택의 제2 세그먼트는 순차 적층된 저저항 금속(LRAM)층, 제1 탄탈 티탄 질화물층, 티탄 알루미늄 질화물층, 및 제2 탄탈 티탄 질화물층을 포함하며, 상기 제1 영역 내의 상기 제1 게이트 스택의 제1 세그먼트는 상기 LRM층이 없는 것인 반도체 구조.
2. 제1항에 있어서,
상기 제1 핀 각각은 제1 방향으로 지향된 긴 형상(elongated shape)을 가지며, 상기 제1 방향에 직교하는 제2 방향을 따른 제1 치수에 걸쳐 있고,
상기 제1 STI 피처는 상기 제2 방향을 따른 제2 치수에 걸쳐 있으며,
상기 제2 치수는 상기 제1 치수보다 실질적으로 큰 것인 반도체 구조.
3. 제2항에 있어서,
상기 제1 게이트 스택의 제1 세그먼트는 상기 제1 탄탈 티탄 질화물층과 티탄 알루미늄 질화물층을 포함하고,
상기 제1 영역 내의 상기 제1 게이트 스택의 제1 세그먼트는 또한 상기 탄탈 티탄 질화물층으로 둘러싸이는 보이드를 규정하는 것인 반도체 구조.
4. 제1항에 있어서, 상기 제1 게이트 스택의 제1 세그먼트는 상단 표면에서의 제1 길이(L1), 중간에서의 제2 길이(L2), 및 하단 표면에서의 제3 길이(L3)를 가지며, L2는 L1보다 크고, L3은 L2보다 크며, L1, L2 및 L3은 상기 제1 방향을 따른 치수인 것인 반도체 구조.
5. 제4항에 있어서, 상기 제1 게이트 스택의 제1 세그먼트는 상기 제1 핀의 상단 표면과 같은 높이에서의 제4 길이(L4)를 가지며, L4는 L1보다 작은 것인 반도체 구조.
6. 제5항에 있어서, 제1 비 L1/L4는 1.1보다 크고, 제2 비 L2/L4는 1.2보다 크며, 제3 비 L3/L4는 1.4보다 큰 것인 반도체 구조.
7. 제1항에 있어서, 상기 LRM층은 텅스텐, 구리, 알루미늄, 및 구리 알루미늄 합금 중 적어도 하나를 포함하는 것인 반도체 구조.
8. 제1항에 있어서, 상기 제1 핀 각각은, p타입 도펀트가 도핑되며 상기 제1 게이트 스택 아래에 있는 n타입 채널 영역을 더 포함하는 것인 반도체 구조.
9. 제8항에 있어서,
제3 영역 내에서 상기 반도체 기판 상에 형성된 제2 핀과,
제4 영역 내에서 상기 반도체 기판 상에 배치된 제2 STI 피처와,
상기 제2 핀의 직상에 배치된 제2 게이트 스택을 더 포함하고, 상기 제2 게이트 스택은 상기 LRM층과 제2 티탄 알루미늄 질화물층이 없는 것인 반도체 구조.
10. 제9항에 있어서, 상기 제2 게이트 스택의 제2 탄탈 티탄 질화물층은 내부에 보이드가 규정되도록 성형되는 것인 반도체 구조.
11. 제9항에 있어서, 상기 제2 핀에 형성되는, n타입 도펀트가 도핑되는 p타입 채널 영역을 더 포함하고, 상기 p타입 채널 영역은 상기 제2 게이트 스택 아래에 있는 것인 반도체 구조.
12. 제11항에 있어서,
상기 n타입 채널 사이에 개재되는, 상기 제1 핀 상에 형성된 제1 소스 및 드레인 피처로서, 상기 제1 게이트 스택, 상기 제1 소스 및 드레인 피처, 및 상기 n채널은 n타입 전계효과트랜지스터(nFET)가 되도록 구성되는 것인 상기 제1 소스 및 드레인 피처와,
상기 p타입 채널 사이에 개재되는, 상기 제2 핀 상에 형성된 제2 소스 및 드레인 피처를 더 포함하고, 상기 제2 게이트 스택, 상기 제2 소스 및 드레인 피처, 및 상기 p채널은 p타입 전계효과트랜지스터(pFET)가 되도록 구성되는 것인 반도체 구조.
13. 제1항에 있어서, 상기 제1 핀의 수는 5인 것인 반도체 구조.
14. 제1항에 있어서,
상기 제1 게이트 스택의 제2 세그먼트에서의 제1 탄탈 티탄 질화물층은 상기 티탄 알루미늄 질화물층을 하단 및 측벽으로부터 둘러싸도록 성형되고,
상기 제1 게이트 스택의 제2 세그먼트에서의 티탄 알루미늄 질화물층은 상기 제2 탄탈 티탄 질화물층을 하단 및 측벽으로부터 둘러싸도록 성형되며,
상기 제1 게이트 스택의 제2 세그먼트에서의 제2 탄탈 티탄 질화물층은 상기 LRM을 하단 및 측벽으로부터 둘러싸도록 성형되는 것인 반도체 구조.
15. 제1항에 있어서,
상기 제1 게이트 스택은 하이-k 유전체 재료의 제1 게이트 유전체층을 더 포함하고,
상기 제2 게이트 스택은 하이-k 유전체 재료의 제2 게이트 유전체층을 더 포함하는 것인 반도체 구조.
16. 반도체 구조에 있어서,
제1 영역과 제2 영역을 갖는 반도체 기판과,
상기 제1 영역 내에서 상기 반도체 기판 상에 배치된 제1 핀 및 상기 제2 영역 내에서 상기 반도체 기판 상에 배치된 제2 핀과,
상기 제1 핀의 직상에 배치되며, 저저항 금속(LRM), 제1 탄탈 티탄 질화물층, 티탄 알루미늄 질화물층, 및 제2 탄탈 티탄 질화물층을 순서대로 포함하는 제1 게이트 스택과,
상기 제2 핀의 직상에 배치되며, 상기 LRM가 없고, 상기 제1 탄탈 티탄 질화물층과 티탄 알루미늄 질화물층을 포함하는 제2 게이트 스택을 포함하고, 상기 LRM은 텅스텐, 구리, 알루미늄, 및 구리 알루미늄 합금 중 적어도 하나를 포함하는 것인 반도체 구조.
17. 제16항에 있어서,
상기 제1 핀 상에 형성되며, p타입 도펀트가 도핑되고, 상기 제1 게이트 스택 아래에 있는 n타입 채널 영역과,
상기 제2 핀 상에 형성되며, n타입 도펀트가 도핑되고, 상기 제2 게이트 스택 아래에 있는 p타입 채널 영역과,
상기 n타입 채널 사이에 개재되는, 상기 제1 핀 상에 형성된 제1 소스 및 드레인 피처로서, 상기 제1 게이트 스택, 상기 제1 소스 및 드레인 피처, 및 상기 n채널은 n타입 전계효과트랜지스터(nFET)가 되도록 구성되는 것인 상기 제1 소스 및 드레인 피처와,
상기 p타입 채널 사이에 개재되는, 상기 제2 핀 상에 형성된 제2 소스 및 드레인 피처를 더 포함하고, 상기 제2 게이트 스택, 상기 제2 소스 및 드레인 피처, 및 상기 p채널은 p타입 전계효과트랜지스터(pFET)가 되도록 구성되는 것인 반도체 구조.
18. 제17항에 있어서,
상기 제1 핀 각각은 제1 방향으로 지향된 긴 형상을 가지며,
상기 제1 게이트 스택은 상단 표면에서의 제1 길이(L1), 중간에서의 제2 길이(L2), 및 하단 표면에서의 제3 길이(L3)를 가지며, L2는 L1보다 크고, L3은 L2보다 크며, L1, L2 및 L3은 상기 제1 방향을 따른 치수인 것인 반도체 구조.
19. 방법에 있어서,
반도체 기판에 절연 피처를 형성하고, 제1 영역 내에 제1 핀을 그리고 제2 영역 내에 제2 핀을 규정하는 단계와,
상기 제1 핀 상에 제1 더미 게이트 스택을 그리고 상기 제2 핀 상에 제2 더미 게이트 스택을 형성하는 단계와,
상기 기판 상에 층간 유전체(ILD)층을 퇴적하는 단계와,
에칭 공정에 의해 상기 제1 및 제2 더미 게이트 스택을 제거하여, 상기 ILD층에 제1 게이트 트렌치 및 제2 게이트 트렌치를 형성하는 단계와,
상기 제1 및 제2 게이트 트렌치에 제1 탄탈 티탄 질화물층을 퇴적하는 단계와,
상기 제1 탄탈 티탄 질화물층 상에 티탄 알루미늄 질화물층을 퇴적하여 상기 제1 및 제2 게이트 트렌치를 충전하는 단계와,
상기 제2 영역은 덮고 상기 제1 영역은 덮지 않는 패터닝된 마스크를 형성하는 단계와,
상기 제1 게이트 트렌치 내의 티탄 알루미늄 질화물층에 에칭 공정을 수행하는 단계와,
상기 제1 게이트 트렌치에 제2 탄탈 티탄 질화물층을 퇴적하는 단계와,
상기 제1 게이트 트렌치에 저저항 금속을 충전하는 단계를 포함하는 방법.
20. 제19항에 있어서, 상기 제1 게이트 트렌치에 저저항 금속을 충전하는 단계는, 텅스텐, 구리, 알루미늄, 구리 알루미늄 합금 및 이들의 조합 중 하나를 퇴적하는 단계를 포함하는 것인 방법.

Claims (10)

  1. 반도체 구조에 있어서,
    제1 영역과, 상기 제1 영역에 인접한 제2 영역을 갖는 반도체 기판과,
    상기 제1 영역 내에서 상기 반도체 기판 상에 형성된 제1 핀과,
    상기 제2 영역 내에서 상기 반도체 기판 상에 배치된 제1 STI(shallow trench isolation) 피처와,
    상기 제1 영역 내에서 상기 제1 핀의 직상에 배치된 제1 세그먼트와, 상기 제2 영역 내에서 상기 제1 STI 피처에 연장되는 제2 세그먼트를 포함하는 제1 게이트 스택
    을 포함하고, 상기 제1 게이트 스택의 제2 세그먼트는 순차 적층된 저저항 금속(LRAM)층, 제1 탄탈 티탄 질화물층, 티탄 알루미늄 질화물층, 및 제2 탄탈 티탄 질화물층을 포함하며, 상기 제1 영역 내의 상기 제1 게이트 스택의 제1 세그먼트는 상기 LRM층이 없는 것인 반도체 구조.
  2. 제1항에 있어서,
    상기 제1 핀 각각은 제1 방향으로 지향된 긴 형상(elongated shape)을 가지며, 상기 제1 방향에 직교하는 제2 방향을 따른 제1 치수에 걸쳐 있고,
    상기 제1 STI 피처는 상기 제2 방향을 따른 제2 치수에 걸쳐 있으며,
    상기 제2 치수는 상기 제1 치수보다 큰 것인 반도체 구조.
  3. 제2항에 있어서, 상기 제1 게이트 스택의 제1 세그먼트는 상단 표면에서의 제1 길이(L1), 중간에서의 제2 길이(L2), 및 하단 표면에서의 제3 길이(L3)를 가지며, L2는 L1보다 크고, L3은 L2보다 크며, L1, L2 및 L3은 상기 제1 방향을 따른 치수인 것인 반도체 구조.
  4. 제1항에 있어서, 상기 LRM층은 텅스텐, 구리, 알루미늄, 및 구리 알루미늄 합금 중 적어도 하나를 포함하는 것인 반도체 구조.
  5. 제1항에 있어서, 상기 제1 핀 각각은, p타입 도펀트가 도핑되며 상기 제1 게이트 스택 아래에 있는 n타입 채널 영역을 더 포함하는 것인 반도체 구조.
  6. 제1항에 있어서, 상기 제1 핀의 수는 5인 것인 반도체 구조.
  7. 제1항에 있어서,
    상기 제1 게이트 스택의 제2 세그먼트에서의 제1 탄탈 티탄 질화물층은 상기 티탄 알루미늄 질화물층을 하단 및 측벽으로부터 둘러싸도록 성형되고,
    상기 제1 게이트 스택의 제2 세그먼트에서의 티탄 알루미늄 질화물층은 상기 제2 탄탈 티탄 질화물층을 하단 및 측벽으로부터 둘러싸도록 성형되며,
    상기 제1 게이트 스택의 제2 세그먼트에서의 제2 탄탈 티탄 질화물층은 상기 LRM을 하단 및 측벽으로부터 둘러싸도록 성형되는 것인 반도체 구조.
  8. 제1항에 있어서,
    상기 제1 게이트 스택은 하이-k 유전체 재료의 제1 게이트 유전체층을 더 포함하고,
    상기 제2 게이트 스택은 하이-k 유전체 재료의 제2 게이트 유전체층을 더 포함하는 것인 반도체 구조.
  9. 반도체 구조에 있어서,
    제1 영역과 제2 영역을 갖는 반도체 기판과,
    상기 제1 영역 내에서 상기 반도체 기판 상에 배치된 제1 핀 및 상기 제2 영역 내에서 상기 반도체 기판 상에 배치된 제2 핀과,
    상기 제1 핀의 직상에 배치되며, 저저항 금속(LRM), 제1 탄탈 티탄 질화물층, 티탄 알루미늄 질화물층, 및 제2 탄탈 티탄 질화물층을 순서대로 포함하는 제1 게이트 스택과,
    상기 제2 핀의 직상에 배치되며, 상기 LRM가 없고, 상기 제1 탄탈 티탄 질화물층과 티탄 알루미늄 질화물층을 포함하는 제2 게이트 스택
    을 포함하고, 상기 LRM은 텅스텐, 구리, 알루미늄, 및 구리 알루미늄 합금 중 적어도 하나를 포함하는 것인 반도체 구조.
  10. 방법에 있어서,
    반도체 기판에 절연 피처를 형성하고, 제1 영역 내에 제1 핀을 그리고 제2 영역 내에 제2 핀을 규정하는 단계와,
    상기 제1 핀 상에 제1 더미 게이트 스택을 그리고 상기 제2 핀 상에 제2 더미 게이트 스택을 형성하는 단계와,
    상기 기판 상에 층간 유전체(ILD)층을 퇴적하는 단계와,
    에칭 공정에 의해 상기 제1 및 제2 더미 게이트 스택을 제거하여, 상기 ILD층에 제1 게이트 트렌치 및 제2 게이트 트렌치를 형성하는 단계와,
    상기 제1 및 제2 게이트 트렌치에 제1 탄탈 티탄 질화물층을 퇴적하는 단계와,
    상기 제1 탄탈 티탄 질화물층 상에 티탄 알루미늄 질화물층을 퇴적하여 상기 제1 및 제2 게이트 트렌치를 충전하는 단계와,
    상기 제2 영역은 덮고 상기 제1 영역은 덮지 않는 패터닝된 마스크를 형성하는 단계와,
    상기 제1 게이트 트렌치 내의 티탄 알루미늄 질화물층에 에칭 공정을 수행하는 단계와,
    상기 제1 게이트 트렌치에 제2 탄탈 티탄 질화물층을 퇴적하는 단계와,
    상기 제1 게이트 트렌치에 저저항 금속을 충전하는 단계
    를 포함하는 방법.
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