TW201926705A - 半導體結構及其製造方法 - Google Patents

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Abstract

一種半導體結構，包括：半導體基板，其具有第一區域，及第二區域相鄰於上述第一區域；複數個第一鰭片，形成於上述半導體基板上且位於上述第一區域中；第一淺溝槽隔離部件，設置於上述半導體基板上且位於上述第二區域中；以及第一閘極堆疊，其包括第一片段直接設置於位於上述第一區域中的上述第一鰭片上，及第二片段延伸到位於上述第二區域中的上述第一淺溝槽隔離部件。上述第一閘極堆疊的上述第二片段包括依序堆疊的第一氮化鈦鉭層、氮化鋁鈦層、第二氮化鈦鉭層及低電阻金屬層。位於上述第一區域中的上述第一閘極堆疊的上述第一片段不具有上述低電阻金屬層。

Description

半導體結構及其製造方法
本發明實施例係有關於一種半導體結構，且特別係有關於一種具有n型場效電晶體及p型場效電晶體的半導體結構及其製造方法。
積體電路形成在半導體基板上並且包括各種裝置，例如，電晶體、二極體及/或電阻，其被配置並彼此連接，以形成功能電路。特別是，積體電路更包括場效電晶體，例如，金屬氧化物半導體場效電晶體(metal-oxide-semiconductor FET,MOSFET)或互補式金屬氧化物半導體場效電晶體，其中每一者包括用於控制對應場效電晶體的通道區域的閘極電極。當半導體裝置，例如，金屬氧化物半導體場效電晶體，通過各種技術節點按比例縮小時，採用高介電常數(high-k)介電材料及金屬形成閘極堆疊。然而，在形成用於n型金屬氧化物半導體(nMOS)電晶體及p型金屬氧化物半導體(pMOS)電晶體的金屬閘極堆疊的方法中，當為了此目的而整合製程與材料時可能會出現各種問題。舉例而言，當使用填充金屬形成金屬閘極時，可能會無意中增加電晶體的閾值電壓。此外，金屬閘極的不均勻性會導致裝置效能變異。因此，為了在同一基板中製造各種裝置，製 造成本、材料集積度及裝置效能(例如，電晶體閾值電壓及接觸電阻)都是要考慮的因素。因此，期望具有新的裝置結構以及製造該裝置結構的方法，以解決上述關於電路效能提高的問題。
本發明之一實施例係提供一種半導體結構，包括：半導體基板，其具有第一區域，及第二區域相鄰於上述第一區域；複數個第一鰭片，形成於上述半導體基板上且位於上述第一區域中；第一淺溝槽隔離部件，設置於上述半導體基板上且位於上述第二區域中；以及第一閘極堆疊，其包括第一片段直接設置於位於上述第一區域中的上述第一鰭片上，及第二片段延伸到位於上述第二區域中的上述第一淺溝槽隔離部件。上述第一閘極堆疊的上述第二片段包括依序堆疊的第一氮化鈦鉭層、氮化鋁鈦層、第二氮化鈦鉭層及低電阻金屬層，其中位於上述第一區域中的上述第一閘極堆疊的上述第一片段不具有上述低電阻金屬層。
本發明之另一實施例係提供一種半導體結構，包括：半導體基板，其具有第一區域及第二區域；複數個第一鰭片，設置於上述半導體基板上且位於上述第一區域中，及複數個第二鰭片，設置於上述半導體基板上且位於上述第二區域中；第一閘極堆疊，直接設置於上述第一鰭片上，其中上述第一閘極堆疊依序包括第一氮化鈦鉭層、氮化鋁鈦層、第二氮化鈦鉭及低電阻金屬；以及第二閘極堆疊，直接設置於上述第二鰭片上，其中上述第二閘極堆疊不具有上述低電阻金屬，且包 括上述第一氮化鈦鉭層及上述氮化鋁鈦層，其中上述低電阻金屬包括鎢、銅、鋁及銅鋁合金中的至少一者。
本發明之又一實施例係提供一種製造半導體結構的方法，包括：形成複數個隔離部件於半導體基板中，以定義複數個第一鰭片於第一區域中，及複數個第二鰭片於第二區域中；形成第一虛設閘極堆疊於上述第一鰭片上，及第二虛設閘極堆疊於上述第二鰭片上；沉積層間介電層於上述基板上；藉由蝕刻製程移除上述第一及第二虛設閘極堆疊，以形成第一閘極溝槽及第二閘極溝槽於上述層間介電層中；沉積第一氮化鈦鉭層於上述第一及第二閘極溝槽中；沉積氮化鋁鈦層於上述第一氮化鈦鉭層上，以填入上述第一及第二閘極溝槽；形成經過圖案化的罩幕層以覆蓋上述第二區域且不覆蓋上述第一區域；對位於上述第一閘極溝槽中的上述氮化鋁鈦層進行蝕刻製程；沉積第二氮化鈦鉭層於上述第一閘極溝槽中；以及填充低電阻金屬於上述第一閘極溝槽中。
100‧‧‧半導體結構
102‧‧‧基板
102A‧‧‧第一區域
102B‧‧‧第二區域
102C‧‧‧鰭間鰭片區域
102D‧‧‧隔離區域
102E‧‧‧鰭間鰭片區域
102F‧‧‧隔離區域
104‧‧‧隔離部件
106‧‧‧第一鰭片
108‧‧‧第二鰭片
110‧‧‧摻雜井
111‧‧‧摻雜井
112‧‧‧第一閘極堆疊
114‧‧‧第二閘極堆疊
116‧‧‧閘極間隔物
124‧‧‧通道區域
126‧‧‧源極/汲極部件
132‧‧‧通道區域
134‧‧‧源極/汲極部件
136‧‧‧層間介電層
202‧‧‧閘極介電層
206‧‧‧第一氮化鈦鉭層
208‧‧‧氮化鋁鈦層
210‧‧‧第二氮化鈦組層
212‧‧‧低電阻金屬層
310‧‧‧孔洞
402‧‧‧氣隙
404‧‧‧孔洞
502‧‧‧孔洞
602‧‧‧孔洞
702‧‧‧孔洞
800‧‧‧方法
802、804、806、808、810、812、814、816‧‧‧方塊
902、904、906、908、910、912、914、916‧‧‧方塊
1002‧‧‧第一主動區域
1004‧‧‧第二主動區域
1202‧‧‧虛設閘極堆疊
1204‧‧‧虛設閘極堆疊
1206‧‧‧經過圖案化的罩幕層
1502‧‧‧閘極溝槽
1504‧‧‧閘極溝槽
1602‧‧‧中間閘極堆疊
1702‧‧‧經過圖案化的罩幕層
1704‧‧‧溝槽
1706‧‧‧溝槽
a1‧‧‧第一尺寸
a2‧‧‧第二尺寸
a3‧‧‧第三尺寸
a4‧‧‧第四尺寸
d1‧‧‧間隙的尺寸
d2‧‧‧隔離部件的尺寸
H‧‧‧鰭片高度
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1A圖是依據本發明一些實施例的各個方面的半導體結構的上視圖。
第1B圖及第1C圖分別是依據一些實施例之沿著虛線AA’及BB’所繪製的第1A圖的半導體結構的剖面圖。
第2圖及第3圖分別是依據一些實施例之沿著虛線CC’及EE’所繪製的第1A圖的半導體結構的剖面圖。
第4圖及第5圖是依據一些實施例之沿著虛線DD’所繪製的第1A圖的半導體結構的剖面圖。
第6圖及第7圖是依據一些實施例之沿著虛線FF’所繪製的第1A圖的半導體結構的剖面圖。
第8圖是依據一些實施例之製造半導體結構的方法的流程圖。
第9圖是依據一些實施例之製造半導體結構的金屬閘極堆疊的方法的流程圖。
第10A圖是依據本發明一些實施例的各個方面的半導體結構在一製造階段的上視圖。
第10B圖是依據本發明一些實施例的各個方面的沿著虛線AA’所繪製的第10A圖的半導體結構的剖面圖。
第11A圖是依據本發明一些實施例的各個方面的半導體結構在一製造階段的上視圖。
第11B圖是依據本發明一些實施例的各個方面的沿著虛線AA’所繪製的第11A圖的半導體結構的剖面圖。
第12A圖、第13A圖及第14A圖是依據本發明一些實施例的各個方面的半導體結構在各個不同製造階段的上視圖。
第12B圖、第13B圖及第14B圖分別是依據本發明一些實施例的各個方面的沿著虛線AA’所繪製的半導體結構在各個不同製造階段的剖面圖。
第12C圖、第13C圖及第14C圖分別是依據本發明一些實施 例的各個方面的沿著虛線BB’所繪製的半導體結構在各個不同製造階段的剖面圖。
第15A圖是依據本發明一些實施例的各個方面的半導體結構在一製造階段的上視圖。
第15B圖及第15C圖分別是依據一些實施例之沿著虛線AA’及BB’所繪製的第15A圖的半導體結構的剖面圖。
第16A圖是依據本發明一些實施例的各個方面的半導體結構在一製造階段的上視圖。
第16B圖、第16C圖、第16D圖及第16E圖分別是依據一些實施例之沿著虛線AA’、BB’、CC’及DD’所繪製的第16A圖的半導體結構的剖面圖。
第17A圖是依據本發明一些實施例的各個方面的半導體結構在一製造階段的上視圖。
第17B圖及第17C圖分別是依據一些實施例之沿著虛線AA’及BB’所繪製的第17A圖的半導體結構的剖面圖。
第18A圖是依據本發明一些實施例的各個方面的半導體結構在一製造階段的上視圖。
第18B圖及第18C圖分別是依據一些實施例之沿著虛線AA’及BB’所繪製的第18A圖的半導體結構的剖面圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同部件(feature)。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本說明書敘述了一第一部件形成 於一第二部件之上或上方，即表示其可能包含上述第一部件與上述第二部件是直接接觸的實施例，亦可能包含了有附加部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。另外，以下揭露的不同範例可能重複使用相同的參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。應可理解的是，以下的揭露內容提供許多不同實施例或示範例，其用於實現各種實施例的不同部件。以下描述組件及排列方式的具體示範例以簡化本說明書揭露內容。當然，這些具體示範例僅僅只是例示性的說明，並非用以限定。
此外，其與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，是為了方便描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含部件的裝置之不同方位。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。例如，如果將圖式中的裝置翻轉，則被描述為在其他元件或部件“下方”或“之下”的元件將被定向為在上述其他元件或部件“上方”。因此，例示性的用詞“在...下方”可以涵蓋上方和下方兩種方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關用詞也可依此相同解釋。
第1A圖是依據本發明一些實施例的各個方面的半導體結構(或工件(work piece))100的上視圖。第1B圖是依據一 些實施例之沿著虛線AA’所繪製的半導體結構100的局部剖面圖。第1C圖是依據一些實施例之沿著虛線BB’所繪製的半導體結構100的局部剖面圖。藉由參考第1A圖到第1C圖及其他圖式，以共同描述半導體結構100及其製造方法。在一些實施例中，半導體結構100形成於鰭片主動區域(fin active region)上，並且包括鰭式場效電晶體(fin field-effect transistors,FinFETs)。在一些實施例中，半導體結構100形成於平坦鰭片主動區域(flat fin active region)上，並且包括平面場效電晶體(plain field-effect transistors,FETs)。半導體結構100包括雙閘極介電層場效電晶體(dual gate dielectric FET)，其可為n型、p型、或是具有n型場效電晶體(nFET)與p型場效電晶體(pFET)兩者的互補式金屬氧化物半導體場效電晶體。作為例示而非用以限制，雙閘極介電層場效電晶體為n型場效電晶體。
半導體結構100包括基板102。基板102包括塊材矽基板(bulk silicon substrate)。另外，基板102可包括元素半導體，例如，結晶結構的矽或鍺；化合物半導體，例如，矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；或上述之組合。可能的基板102亦包括絕緣體上覆半導體(semiconductor-on-insulator,SOI)基板。可使用氧植入分離(separation by implantation of oxygen,SIMOX)、晶圓接合(wafer bonding)及/或其他合適的方法製造絕緣體上覆半導體基板。
基板102亦包括各種隔離部件(various isolation)，例如，隔離部件104形成於基板102上，並且在基板102上定義 各種主動區域，例如，位於第一區域102A中的第一主動區域106，以及位於第二區域102B中第二主動區域108。在本實施例中，第一主動區域106被設計為用以在其上形成各種n型場效電晶體；且第二主動區域108被設計為用以在其上形成各種p型場效電晶體。隔離部件104使用隔離技術，例如，局部矽氧化(local oxidation of silicon,LOCOS)及/或淺溝槽隔離(STI)，以定義並且電性絕緣各個主動區域。隔離部件104包括氧化矽、氮化矽、氮氧化矽、其它合適的介電材料或上述之組合。可藉由任何合適的製程形成隔離部件104。舉例而言，形成淺溝槽隔離部件包括微影製程以曝光基板的一部分，在基板的上述曝光部分中蝕刻出溝槽(例如，藉由使用乾式蝕刻及/或濕式蝕刻)，使用一種或多種介電材料填充上述溝槽(例如，藉由使用化學氣相沉積製程)，以及藉由研磨製程，例如，化學機械研磨(chemical mechanical polishing,CMP)製程，將基板平坦化並移除上述介電材料的多餘部分。在一些實施例中，經過填充的溝槽可具有多層結構，例如，熱氧化物襯層(thermal oxide liner layer)，以及氮化矽或氧化矽的填充層(filling layer)。
主動區域(例如，106及108)是具有半導體表面的區域，各種摻雜部件(doped feature)形成於這些具有半導體表面的區域中並且被配置成一個或多個裝置，例如，二極體、電晶體及/或其它合適的裝置。主動區域可包括類似於基板102的塊材矽基板的材料(例如，矽)的半導體材料或是不同的半導體材料，例如，矽鍺、碳化矽或多個半導體材料層(例如，交互排列的矽層與矽鍺層)，上述半導體材料藉由磊晶成長(epitaxial growth)形成於基板102上，而用以提高效能，例如，增加載子遷移率(carrier mobility)的應變效應(strain effect)。第一主動區域106及第二主動區域108各自具有沿著X方向取向的細長形狀(elongated shape)。X方向與Y方向正交，X方向及Y方向都是定義基板102的頂表面。此頂表面具有沿著Z方向的法線方向，且此法線方向垂直於X方向及Y方向。
在本實施例中，主動區域106及108是三維的，例如，突出於基板102之上的鰭片主動區域。鰭片主動區域從基板102突並且提供三維輪廓以更有效地耦合通道區域(或簡稱為通道)與閘極電極。可藉由以下方法形成鰭片主動區域，包括選擇性蝕刻以凹陷化隔離部件104，或選擇性磊晶成長以利用與基板102的半導體相同或不同的半導體成長主動區域，或上述之組合。第一鰭片主動區域106及第二鰭片主動區域108也可分別簡稱為第一鰭片106及第二鰭片108。
第一鰭片106設置於第一區域102A中，並且與具有大尺寸的隔離部件相鄰。因此，第一區域102A被進一步分成兩個次區域(sub-region)：鰭間鰭片區域(inter-fin region)102C及隔離區域102D。鰭間鰭片區域102C及隔離區域102D在圖案密度(pattern density)實質上不相同，因此在製造行為上亦不相同。在鰭間鰭片區域102C中，第一鰭片106被配置得較密集，且在相鄰的鰭片之間具有小的間隙。即使隔離部件104仍然存在於鰭間鰭片區域的鰭片間隙中，但是沿著Y方向的這些間隙的尺寸(例如，第1A圖中的d1)實質上小於在隔離區域102D中的隔離部件104的尺寸d2。在一些實施例中，比率d2/d1大於5。 在一些實施例中，比率d2/d1大於10。在一些實施例中，在鰭間鰭片區域102C中，第一鰭片106的數量大於5。
相似地，第二區域102B也被進一步分成兩個次區域：鰭間鰭片區域102E及隔離區域102F。在圖案密度方面，鰭間鰭片區域102E及隔離區域102F以相似於第一區域102A的鰭間鰭片區域及隔離區域的方式而實質上不相同。具體而言，在鰭間鰭片區域102E中，第二鰭片108被配置得較密集，且在相鄰的鰭片之間具有小的間隙。沿著Y方向的這些間隙的尺寸實質上小於在隔離區域102F中的隔離部件104的尺寸，例如，依據不同的實施例，這兩種尺寸的比率大於5，或是大於10。在一些實施例中，在鰭間鰭片區域102E中，第二鰭片108的數量大於5。
半導體基板102更包括各種摻雜部件，例如，n型摻雜井(n-type doped wells)、p型摻雜井(p-type doped wells)、源極與汲極、其他的摻雜部件或上述之組合，這些摻雜部件被配置為用以形成各種裝置或裝置的組件。在本實施例中，半導體基板102包括第一類型的摻雜井110位於第一區域102A中。使用p型摻質對摻雜井110(因此稱為p型井)進行摻雜。形成p型井110於第一鰭片106中。可藉由離子佈植或其他合適的技術將在p型井110中的摻質(例如，硼)導入第一鰭片106中。舉例而言，p型井110可藉由以下的步驟形成，包括：形成具有開口的經過圖案化的罩幕於基板102上，其中上述開口定義用以形成p型井110的區域；以及使用上述經過圖案化的罩幕作為佈植罩幕，實施離子佈植以將p型摻質(例如，硼)導入第一鰭片106中。上 述經過圖案化的罩幕可以是藉由微影製程而形成的經過圖案化的光阻層，或是藉由沉積製程、微影製程及蝕刻製程而形成的圖案化罩幕。
相似地，半導體基板102可包括第二類型的摻雜井111位於第二區域102B中，其中第二類型在導電性上與第一類型相反。在本實施例中，使用n型摻質對摻雜井111(因此稱為n型井)進行摻雜。形成n型井111於第二鰭片108中。可藉由離子佈植或其他合適的技術將在n型井111中的摻質(例如，磷)導入第二鰭片108中。
半導體結構100更包括第一閘極堆疊112設置於第一區域102A中且具有沿著Y方向取向的細長形狀。第一閘極堆疊112設置在鰭間鰭片區域102C中的第一鰭片106上，並且從鰭間鰭片區域102C連續地延伸到隔離區域102D。第一閘極堆疊112包括閘極介電層以及形成於其上的閘極電極。再者，第一閘極堆疊112在鰭間鰭片區域102C與隔離區域102D中具有不同的結構，這將在下文中進一步詳細描述。可進一步形成閘極間隔物116於第一閘極堆疊112的側壁上。在一些實施例中，閘極間隔物116包括氧化矽、氮化矽、氮氧化矽、其他合適的介電材料或上述之組合。閘極間隔物116可具有多層結構，並且可藉由沉積介電材料之後進行非等向性(anisotropic)蝕刻，例如，電漿蝕刻，而形成閘極間隔物116。
半導體結構100更包括第二閘極堆疊114設置於第二區域102B中且具有沿著Y方向取向的細長形狀。第二閘極堆疊114設置在鰭間鰭片區域102E中的第二鰭片108上，並且從鰭 間鰭片區域102E連續地延伸到隔離區域102F。第二閘極堆疊114包括閘極介電層以及形成於其上的閘極電極。第二閘極堆疊114不同於第一閘極堆疊112。再者，第二閘極堆疊114在鰭間鰭片區域102E與隔離區域102F中具有不同的結構。可進一步形成閘極間隔物116於第二閘極堆疊114的側壁上。第一閘極堆疊112及第二閘極堆疊114可在閘極最後製程(gate last process)中形成，在閘極最後製程中，先形成虛設閘極堆疊，之後，藉由包括蝕刻製程、沉積製程及研磨製程的步驟，以將虛設閘極堆疊置換成金屬閘極堆疊。
以下將配合第2圖到第7圖更詳細地描述第一閘極堆疊112及第二閘極堆疊114，第2圖到第7圖是依據本發明一些實施例的各個方面的半導體結構100的局部剖面圖。具體而言，第2圖是沿著虛線CC’所繪製的在隔離區域102D中的第一閘極堆疊112的剖面圖；第3圖是沿著虛線EE’所繪製的在隔離區域102F中的第二閘極堆疊114的剖面圖；第4圖及第5圖是依據各種實施例之沿著在相鄰鰭片之間的間隙中的虛線DD’所繪製的在鰭間鰭片區域102C中的第一閘極堆疊112的剖面圖；以及第6圖及第7圖是依據各種實施例之沿著在相鄰鰭片之間的間隙中的虛線FF’所繪製的在鰭間鰭片區域102E中的第二閘極堆疊114的剖面圖。為了比較，在下文中並行地描述第一閘極堆疊112與第二閘極堆疊114。
第一閘極堆疊112包括位於隔離區域102D中的第一片段(first segment)以及位於鰭間鰭片區域102C中的第二片段(second segment)。位於隔離區域102D中的第一閘極堆疊112 的第一片段繪示於第2圖中。位於第一片段中的第一閘極堆疊112包括閘極介電層202及閘極電極。閘極介電層202可包括介電材料，例如，氧化矽、氮化矽、氮氧化矽、高介電常數介電材料。在本實施例中，閘極介電層包括高介電常數介電材料層，例如，金屬氧化物(metal oxide)、金屬氮化物(metal nitride)或金屬氮氧化物(metal oxynitride)。在各種實施例中，高介電常數介電材料層包括金屬氧化物：二氧化鋯(ZrO2)、三氧化二鋁(Al2O3)及二氧化鉿(HfO2)，其可藉由合適的方法形成，例如，金屬有機化學氣相沉積(metal organic chemical vapor deposition,MOCVD)、物理氣相沉積、原子層沉積或分子束磊晶(molecular beam epitaxy,MBE)。在一些實施例中，閘極介電層202是在高介電常數介電材料最後製程(high-k-last process)中形成，因此，閘極介電層為U形，並且從底表面及側壁圍繞閘極電極。閘極介電層202可更包括介於半導體基板102與高介電常數介電材料之間的界面層(interfacial layer)。在一些實施例中，界面層包括藉由原子層沉積、熱氧化或紫外光臭氧氧化(ultraviolet-ozone oxidation)而形成的氧化矽。
仍請參照第2圖，位於第一片段中的第一閘極堆疊112的閘極電極包括依序堆疊的第一氮化鈦鉭層(tantalum titanium nitride layer)206、氮化鋁鈦層(titanium aluminum nitride layer)208、第二氮化鈦鉭層210及低電阻金屬(low resistance metal,LRM)層212。第一氮化鈦鉭層206、氮化鋁鈦層208及第二氮化鈦鉭層210皆為U形且包圍在低電阻金屬層212周圍。低電阻金屬層212包括一低電阻金屬，例如，鎢、銅、 鋁、鋁銅合金或其他具有低電阻的金屬/金屬合金。
第二閘極堆疊114包括位於隔離區域102F中的第一片段以及位於鰭間鰭片區域102E中的第二片段。位於隔離區域102F中的第二閘極堆疊114的第一片段繪示於第3圖中。位於第一片段中的第二閘極堆疊114包括閘極介電層202及閘極電極。閘極介電層202可包括介電材料，例如，氧化矽、氮化矽、氮氧化矽、高介電常數介電材料。在本實施例中，閘極介電層包括高介電常數介電材料層，例如，金屬氧化物、金屬氮化物或金屬氮氧化物，且高介電常數介電材料層可藉由合適的方法形成，例如，金屬有機化學氣相沉積、物理氣相沉積、原子層沉積或分子束磊晶。在一些實施例中，閘極介電層202可更包括介於半導體基板102與高介電常數介電材料之間的界面層。
仍請參照第3圖，位於第一片段中的第二閘極堆疊114的閘極電極包括第一氮化鈦鉭層206及氮化鋁鈦層208。然而，第二閘極堆疊114不具有低電阻金屬且不具有第二氮化鈦鉭層210。在本實施例中，第一氮化鈦鉭層206為U形受到同樣是U形的閘極介電層202所圍繞。再者，氮化鋁鈦層208被成形為具有孔洞(也稱為「氣隙(air gap)」)310，且孔洞310被限定於氮化鋁鈦層208中。如上所述，當比較隔離區域內的各自的第一片段時，第一閘極堆疊112與第二閘極堆疊114是彼此不同的。
在對應的鰭間鰭片區域中的第一與第二閘極堆疊亦具有不同的結構，且在下文中配合第4圖及第5圖進行描述。當鰭間鰭片區域102C內的第一鰭片106的數量大於5時，對應的 結構繪示於第4圖中；且當鰭間鰭片區域102C內的第一鰭片106的數量等於2時，對應的結構繪示於第5圖中。位於鰭間鰭片區域102C中的第一閘極堆疊112的第二片段與第一片段不同。
請參照第4圖，位於鰭間鰭片區域102C中的第一閘極堆疊112的第二片段包括閘極介電層202，此閘極介電層202相似於第一片段的閘極介電層202。舉例而言，閘極介電層202包括高介電常數介電材料層，例如，金屬氧化物、金屬氮化物或金屬氮氧化物。位於第二片段中的第一閘極堆疊112的閘極電極包括第一氮化鈦鉭層206、氮化鋁鈦層208及第二氮化鈦鉭層210。然而，位於第二片段中的第一閘極堆疊112的閘極電極包圍一個或多個孔洞(void)，例如，孔洞402及404。當鰭間鰭片區域102C內的第一鰭片106的數量大於5時，第二片段不具有低電阻金屬。
第二片段在X方向上具有狹窄腕部(narrow wrist)，而第一片段具有實質上垂直的側壁。以上所有內容都與製造閘極堆疊的方法以及與其相關的負載效應(loading effect)有關。位於鰭間鰭片區域102C中的第一閘極堆疊112的第二片段沿著X方向在不同的高度跨越不同的尺寸。特別是，第二片段在第一閘極堆疊112的頂表面處跨越第一尺寸a1；在一特定高度處跨越第二尺寸a2，其為最窄的尺寸(或最小尺寸)；在第一閘極堆疊112的中間處跨越第三尺寸a3；以及在第一閘極堆疊112的底表面處的跨越第四尺寸a4。最小尺寸a2位於與第一鰭片106的頂表面實質上符合或實質上接近的高度。應注意的是，第一鰭片106的頂表面如圖1B所示，第一鰭片106 位於隔離部件104的頂部表面上方，其中垂直高度差被稱為鰭片高度H。在上述尺寸中，a4>a3>a1>a2。在一些實施例中，第一比率a1/a2為大於1.1；第二比率a3/a2為大於1.2；以及第三比率a4/a2為大於1.4。
當第一鰭片106的數量等於2時，位於鰭間鰭片區域102C中的第一閘極堆疊112的第一片段有一些差異，如第5圖所繪示。第一閘極堆疊1112的閘極電極在第二部分仍然具有相似的狹窄腕部，並且包括第一氮化鈦鉭層206、氮化鋁鈦層208、第二氮化鈦鉭層210，以及低電阻金屬層212。然而，由於孔洞502形成在第二氮化鈦鉭層210內，低電阻金屬層212僅設置在孔洞502上方並且覆蓋孔洞502。
當鰭間鰭片區域102E內的鰭片的數量等於2時，參照第6圖描述位於鰭間鰭片區域102E中的第二閘極堆疊114的第二片段；且當鰭間鰭片區域102E內的鰭片的數量大於5時，參照第7圖描述位於鰭間鰭片區域102E中的第二閘極堆疊114的第二片段。請參照第7圖，位於鰭間鰭片區域102E中的第二閘極堆疊114的第二片段包括閘極介電層202，此閘極介電層202相似於第一片段的閘極介電層202。舉例而言，閘極介電層202包括高介電常數介電材料層，例如，金屬氧化物、金屬氮化物或金屬氮氧化物。位於第二片段中的第二閘極堆疊114的閘極電極包括第一氮化鈦鉭層206及氮化鋁鈦層208；不具有第二氮化鈦鉭層210及低電阻金屬層212；並且包圍一個或多個孔洞，例如，孔洞702，且孔洞702的尺寸大於孔洞310的尺寸。
當鰭間鰭片區域102E內的鰭片的數量等於2時，孔 洞602的尺寸小於孔洞702但是大於孔洞310。相似於第一閘極堆疊112，位於鰭間鰭片區域102E中的第二閘極堆疊114的第二片段在X方向上具有狹窄腕部(如第6圖及第7圖所繪示)，而第一片段具有實質上垂直的側壁。
請參照第1A圖到第1C圖，半導體結構100包括通道區域124，通道區域124被定義為位於第一鰭片106之上且位於第一閘極堆疊112之下。可藉由離子佈植以調整通道124，使其具有合適的閾值電壓(threshold voltage)或其他參數。通道124可具有與p型井110相同類型的摻質(p型)，但具有更大的摻雜濃度，端視應用及裝置規格而決定。
半導體結構100包括源極/汲極(S/D)部件(或簡稱為源極與汲極)126，源極/汲極部件126形成於第一鰭片106上並且位於第一閘極堆疊112的相對兩側。源極/汲極部件126受到n型摻質(例如，磷)的摻雜。可藉由離子佈植及/或擴散，以形成源極/汲極部件126。為了形成源極/汲極部件126，可進一步包括其他製程步驟。舉例而言，可使用快速熱退火(rapid thermal annealing,RTA)製程，以活化所佈植的摻質。源極/汲極部件可具有藉由多步驟摻雜(multi-step implantation)所形成的不同的摻雜剖面輪廓(doping profile)。舉例而言，可包括額外的摻雜部件，例如，輕摻雜汲極(light doped drain,LDD)或雙擴散汲極(double diffused drain,DDD)。再者，源極/汲極部件126可具有不同的結構，例如，凸起(raised)結構、凹陷(recessed)結構或應變(strained)結構。舉例而言，源極/汲極部件的形成可包括：蝕刻以凹陷化源極與汲極區域；磊晶成長 (epitaxial growth)且臨場摻雜(in-situ doping)以形成磊晶源極/汲極部件；以及為了活化而進行退火。通道124中介於源極/汲極部件126之間。
半導體結構100包括通道區域132，通道區域132被定義為位於第二鰭片108之上且位於第二閘極堆疊114之下。可藉由離子佈植以調整通道132，使其具有合適的閾值電壓或其他參數。通道132可具有與n型井111相同類型的摻質(n型)，但具有更大的摻雜濃度，端視應用及裝置規格而決定。
半導體結構100包括源極/汲極(S/D)部件134，源極/汲極部件126形成於第二鰭片108上並且位於第二閘極堆疊114的相對兩側。源極/汲極部件134受到p型摻質(例如，硼)的摻雜。可藉由離子佈植及/或擴散，以形成源極/汲極部件134。為了形成源極/汲極部件，可進一步包括其他製程步驟，例如，快速熱退火。源極/汲極部件可具有藉由多步驟摻雜所形成的不同的摻雜剖面輪廓，例如，輕摻雜汲極或雙擴散汲極。再者，藉由與形成源極/汲極部件126相似的步驟，源極/汲極部件134可具有不同的結構，例如，凸起結構、凹陷結構或應變結構。通道132中介於源極/汲極部件134之間。
在本實施例中，源極/汲極部件為磊晶源極與汲極。可藉由選擇性磊晶成長形成磊晶源極/汲極部件，用以增進載子遷移率(carrier mobility)及裝置效能的應變效應(straining effect)。可藉由一次或多次的磊晶成長(磊晶製程)形成源極/汲極部件，藉此在源極與汲極區域內的鰭片(例如，藉由經過圖案化的硬罩幕所定義)上成長結晶態的矽(Si)部件、矽 鍺(silicon germanium,SiGe)部件、碳化矽(silicon carbide,SiC)部件及/或其它合適的半導體部件。
半導體結構100可更包括其他部件，例如，內連線結構，此內連線結構更包括：來自多個金屬層的金屬線路，用以提供水平電性連接；接觸(contact)，用以提供從基板到金屬線路的垂直電性連接；以及介層窗(via)，用以提供金屬線路與相鄰金屬層之間的垂直電性連接。上述接觸包括連接到源極與汲極的接觸，以及連接到閘極電極的閘極接觸。特別是，連接到第一閘極堆疊112的閘極接觸被配置為座落在位於隔離區域102D中的第一閘極堆疊112的第一片段上。
通道124、源極/汲極部件126及第一閘極堆疊112被配置為形成n型場效電晶體於第一區域102A中。通道132、源極/汲極部件134及第二閘極堆疊114被配置為形成p型場效電晶體於第二區域102B中。由於n型場效電晶體及p型場效電晶體的結構，每個閘極具有配合閘極電極而調整的功函數，且具有為了提高裝置效能而降低的閾值電壓。再者，作為n型場效電晶體的閘極堆疊，第一閘極堆疊112包括位於隔離區域102D中的第一片段，其具有與位於鰭間鰭片區域102C中的第二片段不同的結構。第一片段包括低電阻金屬，而第二片段不具有低電阻金屬。當閘極接觸被設置於且座落於位於隔離區域102D中的第一閘極堆疊112的第一片段上時，閘極電極與閘極接觸之間的接觸電阻實質上被降低。第一閘極堆疊112的第二片段被設置於第一鰭片106上並覆蓋對應的n型場效電晶體的通道區域，閘極電極的功函數將影響對應的n型場效電晶體的閾值電 壓。在第二片段中沒有低電阻金屬，將會降低對應的n型場效電晶體的閾值電壓。舉例而言，當低電阻金屬中使用鎢作為填充金屬時，其也會摻入氟。氟會增加閾值電壓。當鎢或一般低電阻金屬從第二片段中被排除時，會降低閾值電壓。因此，用於n型場效電晶體的第一閘極堆疊112具有各自不同的結構，其中在隔離區102D中的第一片段具有低電阻金屬，且在鰭間鰭片區域102C中的第二片段不具有低電阻金屬，閾值電壓與閘極接觸電阻皆被降低，因而導致裝置效能的提升。相似地，用於p型場效電晶體的第二閘極堆疊114也被設計為具有提升的裝置效能。
第8圖是依據一些實施例之製造具有n型場效電晶體及p型場效電晶體的半導體結構100的方法800的流程圖，其中n型場效電晶體具有第一閘極堆疊112，其在隔離區域與鰭間鰭片區域中具有各自的結構，且p型場效電晶體具有第二閘極堆疊114，其在隔離區域與鰭間鰭片區域中具有各自的結構。參照第8圖及其他圖式描述方法800。由於在第1A圖到第1C圖及第2圖到第7圖已經提供一些詳細地描述，這些描述在下文將不再重複。
請參照第8圖的方塊802及第10A圖到第10B圖，方法800包括在半導體基板102中形成隔離部件104的操作步驟，藉此在第一區域102A中定義第一主動區域1002並且在第二區域102B中定義第二主動區域1004。第10A圖是半導體結構100的上視圖，且第10B圖是沿著虛線AA’所繪製的半導體結構100的剖面圖。在第一區域102A中，第一主動區域1002被配置在鰭 間鰭片區域102C中，且鰭間鰭片區域102C具有相鄰的隔離區域102D。相似地，在第二區域102B中，第二主動區域1004被配置在鰭間鰭片區域102E中，且鰭間鰭片區域102C具有相鄰的隔離區域102F。隔離部件的形成可包括：藉由微影製程形成經過圖案化的罩幕；藉由經過圖案化的罩幕的開口蝕刻基板102，以形成溝槽；使用一種或多種介電材料填充溝槽；以及進行化學機械研磨製程。經過圖案化的罩幕包括開口以定義隔離部件104的區域。經過圖案化的罩幕可以是軟罩幕(例如，光阻層)或硬罩幕(例如，氧化矽、氮化矽或上述之組合)。形成經過圖案化的罩幕可包括：沉積硬罩幕層；藉由微影製程形成經過圖案化的光阻層，其中微影製程更包括旋轉塗佈光阻層、進行曝光製程、顯影經過曝光的光阻層、藉由經過圖案化的光阻層的開口蝕刻硬罩幕；以及藉由濕式剝離(wet stripping)或電漿灰化(plasma ashing)移除經過圖案化的光阻層。
請參照第8圖的方塊804及第11A圖到第11B圖，方法800更包括在半導體基板102中形成第一鰭片主動區域(簡稱為第一鰭片)106及第二鰭片主動區域(簡稱為第二鰭片)108突出於隔離部件104上的操作步驟。第11A圖是半導體結構100的上視圖，且第11B圖是沿著虛線AA’所繪製的半導體結構100的剖面圖。這些鰭片主動區域也統稱為鰭片結構。在一些實施例中，可藉由選擇性蝕刻將隔離部件104凹陷化，以形成鰭片結構。在一些實施例中，可藉由將一種或多種半導體材料選擇性磊晶成長於主動區域，以形成鰭片結構。在又一些實施例中，可藉由包括選擇性蝕刻凹陷化與選擇性磊晶成長的混合製 程，以形成鰭片結構。鰭片結構可具有沿著X方向取向的細長形狀。磊晶成長的半導體材料可包括矽、鍺、矽鍺、碳化矽或其他合適的半導體材料。選擇性蝕刻製程可包括濕式蝕刻、乾式蝕刻、其他合適的蝕刻或上述之組合。
請參照第8圖的方塊806及第11A圖到第11B圖，方法800可包括形成摻雜井的操作步驟，例如位於第一區域102A中的第一鰭片106上的第一類型的摻雜井110，以及位於第二區域102B中的第二鰭片108上的第二類型的摻雜井111。在本實施例中，摻雜井110是p型摻雜井(p型井)，其中藉由合適的技術，例如，離子佈植，將在p型井110中的p型摻質(例如，硼)導入第一鰭片106中；並且摻雜井111是n型摻雜井(n型井)，其中藉由合適的技術將n型摻質(例如，磷)導入第二鰭片108中。
請參照第8圖的方塊808及第12A圖到第12C圖，方法800繼續進行形成虛設閘極堆疊於基板102上的操作步驟，例如，第一區域102A中的第一虛設閘極堆疊1202及第二區域102B中的第二虛設閘極堆疊1204。依據本發明一些實施例的各個方面，第12A圖是半導體結構100的上視圖；第12B圖是沿著虛線AA’所繪製的半導體結構100的部分的剖面圖；且第12C圖是沿著虛線BB’所繪製的半導體結構100的部分的剖面圖。虛設閘極堆疊1202及1204可包括閘極介電層，例如，氧化矽、高介電常數介電材料、其他合適的介電材料或上述之組合。虛設閘極堆疊1202及1204亦包括閘極電極，其包括任何合適的導電材料，例如，經過摻雜的多晶矽。藉由沉積製程及圖案化製程形成虛設閘極堆疊1202及1204，圖案化製程更包括微影及蝕刻。 在本實施例中，形成虛設閘極堆疊的製程包括：藉由熱氧化(thermal oxidation)，以形成熱氧化層於鰭片上；藉由化學氣相沉積沉積多晶矽層；藉由光微影(photolithography)製程，以形成經過圖案化的罩幕層1206；以及對所沉積的虛設閘極材料進行蝕刻製程。經過圖案化的罩幕層包括開口，其定義出用以形成第一及第二虛設閘極堆疊的區域。經過圖案化的罩幕層1206可以是軟罩幕(例如，光阻層)或硬罩幕(例如，氧化矽、氮化矽或上述之組合)，其藉由與在操作步驟802期間用於隔離部件104的硬罩幕相似的製程所形成。
在操作步驟808的期間，亦形成閘極間隔物116於虛設閘極堆疊(1202及1204)的側壁上。閘極間隔物116包括一種或多種介電材料，例如，氧化矽或氮化矽。閘極間隔物116的形成可包括：沉積一個或多個介電材料層於虛設閘極堆疊上；以及對上述介電材料層進行非等向性(anisotropic)蝕刻製程。在一些實施例中，非等向性蝕刻製程包括使用合適的蝕刻劑的乾式蝕刻。
請參照第8圖的方塊810及第13A圖到第13C圖，方法800包括形成各種源極/汲極部件的操作步驟，例如，位於第一區域102A中的源極/汲極部件126，以及位於第二區域102B中的源極/汲極部件134。依據本發明一些實施例的各個方面，第13A圖是半導體結構100的上視圖；第13B圖是沿著虛線AA’所繪製的半導體結構100的部分的剖面圖；且第13C圖是沿著虛線BB’所繪製的半導體結構100的部分的剖面圖。源極/汲極部件126被位於閘極堆疊1202下方的通道124插入其間。使用n型 摻質(例如，磷)摻雜源極/汲極部件126。使用p型摻質(例如，硼)摻雜通道124。相似地，源極/汲極部件134被位於閘極堆疊1204下方的通道132插入其間。使用p型摻質(例如，硼)摻雜源極/汲極部件134。使用n型摻質(例如，磷)摻雜通道132。藉由多重步驟形成源極/汲極部件，並且分別形成兩種類型的源極與汲極部件。
在一些實施例中，源極與汲極是磊晶源極與汲極。可藉由選擇性磊晶成長形成磊晶源極/汲極，以增進載子遷移率及裝置效能的應變效應。可藉由一次或多次的磊晶成長(磊晶製程)形成源極與汲極，藉此在源極與汲極區域內的第一主動區域(例如，藉由經過圖案化的硬罩幕所定義)上成長結晶態的矽部件、矽鍺部件、碳化矽部件及/或其它合適的半導體部件。在另一實施例中，在磊晶成長之前，進行蝕刻製程，以將位於源極與汲極區域中的第一主動區域106的部分凹陷化。蝕刻製程也可移除設置於源極/汲極區域上的任何介電材料，例如，在閘極側壁部件的形成期間。合適的磊晶製程包括化學氣相沉積的沉積技術(例如，氣相磊晶(vapor-phase epitaxy,VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD,UHV-CVD))、分子束磊晶及/或其他合適的製程。在磊晶製程的期間，可藉由導入摻雜物種(doping species)源極與汲極部件進行原位(in-situ)摻雜，其中摻雜物種可以是，例如，用於源極/汲極部件126的n型摻質(例如，磷或砷)，或是用於源極/汲極部件134的p型摻質(例如，硼或二氟化硼(BF2))。若源極與汲極未被原位摻雜，則進行佈植製程(即，接面佈植製程(junction implant process))，以將相對應的摻質導入源極與汲極中。在一些其他實施例中，藉由磊晶成長一個或多個半導體材料層，以形成凸起的源極與汲極。舉例而言，磊晶成長矽鍺層於第一鰭片106上，以形成源極/汲極部件126；且磊晶成長矽層或碳化矽層於第二鰭片108上，以形成源極/汲極部件134。
請參照第8圖的方塊812及第13A圖到第13C圖，方法800包括形成層間介電(inter-layer dielectric,ILD)層136於半導體結構100上的操作步驟。層間介電層136包括一種或多種介電材料，以對各種裝置組件提供隔離功能。層間介電層136包括介電材料，例如，氧化矽、低介電常數(low-k)介電材料、其他合適的介電材料或上述之組合。在一些實施例中，低介電常數介電材料包括氟矽玻璃(FSG)、摻雜碳的氧化矽、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非結晶的氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、雙苯并環丁烯(bis-benzocyclobutenes,BCB)、SiLK(陶氏化學，密西根州米德蘭)、聚醯亞胺及/或合適的低介電常數介電材料，其介電常數實質上小於熱氧化矽的介電常數。舉例而言，層間介電層136的形成包括沉積製程及化學機械研磨製程。沉積製程可包括旋轉塗佈、化學氣相沉積、其他合適的沉積技術或上述之組合。利用硬罩幕作為研磨停止層，可使化學機械研磨製程停止於硬罩幕1206上，且隨後藉由蝕刻移除硬罩幕。此外，亦可藉由化學機械研磨製程移除硬罩幕1206。在化學機械研磨製程之後，虛設閘極堆疊並未受到層間介電層136所覆蓋。
請參照第8圖的方塊814及第14A圖到第14C圖，方 法800包括形成金屬閘極堆疊112及114以分別取代虛設閘極堆疊1202及1204的操作步驟。依據本發明一些實施例的各個方面，第14A圖是半導體結構100的上視圖；第14B圖是沿著虛線AA’所繪製的半導體結構100的部分的剖面圖；且第14C圖是沿著虛線BB’所繪製的半導體結構100的部分的剖面圖。金屬閘極堆疊的形成包括蝕刻製程、沉積製程及化學機械研磨製程。下文參照第9圖作為方法814的流程圖，以提供更詳細的描述。
請參照第9圖的方塊902及第15A圖到第15C圖，方法814開始於進行第一蝕刻製程以移除虛設閘極堆疊1202及1204，而形成閘極溝槽1502及1504的操作步驟。依據本發明一些實施例的各個方面，第15A圖是半導體結構100的上視圖；第15B圖是沿著虛線AA’所繪製的半導體結構100位於隔離區域中的部分的剖面圖；且第15C圖是沿著虛線BB’所繪製的半導體結構100位於鰭間鰭片區域中的部分的剖面圖。第一蝕刻製程包括一個或多個蝕刻步驟，其使用合適的蝕刻劑，並且可包括乾式蝕刻、濕式蝕刻或上述之組合。舉例而言，濕式蝕刻可使用氫氟酸(hydrofluoric acid)，或氨-過氧化氫-水混合物，其是包含氫氧化銨(NH4OH)、過氧化氫(H2O2)及(H2O)的溶液。由於蝕刻負載效應(etching loading effect)，位於對應的隔離區域與鰭間鰭片區域中的虛設閘極堆疊的片段具有不同的蝕刻特性。以第一虛設閘極堆疊1202為例，位於鰭間鰭片區域102C中的虛設閘極堆疊1202的片段，由於鰭間鰭片區域102C中的高不平坦輪廓，位於鰭間鰭片區域102C中的閘極溝槽1502的對應部分具有不平坦輪廓及狹窄腕部，如第15C圖所繪示；而位於 隔離區域102D中的閘極溝槽1502的部分具有實質上垂直的輪廓，如第15B圖所繪示。在第二區域102B中，閘極溝槽1504亦包括具有相似結構的兩個部分，其分別位於隔離區域102F及鰭間鰭片區域102E中。
在形成閘極溝槽1502及1504之後，可藉由沉積製程形成閘極介電層202於閘極溝槽中，如第16A圖到第16E圖所繪示。依據本發明一些實施例的各個方面，第16A圖是半導體結構100的上視圖；第16B圖是沿著虛線AA’所繪製的半導體結構100位於隔離區域102D中的部分的剖面圖；第16C圖是沿著虛線BB’所繪製的半導體結構100位於鰭間鰭片區域102C中的部分的剖面圖；第16D圖是沿著虛線CC’所繪製的半導體結構100位於隔離區域102F中的部分的剖面圖；且第16E圖是沿著虛線DD’所繪製的半導體結構100位於鰭間鰭片區域102E中的部分的剖面圖。閘極介電層202可包括高介電常數介電層或可額外包括界面層，例如，氧化矽層。可藉由合適的技術形成閘極介電層202，合適的技術包括原子層沉積、金屬有機化學氣相沉積、物理氣相沉積、分子束磊晶、其他合適的技術或上述之組合。在本實施例中，閘極介電層202是在高介電常數介電材料最後製程(high-k-last process)中形成，且閘極介電層202在閘極溝槽1502及504中分別為U形。
請參照第9圖的方塊904及第16A圖到第16E圖，方法814繼續進行藉由合適的方法(例如，物理氣相沉積或其他合適的沉積技術)沉積第一氮化鈦鉭層206於閘極溝槽1502及1504中的操作步驟。
請參照第9圖的方塊906及第16A圖到第16E圖，方法814繼續進行藉由合適的方法(例如，物理氣相沉積或其他合適的沉積技術)沉積氮化鋁鈦層208於閘極溝槽1502及1504中的操作步驟。操作步驟906被設計為實質上填滿溝槽1502及1504。應注意的是，即使第16A圖到第16E圖中並未繪示，可沉積各種材料層於層間介電層136。在操作步驟906之後，形成中間閘極堆疊(intermediate gate stack)1602於第一區域102A中，且形成閘極堆疊114第二區域102B中。在本實施例中，中間閘極堆疊1602包括定義於氮化鋁鈦層208中的氣隙，例如，位於鰭間鰭片區域102C中的氣隙402，其由狹窄腕部輪廓所引起，並且在完全填滿閘極溝槽就被沉積製程所封閉。相似地，第二閘極堆疊114亦包括位於隔離區域102F中的氣隙310，且可更包括位於鰭間鰭片區域102E中的氣隙602。
請參照第9圖的方塊908及第17A圖到第17C圖，方法814繼續進行形成覆蓋第二區域102B並暴露第一區域102A的經過圖案化的罩幕層1702的操作步驟。依據本發明一些實施例的各個方面，第17A圖是半導體結構100的上視圖；第17B圖是沿著虛線AA’所繪製的半導體結構100位於隔離區域102D中的部分的剖面圖；且第17C圖是沿著虛線BB’所繪製的半導體結構100位於鰭間鰭片區域102C中的部分的剖面圖。經過圖案化的罩幕層1702可以是藉由微影製程所形成的軟罩幕，例如，經過圖案化的光阻層；或藉由微影製程及蝕刻製程所形成的經過圖案化的硬罩幕，例如，經過圖案化的氮化矽層。
請參照第9圖的方塊910及第17A圖到第17C圖，方 法814繼續進行藉由經過圖案化的罩幕層1702保護第二區域102B，而對位於第一區域102A中的半導體結構進行第二蝕刻製程的操作步驟。第二蝕刻製程可包括濕式蝕刻、乾式蝕刻或其他合適的蝕刻技術，其具有合適的蝕刻劑以部分地移除位於第一區域102A中的中間閘極堆疊1602的氮化鋁鈦層208，而形成位於隔離區域102D中的溝槽1704，以及位於鰭間鰭片區域102C中的溝槽1706。由於第二閘極堆疊114已經被填充，並不會受到隨後的沉積製程影響，因此，經過圖案化的罩幕層1702可在第二蝕刻製程之後被移除，或者在之後的製造階段被移除。
依據本發明一些實施例的各個方面，第1請參照第9圖的方塊912及第18A圖到第18C圖，方法814繼續進行藉由合適的方法(例如，物理氣相沉積或其他合適的沉積技術)沉積第二氮化鈦鉭層210於溝槽1704及1706中的操作步驟。第18A圖是半導體結構100的上視圖；第18B圖是沿著虛線AA’所繪製的半導體結構100位於隔離區域102D中的部分的剖面圖；且第18C圖是沿著虛線BB’所繪製的半導體結構100位於鰭間鰭片區域102C中的部分的剖面圖。
請參照第9圖的方塊914及第18A圖到第18C圖，方法814繼續進行藉由合適的方法(例如，物理氣相沉積或其他合適的沉積技術)沉積低電阻金屬層212於第一區域102A中的操作步驟。在一些實施例中，低電阻金屬層212包括鎢、銅、鋁、鋁銅合金或上述之組合。低電阻金屬層212完全填滿位於隔離區域102D中的第一閘極堆疊112的片段，並且實質上填入位於 鰭間鰭片區域102C中的第一閘極堆疊112的片段，其可能留下孔洞404於頂部分之上。
請參照第9圖的方塊916及第18A圖到第18C圖，方法814繼續進行化學機械研磨製程以移除所沉積的材料的多餘部分並且平坦化半導體結構100的頂表面的操作步驟。化學機械研磨製程完全移除位於層間介電層136上的所沉積的材料。若經過圖案化的罩幕層1702並未被事先移除，則經過圖案化的罩幕層1702可藉由化學機械研磨製程被額外地移除，或者可藉由其他的蝕刻製程被另外地移除。因此，第一金屬閘極堆疊112與第二金屬閘極堆疊114皆被形成為具有如上所述的各自的結構。
現在請參照回第8圖，在上述的操作步驟之前、之間及之後方法800可額外地包括其他的操作步驟。舉例而言，方法800可包括形成內連線結構的操作步驟816，此內連線結構將n型場效電晶體、p型場效電晶體及各種其他裝置的各種部件耦合到積體電路中。此內連線結構包括具有金屬線路的多個金屬層，用以提供水平電性連接，且更包括介層窗部件，用以提供相鄰金屬層之間的垂直電性連接。此內連線結構更包括介電材料，例如，層間介電層，以對埋設於其中的各種導電部件提供隔離功能。在本實施例中用於說明。此內連線結構可藉由合適的技術形成，例如單鑲嵌(single damascene)製程、雙鑲嵌(dual damascene)製程或其他合適的製程。各種導電部件(接觸部件、介層窗部件及金屬線路)可以包括銅、鋁、鎢、矽化物、其它合適的導電材料或上述之組合。層間介電層可包括氧化 矽、低介電常數介電材料、其他合適的介電材料或上述之組合。層間介電層可包括多個膜層，其中每一者更包括蝕刻停止層(例如，氮化矽)，以提供蝕刻選擇性。各種導電部件可更包括襯層(lining layer)，例如，氮化鈦及鈦，以提供阻障層以防止相互擴散(inter-diffusion)、黏附或其他材料集積效應。
本發明一些實施例提供一種具有半導體結構及其製造方法，其中此半導體結構具有n型場效電晶體及p型場效電晶體，其各自的閘極結構。特別是，用於n型場效電晶體的閘極堆疊具有位於隔離區域中的第一片段，以及位於鰭間鰭片區域中的第二片段，其中上述第一片段包括低電阻金屬，而第二片段不具有上述低電阻金屬。當閘極接觸被設置且座落於上述n型場效電晶體閘極的第一片段上，介於閘極電極與閘極接觸之間的接觸電阻實質上被降低。上述n型場效電晶體閘極的第二片段被設置於鰭片上並覆蓋對應的n型場效電晶體的通道區域，閘極電極的金屬成分的功函數將影響對應的n型場效電晶體的閾值電壓。在第二片段中沒有低電阻金屬，將會降低對應的n型場效電晶體的閾值電壓。上述n型場效電晶體閘極的結構同時降低閾值電壓與閘極接觸電阻，因此，提升裝置的效能。再者，在此所揭露的結構及方法可與具有較小部件尺寸的先進技術相容，例如，7nm的先進技術。
因此，依據本發明的一些實施例，提供一種半導體結構。上述半導體結構包括：半導體基板，其具有第一區域，及第二區域相鄰於上述第一區域；複數個第一鰭片，形成於上述半導體基板上且位於上述第一區域中；第一淺溝槽隔離部 件，設置於上述半導體基板上且位於上述第二區域中；以及第一閘極堆疊，其包括第一片段直接設置於位於上述第一區域中的上述第一鰭片上，及第二片段延伸到位於上述第二區域中的上述第一淺溝槽隔離部件。上述第一閘極堆疊的上述第二片段包括依序堆疊的第一氮化鈦鉭層、氮化鋁鈦層、第二氮化鈦鉭層及低電阻金屬層。位於上述第一區域中的上述第一閘極堆疊的上述第一片段不具有上述低電阻金屬層。
在一些實施例中，上述第一鰭片的每一者具有沿著第一方向取向的細長形狀，並且沿著垂直於上述第一方向的第二方向跨越第一尺寸；上述第一淺溝槽隔離部件沿著上述第二方向跨越第二尺寸；以及上述第二尺寸實質上大於上述第一尺寸。
在一些實施例中，上述第一閘極堆疊的上述第一片段包括上述第一氮化鈦鉭層及上述氮化鋁鈦層；以及位於上述第一區域中的上述第一閘極堆疊的上述第一片段進一步定義受到上述氮化鋁鈦層所圍繞的孔洞。
在一些實施例中，上述第一閘極堆疊的上述第一片段在頂表面處具有第一長度L1，在中間處具有第二長度L2，且在底表面處具有第三長度L3，其中L2大於L1且L3大於L2，其中L1、L2及L3為沿著上述第一方向的尺寸。
在一些實施例中，上述第一閘極堆疊的上述第一片段在上述複數個第一鰭片的一頂表面處的高度位置具有第四長度L4，且L4小於L1。
在一些實施例中，第一比率L1/L4為大於1.1；第二 比率L2/L4為大於1.2；且第三比率L3/L4為大於1.4。
在一些實施例中，上述低電阻金屬層包括鎢、銅、鋁及銅鋁合金中的至少一者。
在一些實施例中，上述第一鰭片的每一者更包括被p型摻質所摻雜且位於上述第一閘極堆疊下方的n型通道區域。
在一些實施例中，上述半導體結構更包括：複數個第二鰭片，形成於上述半導體基板上且位於第三區域中；第二淺溝槽隔離部件，設置於上述半導體基板上且位於第四區域中；以及第二閘極堆疊直接設置於上述第二鰭片上，其中上述第二閘極堆疊不具有上述低電阻金屬層及上述第二氮化鈦鉭層。
在一些實施例中，上述第二閘極堆疊的上述氮化鋁鈦層被成形為具有定義於其中的孔洞。
在一些實施例中，上述半導體結構更包括被n型摻質所摻雜且形成於上述第二鰭片中的p型通道區域，其中上述p型通道區域位於上述第二閘極堆疊下方。
在一些實施例中，上述半導體結構更包括：複數個第一源極與汲極部件，形成於上述第一鰭片上，且被上述n型通道區域插入其間，其中上述第一閘極堆疊、上述第一源極與汲極部件及上述n型通道區域被配置成n型場效電晶體；以及複數個第二源極與汲極部件，形成於上述第二鰭片上，且被上述p型通道區域插入其間，其中上述第二閘極堆疊、上述第二源極與汲極部件及上述p型通道區域被配置成p型場效電晶體。
在一些實施例中，上述第一鰭片的數量為5。
在一些實施例中，位於上述第一閘極堆疊的上述第二片段中的上述第一氮化鈦鉭層被成形為從底部與側壁圍繞上述氮化鋁鈦層；位於上述第一閘極堆疊的上述第二片段中的上述氮化鋁鈦層被成形為從底部與側壁圍繞上述第二氮化鈦鉭層；以及位於上述第一閘極堆疊的上述第二片段中的上述第二氮化鈦鉭層被成形為從底部與側壁圍繞上述低電阻金屬層。
在一些實施例中，上述第一閘極堆疊更包括具有高介電常數介電材料的第一閘極介電層；以及上述第二閘極堆疊更包括具有上述高介電常數介電材料的第二閘極介電層。
依據本發明的一些實施例，提供一種半導體結構。上述半導體結構包括：半導體基板，其具有第一區域及第二區域；複數個第一鰭片，設置於上述半導體基板上且位於上述第一區域中，及複數個第二鰭片，設置於上述半導體基板上且位於上述第二區域中；第一閘極堆疊，直接設置於上述第一鰭片上，其中上述第一閘極堆疊依序包括第一氮化鈦鉭層、氮化鋁鈦層、第二氮化鈦鉭及低電阻金屬；以及第二閘極堆疊，直接設置於上述第二鰭片上，其中上述第二閘極堆疊不具有上述低電阻金屬，且包括上述第一氮化鈦鉭層及上述氮化鋁鈦層，其中上述低電阻金屬包括鎢、銅、鋁及銅鋁合金中的至少一者。
在一些實施例中，上述半導體結構更包括：n型通道區域，形成於上述第一鰭片上，其中上述n型通道區域被p型 摻質所摻雜且位於上述第一閘極堆疊下方；p型通道區域，形成於上述第二鰭片上，其中上述p型通道區域被n型摻質所摻雜且位於上述第二閘極堆疊下方；複數個第一源極與汲極部件，形成於上述第一鰭片上，且被上述n型通道區域插入其間，其中上述第一閘極堆疊、上述第一源極與汲極部件及上述n型通道區域被配置成n型場效電晶體；以及複數個第二源極與汲極部件，形成於上述第二鰭片上，且被上述p型通道區域插入其間，其中上述第二閘極堆疊、上述第二源極與汲極部件及上述p型通道區域被配置成p型場效電晶體。
在一些實施例中，上述第一鰭片的每一者具有沿著第一方向取向的細長形狀；以及上述第一閘極堆疊在頂表面處具有第一長度L1，在中間處具有第二長度L2，且在底表面處具有第三長度L3，其中L2大於L1且L3大於L2，其中L1、L2及L3為沿著上述第一方向的尺寸。
依據本發明的一些實施例，提供一種製造半導體結構的方法。上述方法包括：形成複數個隔離部件於半導體基板中，以定義複數個第一鰭片於第一區域中，及複數個第二鰭片於第二區域中；形成第一虛設閘極堆疊於上述第一鰭片上，及第二虛設閘極堆疊於上述第二鰭片上；沉積層間介電層於上述半導體基板上；藉由蝕刻製程移除上述第一及第二虛設閘極堆疊，以形成第一閘極溝槽及第二閘極溝槽於上述層間介電層中；沉積第一氮化鈦鉭層於上述第一及第二閘極溝槽中；沉積氮化鋁鈦層於上述第一氮化鈦鉭層上，以填入上述第一及第二閘極溝槽；形成經過圖案化的罩幕層以覆蓋上述第二區域且不 覆蓋上述第一區域；對位於上述第一閘極溝槽中的上述氮化鋁鈦層進行蝕刻製程；沉積第二氮化鈦鉭層於上述第一閘極溝槽中；以及填充低電阻金屬於上述第一閘極溝槽中。
在一些實施例中，填充上述低電阻金屬於上述第一閘極溝槽中包括沉積鎢、銅、鋁、銅鋁合金及上述之組合中的一者。
前述內文概述了許多實施例的部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明。本技術領域中具有通常知識者應可理解，且可輕易地以本發明為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。

Claims (20)

  1. 一種半導體結構，包括：一半導體基板，具有一第一區域，及一第二區域相鄰於該第一區域；複數個第一鰭片，形成於該半導體基板上且位於該第一區域中；一第一淺溝槽隔離部件，設置於該半導體基板上且位於該第二區域中；以及一第一閘極堆疊，包括一第一片段直接設置於位於該第一區域中的該等第一鰭片上，及一第二片段延伸到位於該第二區域中的該第一淺溝槽隔離部件，其中該第一閘極堆疊的該第二片段包括依序堆疊的一第一氮化鈦鉭層、一氮化鋁鈦層、一第二氮化鈦鉭層及一低電阻金屬層，其中位於該第一區域中的該第一閘極堆疊的該第一片段不具有該低電阻金屬層。
  2. 如申請專利範圍第1項所述之半導體結構，其中：該等第一鰭片的每一者具有沿著一第一方向取向的一細長形狀，並且沿著垂直於該第一方向的一第二方向跨越一第一尺寸；該第一淺溝槽隔離部件沿著該第二方向跨越一第二尺寸；以及該第二尺寸實質上大於該第一尺寸。
  3. 如申請專利範圍第2項所述之半導體結構，其中：該第一閘極堆疊的該第一片段包括該第一氮化鈦鉭層及該 氮化鋁鈦層；以及位於該第一區域中的該第一閘極堆疊的該第一片段進一步定義受到該氮化鋁鈦層所圍繞的一孔洞。
  4. 如申請專利範圍第1項所述之半導體結構，其中該第一閘極堆疊的該第一片段在一頂表面處具有一第一長度L1，在一中間處具有一第二長度L2，且在一底表面處具有一第三長度L3，其中L2大於L1且L3大於L2，其中L1、L2及L3為沿著該第一方向的尺寸。
  5. 如申請專利範圍第4項所述之半導體結構，其中該第一閘極堆疊的該第一片段在該複數個第一鰭片的一頂表面處的高度位置具有一第四長度L4，且L4小於L1。
  6. 如申請專利範圍第5項所述之半導體結，其中一第一比率L1/L4為大於1.1；一第二比率L2/L4為大於1.2；且一第三比率L3/L4為大於1.4。
  7. 如申請專利範圍第1項所述之半導體結構，其中該低電阻金屬層包括鎢、銅、鋁及銅鋁合金中的至少一者。
  8. 如申請專利範圍第1項所述之半導體結構，其中該等第一鰭片的每一者更包括被一p型摻質所摻雜且位於該第一閘極堆疊下方的一n型通道區域。
  9. 如申請專利範圍第8項所述之半導體結構，更包括：複數個第二鰭片，形成於該半導體基板上且位於一區域中；一第二淺溝槽隔離部件，設置於該半導體基板上且位於一第四區域中；以及一第二閘極堆疊直接設置於該等第二鰭片上，其中該第二 閘極堆疊不具有該低電阻金屬層及該第二氮化鈦鉭層。
  10. 如申請專利範圍第9項所述之半導體結構，其中該第二閘極堆疊的該氮化鋁鈦層被成形為具有定義於其中的一孔洞。
  11. 如申請專利範圍第9項所述之半導體結構，更包括被一n型摻質所摻雜且形成於該等第二鰭片中的一p型通道區域，其中該p型通道區域位於該第二閘極堆疊下方。
  12. 如申請專利範圍第11項所述之半導體結構，其中：複數個第一源極與汲極部件，形成於該等第一鰭片上，且被該n型通道區域插入其間，其中該第一閘極堆疊、該等第一源極與汲極部件及該n型通道區域被配置成一n型場效電晶體；以及複數個第二源極與汲極部件，形成於該等第二鰭片上，且被該p型通道區域插入其間，其中該第二閘極堆疊、該等第二源極與汲極部件及該p型通道區域被配置成一p型場效電晶體。
  13. 如申請專利範圍第1項所述之半導體結構，其中該等第一鰭片的數量為5。
  14. 如申請專利範圍第1項所述之半導體結構，其中：位於該第一閘極堆疊的該第二片段中的該第一氮化鈦鉭層被成形為從底部與側壁圍繞該氮化鋁鈦層；位於該第一閘極堆疊的該第二片段中的該氮化鋁鈦層被成形為從底部與側壁圍繞該第二氮化鈦鉭層；以及位於該第一閘極堆疊的該第二片段中的該第二氮化鈦鉭層被成形為從底部與側壁圍繞該低電阻金屬層。
  15. 如申請專利範圍第1項所述之半導體結構，其中：該第一閘極堆疊更包括具有一高介電常數介電材料的一第一閘極介電層；以及該第二閘極堆疊更包括具有該高介電常數介電材料的一第二閘極介電層。
  16. 一種半導體結構，包括：一半導體基板，具有一第一區域及一第二區域；複數個第一鰭片，設置於該半導體基板上且位於該第一區域中，及複數個第二鰭片，設置於該半導體基板上且位於該第二區域中；一第一閘極堆疊，直接設置於該等第一鰭片上，其中該第一閘極堆疊依序包括一第一氮化鈦鉭層、一氮化鋁鈦層、一第二氮化鈦鉭及一低電阻金屬；以及一第二閘極堆疊，直接設置於該等第二鰭片上，其中該第二閘極堆疊不具有該低電阻金屬，且包括該第一氮化鈦鉭層及該氮化鋁鈦層，其中該低電阻金屬包括鎢、銅、鋁及銅鋁合金中的至少一者。
  17. 如申請專利範圍第16項所述之半導體結構，更包括：一n型通道區域，形成於該等第一鰭片上，其中該n型通道區域被一p型摻質所摻雜且位於該第一閘極堆疊下方；一p型通道區域，形成於該等第二鰭片上，其中該p型通道區域被一n型摻質所摻雜且位於該第二閘極堆疊下方；複數個第一源極與汲極部件，形成於該等第一鰭片上，且被該n型通道區域插入其間，其中該第一閘極堆疊、該等第 一源極與汲極部件及該n型通道區域被配置成一n型場效電晶體；以及複數個第二源極與汲極部件，形成於該等第二鰭片上，且被該p型通道區域插入其間，其中該第二閘極堆疊、該等第二源極與汲極部件及該p型通道區域被配置成一p型場效電晶體。
  18. 如申請專利範圍第17項所述之半導體結構，其中：該等第一鰭片的每一者具有沿著一第一方向取向的一細長形狀；以及該第一閘極堆疊在一頂表面處具有一第一長度L1，在一中間處具有一第二長度L2，且在一底表面處具有一第三長度L3，其中L2大於L1且L3大於L2，其中L1、L2及L3為沿著該第一方向的尺寸。
  19. 一種製造半導體結構之方法，包括：形成複數個隔離部件於一半導體基板中，以定義複數個第一鰭片於一第一區域中，及複數個第二鰭片於一第二區域中；形成一第一虛設閘極堆疊於該等第一鰭片上，及一第二虛設閘極堆疊於該等第二鰭片上；沉積一層間介電層於該半導體基板上；藉由一蝕刻製程移除該第一及第二虛設閘極堆疊，以形成一第一閘極溝槽及一第二閘極溝槽於該層間介電層中；沉積一第一氮化鈦鉭層於該第一及第二閘極溝槽中；沉積一氮化鋁鈦層於該第一氮化鈦鉭層上，以填入該第一 及第二閘極溝槽；形成一經過圖案化的罩幕層以覆蓋該第二區域且不覆蓋該第一區域；對位於該第一閘極溝槽中的該氮化鋁鈦層進行一蝕刻製程；沉積一第二氮化鈦鉭層於該第一閘極溝槽中；以及填充一低電阻金屬於該第一閘極溝槽中。
  20. 如申請專利範圍第19項所述之方法，其中填充該低電阻金屬於該第一閘極溝槽中包括沉積鎢、銅、鋁、銅鋁合金及上述之組合中的一者。
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