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HINTERGRUND
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Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden üblicherweise hergestellt, indem nacheinander isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten unter Verwendung von Lithographie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden.
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Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren etc.) durch kontinuierliche Verkleinerung der minimalen Merkmalsgröße, was es ermöglicht, mehr Komponenten in eine vorgegebene Fläche zu integrieren. Während die minimale Merkmalsgröße verringert wird, entstehen jedoch zusätzliche Probleme, die gelöst werden sollten.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
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1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
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Die 2, 3, 4, 5, 6, 7, 8A, 8B, 9A, 9B, 10A, 10B, 10C, 10D, 11A, 11B, 12A, 12B, 13A, 13B, 14A, 14B, 14C, 15A, 15B, 16A, 16B, 17A, 17B, 17C, 17D, 18A, 18B, 19A, 19B, 19C, 19D, 19E, 20A, 20B, 21A, 21B, 21C, 21D, 22A, 22B, 23A und 23B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
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18C zeigt eine Prozesskammer zum Durchführen von Prozessen auf einem Wafer gemäß einigen Ausführungsformen.
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DETAILLIERTE BESCHREIBUNG
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Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
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Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
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Verschiedene Ausführungsformen sehen eine Passivierungsbehandlung für eine oder mehrere Gatedielektrikumsschichten eines Transistors (z. B. eines Finnen-Feldeffekttransistor (FinFET)) vor. Die Passivierungsbehandlung umfasst ein Einführen einer Passivierungsspezies (z. B. Fluor, Stickstoff oder dergleichen) in die eine oder mehreren Gatedielektrikumsschichten unter Verwendung eines Remote-Plasma-Prozesses. Die Passivierungsspezies können in Form von Radikalen (z. B. Fluorradikalen, Stickstoffradikalen oder dergleichen) eingeführt werden. Die Passivierungsspezies können dazu beitragen, Defekte (z. B. offene Bindungen (engl. dangling bonds), Sauerstofffehlstellen oder dergleichen) in der oder den Gatedielektrikumsschichten zu beheben, wodurch die Leistung der Vorrichtung verbessert wird. In einigen Ausführungsformen kann ein n-Austrittsarbeitsmetall über der oder den Gatedielektrikumsschichten die Passivierungsbehandlung erleichtern, indem die Passivierungsspezies in die eine oder mehreren Gatedielektrikumsschichten angezogen wird. Durch Verwendung eines Remote-Plasma-Prozesses können eine verbesserte Gleichmäßigkeit und eine gewünschte Dotierungskonzentration der Passivierungsspezies in der oder den Gatedielektrikumsschichten erreicht werden. Ferner kann die Passivierungsbehandlung bei einer relativ niedrigen Temperatur (z. B. mit einem geringen Wärmebudget) durchgeführt werden, was das Risiko einer Beschädigung des Transistors infolge der Passivierungsbehandlung verringert.
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1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Der FinFET enthält eine Finne 52 auf einem Substrat 50 (z. B. einem Halbleitersubstrat). Isolierbereiche 56 sind in dem Substrat 50 angeordnet, und die Finne 52 ragt über und zwischen benachbarten Isolierbereichen 56 hervor. Obwohl die Isolierbereiche 56 so beschrieben/gezeigt sind, dass sie von dem Substrat 50 getrennt sind, kann der Begriff „Substrat“ hier so verwendet werden, dass er sich nur auf das Halbleitersubstrat oder auf ein Halbleitersubstrat unter Einschluss der Isolierbereiche bezieht. Obwohl die Finne 52 als ein einziges, durchgängiges Material als das Substrat 50 gezeigt ist, können die Finne 52 und/oder das Substrat 50 ferner ein einziges Material oder mehrere Materialien enthalten. In diesem Zusammenhang bezeichnet die Finne 52 Abschnitte, die sich zwischen den benachbarten Isolierbereichen 56 erstreckt.
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Eine Gatedielektrikumsschicht 92 befindet sich entlang Seitenwänden und über einer oberen Fläche der Finne 52, und eine Gateelektrode 94 befindet sich über der Gatedielektrikumsschicht 92. Source/Drain-Bereiche 82 sind auf gegenüberliegenden Seiten der Finne 52 in Bezug auf die Gatedielektrikumsschicht 92 und die Gateelektrode 94 angeordnet. 1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A verläuft entlang einer Längsachse der Gateelektrode 94 und beispielsweise in einer Richtung senkrecht zur Richtung des Stromflusses zwischen den Source/Drain-Bereichen 82 des FinFET. Der Querschnitt B-B ist senkrecht zum Querschnitt A-A und verläuft entlang einer Längsachse der Finne 52 und beispielsweise in einer Richtung eines Stromflusses zwischen den Source/Drain-Bereichen 82 des FinFET. Der Querschnitt C-C verläuft parallel zum Querschnitt A-A und erstreckt sich durch einen Source/Drain-Bereich des FinFET. Die nachfolgenden Figuren beziehen sich der Klarheit halber auf diese Referenzquerschnitte.
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Einige der hier beschriebenen Ausführungsformen sind im Zusammenhang mit FinFETs beschrieben, die unter Verwendung eines Gate-Last-Prozesses ausgebildet werden. In weiteren Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Einige Ausführungsformen ziehen auch Aspekte in Betracht, die in planaren Vorrichtungen wie planaren FETs verwendet werden.
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Die 2 bis 23B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. Die 2 bis 7 zeigen den in 1 gezeigten Referenzquerschnitt A-A, außer dass mehrere Finnen/FinFETs vorhanden sind. Die 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A und 23A sind entlang des in 1 gezeigten Referenzquerschnitts A-A gezeigt, und die 8B. 9B, 10B, 11B, 12B, 13B, 14B, 14C, 15B, 16B, 17B, 18B, 19B, 20B, 21B, 22B und 23B sind entlang eines ähnlichen in 1 gezeigten Querschnitts B-B gezeigt, außer dass mehrere Finnen/FinFETs vorhanden sind. Die 10C und 10D sind entlang des in 1 gezeigten Referenzquerschnitts C-C gezeigt, außer dass mehrere Finnen/FinFETs vorhanden sind
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In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, beispielsweise ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator- (SOI)-Substrat oder dergleichen, das (z. B. mit einem p- oder einem n-Dotierstoff) dotiert oder undotiert sein kann. Das Substrat 50 kann Teil eines Wafers 10 sein, der von einem Siliziumwafer ausgehen kann. Im Allgemeinen besteht ein SOI-Substrat aus einer Schicht aus einem Halbleitermaterial, das auf einer Isolierschicht ausgebildet ist. Die Isolierschicht kann beispielsweise eine vergrabene Oxid- (BOX)-Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht ist auf einem Substrat vorgesehen, üblicherweise einem Silizium- oder Glassubstrat. Es können auch andere Substrate verwendet werden, beispielsweise ein Mehrschicht- oder ein Gradientsubstrat. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, beispielsweise Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, beispielsweise SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon enthalten.
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Das Substrat 50 weist einen Bereich 50N und einen Bereich 50P auf. Der Bereich 50N kann zum Ausbilden von n-Vorrichtungen wie NMOS-Transistoren dienen, z. B. n-FinFETs. Der Bereich 50P kann zum Ausbilden von p-Vorrichtungen wie PMOS-Transistoren dienen, z. B. p-FinFETs. Der Bereich 50N kann räumlich von dem Bereich 50P getrennt sein (wie durch den Teiler 51 gezeigt), und eine beliebige Anzahl von Vorrichtungsmerkmalen (z. B. andere aktive Vorrichtungen, dotierte Bereiche, Isolierstrukturen usw.) können zwischen dem Bereich 50N und dem Bereich 50P angeordnet sein.
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In 3 werden Finnen 52 in dem Substrat 50 ausgebildet. Die Finnen 52 sind Halbleiterstreifen. In einigen Ausführungsformen können die Finnen 52 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 ausgebildet werden. Das Ätzen kann irgendein geeigneter Ätzprozess sein, wie beispielsweise ein reaktives Ionenätzen (RIE), ein Neutralstrahlätzen (NBE) oder eine Kombination davon. Das Ätzen kann anisotrop sein.
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Die Finnen können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Photolithographieprozesse, beispielsweise Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstjustierte Prozesse, so dass Strukturen erzeugt werden können, die beispielsweise Mittenabstände aufweisen, die kleiner als die sind, die sonst mit einem einzigen, direkten Photolithographieprozess erhalten werden können. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden neben der strukturierten Opferschicht unter Verwendung eines selbstjustierten Prozesses ausgebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann verwendet werden, um die Finnen zu strukturieren.
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In 4 wird ein Isoliermaterial 54 über dem Substrat 50 und zwischen benachbarten Finnen 52 ausgebildet. Das Isoliermaterial kann ein Oxid wie Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein und kann durch eine chemische Gasphasenabscheidung im hochdichten Plasma (HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Abscheidung von Material in einem Remote-Plasma-System und eine Nachhärtung zum Umwandeln in ein anderes Material wie ein Oxid), dergleichen oder eine Kombination davon ausgebildet werden. Es können andere Isoliermaterialien verwendet werden, die durch irgendeinen geeigneten Prozess hergestellt werden. In der gezeigten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess ausgebildet wird. Ein Tempervorgang kann durchgeführt werden, nachdem das Isoliermaterial ausgebildet ist. In einer Ausführungsform wird das Isoliermaterial 54 so ausgebildet, dass überschüssiges Isoliermaterial 54 die Finnen 52 bedeckt. Obwohl das Isoliermaterial als eine einzelne Schicht gezeigt ist, können einige Ausführungsformen mehrere Schichten verwenden. Beispielsweise kann in einigen Ausführungsformen zuerst eine Auskleidung (nicht gezeigt) entlang einer Oberfläche des Substrats 50 und der Finnen 52 ausgebildet werden. Danach kann ein Füllmaterial, das dem oben beschriebenen ähnelt, über der Auskleidung ausgebildet werden.
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In 5 wird ein Entfernungsprozess an dem Isoliermaterial 54 durchgeführt, um überschüssiges Isoliermaterial 54 über den Finnen 52 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess wie ein chemischmechanischer Polier- (CMP)-Prozess, ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Der Planarisierungsprozess legt die Finnen 52 frei, so dass obere Flächen der Finnen 52 und des Isoliermaterials plan sind, nachdem der Planarisierungsprozess abgeschlossen ist.
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In 6 wird das Isoliermaterial 54 vertieft, um Flachgrabenisolations- (STI)-Bereiche 56 auszubilden. Das Isoliermaterial wird so vertieft, dass in dem Bereich 50N und in dem Bereich 50P obere Abschnitte der Finnen 52 zwischen benachbarten STI-Bereichen 56 hervorstehen. Ferner können die oberen Flächen der STI-Bereiche 56 eine flache Oberfläche wie gezeigt, eine konvexe Oberfläche, eine konkave Oberfläche (wie z. B. eine Einwölbung) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Bereiche 56 können durch ein geeignetes Ätzen flach, konvex und/oder konkav ausgebildet werden. Die STI-Bereiche 56 können unter Verwendung eines geeigneten Ätzprozesses vertieft werden, etwa eines solchen, der für das Material des Isoliermaterials selektiv ist (der z. B. das Material des Isoliermaterials mit einer schnelleren Geschwindigkeit als das Material der Finnen 52 ätzt). Beispielsweise kann eine chemische Oxidentfernung mit einem geeigneten Ätzprozess unter Verwendung von beispielsweise verdünnter Fluorwasserstoff- (dHF)-Säure verwendet werden.
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Der in Bezug auf die 2 bis 6 beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 52 ausgebildet werden können. In einigen Ausführungsformen können die Finnen durch einen epitaktischen Züchtungsprozess ausgebildet werden. Beispielsweise kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 ausgebildet werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Homoepitaktische Strukturen können in den Gräben epitaktisch gezüchtet werden, und die dielektrische Schicht kann so vertieft werden, dass die homoepitaktischen Strukturen aus der dielektrischen Schicht herausragen, so dass Finnen ausgebildet werden. Zusätzlich können in einigen Ausführungsformen heteroepitaktische Strukturen für die Finnen 52 verwendet werden. Zum Beispiel können die Finnen 52 in 5 vertieft werden, und ein Material, das sich von dem der Finnen 52 unterscheidet, kann epitaktisch über den vertieften Finnen 52 gezüchtet werden. In solchen Ausführungsformen enthalten die Finnen 52 das vertiefte Material sowie das epitaktisch gezüchtete Material, das über dem vertieften Material angeordnet ist. In noch einer weiteren Ausführungsform kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 ausgebildet werden, und Gräben können durch die dielektrische Schicht hindurch geätzt werden. Heteroepitaktische Strukturen können dann epitaktisch in den Gräben unter Verwendung eines Materials gezüchtet werden, das sich von dem des Substrats 50 unterscheidet, und die dielektrische Schicht kann so vertieft werden, dass die heteroepitaktischen Strukturen aus der dielektrischen Schicht herausragen, so dass die Finnen 52 ausgebildet werden. In einigen Ausführungsformen, in denen homoepitaktische oder heteroepitaktische Strukturen epitaktisch gezüchtet werden, können die epitaktisch gezüchteten Materialien während des Wachsens in situ dotiert werden, was vorherige und nachfolgende Implantierungen unnötig machen kann, obwohl In-Situ-Dotierung und Implantationsdotierung zusammen verwendet werden können.
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Weiterhin kann es vorteilhaft sein, ein Material in dem Bereich 50N (z. B. einem NMOS-Bereich) epitaktisch zu züchten, das sich von dem Material in dem Bereich 50P (z. B. einem PMOS-Bereich) unterscheidet. In verschiedenen Ausführungsformen können die oberen Abschnitte der Finnen 52 aus Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumkarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen ausgebildet sein. Beispielsweise enthalten die verfügbaren Materialien zum Ausbilden des III-V-Verbindungshalbleiters ohne Einschränkungen InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
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Ferner können in 6 geeignete Wannen (nicht gezeigt) in den Finnen 52 und/oder dem Substrat 50 ausgebildet werden. In einigen Ausführungsformen kann eine p-Wanne in dem Bereich 50N ausgebildet werden, und eine n-Wanne kann in dem Bereich 50P ausgebildet werden. In einigen Ausführungsformen werden eine p-Wanne oder eine n-Wanne sowohl in dem Bereich 50N als auch in dem Bereich 50P ausgebildet.
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In den Ausführungsformen mit unterschiedlichen Wannentypen können die unterschiedlichen Implantationsschritte für den Bereich 50N und den Bereich 50P unter Verwendung eines Photoresist oder anderer Masken (nicht gezeigt) erreicht werden. Beispielsweise kann ein Photoresist über den Finnen 52 und den STI-Bereichen 56 in dem Bereich 50N ausgebildet werden. Der Photoresist wird strukturiert, um den Bereich 50P des Substrats 50, beispielsweise einen PMOS-Bereich, freizulegen. Der Photoresist kann unter Verwendung einer Rotationsbeschichtungstechnik ausgebildet und unter Verwendung geeigneter Photolithographietechniken strukturiert werden. Nachdem der Photoresist strukturiert ist, wird in dem Bereich 50P eine n-Verunreinigungsimplantation durchgeführt, und der Photoresist kann als Maske dienen, um im Wesentlichen zu verhindern, dass die n-Verunreinigungen in den Bereich 50N, beispielsweise einen NMOS-Bereich, implantiert werden. Die n-Verunreinigungen können Phosphor, Arsen oder dergleichen sein, die in den Bereich bis zu einer Konzentration von 1018 cm-3 oder weniger implantiert werden, beispielsweise zwischen etwa 1017 cm-3 und etwa 1018 cm-3. Nach dem Implantieren wird der Photoresist entfernt, beispielsweise durch einen geeigneten Veraschungsprozess.
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Nach dem Implantieren des Bereichs 50P wird in dem Bereich 50P ein Photoresist über den Finnen 52 und den STI-Bereichen 56 ausgebildet. Der Photoresist wird strukturiert, um den Bereich 50N des Substrats 50, beispielsweise den NMOS-Bereich, freizulegen. Der Photoresist kann unter Verwendung einer Rotationsbeschichtungstechnik ausgebildet und unter Verwendung geeigneter Photolithographietechniken strukturiert werden. Nachdem der Photoresist strukturiert ist, kann eine p-Verunreinigungsimplantation in dem Bereich 50N durchgeführt werden, und der Photoresist kann als Maske dienen, um im Wesentlichen zu verhindern, dass p-Verunreinigungen in den Bereich 50P, beispielsweise den PMOS-Bereich, implantiert werden. Die p-Verunreinigungen können Bor, BF2 oder dergleichen sein, die in den Bereich bis zu einer Konzentration von 1018 cm-3 oder weniger implantiert wird, beispielsweise zwischen etwa 1017 cm-3 und etwa 1018 cm-3. Nach dem Implantieren kann der Photoresist beispielsweise durch einen geeigneten Veraschungsprozess entfernt werden.
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Nach dem Implantieren des Bereichs 50N und des Bereichs 50P kann ein Tempern durchgeführt werden, um die implantierten p- und/oder n-Verunreinigungen zu aktivieren. In einigen Ausführungsformen können die gezüchteten Materialien der epitaktischen Finnen während des Wachstums in situ dotiert werden, was die Implantationen vermeiden kann, obwohl In-Situ- und Implantationsdotierung zusammen verwendet werden können.
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In 7 wird eine Dummy-Dielektrikumsschicht 60 auf den Finnen 52 ausgebildet. Die Dummy-Dielektrikumsschicht 60 kann beispielsweise Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß geeigneten Techniken abgeschieden oder thermisch gezüchtet werden. Eine Dummy-Gateschicht 62 wird über der Dummy-Dielektrikumsschicht 60 ausgebildet, und eine Maskenschicht 64 wird über der Dummy-Gateschicht 62 ausgebildet. Die Dummy-Gateschicht 62 kann über der Dummy-Dielektrikumsschicht 60 abgeschieden und dann planarisiert werden, beispielsweise durch ein CMP. Die Maskenschicht 64 kann über der Dummy-Gateschicht 62 abgeschieden werden. Die Dummy-Gateschicht 62 kann ein leitfähiges Material sein und kann aus einer Gruppe ausgewählt sein, die polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), metallische Nitride, metallische Silizide, Metalloxide und Metalle enthält. In einer Ausführungsform wird amorphes Silizium abgeschieden und rekristallisiert, um Polysilizium zu erzeugen. Die Dummy-Gateschicht 62 kann durch physikalische Gasphasenabscheidung (PVD), CVD, Sputterabscheidung oder andere in der Technik bekannte und zum Abscheiden leitfähiger Materialien verwendete Techniken abgeschieden werden. Die Dummy-Gateschicht 62 kann aus anderen Materialien hergestellt sein, die eine hohe Ätzselektivität gegenüber dem Ätzen der Isolierbereiche aufweisen. Die Maskenschicht 64 kann beispielsweise SiN, SiON oder dergleichen enthalten. In diesem Beispiel werden eine einzelne Dummy-Gateschicht 62 und eine einzelne Maskenschicht 64 durchgehend über dem Bereich 50N und dem Bereich 50P ausgebildet. In einigen Ausführungsformen können getrennte Dummy-Gateschichten in dem Bereich 50N und dem Bereich 50P ausgebildet werden, und getrennte Maskenschichten können in dem Bereich 50N und dem Bereich 50P ausgebildet werden. Es wird angemerkt, dass die Dummy-Dielektrikumsschicht 60 zu Darstellungszwecken so gezeigt ist, dass sie nur die Finnen 52 bedeckt. In einigen Ausführungsformen kann die Dummy-Dielektrikumsschicht 60 derart abgeschieden werden, dass die Dummy-Dielektrikumsschicht 60 die STI-Bereiche 56 bedeckt, die sich zwischen der Dummy-Gateschicht 62 und den STI-Bereichen 56 erstrecken.
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Die 8A bis 16B zeigen verschiedene zusätzliche Schritte bei der Herstellung der Vorrichtungen der Ausführungsform. Die 8A bis 16B zeigen Merkmale sowohl in dem Bereich 50N als auch in dem Bereich 50P. Beispielsweise können die in den 8A bis 16B gezeigten Strukturen sowohl auf den Bereich 50N als auch auf den Bereich 50P anwendbar sein. Unterschiede der Strukturen des Bereichs 50N und des Bereichs 50P (falls vorhanden) werden in dem Text beschrieben, der jede der Figuren begleitet.
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In den 8A und 8B kann die Maskenschicht 64 unter Verwendung geeigneter Photolithographie- und Ätztechniken strukturiert werden, um Masken 74 auszubilden. Die Struktur der Masken 74 kann dann auf die Dummy-Gateschicht 62 übertragen werden. In einigen Ausführungsformen (nicht gezeigt) kann die Struktur der Masken 74 auch durch eine geeignete Ätztechnik auf die Dummy-Dielektrikumsschicht 60 übertragen werden, um Dummy-Gates 72 auszubilden. Die Dummy-Gates 72 bedecken jeweilige Kanalbereiche 58 der Finnen 52. Die Struktur der Masken 74 kann verwendet werden, um jedes der Dummy-Gates 72 räumlich von benachbarten Dummy-Gates 72 zu trennen. Die Dummy-Gates 72 können auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung der jeweiligen Epitaxiefinnen 52 ist.
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Ferner können in den 8A und 8B Gate-Dichtungsabstandshalter 80 auf freiliegenden Oberflächen der Dummy-Gates 72, der Masken 74 und/oder der Finnen 52 ausgebildet werden. Eine thermische Oxidation oder eine Abscheidung gefolgt von einem anisotropen Ätzen kann die Gate-Dichtungsabstandshalter 80 ausbilden.
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Nach dem Ausbilden der Gate-Dichtungsabstandshalter 80 können Implantierungen für leicht dotierte Source/Drain- (LDD)-Bereiche (nicht gesondert gezeigt) durchgeführt werden. In den Ausführungsformen mit unterschiedlichen Vorrichtungstypen kann, ähnlich der oben in 6 beschriebenen Implantation, eine Maske wie beispielsweise ein Photoresist über dem Bereich 50N ausgebildet werden, während der Bereich 50P belichtet wird, und Verunreinigungen eines geeigneten Typs (z. B. des n-Typ oder des p-Typs) können in die freiliegenden Finnen 52 im Bereich 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie beispielsweise ein Photoresist, über dem Bereich 50P ausgebildet werden, während der Bereich 50N belichtet wird, und Verunreinigungen eines geeigneten Typs können in die freiliegenden Finnen 52 im Bereich 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Verunreinigungen können die zuvor beschriebenen n-Verunreinigungen sein, und die p-Verunreinigungen können die zuvor beschriebenen p-Verunreinigungen sein. Die schwach dotierten Source/Drain-Bereiche können eine Verunreinigungskonzentration von etwa 1015 cm-3 bis etwa 1016 cm-3 aufweisen. Ein Tempern kann verwendet werden, um die implantierten Verunreinigungen zu aktivieren.
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In den 9A und 9B werden Gate-Abstandshalter 86 auf den Gate-Dichtungsabstandshaltern 80 entlang Seitenwänden der Dummy-Gates 72 und der Masken 74 ausgebildet. Die Gate-Abstandshalter 86 können durch konformes Abscheiden eines Isoliermaterials und anschließendes anisotropes Ätzen des Isoliermaterials ausgebildet werden. Das Isoliermaterial der Gate-Abstandshalter 86 kann Siliziumnitrid, SiCN, eine Kombination davon oder dergleichen sein.
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In den 10A und 10B werden epitaktische Source/Drain-Bereiche 82 so in den Finnen 52 ausgebildet, dass sie eine Spannung in den jeweiligen Kanalbereichen 58 ausüben, wodurch die Leistung verbessert wird. Die epitaktischen Source/Drain-Bereiche 82 werden so in den Finnen 52 ausgebildet, dass jedes Dummy-Gate 72 zwischen einem entsprechenden Paar von benachbarten epitaktischen Source/Drain-Bereichen 82 angeordnet ist. In einigen Ausführungsformen können sich die epitaktischen Source/Drain-Bereiche 82 in die Finnen 52 erstrecken. In einigen Ausführungsformen werden die Gate-Abstandshalter 86 verwendet, um die epitaktischen Source/Drain-Bereiche 82 von den Dummy-Gates 72 um einen geeigneten seitlichen Abstand zu trennen, so dass die epitaktischen Source/Drain-Bereiche 82 nachfolgend ausgebildete Gates der resultierenden FinFETs nicht kurzschließen.
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Die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50N, z. B. dem NMOS-Bereich, können ausgebildet werden, indem der Bereich 50P, z. B. der PMOS-Bereich, maskiert wird und die Source/Drain-Bereiche der Finnen 52 in dem Bereich 50N geätzt werden, um Vertiefungen in den Finnen 52 auszubilden. Dann werden die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50N in den Vertiefungen epitaktisch gezüchtet. Die epitaktischen Source/Drain-Bereiche 82 können ein beliebiges geeignetes Material enthalten, wie es für n-FinFETs geeignet ist. Wenn zum Beispiel die Finne 52 aus Silizium besteht, können die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50N Materialien enthalten, die eine Zugspannung in dem Kanalbereich 58 ausüben, wie zum Beispiel Si, SiC, SiCP, SiP oder dergleichen. Die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50N können Oberflächen aufweisen, die von jeweiligen Oberflächen der Finnen 52 erhaben sind, und können Facetten aufweisen.
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Die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50P, z. B. dem PMOS-Bereich, können ausgebildet werden, indem der Bereich 50N, z. B. der NMOS-Bereich, maskiert wird und die Source/Drain-Bereiche der Finnen 52 in dem Bereich 50P geätzt werden, um Vertiefungen in den Finnen 52 auszubilden. Dann werden die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50P in den Vertiefungen epitaktisch gezüchtet. Die epitaktischen Source/Drain-Bereiche 82 können ein beliebiges geeignetes Material enthalten, wie es für p-FinFETs geeignet ist. Wenn die Finne 52 beispielsweise Silizium ist, können die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50P Materialien enthalten, die eine Druckspannung in dem Kanalbereich 58 ausüben, wie beispielsweise SiGe, SiGeB, Ge, GeSn oder dergleichen. Die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50P können ebenfalls Oberflächen aufweisen, die von jeweiligen Oberflächen der Finnen 52 erhaben sind, und können Facetten aufweisen.
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Die epitaktischen Source/Drain-Bereiche 82 und/oder die Finnen 52 können zum Ausbilden der Source/Drain-Bereiche mit Dotierstoffen implantiert werden, ähnlich dem zuvor beschriebenen Verfahren zum Ausbilden der leicht dotierten Source/Drain-Bereiche, gefolgt von einem Tempern. Die Source/Drain-Bereiche können eine Verunreinigungskonzentration zwischen etwa 1019 cm-3 und etwa 1021 cm-3 aufweisen. Die n- und/oder p-Verunreinigungen für die Source/Drain-Bereiche können irgendwelche der zuvor beschriebenen Verunreinigungen sein. In einigen Ausführungsformen können die epitaktischen Source/Drain-Bereiche 82 während des Züchtens in situ dotiert werden.
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Infolge der Epitaxieprozesse, die verwendet werden, um die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50N und dem Bereich 50P auszubilden, weisen die oberen Flächen der epitaktischen Source/Drain-Bereiche Facetten auf, die sich seitlich nach außen über Seitenwände der Finnen 52 hinaus erstrecken. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte Source/Drain-Bereiche 82 desselben FinFET verschmelzen, wie in 10C gezeigt. In weiteren Ausführungsformen bleiben benachbarte Source/Drain-Bereiche 82 getrennt, nachdem der Epitaxieprozess abgeschlossen ist, wie in 10D gezeigt.
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In den 11A und 11B wird ein erstes ILD 88 über der in den 10A und 10B gezeigten Struktur abgeschieden. Das erste ILD 88 kann aus einem Dielektrikum ausgebildet sein und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, wie z. B. CVD, Plasmaunterstützte CVD (PECVD) oder FCVD. Die Dielektrika können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen enthalten. Die Halbleitermaterialien können amorphes Silizium, Siliziumgermanium (SixGe1-x, wobei x zwischen ungefähr 0 und 1 liegen kann) liegen kann, reines Germanium oder dergleichen enthalten. Andere Isolations- oder Halbleitermaterialien, die durch einen geeigneten Prozess ausgebildet werden, können verwendet werden. In einigen Ausführungsformen wird eine Kontaktätzstoppschicht (CESL) 87 zwischen der ersten ILD 88 und den epitaktischen Source/Drain-Bereichen 82, der Hartmaske 74 und den Gate-Abstandshaltern 86 angeordnet. Die CESL 87 kann ein Dielektrikum wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen mit einer anderen Ätzrate als das Material des darüber liegenden ersten ILD 88 enthalten.
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In den 12A und 12B kann ein Planarisierungsprozess wie ein CMP durchgeführt werden, um die obere Fläche des ersten ILD 88 mit den oberen Flächen der Dummy-Gates 72 einzuebnen. Der Planarisierungsprozess kann auch die Masken 74 auf den Dummy-Gates 72 und Abschnitte der Gate-Dichtungsabstandshalter 80 und der Gate-Abstandshalter 86 entlang Seitenwänden der Masken 74 entfernen. Nach dem Planarisierungsprozess sind obere Flächen der Dummy-Gates 72, der Gate-Dichtungsabstandshalter 80, der Gate-Abstandshalter 86 und des ersten ILD 88 plan. Dementsprechend sind die oberen Flächen der Dummy-Gates 72 durch das erste ILD 88 freigelegt.
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Die 13A bis 21D zeigen einen Gate-Austauschprozess, bei dem die Dummy-Gates 72 entfernt und durch ein Metallgate ersetzt werden. Als Teil des Gate-Austauschprozesses werden eine oder mehrere Gatedielektrikumsschichten zwischen dem Metallgate und den Finnen 52 ausgebildet. In verschiedenen Ausführungsformen wird eine Passivierungsbehandlung durchgeführt, um eine Passivierungsspezies (z. B. Fluor, Stickstoff, Kombinationen davon oder dergleichen) in die eine oder mehreren Gatedielektrikumsschichten einzuführen und darin vorhandene Defekte zu verringern. Die Passivierungsbehandlung kann eine Remote-Plasma-Behandlung sein, die vorteilhafterweise eine gewünschte Konzentration der Passivierungsspezies mit einem hohen Grad an Gleichmäßigkeit in den Gatedielektrikumsschichten bereitstellt. Ein weiterer Vorteil der Remote-Plasma-Behandlung besteht darin, dass sie bei einer relativ niedrigen Prozesstemperatur durchgeführt werden kann, wodurch das Risiko einer Beschädigung der Vorrichtung verringert wird.
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In den 13A und 13B werden die Dummy-Gates 72 in einem oder mehreren Ätzschritten entfernt, so dass Vertiefungen 90 ausgebildet werden. Teile der Dielektrikumsschicht 60 in den Vertiefungen 90 können ebenfalls entfernt werden. In einigen Ausführungsformen werden nur die Dummy-Gates 72 entfernt und die Dummy-Dielektrikumsschicht 60 verbleibt und wird durch die Vertiefungen 90 freigelegt. In einigen Ausführungsformen wird die Dummy-Dielektrikumsschicht 60 aus Vertiefungen 90 in einem ersten Bereich eines Dies (z.B. einem Kernlogikbereich) entfernt und verbleibt in Vertiefungen 90 in einem zweiten Bereich des Dies (z. B. einem Eingabe/Ausgabe-Bereich). In einigen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase umfassen, die die Dummy-Gates 72 selektiv ätzen, ohne das erste ILD 88 oder die Gate-Abstandshalter 86 zu ätzen. Jede Vertiefung 90 legt einen Kanalbereich 58 einer jeweiligen Finne 52 frei. Jeder Kanalbereich 58 ist zwischen einem benachbarten Paar von epitaktischen Source/Drain-Bereichen 82 angeordnet. Während des Entfernens kann die Dummy-Dielektrikumsschicht 60 als Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die Dummy-Dielektrikumsschicht 60 kann dann gegebenenfalls nach dem Entfernen der Dummy-Gates 72 entfernt werden.
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In den 14A und 14B werden eine oder mehrere Gatedielektrikumsschichten 92 über den Kanalbereiche 58 und entlang ihrer Seitenwände abgeschieden. Die Gatedielektrikumsschichten 92 werden konform in den Vertiefungen 90 abgeschieden, beispielsweise auf oberen Flächen und Seitenwänden der Finnen 52 und auf Seitenwänden der Gate-Dichtungsabstandshalter 80/der Gate-Abstandshalter 86. Die Gatedielektrikumsschichten 92 können auch auf einer oberen Fläche der STIs 56 und des ersten ILD 88 ausgebildet werden. Gemäß einigen Ausführungsformen enthalten die Gatedielektrikumsschichten 92 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In einigen Ausführungsformen sind die Gatedielektrikumsschichten 92 ein High-k-Dielektrikum, und in diesen Ausführungsformen können die Gatedielektrikumsschichten 92 einen k-Wert von mehr als etwa 7,0 aufweisen und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon enthalten. In einigen Ausführungsformen können die Gatedielektrikumsschichten 92 eine Schicht aus einem High-k-Dielektrikum und eine darunter liegende Siliziumoxidschicht enthalten, die beide nach dem Entfernen der Dummy-Gates 72 ausgebildet werden. Die Ausbildungsverfahren der Gatedielektrikumsschichten 92 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen umfassen. In Ausführungsformen, in denen Teile des Dummy-Gatedielektrikums 60 in den Vertiefungen 90 verbleiben, enthalten die Gatedielektrikumsschichten 92 ein Material des Dummy-Gatedielektrikums 60 (z. B. SiO). Infolge von Herstellungsbeschränkungen des Abscheidungsprozesses können die Gatedielektrikumsschichten 92 Defekte enthalten, beispielsweise offene Bindungen, Sauerstofffehlstellen, Kombinationen davon oder dergleichen.
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Als nächstes wird in 15A und 15B eine optionale Haftschicht 94 über den Gatedielektrikumsschichten 92 abgeschieden. Die Haftschicht 94 kann ein metallhaltiges Material wie Titansiliziumnitrid (TSiN), Titannitrid, Kombinationen davon, Mehrfachschichten davon oder dergleichen sein. Das Ausbilden der Haftschicht 94 kann einen oder mehrere Schritte von MBD, ALD, PECVD, PVD, Kombinationen davon oder dergleichen umfassen. Nachdem die Haftschicht 94 abgeschieden ist, kann ein optionales Nach-Metall-Tempern 96 durchgeführt werden, um die Hafteigenschaften der Haftschicht 94 und/oder der Gatedielektrikumsschichten 92 zu verbessern. In einigen Ausführungsformen kann das Nach-Metall-Tempern 96 im Bereich von etwa 100 °C bis etwa 1200 °C liegen.
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In den 16A und 16B kann eine optionale Deckschicht 98 auf der Haftschicht 94 abgeschieden werden. Die Deckschicht 98 kann ein Halbleitermaterial wie Silizium oder dergleichen sein. Das Ausbilden der Deckschicht 98 kann CVD, ALD, PVD oder dergleichen umfassen. Nachdem die Deckschicht 98 abgeschieden ist, kann ein optionales Nach-Abdeck-Tempern 100 durchgeführt werden, um die Hafteigenschaften der Haftschicht 94 und/oder der Gatedielektrikumsschichten 92 weiter zu verbessern. In einigen Ausführungsformen kann das Nach-Abdeck-Tempern 96 im Bereich von etwa 100 °C bis etwa 1200 °C liegen. Nach dem Nach-Abdeck-Tempern 100 kann die Deckschicht 98 unter Verwendung eines geeigneten Ätzprozesses wie beispielsweise eines Trocken- oder Nassätzprozesses entfernt werden. Das Entfernen der Deckschicht 98 kann ferner einen Teil der darunter liegenden Haftschicht 94 entfernen. Die in den 15A, 15B, 16A und 16B gezeigten Schritte sind optional, und einer oder beide der Schritte können in verschiedenen Ausführungsformen weggelassen werden.
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In den 17A und 17B werden Austrittsarbeitsmetall- (WFM)-Schichten 102 über den Gatedielektrikumsschichten 92 abgeschieden. Die WFM-Schichten 102 können ein metallhaltiges Material wie Ti, TiN, TiO, Ta, TaN, TaC, Co, Ru, Al, W, Kombinationen davon, Mehrfachschichten davon oder dergleichen sein. In Ausführungsformen, in denen die Haftschicht 94 ausgebildet wird, enthalten die WFM-Schichten 102 die Haftschicht 94.
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Beispielsweise zeigt 17C eine detaillierte Ansicht des Bereichs 200 in 17A gemäß einer Ausführungsform. Wie in 17C gezeigt, enthalten die Gatedielektrikumsschichten 92 eine erste Schicht 92A (z. B. ein Siliziumoxid, eine Grenzflächenschicht) und eine zweite Schicht 92B (z. B. ein High-k-Gateoxid). Die erste Schicht 92A kann einen verbleibenden Teil des Dummy-Gatedielektrikums 60 (siehe die 12A und 12B), eine nach dem Entfernen des Dummy-Gates 72 ausgebildete Siliziumoxidschicht, eine Kombination davon oder dergleichen enthalten.
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Die WFM-Schichten 102 können die optionale Haftschicht 94, eine n-WFM-Schicht 102A und eine optionale Deckschicht 102B enthalten. Die n-WFM-Schicht 102A kann eine Kombination von n-Metall (z. B. Al, Ti, Ta oder dergleichen) und einem anderen Metall (z. B. Ti, TiN, Ta, TaN, TaC, TiC, TiCSi oder dergleichen) enthalten. Das Ausbilden der n-WFM-Schicht 102A kann einen oder mehrere Abscheidungsschritte unter Verwendung von CVD, ALD, PVD oder dergleichen umfassen. In einigen Ausführungsformen können der oder die Abscheidungsprozesse bei einer Temperatur durchgeführt werden, die ein Diffundieren des n-Metalls durch die n-WFM-Schicht 102A erleichtert. In einigen Ausführungsformen können ein oder mehrere Temperschritte durchgeführt werden, um die Diffusion des n-Metalls durch die n-WFM-Schicht 102A zu erleichtern. Wie nachstehend ausführlicher beschrieben, kann eine Konzentration des n-Metalls (z.B. Al) in der n-WFM-Schicht 102A so gewählt werden, dass in nachfolgenden Prozessschritten eine gewünschte Konzentration von Passivierungsspezies in den darunter liegenden Gatedielektrikumsschichten 92 erreicht wird.
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Die Deckschicht 102B kann ein metallhaltiges Material wie Ti, TiN, TiO, Ta, TaN, TaC, TiC, TiCSi oder dergleichen sein. Die Deckschicht 102B kann ein gemeinsames Element mit der n-WFM-Schicht 102A enthalten. Beispielsweise enthält in einigen Ausführungsformen die Deckschicht 102B Ti, und die n-WFM-Schicht 102A enthält TiAl oder TiAlN. Eine Konzentration des n-Metalls kann in der Deckschicht 102B in Pfeilrichtung 202 allmählich abnehmen. In einigen Ausführungsformen kann eine obere Fläche der Deckschicht 102B im Wesentlichen frei von dem n-Metall sein. Die Deckschicht 102B ist optional und kann in einigen Ausführungsformen weggelassen werden.
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Die in 17C gezeigten Ausführungsformen der WFM-Schichten 102 sind nur ein Beispiel, und Schichten können in weiteren Ausführungsformen weggelassen oder hinzugefügt werden. Obwohl beispielsweise eine einzige n-WFM-Schicht 102A gezeigt ist, können abhängig von einer gewünschten elektrischen Eigenschaft des resultierenden Transistors mehrere n-WFM-Schichten 102A (z. B. mit unterschiedlichen Konzentrationen des n-Metalls) verwendet werden. Die Konfiguration von 17C kann im Bereich 50N zum Ausbilden von n-Vorrichtungen, beispielsweise NMOS-Transistoren wie z. B. n-FinFETs, verwendet werden.
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17D zeigt eine detaillierte Ansicht des Bereichs 200 in 17A gemäß einer alternativen Ausführungsform. Die Konfiguration von 17D kann der Konfiguration von 17C ähneln, wobei gleiche Bezugszeichen gleiche Elemente bezeichnen, die unter Verwendung gleicher Prozesse ausgebildet wurden.
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Die Konfiguration von 17D enthält zusätzlich eine p-WFM-Schicht 102C zwischen der n-WFM-Schicht 102A und den Gatedielektrikumsschichten 92. Die p-WFM-Schicht 102C kann ein Metall (z. B. Ti, TiN, Ta, TaN, TaC, WC, WCN, MoN oder dergleichen) enthalten, und die p-WFM-Schicht 102C kann im Wesentlichen frei von dem n-Metall in der n-WFM-Schicht 102A sein. Das Ausbilden der p-WFM-Schicht 102C kann einen oder mehrere Abscheidungsschritte unter Verwendung von CVD, ALD, PVD oder dergleichen umfassen. Obwohl eine einzige p-WFM-Schicht 102C gezeigt ist, können abhängig von einer gewünschten elektrischen Eigenschaft des resultierenden Transistors mehrere p-WFM-Schichten verwendet werden. Die Konfiguration von 17D kann im Bereich 50P zum Ausbilden von p-Vorrichtungen, beispielsweise PMOS-Transistoren wie z. B. p-FinFETs, verwendet werden.
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In den 18A und 18B wird eine Passivierungsbehandlung auf die WFM-Schichten 102 angewendet. Die Passivierungsbehandlung kann ein Einführen von Passivierungsspezies 104 in freiliegende Oberflächen der WFM-Schichten 102 umfassen. In einigen Ausführungsformen enthalten die Passivierungsspezies 104 Radikale, etwa Fluorradikale, Stickstoffradikale, Kombinationen davon oder dergleichen. Die Passivierungsspezies 104 können mit dem n-Metall (z. B. Al) in den WFM-Schichten 102 (z. B. in der n-WFM-Schicht 102A, siehe die 17C und 17D) hochreaktiv sein. Infolgedessen kann das n-Metall in den WFM-Schichten 102 die Passivierungsspezies 104 anziehen und sie in die darunterliegenden Gatedielektrikumsschichten 92 ziehen. Die Passivierungsspezies 104 passivieren Defekte (füllen z. B. Sauerstoffleerstellen, schließen offene Bindungen usw.) in den Gatedielektrikumsschichten 92. Infolgedessen kann eine Filmqualität der Gatedielektrikumsschichten 92 verbessert werden und die Zuverlässigkeit und Leistung der Vorrichtung können verbessert werden. In einigen Ausführungsformen können die Passivierungsspezies 104 nur in eine Teilmenge der Gatedielektrikumsschichten 92 diffundieren. Beispielsweise können die Passivierungsspezies 104 die zweite Schicht 92B (z. B. das High-k-Gateoxid, siehe die 17C und 17D) passivieren, ohne die erste Schicht 92A (z. B. ein Siliziumoxid, eine Grenzflächenschicht, siehe die 17C und 17D) der Gatedielektrikumsschichten 92 zu passivieren. In weiteren Ausführungsformen können die Passivierungsspezies 104 in den ganzen Gatedielektrikumsschichten 92 vorhanden sein.
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18C zeigt ein Verarbeitungswerkzeug während der Passivierungsbehandlung des Wafers 10 gemäß verschiedenen Ausführungsformen. Der Wafer 10 wird auf einer Spannvorrichtung 220 in einem Bereich 212 des Verarbeitungswerkzeugs angeordnet.
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Das Verarbeitungswerkzeug enthält einen Einlass 202, der es ermöglicht, ein Prozessgas in das Werkzeug zu strömen, wie durch den Pfeil 203 angezeigt. Das Prozessgas kann einen Vorläufer enthalten. In Ausführungsformen, in denen die Passivierungsspezies 104 Fluor oder Stickstoff enthalten, kann der Vorläufer ein beliebiger fluor- und/oder stickstoffhaltiger Vorläufer wie z. B. NF3, NH3, Kombinationen davon oder dergleichen sein. Das Prozessgas kann ferner ein Trägergas wie H2, N2, He, Kombinationen davon oder dergleichen enthalten. In dem Prozessgas kann der Vorläufer durch das Trägergas verdünnt sein, und eine Konzentration des Vorläufergases kann im Bereich von etwa 1,0 Atomanteil (At.-%) bis etwa 40,0 At.-% liegen. Eine Konzentration, Flussrate und Zeitdauer, bei denen das Prozessgas strömt, kann gemäß einer gewünschten Konzentration der Passivierungsspezies 104 in den Gatedielektrikumsschichten 92 ausgewählt werden (siehe die 18A und 18B).
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Das Prozessgas strömt in einen Bereich 204, und aus dem Prozessgas werden Plasma-Ionen erzeugt. Jedes Verfahren zur Erzeugung von Plasma-Ionen aus dem Prozessgas kann verwendet werden. Beispielsweise werden in 18C Plasma-Ionen 208 zwischen zwei Elektroden 206 und 210 erzeugt. Die obere Elektrode 206 kann eine induktiv gekoppelte Plasma- (ICP)-Spule sein. Andere Plasmaerzeugungsverfahren können in weiteren Ausführungsformen verwendet werden. Die Plasma-Ionen 208 können in Abhängigkeit von der Plasmaerzeugungstechnik mit einer Leistung in einem Bereich von etwa 5 W bis etwa 5000 W und einem Druck in einem Bereich von etwa 10 mTorr bis 5000 mTorr erzeugt werden. Ferner kann die Passivierungsbehandlung bei einer relativ niedrigen Temperatur von beispielsweise weniger als etwa 100 °C durchgeführt werden, z. B. im Bereich von etwa 15 °C bis etwa 87 °C. Das relativ geringe Wärmebudget der Passivierungsbehandlung verringert vorteilhafterweise das Risiko einer Beschädigung des Wafers 10.
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Die untere Elektrode 210 kann einen Filter bilden, der den Bereich 204 (wo z. B. die Plasma-Ionen erzeugt werden) räumlich von dem Bereich 212 (wo sich z. B. der Wafer 10 befindet) trennt. Somit kann die Passivierungsbehandlung in einigen Ausführungsformen eine Remote-Plasma-Behandlung sein. Die untere Elektrode 210 kann mehrere Öffnungen enthalten, durch die aus den Plasma-Ionen 208 ein Plasma-Afterglow bzw. relaxierendes Plasma (das Radikale liefert) erzeugt wird. Andere Plasma-Ionen-Filterverfahren (z. B. Ionenfilter-Plasmawerkzeuge) können in weiteren Ausführungsformen verwendet werden. Der Wafer 10 wird der Passivierungsspezies 104 (z. B. Radikalen des Plasma-Afterglow) ausgesetzt. Überschüssige Gase können durch einen oder mehrere Abzüge 214 aus der Prozesskammer gepumpt werden, wie durch die Pfeile 213 gezeigt.
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In verschiedenen Ausführungsformen bietet die Verwendung von Radikalen anstelle von Plasma-Ionen zur Durchführung der Passivierungsbehandlung Vorteile. Beispielsweise sind die Radikale im Vergleich zu Plasma-Ionen relativ energiearm, und somit kann das Risiko einer Beschädigung des Wafers 10 verringert werden. Ferner ist die Verwendung eines Plasma-Afterglow im Vergleich zu einer Plasma-Ionenimplantation, die anisotrop (z. B. gerichtet und abhängig vom Implantationswinkel) ist, isotrop. Somit kann bei Verwendung eines isotropen Prozesses eine erhöhte Gleichmäßigkeit der Radikale in den Gatedielektrikumsschichten 92 erreicht werden. Ferner hängt der Remote-Plasma-Prozess nicht von der Gleichmäßigkeit eines Lückenfüll-Abscheidungsprozesses ab, um die Passivierungsspezies in die Gatedielektrikumsschichten 92 zu diffundieren. Somit kann der Remote-Plasma-Prozess nützlich zum Passivieren von Gatedielektrikumsschichten sein, die auf Finnen mit hohem Seitenverhältnis und/oder eng beabstandeten Finnen ausgebildet sind. Zusätzlich kann eine Konzentration der Passivierungsspezies gesteuert werden, indem eine Konzentration des n-Metalls (z. B. Al) in den WFM-Schichten 102 und/oder Verarbeitungsparameter (z. B. Vorläuferkonzentration, Vorläuferflussrate, Dauer, Plasmaleistung, Plasmaprozess, Kombinationen davon oder dergleichen) der Passivierungsbehandlung eingestellt werden. Remote-Plasma-Passivierungsbehandlungen der Ausführungsform erlauben es, eine Konzentration der Passivierungsspezies leicht auf einen gewünschten Bereich (z. B. einen Bereich, der die Gatedielektrikumsschichten 92 effektiv passiviert, ohne die WFM-Schichten 102 signifikant zu beschädigen) abzustimmen.
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Die 19A und 19B zeigen die WFM-Schichten 102 und die Gatedielektrikumsschichten 92 nach der Passivierungsbehandlung. Die 19C und 19D zeigen Detailansichten des Bereichs 200 in 19A. 19C zeigt eine Ausführungsform, die zu 17C gehört, und 19D zeigt eine Ausführungsform, die zu 17D gehört. Durch die Passivierungsbehandlung können die Passivierungsspezies (z. B. F, N oder dergleichen) in den WFM-Schichten 102 und den Gatedielektrikumsschichten 92 vorhanden sein. Wie in den 19C und 19D gezeigt, kann die Passivierungsspezies nur in der zweiten Schicht 92B (z. B. dem High-k-Gateoxid) vorhanden sein, ohne in der darunter liegenden ersten Schicht 92A (z. B. der Grenzflächenschicht) vorhanden zu sein. In weiteren Ausführungsformen können die Passivierungsspezies in den Gatedielektrikumsschichten 92 vorhanden sein.
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Wenn alternativ die WFM-Schichten 102 vor der Passivierungsbehandlung ein gemeinsames Element als Passivierungsspezies enthalten, kann in den WFM-Schichten 102 eine höhere als die stöchiometrische Konzentration der Passivierungsspezies vorhanden sein. Beispielsweise können in Ausführungsformen, in denen die WFM-Schichten 102 vor der Passivierungsbehandlung Stickstoff enthalten und die Passivierungsspezies Stickstoff ist, die WFM-Schichten 102 als Ergebnis der Passivierungsbehandlung eine höhere als die stöchiometrische Stickstoffkonzentration enthalten.
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In einigen Ausführungsformen liegt eine Konzentration der Passivierungsspezies in den WFM-Schichten 102 auf einer oberen Fläche des Kanalbereichs 58 im Bereich von 1,0 At.-% bis 40,0 At.-%, und eine Konzentration der Passivierungsspezies in den WFM-Schichten 102 auf Seitenwänden des Kanalbereichs 58 liegt im Bereich von 1,0 At.-% bis 40,0 At.-%. In einigen Ausführungsformen liegt eine Konzentration der Passivierungsspezies in den Gatedielektrikumsschichten 92 (z. B. in der High-k-Gateoxidschicht 92B) auf einer oberen Fläche des Kanalbereichs 58 im Bereich von 1,0 At.-% bis 40,0 At.-%, und eine Konzentration der Passivierungsspezies in den Gatedielektrikumsschichten 92 (z. B. in der High-k-Gateoxidschicht 92B) auf Seitenwänden des Kanalbereichs 58 liegt im Bereich von 1,0 At.-% bis 40,0 At.-%. Es wurde beobachtet, dass durch Vorhandensein der Passivierungsspezies in diesen Konzentrationen die Defekte der Gatedielektrikumsschichten 92 vorteilhafterweise gemindert werden können, was die Zuverlässigkeit und Leistung der Vorrichtung verbessert. Beispielsweise wurde beobachtet, dass Konzentrationen, die unter den obigen Bereichen liegen, zu einer unzureichenden Passivierung in den High-k-Dielektrikumsschichten 92 führen, was zu geringeren Vorteilen bei Vorrichtungsleistung und -zuverlässigkeit führt. Es wurde ferner beobachtet, dass Konzentrationen, die höher als die obigen Bereiche sind, zu einer verringerten Filmqualität der WFM-Schichten 102 führen, was zu einer Verschlechterung der Vorrichtungsleistung und -zuverlässigkeit führt.
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19E zeigt ein Profil eines passivierten Bereichs 250 auf dem Kanalbereich 58. Der passivierte Bereich 250 ist ein Gebiet, das die Passivierungsspezies auf den Kanalbereichen 58 enthält. Beispielsweise kann der passivierte Bereich 250 Teile der WFM-Schichten 102 und der Gatedielektrikumsschichten 92 enthalten, die die Passivierungsspezies enthalten. In einigen Ausführungsformen kann der passivierte Bereich 250 von allen WFM-Schichten 102 gebildet werden und kann ferner von allen Gatedielektrikumsschichten 92 gebildet werden. Ein Profil des passivierten Bereichs 250 kann bestimmt werden, indem beispielsweise eine Elementkartierung der Passivierungsspezies (z. B. Fluor) einer Transmissionselektronenmikroskop- (TEM)-Abbildung oder einer Rasterelektronenmikroskop- (SEM)-Abbildung des relevanten Gebiets unter Verwendung von energiedispersiver Röntgenspektroskopieanalyse durchgeführt wird.
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In einigen Ausführungsformen kann eine Dicke T1 des passivierten Bereichs 250 an Seitenwänden des Kanalbereichs 58 im Bereich von etwa 2,0 nm bis etwa 10,0 nm und eine Dicke T2 des passivierten Bereichs 250 an einer oberen Fläche des Kanalbereichs 58 im Bereich von etwa 2,0 nm bis etwa 10,0 nm liegen. Ferner kann ein Verhältnis einer mittleren Dicke des passivierten Bereichs 250 an den Seitenwänden des Kanalbereichs 58 zu einer mittleren Dicke des passivierten Bereichs 250 an der oberen Fläche des Kanalbereichs 58 im Bereich von etwa 0,8:1,0 bis etwa 0,9:1,0 liegen. Es wurde beobachtet, dass, wenn der passivierte Bereich 250 eine Dicke innerhalb der obigen Bereiche aufweist und/oder die obigen Verhältnisse einhält, eine ausreichende Gleichmäßigkeit der Passivierungsbehandlung erreicht wird, um eine gute Abdeckung der Defektbehandlung und eine verbesserte Vorrichtungsleistung zu erzielen.
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In den 20A und 20B wird eine Auskleidung 106 über den WFM-Schichten 102 abgeschieden. Die Auskleidung 106 kann ein metallhaltiges Material wie TiN, TiO, TaN, TaC, Kombinationen davon, Mehrfachschichten davon oder dergleichen sein. Das Ausbilden der Auskleidung 106 kann einen oder mehrere Abscheidungsschritte unter Verwendung von CVD, ALD, PVD oder dergleichen umfassen. In einigen Ausführungsformen kann die Auskleidung 106 als Sperrschicht, Haftschicht, Benetzungsschicht oder dergleichen dienen. Eine Dicke der Auskleidung 106 kann im Bereich von etwa 10 Å bis etwa 100 Å liegen, beispielsweise etwa 40 Å. Es wurde beobachtet, dass, wenn die Auskleidung 106 diesen Dickenbereich aufweist, eine verbesserte Vorrichtungsleistung erreicht werden kann. Beispielsweise kann eine dünnere Auskleidung 106 eine unzureichende Haftung mit einem inakzeptabel hohen Widerstand bieten. Da die Auskleidung 106 nach der Passivierungsbehandlung abgeschieden wird, kann die Auskleidung 106 im Wesentlichen frei von der Passivierungsspezies sein. Alternativ kann die Auskleidung 106 mit einer stöchiometrischen Konzentration eines gemeinsamen Elements (z. B. N) der Passivierungsspezies abgeschieden werden. Beispielsweise kann in einigen Ausführungsformen die Auskleidung 106 aus stöchiometrischem TiN ausgebildet sein, und die Passivierungsspezies kann auch Stickstoff sein.
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Als nächstes wird in den 21A und 21B ein Füllmetall 108 über der Auskleidung 106 ausgebildet. Die 21C und 21D zeigen Detailansichten des Bereichs 200 in 21A. 21C zeigt eine Ausführungsform, die zu 17C gehört, und 21D zeigt eine Ausführungsform, die zu 17D gehört. Das Füllmetall 108 kann ein metallhaltiges Material wie Co, Ru, Al, W, Kombinationen davon, Mehrfachschichten davon oder dergleichen sein. Das Ausbilden des Füllmetalls 108 kann einen oder mehrere Abscheidungsschritte unter Verwendung von CVD, ALD, PVD oder dergleichen umfassen. Wie in den 21C und 21D gezeigt, kann das Füllmetall 108 eine Mehrschichtstruktur sein, die beispielsweise eine erste Schicht 108A und eine zweite Schicht 108B enthält. Beispielsweise kann in Ausführungsformen, in denen das Füllmetall 108 W enthält, die erste Schicht 108A eine fluorfreie Wolframschicht (FFW) und die zweite Schicht 108B eine fluorarme Wolframschicht (LFW) sein. Die Anzahl der Schichten des Füllmetalls 108 kann in weiteren Ausführungsformen größer oder kleiner sein. Da das Füllmetall 108 nach der Passivierungsbehandlung abgeschieden wird, kann das Füllmetall 108 im Wesentlichen frei von den passivierenden Radikalen sein. Damit sind Gateelektroden 110 ausgebildet, die die WFM-Schichten 102, die Auskleidung 106 und das Füllmetall 108 enthalten. Alternativ kann das Füllmetall 108 mit einem gemeinsamen Element mit der Passivierungsspezies abgeschieden werden. Beispielsweise kann das Füllmetall 108 LFW enthalten und die Passivierungsspezies kann Fluor sein.
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Nach dem Füllen der Gateelektroden 110 kann ein Planarisierungsprozess wie CMP durchgeführt werden, um die überschüssigen Abschnitte der Gatedielektrikumsschichten 92 und des Materials der Gateelektroden 110 zu entfernen, wobei die überschüssigen Abschnitte über der oberen Fläche des ILD 88 liegen. Die verbleibenden Abschnitte des Materials der Gateelektroden 110 und der Gatedielektrikumsschichten 92 bilden somit Ersatz-Gates der resultierenden FinFETs. Die Gateelektroden 110 und die Gatedielektrikumsschichten 92 können zusammen als „Gatestapel“ bezeichnet werden. Das Gate und die Gatestapel können sich entlang Seitenwänden eines Kanalbereichs 58 der Finnen 52 erstrecken.
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Das Ausbilden der Gatedielektrikumsschichten 92 in dem Bereich 50N und in dem Bereich 50P kann gleichzeitig erfolgen, so dass die Gatedielektrikumsschichten 92 in beiden Bereichen aus den gleichen Materialien hergestellt sind, und das Ausbilden der Gateelektroden 110 kann gleichzeitig erfolgen, so dass die Gateelektroden 110 in beiden Bereichen aus den gleichen Materialien ausgebildet sind. In einigen Ausführungsformen können die Gatedielektrikumsschichten 92 beiden Bereichen durch unterschiedliche Prozesse ausgebildet werden, so dass die Gatedielektrikumsschichten 92 unterschiedliche Materialien sein können und/oder die Gateelektroden 110 können in beiden Bereichen durch unterschiedliche Prozesse ausgebildet werden, so dass die Gateelektroden 110 unterschiedliche Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Bereiche zu maskieren und freizulegen, wenn getrennte Prozesse verwendet werden.
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In den 22A und 22B wird ein zweites ILD 112 über dem ersten ILD 88 abgeschieden. In einer Ausführungsform ist das zweite ILD 112 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren ausgebildet wird. In einigen Ausführungsformen ist das zweite ILD 112 aus einem Dielektrikum wie PSG, BSG, BPSG, USG oder dergleichen ausgebildet und kann durch jedes geeignete Verfahren wie CVD und PECVD abgeschieden werden.
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In den 23A und 23B werden Gatekontakte 114 und Source/Drain-Kontakte 116 gemäß einigen Ausführungsformen durch das zweite ILD 112 und das erste ILD 88 ausgebildet. Öffnungen für die Source/Drain-Kontakte 116 werden durch das erste und das zweite ILD 88 und 116 ausgebildet, und Öffnungen für den Gatekontakt 114 werden durch das zweite ILD 112 ausgebildet. Die Öffnungen können unter Verwendung geeigneter Photolithographie- und Ätztechniken ausgebildet werden. In den Öffnungen werden eine Auskleidung wie eine Diffusionssperrschicht, eine Haftschicht oder dergleichen und ein leitfähiges Material ausgebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess wie ein CMP kann durchgeführt werden, um überschüssiges Material von einer oberen Fläche des ILD 112 zu entfernen. Verbleibende Auskleidung und leitfähiges Material bilden die Source/Drain-Kontakte 116 und die Gatekontakte 114 in den Öffnungen. Ein Temperprozess kann durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaktischen Source/Drain-Bereichen 82 und den Source/Drain-Kontakten 116 auszubilden. Die Source/Drain-Kontakte 116 sind räumlich und elektrisch mit den epitaktischen Source/Drain-Bereichen 82 verbunden, und die Gatekontakte 114 sind räumlich und elektrisch mit den Gateelektroden 110 verbunden. Die Source/Drain-Kontakte 116 und die Gatekontakte 114 können in unterschiedlichen Prozessen oder in demselben Prozess ausgebildet werden. Obwohl gezeigt ist, dass sie in den gleichen Querschnitten ausgebildet sind, sollte beachtet werden, dass sowohl die Source/Drain-Kontakte 116 als auch die Gatekontakte 114 in anderen Querschnitten ausgebildet werden können, wodurch ein Kurzschluss der Kontakte vermieden werden kann.
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Verschiedene Ausführungsformen sehen eine Passivierungsbehandlung für eine oder mehrere Gatedielektrikumsschichten eines auf einem Wafer ausgebildeten Transistors vor. Die Passivierungsbehandlung umfasst ein Einführen einer Passivierungsspezies (z. B. Fluor, Stickstoff oder dergleichen) in die eine oder mehreren Gatedielektrikumsschichten unter Verwendung eines Remote-Plasma-Prozesses. Die Passivierungsspezies kann eingeführt werden, indem der Wafer Radikalen (z. B. Fluorradikalen, Stickstoffradikalen oder dergleichen) ausgesetzt wird. Die Passivierungsspezies können dazu beitragen, Defekte (z. B. offene Bindungen, Sauerstofffehlstellen oder dergleichen) in der oder den Gatedielektrikumsschichten zu beheben, wodurch die Leistung der Vorrichtung verbessert wird. In einigen Ausführungsformen kann ein n-Austrittsarbeitsmetall über der oder den Gatedielektrikumsschichten die Passivierungsbehandlung erleichtern, indem die Passivierungsspezies in die eine oder mehreren Gatedielektrikumsschichten angezogen wird. Durch Verwendung eines Remote-Plasma-Prozesses können eine verbesserte Gleichmäßigkeit und eine gewünschte Dotierungskonzentration der Passivierungsspezies in der oder den Gatedielektrikumsschichten erreicht werden. Ferner kann die Passivierungsbehandlung bei einer relativ niedrigen Temperatur (z. B. mit einem geringen Wärmebudget) durchgeführt werden, was das Risiko einer Beschädigung des Transistors infolge der Passivierungsbehandlung verringert.
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In einer Ausführungsform umfasst ein Verfahren ein Abscheiden einer High-k-Gatedielektrikumsschicht über und entlang Seitenwänden einer Halbleiterfinne; Abscheiden einer n-Austrittsarbeitsmetallschicht über der High-k-Gatedielektrikumsschicht; Durchführen einer Passivierungsbehandlung an der High-k-Gatedielektrikumsschicht durch die n-Austrittsarbeitsmetallschicht, wobei die Passivierungsbehandlung einen Remote-Plasma-Prozess umfasst; und Abscheiden eines Füllmetalls über der n-Austrittsarbeitsmetallschicht, um einen Metallgatestapel über der High-k-Gatedielektrikumsschicht auszubilden, wobei der Metallgatestapel die n-Austrittsarbeitsmetallschicht und das Füllmetall enthält. Optional umfasst in einer Ausführungsform der Remote-Plasma-Prozess ein Aussetzen der High-k-Gatedielektrikumsschicht gegenüber Radikalen. Optional sind in einer Ausführungsform die Radikale Fluorradikale, Stickstoffradikale oder eine Kombination davon. Optional enthält in einer Ausführungsform die n-Austrittsarbeitsmetallschicht Aluminium, und wobei die Passivierungsbehandlung eine Verwendung des Aluminiums umfasst, um die Radikale in eine High-k-Gatedielektrikumsschicht anzuziehen. Optional kann in einer Ausführungsform das Abscheiden der High-k-Gatedielektrikumsschicht ein Abscheiden einer High-k-Gatedielektrikumsschicht umfassen, die Sauerstofffehlstellen, offene Bindungen oder eine Kombination davon enthält. Optional stellt in einer Ausführungsform die Passivierungsbehandlung eine Passivierungsspezies in der High-k-Gatedielektrikumsschicht bereit, um die Sauerstofffehlstellen zu füllen, die offenen Bindungen zu schließen oder eine Kombination davon. Optional umfasst das Verfahren in einer Ausführungsform ferner ein Abscheiden einer Haftschicht zwischen der High-k-Gatedielektrikumsschicht und der n-Austrittsarbeitsmetallschicht; und ein Abscheiden einer Deckschicht über der n-Austrittsarbeitsmetallschicht. Optional umfasst das Verfahren in einer Ausführungsform ferner ein Abscheiden einer Sperrschicht zwischen der n-Austrittsarbeitsmetallschicht und dem Füllmetall. Optional umfasst das Verfahren in einer Ausführungsform ferner ein Abscheiden einer p-Austrittsarbeitsmetallschicht zwischen der High-k-Gatedielektrikumsschicht und der n-Austrittsarbeitsmetallschicht. Optional umfasst in einer Ausführungsform das Abscheiden des Füllmetalls über der n-Austrittsarbeitsmetallschicht ein Abscheiden des Füllmetalls über der n-Austrittsarbeitsmetallschicht nach der Passivierungsbehandlung.
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Gemäß einer weiteren Ausführungsform umfasst ein Verfahren ein Ausbilden einer Halbleiterfinne, die sich über einem Isolierbereich in einer Halbleitervorrichtung erstreckt; Abscheiden einer High-k-Gatedielektrikumsschicht über und entlang Seitenwänden der Halbleiterfinne, wobei die High-k-Gatedielektrikumsschicht Abscheidungsdefekte enthält; Abscheiden einer ersten Austrittsarbeitsmetallschicht über der High-k-Gatedielektrikumsschicht, wobei die erste Austrittsarbeitsmetallschicht ein n-Metall enthält; Einführen einer Passivierungsspezies in die High-k-Gatedielektrikumsschicht durch die erste Austrittsarbeitsmetallschicht, wobei das Einführen der Passivierungsspezies umfasst: Erzeugen eines Plasmas; Filtern des Plasmas, um Radikale aus einem Plasma-Afterglow bereitzustellen, wobei die Halbleitervorrichtung den Radikalen ausgesetzt wird; und Abscheiden von Füllmetall über der ersten Austrittsarbeitsmetallschicht nach dem Einführen der Passivierungsspezies. Optional enthält in einer Ausführungsform das Erzeugen des Plasmas ein Erzeugen des Plasmas aus einem Vorläufergas, das Fluor, Stickstoff oder eine Kombination davon enthält. Optional umfasst das Verfahren in einer Ausführungsform ferner ein Ausbilden einer zweiten Austrittsarbeitsmetallschicht zwischen der High-k-Gatedielektrikumsschicht und der ersten Austrittsarbeitsmetallschicht, wobei die zweite Austrittsarbeitsmetallschicht eine p-Austrittsarbeitsmetallschicht ist. Optional umfasst das Einführen der Passivierungsspezies in die High-k-Gatedielektrikumsschicht durch die erste Austrittsarbeitsmetallschicht in einer Ausführungsform eine Verwendung des n-Metalls der ersten Austrittsarbeitsmetallschicht, um die Radikale anzuziehen. Optional wird in einer Ausführungsform das Einführen der Passivierungsspezies bei einer Temperatur von weniger als 100 °C durchgeführt. Optional sind in einer Ausführungsform die Radikale Fluorradikale, Stickstoffradikale oder eine Kombination davon, und wobei das n-Metall Aluminium ist.
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Gemäß einer weiteren Ausführungsform enthält eine Vorrichtung eine Halbleiterfinne, die sich über einem Isolierbereich erstreckt; eine High-k-Gatedielektrikumsschicht über und entlang Seitenwänden der Halbleiterfinne, wobei die High-k-Gatedielektrikumsschicht Fluor enthält; und einen Gatestapel über und entlang Seitenwänden der High-k-Gatedielektrikumsschicht. Der Gatestapel enthält eine erste Austrittsarbeitsmetallschicht, die ein n-Metall und Fluor enthält; und eine erste Füllmetallschicht über der ersten Austrittsarbeitsmetallschicht, wobei die erste Füllmetallschicht frei von Fluor ist. Optional enthält in einer Ausführungsform der Gatestapel ferner eine Haftschicht unter der ersten Austrittsarbeitsmetallschicht; eine Deckschicht über der ersten Austrittsarbeitsmetallschicht; eine Sperrschicht über der Deckschicht und unter der ersten Füllmetallschicht; und eine zweite Füllmetallschicht über der ersten Füllmetallschicht, wobei die zweite Füllmetallschicht Fluor enthält. Optional liegt in einer Ausführungsform eine Fluorkonzentration eines Teils der High-k-Gatedielektrikumsschicht auf einer oberen Fläche der Halbleiterfinne in einem Bereich von 1,0 At.-% bis 40,0 At.-%, und wobei eine Fluorkonzentration eines Teils der High-k-Gatedielektrikumsschicht auf einer Seitenwand der Halbleiterfinne in einem Bereich von 1,0 At.-% bis 40,0 At.-% liegt. Optional liegt in einer Ausführungsform eine Fluorkonzentration eines Teils der ersten Austrittsarbeitsmetallschicht auf einer oberen Fläche der Halbleiterfinne in einem Bereich von 1,0 At.-% bis 40,0 At.-%, und wobei eine Fluorkonzentration eines Teils der ersten Austrittsarbeitsmetallschicht auf einer Seitenwand der Halbleiterfinne in einem Bereich von 1,0 At.-% bis 40,0 At.-% liegt.
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Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten anerkennen, dass sie die vorliegende Offenbarung leicht als Basis verwenden können, um weitere Prozesse und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Fachleute sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen können, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.