DE102019116036B4 - Halbleitervorrichtung und verfahren - Google Patents

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Abstract

Verfahren, umfassend:Ausbilden einer differentiellen Kontaktätzstoppschicht (CESL) mit einem ersten Abschnitt über einem Source/Drain-Bereich (82) und einem zweiten Abschnitt entlang eines Gatestapels, wobei sich der Source/Drain-Bereich (82) in einem Substrat (50) befindet, wobei sich der Gatestapel über dem Substrat (50) in der Nähe des Source/Drain-Bereichs (82) befindet, wobei eine erste Dicke des ersten Abschnitts höher als eine zweite Dicke des zweiten Abschnitts ist, wobei das Ausbilden der differentiellen CESL (84) ein Durchführen einer gerichteten Plasmaaktivierung (86) umfasst;Abscheiden eines ersten Zwischenschichtdielektrikums (ILD) über der differentiellen CESL (84);Ausbilden einer Source/Drain-Kontaktöffnung (102) in dem ersten ILD (88);Ausbilden eines Kontaktabstandshalters (106) entlang Seitenwänden der Source/Drain-Kontaktöffnung (102);Erweitern der Source/Drain-Kontaktöffnung (102) durch die differentielle CESL (84) nach dem Ausbilden des Kontaktabstandshalters (106); undAusbilden eines ersten Source/Drain-Kontakts (108) in der erweiterten Source/Drain-Kontaktöffnung, wobei der erste Source/Drain-Kontakt (108) mit dem Source/Drain-Bereich (82) räumlich und elektrisch verbunden ist, wobei der Kontaktabstandshalter (106) den ersten Source/Drain-Kontakt (108) räumlich von dem ersten ILD (88) trennt.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden üblicherweise hergestellt, indem nacheinander isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten unter Verwendung von Lithographie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren etc.) durch kontinuierliche Verkleinerung der minimalen Merkmalsgröße, was es ermöglicht, mehr Komponenten in eine vorgegebene Fläche zu integrieren. Während die minimale Merkmalsgröße verringert wird, entstehen jedoch zusätzliche Probleme, die gelöst werden sollten.
  • US 2018 /0151440 A1 offenbart eine FinFET-Vorrichtung und ein Verfahren zum Bilden derselben. Das Verfahren umfasst das Bilden einer Finne über einem Substrat. Angrenzend an die Finne ist ein Isolationsbereich ausgebildet. Über der Finne wird eine Dummy-Gate-Struktur gebildet. Die an die Dummy-Gate-Struktur angrenzende Finne ist vertieft, um eine erste Vertiefung zu bilden. Die erste Vertiefung hat eine U-förmige Bodenfläche. Die U-förmige untere Oberfläche befindet sich unter einer oberen Oberfläche des Isolationsbereichs. Die erste Vertiefung wird umgeformt, um eine umgeformte erste Vertiefung zu bilden. Die umgeformte erste Aussparung hat eine V-förmige Bodenfläche. Mindestens ein Teil der V-förmigen Bodenfläche umfasst eine oder mehrere Stufen. In der umgeformten ersten Vertiefung wird ein Source/Drain-Bereich epitaxial aufgewachsen.
  • US 2016 / 0 071 953 A1 offenbart die Bildung von Kontaktätzstoppschichten im Zusammenhang mit der Bildung von Gates und Kontakten. In bestimmten Ausführungsformen wird ein Prozessablauf verwendet, der das Abscheiden und Entfernen eines dielektrischen Opfermaterials vor dem Metall beinhalten kann, bevor eine bestimmte Kontaktätzstoppschicht gebildet wird. Zusätzlich zu einer zuvor abgeschiedenen primären Ätzstoppschicht kann eine Hilfskontakt-Ätzstoppschicht verwendet werden. In bestimmten Fällen ist die Kontaktätzstoppschicht ein metallhaltiges Material wie ein Nitrid oder ein Oxid. Die Kontaktätzstoppschicht kann in einigen Ausführungsformen durch eine zyklische Dampfabscheidung abgeschieden werden.
  • Weiterer Stand der Technik ist aus der KR 10 2006 0 007 176 A bekannt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • Die 2, 3, 4, 5, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10, 11, 12 und 13 sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
    • 14 zeigt die Beziehung zwischen der Dicke einer differentiellen CESL und den Bearbeitungsbedingungen während einer gerichteten Plasmaaktivierung gemäß einigen Ausführungsformen.
    • Die 15A, 15B, 16A, 16B, 17A, 17B, 18A, 18B, 18C, 19A, 19B, 20A, 20B, 21A, 21B, 22A, 22B, 23A, 23B, 24A und 24B sind Querschnittsansichten von weiteren Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Gemäß einigen Ausführungsformen wird eine differentielle Kontaktätzstoppschicht (CESL) in einer Halbleitervorrichtung wie einem Fin-Feldeffekttransistor (FinFET) ausgebildet. Im Allgemeinen wird ein gerichteter Plasmaaktivierungsprozess implementiert, der es ermöglicht, dass einige Abschnitte der differentiellen CESL (z. B. Abschnitte auf einer oberen Fläche mit einer horizontalen Komponente) mit einer höheren Rate als andere Abschnitte (z. B. auf einer vertikalen Oberfläche ohne signifikante horizontale Komponente) abgeschieden werden. Daher haben einige Abschnitte der differentiellen CESL eine höhere Dicke als andere Abschnitte der differentiellen CESL. Die differentielle CESL kann einen besseren Schutz der Source/Drain-Bereiche während eines Ausbildens von Source/Drain-Kontakten ermöglichen, ein Prozessfenster für das Ausbilden der Source/Drain-Kontakte vergrößern und ein umgebendes Zwischenschichtdielektrikum (ILD) während der Silizidierung für die Source/Drain-Kontakte schützen.
  • 1 zeigt ein Beispiel von vereinfachten FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Einige weitere Merkmale der FinFETs (nachstehend beschrieben) sind aus Gründen der Klarheit der Darstellung weggelassen. Die gezeigten FinFETs können auf solche Weise elektrisch verbunden oder gekoppelt sein, dass sie beispielsweise als ein Transistor oder mehrere Transistoren arbeiten, beispielsweise vier Transistoren.
  • Die FinFETs enthalten Finnen 52, die sich von einem Substrat 50 erstrecken. Isolationsbereiche 56 sind über dem Substrat 50 angeordnet, und die Finnen 52 ragen über und zwischen benachbarten Isolationsbereichen 56 heraus. Obwohl die Isolationsbereiche 56 so beschrieben/gezeigt sind, dass sie von dem Substrat 50 getrennt sind, kann der Begriff „Substrat“ wie hier eingesetzt so verwendet werden, dass er sich nur auf das Halbleitersubstrat oder auf ein Halbleitersubstrat unter Einschluss der Isolationsbereiche bezieht. Obwohl die Finnen 52 ferner als ein einziges durchgehendes Material des Substrats 50 gezeigt sind, können die Finnen 52 und/oder das Substrat 50 ein einziges Material oder mehrere Materialien enthalten. In diesem Zusammenhang bezeichnen die Finnen 52 Abschnitte, die sich zwischen den benachbarten Isolationsbereichen 56 erstrecken.
  • Gatedielektrika 92 befinden sich entlang Seitenwänden und über oberen Flächen der Finnen 52, und Gateelektroden 94 befinden sich über den Gatedielektrika 92. Source/Drain-Bereiche 82 sind auf gegenüberliegenden Seiten der Finnen 52 in Bezug auf die Gatedielektrika 92 und die Gateelektroden 94 angeordnet. In Ausführungsformen, in denen mehrere Transistoren ausgebildet werden, können die Source/Drain-Bereiche 82 von mehreren Transistoren gemeinsam genutzt werden. In Ausführungsformen, in denen ein Transistor aus mehreren Finnen 52 ausgebildet ist, können benachbarte Source/Drain-Bereiche 82 elektrisch verbunden sein, beispielsweise durch Zusammenführen der Source/Drain-Bereiche 82 durch epitaktisches Wachstum oder durch Koppeln der Source/Drain-Bereiche 82 mit einem gleichen Source/Drain-Kontakt.
  • 1 zeigt ferner mehrere Referenzquerschnitte. Der Querschnitt A-A verläuft entlang einer Längsachse einer Finne 52 und beispielsweise in einer Richtung eines Stromflusses zwischen den Source/Drain-Bereichen 82. Der Querschnitt B-B verläuft senkrecht zum Querschnitt A-A und verläuft durch benachbarte Source/Drain-Bereiche 82 in den Finnen 52. Die nachfolgenden Figuren beziehen sich der Klarheit halber auf diese Referenzquerschnitte.
  • Einige der hier beschriebenen Ausführungsformen sind im Zusammenhang mit FinFETs beschrieben, die unter Verwendung eines Gate-Last-Prozesses ausgebildet werden. In weiteren Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Einige Ausführungsformen ziehen auch Aspekte in Betracht, die in planaren Vorrichtungen wie planaren FETs verwendet werden.
  • Die 2 bis 24B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. Die 2, 3, 4 und 5 sind entlang des in 1 gezeigten Referenzquerschnitts B-B gezeigt. Die 6A, 7A, 8A, 9A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A und 24A sind entlang des in 1 gezeigten Referenzquerschnitts A-A gezeigt, und die 6B, 7B, 8B, 9B, 15B, 16B, 17B, 18B, 19B, 20B, 21B, 22B, 23B und 24B sind entlang eines ähnlichen in 1 gezeigten Querschnitts B-B gezeigt.
  • In 2 ist ein Substrat 50 vorgesehen. Das Substrat 50 kann ein Halbleitersubstrat sein, beispielsweise ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator- (SOI)-Substrat oder dergleichen, das (z. B. mit einem p- oder einem n-Dotierstoff) dotiert oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, beispielsweise ein Siliziumwafer. Im Allgemeinen besteht ein SOI-Substrat aus einer Schicht aus einem Halbleitermaterial, das auf einer Isolierschicht ausgebildet ist. Die Isolierschicht kann beispielsweise eine vergrabene Oxid- (BOX)-Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht ist auf einem Substrat vorgesehen, üblicherweise einem Silizium- oder Glassubstrat. Es können auch andere Substrate verwendet werden, beispielsweise ein Mehrschicht- oder ein Gradientsubstrat. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, beispielsweise Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, beispielsweise SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon enthalten.
  • Das Substrat 50 weist einen Bereich 50N und einen Bereich 50P auf. Der Bereich 50N kann zum Ausbilden von n-Vorrichtungen wie NMOS-Transistoren dienen, z. B. n-FinFETs. Der Bereich 50P kann zum Ausbilden von p-Vorrichtungen wie PMOS-Transistoren dienen, z. B. p-FinFETs. Der Bereich 50N kann räumlich von dem Bereich 50P getrennt sein, und eine beliebige Anzahl von Vorrichtungsmerkmalen (z. B. andere aktive Vorrichtungen, dotierte Bereiche, Isolationsstrukturen usw.) kann zwischen dem Bereich 50N und dem Bereich 50P angeordnet sein.
  • In 3 werden Finnen 52 in dem Substrat 50 ausgebildet. Die Finnen 52 sind Halbleiterstreifen. In einigen Ausführungsformen können die Finnen 52 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 ausgebildet werden. Das Ätzen kann irgendein geeigneter Ätzprozess sein, wie beispielsweise ein reaktives Ionenätzen (RIE), ein Neutralstrahlätzen (NBE) oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • Die Finnen 52 können durch irgendein geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen 52 unter Verwendung eines oder mehrerer Photolithographieprozesse, beispielsweise Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstjustierte Prozesse, so dass Strukturen erzeugt werden können, die beispielsweise Mittenabstände aufweisen, die kleiner als die sind, die sonst mit einem einzigen, direkten Photolithographieprozess erhalten werden können. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden neben der strukturierten Opferschicht unter Verwendung eines selbstjustierten Prozesses ausgebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann verwendet werden, um die Finnen zu strukturieren.
  • In 4 werden Flachgrabenisolations- (STI)-Bereiche 56 zwischen benachbarten Finnen 52 ausgebildet. Als ein Beispiel zum Ausbilden der STI-Bereiche 56 wird ein Isoliermaterial über dem Substrat 50 und zwischen benachbarten Finnen 52 ausgebildet. Das Isoliermaterial kann ein Oxid sein, wie z. B. Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon, und kann durch eine chemische Gasphasenabscheidung im hochdichten Plasma (HDP-CVD), eine fließfähige chemische Gasphasenabscheidung (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem entfernten Plasmasystem und ein Nachhärten zum Umwandeln in ein anderes Material wie ein Oxid), dergleichen oder eine Kombination davon ausgebildet werden. Es können andere Isoliermaterialien verwendet werden, die durch einen geeigneten Prozess hergestellt werden. In der gezeigten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess ausgebildet wird. Ein Tempervorgang kann durchgeführt werden, nachdem das Isoliermaterial ausgebildet ist. In einer Ausführungsform wird das Isoliermaterial so ausgebildet, dass überschüssiges Isoliermaterial die Finnen 52 bedeckt. Obwohl das Isoliermaterial als eine einzelne Schicht gezeigt ist, können einige Ausführungsformen mehrere Schichten verwenden. Beispielsweise kann in einigen Ausführungsformen eine Auskleidung (nicht gezeigt) zuerst entlang einer Oberfläche des Substrats 50 und der Finnen 52 ausgebildet werden. Danach kann ein Füllmaterial, das den oben beschriebenen ähnelt, über der Auskleidung ausgebildet werden. Ein Entfernungsprozess wird dann auf das Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Finnen 52 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess wie ein chemisch-mechanischer Polier- (CMP)-Prozess, ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Der Planarisierungsprozess legt die Finnen 52 frei, so dass die oberen Flächen der Finnen 52 und des Isoliermaterials plan sind, nachdem der Planarisierungsprozess abgeschlossen ist. Das Isoliermaterial wird dann vertieft, wobei verbleibende Abschnitte des Isoliermaterials die STI-Bereiche 56 bilden. Das Isoliermaterial wird so vertieft, dass in dem Bereich 50N und in dem Bereich 50P obere Abschnitte der Finnen 52 zwischen benachbarten STI-Bereichen 56 hervorstehen. Ferner können die oberen Flächen der STI-Bereiche 56 eine flache Oberfläche wie gezeigt, eine konvexe Oberfläche, eine konkave Oberfläche (wie z. B. eine Wölbung) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Bereiche 56 können durch ein geeignetes Ätzen flach, konvex und/oder konkav ausgebildet werden. Die STI-Bereiche 56 können unter Verwendung eines geeigneten Ätzprozesses vertieft werden, wie beispielsweise eines solchen, der für das Material des Isoliermaterials selektiv ist (der z. B. das Material des Isoliermaterials mit einer schnelleren Geschwindigkeit als das Material der Finnen 52 ätzt). Beispielsweise kann eine chemische Oxidentfernung mit einem geeigneten Ätzverfahren unter Verwendung von beispielsweise verdünnter Fluorwasserstoff- (dHF)-Säure verwendet werden.
  • Der oben beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 52 ausgebildet werden können. In einigen Ausführungsformen können die Finnen durch einen epitaktischen Züchtungsprozess ausgebildet werden. Beispielsweise kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 ausgebildet werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Homoepitaktische Strukturen können in den Gräben epitaktisch gezüchtet werden, und die dielektrische Schicht kann so vertieft werden, dass die homoepitaktischen Strukturen aus der dielektrischen Schicht herausragen, so dass Finnen ausgebildet werden. Zusätzlich können in einigen Ausführungsformen heteroepitaktische Strukturen für die Finnen 52 verwendet werden. Zum Beispiel können die Finnen 52 vertieft werden, und ein Material, das sich von den Finnen 52 unterscheidet, kann epitaktisch über den vertieften Finnen 52 gezüchtet werden. In solchen Ausführungsformen enthalten die Finnen 52 das vertiefte Material sowie das epitaktisch gezüchtete Material, das über dem vertieften Material angeordnet ist. In noch einer weiteren Ausführungsform kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 ausgebildet werden, und Gräben können durch die dielektrische Schicht hindurch geätzt werden. Heteroepitaktische Strukturen können dann epitaktisch in den Gräben unter Verwendung eines Materials gezüchtet werden, das sich von dem Substrat 50 unterscheidet, und die dielektrische Schicht kann so vertieft werden, dass die heteroepitaktischen Strukturen aus der dielektrischen Schicht herausragen, so dass die Finnen 52 ausgebildet werden. In einigen Ausführungsformen, in denen homoepitaktische oder heteroepitaktische Strukturen epitaktisch gezüchtet werden, können die epitaktisch gezüchteten Materialien während des Wachsens in situ dotiert werden, was vorherige und nachfolgende Implantierungen unnötig machen kann, obwohl In-Situ-Dotierung und Implantationsdotierung zusammen verwendet werden können.
  • Weiterhin kann es vorteilhaft sein, ein Material in dem Bereich 50N (z. B. einem NMOS-Bereich) epitaktisch zu züchten, das sich von dem Material in dem Bereich 50P (z. B. einem PMOS-Bereich) unterscheidet. In verschiedenen Ausführungsformen können die oberen Abschnitte der Finnen 52 aus Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumkarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen ausgebildet sein. Beispielsweise umfassen die verfügbaren Materialien zum Ausbilden der III-V-Verbindungshalbleiter ohne Einschränkungen InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • Ferner können geeignete Wannen (nicht gezeigt) in den Finnen 52 und/oder dem Substrat 50 ausgebildet werden. In einigen Ausführungsformen kann eine p-Wanne in dem Bereich 50N ausgebildet werden, und eine n-Wanne kann in dem Bereich 50P ausgebildet werden. In einigen Ausführungsformen werden eine p-Wanne oder eine n-Wanne sowohl in dem Bereich 50N als auch in dem Bereich 50P ausgebildet.
  • In den Ausführungsformen mit unterschiedlichen Wannentypen können die unterschiedlichen Implantationsschritte für den Bereich 50N und den Bereich 50P unter Verwendung eines Photoresists oder anderer Masken (nicht gezeigt) erreicht werden. Beispielsweise kann ein Photoresist über den Finnen 52 und den STI-Bereichen 56 in dem Bereich 50N ausgebildet werden. Der Photoresist wird strukturiert, um den Bereich 50P des Substrats 50, beispielsweise einen PMOS-Bereich, freizulegen. Der Photoresist kann unter Verwendung einer Rotationsbeschichtungstechnik ausgebildet und unter Verwendung geeigneter Photolithographietechniken strukturiert werden. Nachdem der Photoresist strukturiert ist, wird in dem Bereich 50P eine n-Verunreinigungsimplantation durchgeführt, und der Photoresist kann als Maske dienen, um im Wesentlichen zu verhindern, dass die n-Verunreinigungen in den Bereich 50N implantiert werden, beispielsweise einen NMOS-Bereich. Die n-Verunreinigungen können Phosphor, Arsen, Antimon oder dergleichen sein, die in den Bereich bis zu einer Konzentration von 1018 cm-3 oder weniger implantiert werden, beispielsweise zwischen etwa 1017 cm-3 und etwa 1018 cm-3. Nach dem Implantieren wird der Photoresist entfernt, beispielsweise durch einen geeigneten Veraschungsprozess.
  • Nach dem Implantieren des Bereichs 50P wird in dem Bereich 50P ein Photoresist über den Finnen 52 und den STI-Bereichen 56 ausgebildet. Der Photoresist wird strukturiert, um den Bereich 50N des Substrats 50 freizulegen, beispielsweise den NMOS-Bereich. Der Photoresist kann unter Verwendung einer Rotationsbeschichtungstechnik ausgebildet und unter Verwendung geeigneter Photolithographietechniken strukturiert werden. Nachdem der Photoresist strukturiert ist, kann eine p-Verunreinigungsimplantation in dem Bereich 50N durchgeführt werden, und der Photoresist kann als Maske dienen, um im Wesentlichen zu verhindern, dass p-Verunreinigungen in den Bereich 50P implantiert werden, beispielsweise den PMOS-Bereich. Die p-Verunreinigungen können Bor, BF2, Indium oder dergleichen sein, das in den Bereich bis zu einer Konzentration von 1018 cm-3 oder weniger implantiert wird, beispielsweise zwischen etwa 1017 cm-3 und etwa 1018 cm-3. Nach dem Implantieren kann der Photoresist beispielsweise durch einen geeigneten Veraschungsprozess entfernt werden.
  • Nach dem Implantieren des Bereichs 50N und des Bereichs 50P kann ein Tempern durchgeführt werden, um die implantierten p- und/oder n-Verunreinigungen zu aktivieren. In einigen Ausführungsformen können die gezüchteten Materialien der epitaktischen Finnen während des Wachstums in situ dotiert werden, was die Implantationen vermeiden kann, obwohl In-Situ- und Implantationsdotierung zusammen verwendet werden können.
  • In 5 wird eine Dummy-Dielektrikumsschicht 60 auf den Finnen 52 ausgebildet. Die Dummy-Dielektrikumsschicht 60 kann beispielsweise Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß geeigneten Techniken abgeschieden oder thermisch gezüchtet werden. Eine Dummy-Gateschicht 62 wird über der Dummy-Dielektrikumsschicht 60 ausgebildet, und eine Maskenschicht 64 wird über der Dummy-Gateschicht 62 ausgebildet. Die Dummy-Gateschicht 62 kann über der Dummy-Dielektrikumsschicht 60 abgeschieden und dann planarisiert werden, beispielsweise durch ein CMP. Die Maskenschicht 64 kann über der Dummy-Gateschicht 62 abgeschieden werden. Die Dummy-Gateschicht 62 kann ein leitfähiges Material sein und kann aus einer Gruppe ausgewählt sein, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle umfasst. Die Dummy-Gateschicht 62 kann durch physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), Sputterabscheidung oder andere in der Technik bekannte und zum Abscheiden von leitfähigen Materialien verwendete Techniken abgeschieden werden. Die Dummy-Gateschicht 62 kann aus anderen Materialien hergestellt sein, die eine hohe Ätzselektivität gegenüber dem Ätzen der Isolationsbereiche aufweisen. Die Maskenschicht 64 kann beispielsweise Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In diesem Beispiel werden eine einzelne Dummy-Gateschicht 62 und eine einzelne Maskenschicht 64 über dem Bereich 50N und dem Bereich 50P ausgebildet. Es wird angemerkt, dass die Dummy-Dielektrikumsschicht 60, die nur die Finnen 52 bedeckt, nur zu Darstellungszwecken gezeigt ist. In einigen Ausführungsformen kann die Dummy-Dielektrikumsschicht 60 derart abgeschieden werden, dass die Dummy-Dielektrikumsschicht 60 die STI-Bereiche 56 bedeckt, die sich zwischen der Dummy-Gateschicht 62 und den STI-Bereichen 56 erstrecken.
  • Die 6A bis 24B zeigen verschiedene zusätzliche Schritte bei der Herstellung der Vorrichtungen der Ausführungsform. Die 6A bis 24B zeigen Merkmale sowohl in dem Bereich 50N als auch in dem Bereich 50P. Beispielsweise können die hier beschriebenen Ausführungsformen sowohl auf den Bereich 50N als auch auf den Bereich 50P angewendet werden. Unterschiede der Strukturen des Bereichs 50N und des Bereichs 50P (falls vorhanden) werden in dem jede Figur begleitenden Text beschrieben.
  • In den 6A und 6B wird die Maskenschicht 64 unter Verwendung geeigneter Photolithographie- und Ätztechniken strukturiert, um Masken 74 auszubilden. Die Struktur der Masken 74 kann dann auf die Dummy-Gateschicht 62 übertragen werden, um Dummy-Gates 72 auszubilden. Die Struktur der Masken 74 kann auch durch eine geeignete Ätztechnik auf die Dummy-Dielektrikumsschicht 60 übertragen werden, um Dummy-Gatedielektrika 70 auszubilden. Die Dummy-Gates 72 (und optional die Dummy-Gatedielektrika 70) bedecken entsprechende Kanalbereiche 58 der Finnen 52. Die Struktur der Masken 74 kann verwendet werden, um jedes der Dummy-Gates 72 räumlich von benachbarten Dummy-Gates 72 zu trennen. Die Dummy-Gates 72 weisen eine Längsrichtung auf, die im Wesentlichen senkrecht zur Längsrichtung der jeweiligen Finnen 52 ist.
  • In den 7A und 7B werden Gate-Versiegelungsabstandshalter 76 auf freiliegenden Oberflächen der Masken 74, der Dummy-Gates 72, der Dummy-Gatedielektrika 70 und/oder der Finnen 52 ausgebildet. Eine thermische Oxidation oder eine Abscheidung, gefolgt von einem anisotropen Ätzen, kann die Gate-Versiegelungsabstandshalter 76 ausbilden.
  • Nach dem Ausbilden der Gate-Versiegelungsabstandshalter 76 können Implantierungen für leicht dotierte Source/Drain- (LDD)-Bereiche 78 durchgeführt werden. In den Ausführungsformen mit unterschiedlichen Vorrichtungstypen kann eine Maske, wie beispielsweise ein Photoresist, über dem Bereich 50N ausgebildet werden, während der Bereich 50P freigelegt ist, und Verunreinigungen von einem geeigneten Typ (z. B. dem p-Typ) können in die freigelegten Finnen 52 in dem Bereich 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, beispielsweise ein Photoresist, über dem Bereich 50P ausgebildet werden, während der Bereich 50N freigelegt ist, und Verunreinigungen von einem geeigneten Typ (z. B. dem n-Typ) können in die freigelegten Finnen 52 in dem Bereich 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Verunreinigungen können die zuvor beschriebenen n-Verunreinigungen sein, und die p-Verunreinigungen können die zuvor beschriebenen p-Verunreinigungen sein. Die schwach dotierten Source/Drain-Bereiche können eine Verunreinigungskonzentration von etwa 1015 cm-3 bis etwa 1016 cm-3 aufweisen. Ein Tempern kann verwendet werden, um die implantierten Verunreinigungen zu aktivieren. Die Verunreinigungen können in einem bestimmten Winkel in die Finnen 52 implantiert werden und können während des Temperns eine Diffusion erfahren. Infolgedessen erstrecken sich die LDD-Bereiche 78 unter die Gate-Versiegelungsabstandshalter 76 (und möglicherweise Randbereiche der Dummy-Gates 72 und der Dummy-Gatedielektrika 70).
  • Ferner werden Gate-Abstandshalter 80 auf den Gate-Versiegelungsabstandshaltern 76 entlang Seitenwänden der Dummy-Gates 72 und der Masken 74 ausgebildet. Die Gate-Abstandshalter 80 können durch konformes Abscheiden eines Isoliermaterials und anschließendes anisotropes Ätzen des Isoliermaterials ausgebildet werden. Das Isoliermaterial der Gate-Abstandshalter 80 kann Siliziumnitrid, Siliziumkarbonitrid, eine Kombination davon oder dergleichen sein.
  • In den 8A und 8B werden epitaktische Source/Drain-Bereiche 82 so in den Finnen 52 ausgebildet, dass eine Spannung in den jeweiligen Kanalbereichen 58 ausgeübt wird, wodurch die Leistung verbessert wird. Die epitaktischen Source/Drain-Bereiche 82 werden so in den Finnen 52 ausgebildet, dass jedes Dummy-Gate 72 (und optional das Dummy-Gatedielektrikum 70) zwischen jeweiligen benachbarten Paaren der epitaktischen Source/Drain-Bereiche 82 angeordnet ist. In einigen Ausführungsformen können sich die epitaktischen Source/Drain-Bereiche 82 in die Finnen 52 erstrecken und können diese auch durchdringen. In einigen Ausführungsformen werden die Gate-Abstandshalter 80 verwendet, um die epitaktischen Source/Drain-Bereiche 82 von den Dummy-Gates 72 um einen geeigneten seitlichen Abstand zu trennen, so dass die epitaktischen Source/Drain-Bereiche 82 nachfolgend ausgebildete Gates der resultierenden FinFETs nicht kurzschließen.
  • Die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50N, z. B. dem NMOS-Bereich, können ausgebildet werden, indem der Bereich 50P, z. B. der PMOS-Bereich, maskiert wird und die Source/Drain-Bereiche der Finnen 52 in dem Bereich 50N geätzt werden, um Vertiefungen in den Finnen 52 auszubilden. Dann werden die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50N in den Vertiefungen epitaktisch gezüchtet. Die epitaktischen Source/Drain-Bereiche 82 können ein beliebiges geeignetes Material enthalten, wie es für n-FinFETs geeignet ist. Wenn zum Beispiel die Finne 52 aus Silizium besteht, können die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50N Materialien enthalten, die eine Zugspannung in dem Kanalbereich 58 ausüben, wie zum Beispiel Si, SiC, SiCP, SiP oder dergleichen. Die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50N können Oberflächen aufweisen, die von jeweiligen Oberflächen der Finnen 52 erhaben sind, und können Facetten aufweisen.
  • Die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50P, z. B. dem PMOS-Bereich, können ausgebildet werden, indem der Bereich 50N, z. B. der NMOS-Bereich, maskiert wird und die Source/Drain-Bereiche der Finnen 52 in dem Bereich 50P geätzt werden, um Vertiefungen in den Finnen 52 auszubilden. Dann werden die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50P in den Vertiefungen epitaktisch gezüchtet. Die epitaktischen Source/Drain-Bereiche 82 können ein beliebiges geeignetes Material enthalten, wie es für p-FinFETs geeignet ist. Wenn die Finne 52 beispielsweise Silizium ist, können die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50P Materialien enthalten, die eine Druckspannung in dem Kanalbereich 58 ausüben, wie beispielsweise SiGe, SiGeB, Ge, GeSn oder dergleichen. Die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50P können auch Oberflächen aufweisen, die von jeweiligen Oberflächen der Finnen 52 erhaben sind, und können Facetten aufweisen.
  • Die epitaktischen Source/Drain-Bereiche 82 und/oder die Finnen 52 können zum Ausbilden der Source/Drain-Bereiche mit Dotierstoffen implantiert werden, ähnlich dem zuvor beschriebenen Verfahren zum Ausbilden der leicht dotierten Source/Drain-Bereiche, gefolgt von einem Tempern. Die Source/Drain-Bereiche können eine Verunreinigungskonzentration zwischen etwa 1019 cm-3 und etwa 1021 cm-3 aufweisen. Die n- und/oder p-Verunreinigungen für die Source/Drain-Bereiche können irgendwelche der zuvor beschriebenen Verunreinigungen sein. In einigen Ausführungsformen können die epitaktischen Source/Drain-Bereiche 82 während des Züchtens in situ dotiert werden.
  • Infolge der Epitaxieprozesse, die verwendet werden, um die epitaktischen Source/Drain-Bereiche 82 in dem Bereich 50N und dem Bereich 50P auszubilden, weisen die oberen Flächen der epitaktischen Source/Drain-Bereiche Facetten auf, die sich seitlich nach außen über Seitenwände der Finnen 52 hinaus erstrecken. In einer Ausführungsform bewirken diese Facetten, dass benachbarte epitaktische Source/Drain-Bereiche 82 eines gleichen FinFET verschmelzen. In weiteren Ausführungsformen bleiben benachbarte epitaktische Source/Drain-Bereiche 82 getrennt, nachdem der Epitaxieprozess abgeschlossen ist.
  • In den 9A und 9B wird eine differentielle CESL 84 über der Zwischenstruktur abgeschieden. Im Allgemeinen kann eine Ätzstoppschicht einen Mechanismus zum Stoppen eines Ätzprozesses beim Ausbilden z. B. von Kontakten oder Durchkontaktierungen bereitstellen. Eine Ätzstoppschicht kann aus einem Dielektrikum mit einer anderen Ätzselektivität als benachbarte Schichten oder Komponenten ausgebildet sein. Die differentielle CESL 84 wird auf Oberflächen der epitaktischen Source/Drain-Bereiche 82, Seitenwänden und oberen Flächen der Gate-Abstandshalter 80, oberen Flächen der Maske 74 und oberen Flächen der STI-Bereiche 56 ausgebildet. Die differentielle CESL 84 weist horizontale Abschnitte 84H, vertikale Abschnitte 84V und Beckenabschnitte 84B auf. Die horizontalen Abschnitte 84H werden auf Stützflächen ausgebildet, die jeweilige horizontale Komponenten aufweisen. Die Stützflächen mit einer horizontalen Komponente können durch eine gerichtete Plasmaaktivierung während des Ausbildens der differentiellen CESL 84 aktiviert werden, wie nachstehend ausführlicher beschrieben wird. Die vertikalen Abschnitte 84V werden auf Stützflächen ausgebildet, die keine signifikante horizontale Komponente aufweisen (so dass z. B. diese Oberflächen durch die gerichtete Plasmaaktivierung nicht aktiviert werden). Die horizontalen Abschnitte 84H haben eine Dicke (z. B. in einer Richtung senkrecht zu den jeweiligen Stützflächen), die größer als die Dicke der vertikalen Abschnitte 84V (z. B. in einer Richtung senkrecht zu den jeweiligen Stützflächen) ist. Die Beckenabschnitte 84B werden an Übergängen der facettierten oberen Flächen der epitaktischen Source/Drain-Bereiche 82 ausgebildet und weisen eine Dicke auf, die höher als die der horizontalen Abschnitte 84H und der vertikalen Abschnitte 84V ist.
  • Die horizontalen Abschnitte 84H haben eine Dicke TH in einer Richtung senkrecht zu der Auflagefläche, auf der der jeweilige horizontale Abschnitt ausgebildet wird. Die vertikalen Abschnitte 84V haben eine Dicke TV in einer Richtung senkrecht zu der Auflagefläche, auf der der jeweilige horizontale Abschnitt ausgebildet wird. Die Beckenabschnitte 84B haben eine Dicke TB in einer Richtung senkrecht zu der Auflagefläche, auf der der jeweilige horizontale Abschnitt ausgebildet wird. Jede dieser Dicken wird weiter unten beschrieben.
  • Die differentielle CESL 84 kann aus einem Dielektrikum wie Siliziumnitrid, Siliziumkohlenstoffnitrid, Kohlenstoffnitrid oder dergleichen oder einer Kombination davon ausgebildet sein. Die differentielle CESL 84 kann durch einen Abscheidungsprozess abgeschieden werden, der eine gerichtete Plasmaaktivierung umfasst, wie beispielsweise einen plasmaunterstützten Atomlagenabscheidungs- (PEALD)-Prozess, einen plasmaunterstützten chemischen Gasphasenabscheidungs- (PECVD)-Prozess oder dergleichen.
  • Die 10 bis 12 sind Querschnittsansichten von Zwischenstufen eines beispielhaften PEALD-Prozesses zum Ausbilden der differentiellen CESL 84 gemäß einigen Ausführungsformen. 13 ist ein Querschnitt, der die differentielle CESL 84 nach dem Ausbilden zeigt. Die 10 bis 13 zeigen einen Bereich 10 von 9A. Obwohl im Zusammenhang mit einer differentiellen CESL beschrieben, sollte klar sein, dass der gezeigte PEALD-Prozess verwendet werden kann, um eine beliebige Schicht auszubilden, beispielsweise eine Schicht, die keine Ätzstoppschicht ist. Obwohl das beispielhafte PEALD-Verfahren verwendet wird, um eine differentielle Schicht aus Siliziumnitrid auszubilden, sollte ferner beachtet werden, dass andere Materialschichten ausgebildet werden können.
  • In 10 wird eine Monoschicht auf der Zwischenstruktur ausgebildet, indem sie einem ersten Vorläufer in dem PEALD-Verfahren ausgesetzt wird. Die Zwischenstruktur wird einem ersten Vorläufer ausgesetzt, beispielsweise Dichlorsilan (DCS) oder einem anderen Vorläufer, abhängig von dem abzuscheidenden Material. In dem gezeigten Beispiel wird ein DCS-Vorläufer verwendet und bildet eine Monoschicht aus SiH3 entlang Außenflächen der Zwischenstruktur, die dem DCS-Vorläufer ausgesetzt sind. Die Außenflächen beinhalten obere Flächen der Masken 74, Seitenwände und obere Flächen der Gate-Abstandshalter 80, obere Flächen der epitaktischen Source/Drain-Bereiche 82 und obere Flächen der STI-Bereiche 56 (siehe 9B). In weiteren Beispielen kann ein anderer Vorläufer verwendet werden, der eine Monoschicht aus einem anderen Material bildet. Nach dem Aussetzen des ersten Vorläufers kann der erste Vorläufer aus der Verarbeitungskammer gespült werden, die verwendet wird, um die Zwischenstruktur dem ersten Vorläufer auszusetzen.
  • In 11 wird eine gerichtete Plasmaaktivierung 86 an der Monoschicht durchgeführt. Die gerichtete oder anisotrope Plasmaaktivierung aktiviert Teile der Monoschicht für verstärkte Reaktionen mit einem nachfolgenden Vorläufer. Abschnitte der Monoschicht auf jeweiligen oberen Flächen der Zwischenstruktur, die horizontale Komponenten aufweisen, werden durch die gerichtete Plasmaaktivierung 86 aktiviert, wohingegen Abschnitte der Monoschicht auf jeweiligen Oberflächen, die keine horizontale Komponente aufweisen, durch die gerichtete Plasmaaktivierung 86 nicht aktiviert werden müssen. Die Aktivierung der Oberflächen kann aufgrund einer größeren horizontalen Komponente der Oberfläche zunehmen. Beispielsweise können Oberflächen mit keiner oder einer kleinen horizontalen Komponente keine oder eine geringe Aktivierung aufweisen, während Oberflächen mit einer größeren horizontalen Komponente eine größere Aktivierung aufweisen können.
  • In dem gezeigten Beispiel sind die oberen Flächen der epitaktischen Source/Drain-Bereiche 82 so facettiert, dass die jeweiligen oberen Flächen der epitaktischen Source/Drain-Bereiche 82 eine horizontale Komponente und eine vertikale Komponente aufweisen (siehe 9B). Die Monoschicht auf diesen oberen Flächen der epitaktischen Source/Drain-Bereiche 82 wird durch die gerichtete Plasmaaktivierung 86 aktiviert. Die Seitenwände der Gate-Abstandshalter 80 sind größtenteils vertikal mit einer kleinen (oder keiner) horizontalen Komponente und werden daher durch die gerichtete Plasmaaktivierung 86 nicht wesentlich aktiviert.
  • Während der gerichteten Plasmaaktivierung 86 aktiviert ein gerichtetes Argonplasma Abschnitte der Monoschicht auf oberen Flächen der Zwischenstruktur, die eine horizontale Komponente aufweisen, um das SiH3 in diesen Abschnitten zu aktiviertem SiH2* umzuwandeln. In einigen Beispielen kann der zum Aktivieren der Monoschicht implementierte Plasmaprozess ein entferntes Mikrowellenplasma sein, obwohl andere Plasmaquellen, wie beispielsweise ein Direktplasma, implementiert werden können. Eine Strömungsrate des Argongases für das Plasma kann in einem Bereich von etwa 1.000 sccm bis etwa 9.000 sccm liegen (sccm = Standardkubikzentimeter pro Minute). Ein Druck des Plasmaprozesses kann in einem Bereich von etwa 66,7 Pa (0,5 Torr) bis etwa 3333 Pa (25 Torr) liegen. Wie weiter unten beschrieben, kann der Druck gemäß dem gewünschten Dickenunterschied zwischen den horizontalen Abschnitten 84H und den vertikalen Abschnitten 84V der differentiellen CESL 84 variiert werden. Eine Temperatur des Plasmaprozesses kann in einem Bereich von etwa 200 °C bis etwa 650 °C liegen. Eine Leistung des Plasmagenerators des Plasmaprozesses kann in einem Bereich von etwa 50 W bis etwa 4.000 W liegen. Eine Frequenz des Plasmagenerators kann in einem Bereich von etwa 13,56 MHz bis etwa 2,45 GHz liegen. Ein Substrathalter des Plasmaprozesses muss nicht vorgespannt werden. Die Dauer des Aussetzens der Zwischenstruktur gegenüber dem Plasmaprozess kann in einem Bereich von 0,1 Sekunden bis 120 Sekunden liegen. In weiteren Beispielen kann ein anderes Plasma, wie ein anderer Plasmaprozess, andere Bedingungen und/oder ein anderes Gas (wie ein Inertgas, Stickstoffgas oder dergleichen) verwendet werden, um Abschnitte der Monoschicht zu aktivieren. Durch das Aktivieren der Abschnitte der Monoschicht mit der gerichteten Plasmaaktivierung 86 werden mehr Reaktionsstellen auf den aktivierten Abschnitten der Monoschicht erzeugt, so dass sie mit einem nachfolgenden Vorläufer im PEALD-Verfahren reagieren. Die gerichtete Plasmaaktivierung 86 kann in situ durchgeführt werden, z. B. in derselben Verarbeitungskammer, die verwendet wird, um die Zwischenstruktur dem ersten Vorläufer und anschließend einem zweiten Vorläufer auszusetzen.
  • In 12 wird eine Schicht auf der Zwischenstruktur einem zweiten Vorläufer in dem PEALD-Verfahren ausgesetzt. Die Zwischenstruktur wird einem zweiten Vorläufer ausgesetzt, beispielsweise einem Ammoniak- (NH3)-Plasma oder einem anderen Vorläufer, beispielsweise in Abhängigkeit von dem abzuscheidenden Material. Der zweite Vorläufer reagiert stärker mit aktivierten Abschnitten der Monoschicht als mit nicht aktivierten Abschnitten der Monoschicht. Beispielsweise treten aufgrund der häufigeren Reaktionsstellen, die auf den aktivierten Abschnitten der Monoschicht durch die gerichtete Plasmaaktivierung 86 gebildet sind, mehr Reaktionen zwischen der Monoschicht und dem zweiten Vorläufer an den aktivierten Abschnitten als zwischen der Monoschicht und dem zweiten Vorläufer an den nicht aktivierten Abschnitten auf. Dies bewirkt, dass die differentielle CESL 84 mit einer höheren Geschwindigkeit auf oberen Flächen mit einer horizontalen Komponente abgeschieden wird, wo eine Aktivierung auftritt, als auf vertikalen Oberflächen, die keine signifikante horizontale Komponente aufweisen, wo eine Aktivierung im Allgemeinen nicht auftritt.
  • Im gezeigten Beispiel wird ein Ammoniak- (NH3)-Plasmavorläufer verwendet und reagiert mit dem größten Teil oder in einigen Fällen dem gesamten aktivierten SiH2* und einem gewissen Teil des nicht aktivierten SiH3 (z. B. mit weniger als dem aktivierten SiH2*), um Siliziumnitrid (z. B. SiNH2) auszubilden. Beispielsweise kann ein Ammoniak- (NH3)-Vorläufergas in dem Plasmaprozess mit einer Strömungsrate in einem Bereich von etwa 50 sccm bis etwa 1000 sccm geströmt werden. Im gezeigten Beispiel wird also mehr SiNH2 auf oberen Flächen mit einer horizontalen Komponente als auf vertikalen Oberflächen abgeschieden, die keine signifikante horizontale Komponente aufweisen. In weiteren Beispielen kann ein anderer Vorläufer verwendet werden, der eine Schicht aus einem anderen Material ausbilden kann. Nach dem Aussetzen gegenüber dem zweiten Vorläufer kann der zweite Vorläufer aus der Verarbeitungskammer gespült werden, die verwendet wird, um die Zwischenstruktur dem zweiten Vorläufer auszusetzen.
  • Die 10 bis 12 zeigen einen einzigen Zyklus des PEALD-Prozesses, z. B. zum Ausbilden einer einzelnen Schicht. Die beschriebene Verarbeitung kann in Abhängigkeit von der gewünschten Dicke der differentiellen CESL 84 beliebig oft wiederholt werden.
  • 13 zeigt Ansichten der differentiellen CESL 84, die unter Verwendung des oben beschriebenen PEALD-Prozesses ausgebildet wurde. Die differentielle CESL 84 enthält horizontale Abschnitte 84H auf darunter liegenden oberen Flächen mit einer horizontalen Komponente und vertikale Abschnitte 84V auf tragenden vertikalen Flächen, die keine signifikante horizontale Komponente aufweisen. Die horizontalen Abschnitte 84H haben eine Dicke TH in einer Richtung senkrecht zu der Auflagefläche, auf der der jeweilige horizontale Abschnitt ausgebildet wird. Die vertikalen Abschnitte 84V haben eine Dicke TV in einer Richtung senkrecht zu der Auflagefläche, auf der der jeweilige horizontale Abschnitt ausgebildet wird. Die Beckenabschnitte 84B haben eine Dicke TB (siehe 9B) in einer Richtung senkrecht zu der Auflagefläche, auf der der jeweilige horizontale Abschnitt ausgebildet wird. Die Dicke TH der horizontalen Abschnitte 84H ist groß, und ist höher als die Dicke Tv der vertikalen Abschnitte 84V. In einigen Beispielen ist die Dicke TH der horizontalen Abschnitte 84H um mindestens 2 nm höher als die Dicke TV der vertikalen Abschnitte 84V. Beispielsweise kann die Dicke TH der horizontalen Abschnitte 84H zwischen etwa 2,2 nm und etwa 12 nm (beispielsweise etwa 4 nm) liegen, und die Dicke TV der vertikalen Abschnitte 84V kann zwischen etwa 2 nm und etwa 9 nm (beispielsweise etwa 2 nm) liegen. In einigen Beispielen beträgt ein Verhältnis der Dicke TH der horizontalen Abschnitte 84H zu der Dicke Tv der vertikalen Abschnitte 84V mindestens 1,1 und kann größer oder gleich 2 sein. Durch das Verringern der Dicke Tv der vertikalen Abschnitte 84V kann die parasitäre Kapazität zwischen den epitaktischen Source/Drain-Bereichen 82 und den nachfolgend ausgebildeten Transistorgates verringert werden. Die Dicke TB der Beckenabschnitte 84B ist groß, und ist höher als die Dicke TV der vertikalen Abschnitte 84V und die Dicke TH der horizontalen Abschnitte 84H. In einigen Beispielen ist die Dicke TB der Beckenabschnitte 84B um mindestens 0,5 nm höher als die Dicke TH der horizontalen Abschnitte 84H. Beispielsweise kann die Dicke TB der Beckenabschnitte 84B zwischen etwa 2,7 nm und etwa 14 nm liegen.
  • Ein erster Abstand D1 ist zwischen einander zugewandten Seitenwandflächen benachbarter Gate-Abstandshalter 80 gezeigt, auf denen jeweilige vertikale Abschnitte 84V der differentiellen CESL 84 ausgebildet werden. Ein zweiter Abstand D2 ist zwischen einander zugewandten Oberflächen von vertikalen Abschnitten 84V der differentiellen CESL 84 gezeigt. Im Allgemeinen ist der erste Abstand D1 gleich dem zweiten Abstand D2 plus dem Zweifachen der Dicke TV der vertikalen Abschnitte 84V. In einigen Ausführungsformen liegt der zweite Abstand D2 im Bereich zwischen etwa 2 nm und etwa 10 nm.
  • 14 zeigt die Beziehung zwischen der Dicke der differentiellen CESL 84 und dem Verarbeitungsdruck während der gerichteten Plasmaaktivierung 86. Der Unterschied zwischen der Dicke TH und TV (siehe 14) ist in Abhängigkeit vom Verarbeitungsdruck abgebildet. Wie gezeigt, nimmt der Dickenunterschied mit zunehmendem Druck stark ab. In Ausführungsformen, bei denen die Dicke TH mindestens 2 nm größer als die Dicke Tv ist, kann der Verarbeitungsdruck so gesteuert werden, dass er weniger als 666,6 Pa (5 Torr) beträgt.
  • In den 15A und 15B wird ein erstes ILD 88 über der differentiellen CESL 84 abgeschieden. Das erste ILD 88 kann aus einem Dielektrikum ausgebildet sein und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, wie z. B. CVD, plasmaunterstützte CVD (PECVD) oder FCVD. Die Dielektrika können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Es können andere Isoliermaterialien verwendet werden, die durch einen geeigneten Prozess hergestellt werden. Nach dem Ausbilden kann das erste ILD 88 gehärtet werden, beispielsweise durch einen UV-Härtungsprozess. Weil die Dicke Tv der vertikalen Abschnitte 84V der differentiellen CESL 84 verkleinert ist, kann die Breite des ersten ILD 88 zwischen benachbarten Gate-Abstandshaltern 80 vergrößert sein. Die vergrößerte Breite kann dazu beitragen, die Gleichmäßigkeit des UV-Härtungsprozesses zu erhöhen, was dazu beitragen kann, die Bildung von Hohlräumen in dem ersten ILD 88 zu vermeiden. Ferner kann durch das Erhöhen der Breite des ersten ILD 88 zwischen benachbarten Gate-Abstandshaltern 80 das Verarbeitungsfenster zum Ätzen von Source/Drain-Kontakten vergrößert werden.
  • In den 16A und 16B kann ein Planarisierungsprozess wie ein CMP durchgeführt werden, um die obere Fläche des ersten ILD 88 und der differentiellen CESL 84 mit den oberen Flächen der Dummy-Gates 72 oder der Masken 74 einzuebnen. Der Planarisierungsprozess kann die Masken 74 auf den Dummy-Gates 72 und Abschnitte der Gate-Versiegelungsabstandshalter 76 und der Gate-Abstandshalter 80 entlang Seitenwänden der Masken 74 auch entfernen. Nach dem Planarisierungsprozess sind die oberen Flächen der Dummy-Gates 72, der Gate-Versiegelungsabstandshalter 76, der Gate-Abstandshalter 80, der differentiellen CESL 84 und des ersten ILD 88 plan. Dementsprechend sind die oberen Flächen der Dummy-Gates 72 durch das erste ILD 88 freigelegt. Der Planarisierungsprozess kann horizontale Abschnitte 84H der differentiellen CESL 84 entfernen, die über den Dummy-Gates 72 liegen, so dass die verbleibenden horizontalen Abschnitte 84H der differentiellen CESL 84 über den epitaktischen Source/Drain-Bereichen 82 und den STI-Bereichen 56 liegen. In einigen Ausführungsformen können die Masken 74 verbleiben, in welchem Fall der Planarisierungsprozess die obere Fläche des ersten ILD 88 mit den oberen Flächen der Masken 74 einebnet.
  • In den 17A und 17B werden die Dummy-Gates 72 und die Masken 74, falls vorhanden, in einem oder mehreren Ätzschritten entfernt, so dass Vertiefungen 90 ausgebildet werden. Die Dummy-Gatedielektrika 70 in den Vertiefungen 90 können ebenfalls entfernt werden. In einigen Ausführungsformen werden nur die Dummy-Gates 72 entfernt und die Dummy-Gatedielektrika 70 verbleiben und werden durch die Vertiefungen 90 freigelegt. In einigen Ausführungsformen werden die Dummy-Gatedielektrika 70 aus den Vertiefungen 90 in einem ersten Bereich eines Chips (z. B. einem Kernlogikbereich) entfernt und verbleiben in Vertiefungen 90 in einem zweiten Bereich des Chips (z. B. einem Eingabe/Ausgabe-Bereich). In einigen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase umfassen, die die Dummy-Gates 72 selektiv ätzen, ohne das erste ILD 88 oder die Gate-Abstandshalter 80 zu ätzen. Jede Vertiefung 90 legt einen Kanalbereich 58 einer jeweiligen Finne 52 frei. Jeder Kanalbereich 58 ist zwischen benachbarten Paaren von epitaktischen Source/Drain-Bereichen 82 angeordnet. Während des Entfernens können die Dummy-Gatedielektrika 70 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die Dummy-Gatedielektrika 70 können dann optional nach dem Entfernen der Dummy-Gates 72 entfernt werden.
  • In den 18A und 18B werden Gatedielektrika 92 und Gateelektroden 94 für Ersatzgates ausgebildet. 18C zeigt eine detaillierte Ansicht des Bereichs 12 von 18A. Die Gatedielektrika 92 werden konform in den Vertiefungen 90 abgeschieden, beispielsweise auf den oberen Flächen und den Seitenwänden der Finnen 52 und auf Seitenwänden der Gate-Versiegelungsabstandshalter 76/Gate-Abstandshalter 80. Die Gatedielektrika 92 können auch auf der oberen Fläche des ersten ILD 88 ausgebildet werden. Gemäß einigen Ausführungsformen enthalten die Gatedielektrika 92 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In einigen Ausführungsformen enthalten die Gatedielektrika 92 ein High-k-Dielektrikum, und in diesen Ausführungsformen können die Gatedielektrika 92 einen k-Wert von mehr als etwa 7,0 aufweisen und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon enthalten. Die Herstellungsverfahren der Gatedielektrika 92 können Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), PECVD und dergleichen umfassen. In Ausführungsformen, in denen die Dummy-Gatedielektrika 70 in den Vertiefungen 90 verbleiben, enthalten die Gatedielektrika 92 ein Material der Dummy-Gatedielektrika 70 (z. B. SiO2).
  • Die Gateelektroden 94 werden über den jeweiligen Gatedielektrika 92 abgeschieden und füllen die verbleibenden Anteile der Vertiefungen 90 aus. Die Gateelektroden 94 können ein metallhaltiges Material wie TiN, TiO, TaN, TaC, Co, Ru, Al, W, Kombinationen davon oder Mehrfachschichten davon enthalten. Die Gateelektroden 94 können eine beliebige Anzahl von Auskleidungsschichten 94A, eine beliebige Anzahl von Austrittsarbeits-Abstimmungsschichten 94B und ein Füllmaterial 94C enthalten (siehe 18C). Nach dem Füllen der Gateelektroden 94 kann ein Planarisierungsprozess wie beispielsweise ein CMP durchgeführt werden, um die überschüssigen Anteile der Gatedielektrika 92 und des Materials der Gateelektroden 94 zu entfernen, wobei sich die überschüssigen Anteile über der oberen Fläche des ersten ILD 88 befinden. Die verbleibenden Anteile des Materials der Gateelektroden 94 und der Gatedielektrika 92 bilden somit die Ersatzgates der resultierenden FinFETs. Die Gateelektroden 94 und die Gatedielektrika 92 können zusammen als „Gatestapel“ bezeichnet werden. Die Gatestapel erstrecken sich entlang Seitenwänden der Kanalbereiche 58 der Finnen 52.
  • Das Ausbilden der Gatedielektrika 92 in dem Bereich 50N und in dem Bereich 50P kann gleichzeitig erfolgen, so dass die Gatedielektrika 92 in jedem der Bereiche aus den gleichen Materialien hergestellt sind, und das Ausbilden der Gateelektroden 94 kann gleichzeitig erfolgen, so dass die Gateelektroden 94 in jedem der Bereiche aus den gleichen Materialien ausgebildet sind. In einigen Ausführungsformen können die Gatedielektrika 92 in jedem der Bereiche durch unterschiedliche Prozesse ausgebildet werden, so dass die Gatedielektrika 92 unterschiedliche Materialien sein können, und/oder die Gateelektroden 94 in jedem der Bereiche können durch unterschiedliche Prozesse ausgebildet werden, so dass die Gateelektroden 94 unterschiedliche Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Bereiche zu maskieren und freizulegen, wenn getrennte Prozesse verwendet werden.
  • In den 19A und 19B werden Gatemasken 96 über den Gatestapeln ausgebildet. Gemäß einigen Ausführungsformen werden die Gatestapel vertieft, so dass eine Vertiefung direkt über jedem Gatestapel ausgebildet wird, z. B. zwischen gegenüberliegenden Abschnitten der Gate-Abstandshalter 80. Eine oder mehrere Schichten aus einem Dielektrikum wie Siliziumnitrid, Siliziumoxynitrid oder dergleichen werden in die Vertiefungen gefüllt. Ein Planarisierungsprozess wird durchgeführt, um überschüssige Anteile des Dielektrikums zu entfernen, die sich über dem ersten ILD 88 erstrecken. Verbleibende Abschnitte des Dielektrikums in den Vertiefungen bilden die Gatemasken 96. Anschließend ausgebildete Gatekontakte durchdringen die Gatemasken 96 so, dass sie die oberen Flächen der vertieften Gateelektrode 94 berühren.
  • In den 20A und 20B werden Source/Drain-Kontaktöffnungen 102 durch das erste ILD 88 ausgebildet. Die Öffnungen können unter Verwendung geeigneter Photolithographie- und Ätztechniken ausgebildet werden. Die differentielle CESL 84 hat eine hohe Ätzselektivität gegenüber dem ersten ILD 88 und stoppt das Ätzen der Source/Drain-Kontaktöffnungen 102. Durch das Ätzen können sich Vertiefungen in der differentiellen CESL 84 bilden, aber die Vertiefungen erstrecken sich nicht vollständig durch die differentielle CESL 84. Die Vertiefungen haben eine Tiefe D3, die kleiner als etwa 3 nm sein kann. Anschließend werden Öffnungen, die die epitaktischen Source/Drain-Bereiche 82 freilegen, in der differentiellen CESL 84 ausgebildet, aber es werden einige Zwischenschritte durchgeführt, bevor die differentielle CESL 84 geöffnet wird.
  • In den 21A und 21B wird eine Kontakt-Abstandshalterschicht 104 über der Zwischenstruktur und in den Source/Drain-Kontaktöffnungen 102 ausgebildet. Die Kontakt-Abstandshalterschicht 104 befindet sich über der differentiellen CESL 84 und füllt insbesondere alle Vertiefungen, die sich in der differentiellen CESL 84 während des Ätzens der Source/Drain-Kontaktöffnungen 102 gebildet haben. Die Kontakt-Abstandshalterschicht 104 kann aus einem Dielektrikum wie Siliziumnitrid, Siliziumoxynitrid, Aluminiumoxid oder dergleichen ausgebildet sein. In einigen Ausführungsformen sind die differentielle CESL 84 und die Kontakt-Abstandshalterschicht 104 aus demselben Dielektrikum ausgebildet, beispielsweise Siliziumnitrid. Die Kontakt-Abstandshalterschicht 104 kann durch einen Abscheidungsprozess wie ALD ausgebildet werden.
  • In den 22A und 22B wird ein Ätzprozess durchgeführt, um horizontale Abschnitte der Kontakt-Abstandshalterschicht 104 zu entfernen, wobei verbleibende vertikale Abschnitte der Kontakt-Abstandshalterschicht 104 in den Source/Drain-Kontaktöffnungen 102 zurückbleiben. Das Ätzen kann durch Nass- oder Trockenätzen erfolgen. Die verbleibenden vertikalen Abschnitte der Kontakt-Abstandshalterschicht 104 sind die Kontaktabstandshalter 106, die als zusätzliche Sperrschicht für die nachfolgend ausgebildeten Source/Drain-Kontakte dienen. Die Kontaktabstandshalter 106 schützen auch das erste ILD 88 während der nachfolgenden Verarbeitung (wie weiter unten beschrieben).
  • Ferner wird die differentielle CESL 84 geöffnet, wodurch die epitaktischen Source/Drain-Bereiche 82 freigelegt werden. In Ausführungsformen, in denen die differentielle CESL 84 und die Kontakt-Abstandshalterschicht 104 aus demselben Dielektrikum ausgebildet sind, kann der Ätzprozess zum Entfernen der horizontalen Abschnitte der Kontakt-Abstandshalterschicht 104 fortgesetzt werden, um die Source/Drain-Kontaktöffnungen 102 durch die differentielle CESL 84 zu erweitern. In weiteren Ausführungsformen kann ein getrennter Ätzprozess durchgeführt werden, um die Source/Drain-Kontaktöffnungen 102 durch die differentielle CESL 84 zu erweitern. In noch weiteren Ausführungsformen kann eine Kombination von Ätzprozessen verwendet werden, z. B. kann der Ätzprozess zum Entfernen der horizontalen Abschnitte der Kontakt-Abstandshalterschicht 104 fortgesetzt werden, um die Source/Drain-Kontaktöffnungen 102 teilweise durch die differentielle CESL 84 zu erweitern, und ein weiterer Ätzprozess kann durchgeführt werden, um das Erweitern der Source/Drain-Kontaktöffnungen 102 durch die differentielle CESL 84 abzuschließen.
  • Wenn die Source/Drain-Kontaktöffnungen 102 durch die differentielle CESL 84 erweitert werden, tritt ein gewisses Maß an Ätzen der epitaktischen Source/Drain-Bereiche 82 auf. Die Source/Drain-Kontaktöffnungen 102 können sich somit um einen Abstand D4 in die epitaktischen Source/Drain-Bereiche 82 erstrecken. Weil die Dicke TH der horizontalen Abschnitte 84H der differentiellen CESL 84 groß ist, kann die Ätzmenge der epitaktischen Source/Drain-Bereiche 82 verringert werden, und dadurch kann der Abstand D4 klein sein. In einigen Ausführungsformen ist der Abstand D4 kleiner als etwa 3 nm. Mit anderen Worten kann der Betrag des Höhenverlusts verringert werden, den die epitaktischen Source/Drain-Bereiche 82 während des Ätzens erfahren. Ferner können, nachdem die differentielle CESL 84 geöffnet ist, die Beckenabschnitte 84B der differentiellen CESL 84 zurückbleiben. Die Beckenabschnitte 84B bleiben zurück, weil sie eine höhere Dicke als die horizontalen Abschnitte 84H der differentiellen CESL 84 aufweisen und daher möglicherweise nicht vollständig durch die Ätzprozesse zum Öffnen der differentiellen CESL 84 entfernt werden. Die Dicke der Beckenabschnitte 84B ist auf eine Dicke TB, R verringert, nachdem die differentielle CESL 84 geöffnet ist. In einigen Ausführungsformen kann die verringerte Dicke TB, R im Bereich zwischen etwa 6 nm und etwa 7,5 nm liegen.
  • In den 23A und 23B werden erste Source/Drain-Kontakte 108 in den Source/Drain-Kontaktöffnungen 102 ausgebildet. Auf jedem der epitaktischen Source/Drain-Bereiche 82 können Silizide ausgebildet werden. Die Silizide können ausgebildet werden, indem ein leitfähiges Material wie Titan, Kobalt oder Nickel in den Source/Drain-Kontaktöffnungen 102 abgeschieden wird und ein Tempern durchgeführt wird. Die Kontaktabstandshalter 106 trennen das leitfähige Material räumlich von dem ersten ILD 88 und schützen das erste ILD 88 während des Temperprozesses, wodurch der Verbrauch des ersten ILD 88 verringert wird. Die Silizide sind räumlich und elektrisch mit den epitaktischen Source/Drain-Bereichen 82 verbunden. In den Source/Drain-Kontaktöffnungen 102 werden eine Auskleidung wie eine Diffusionssperrschicht, eine Haftschicht oder dergleichen und ein leitfähiges Material ausgebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten und wird entlang der Kontaktabstandshalter 106 ausgebildet. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess wie beispielsweise ein CMP kann durchgeführt werden, um überschüssiges Material von der oberen Fläche des ersten ILD 88 zu entfernen. Die verbleibende Auskleidung und das verbleibende leitfähige Material bilden die ersten Source/Drain-Kontakte 108. Es ist zu beachten, dass die ersten Source/Drain-Kontakte 108 mit den verbleibenden Beckenabschnitten 84B der differentiellen CESL 84 räumlich verbunden sind. Nachdem die ersten Source/Drain-Kontakte 108 ausgebildet sind, sind obere Abschnitte der ersten Source/Drain-Kontakte 108 von den Kontaktabstandshaltern 106 umgeben, und untere Abschnitte der ersten Source/Drain-Kontakte 108 sind von der differentiellen CESL 84 umgeben. Die ersten Source/Drain-Kontakte 108 werden auf eine Höhe H1 ausgebildet, die im Bereich von etwa 8 nm bis etwa 20 nm liegen kann. Die ersten Source/Drain-Kontakte 108 werden entlang des Querschnitts A-A (siehe 1) mit einer Breite W1, A ausgebildet, die im Bereich von etwa 3 nm bis etwa 17 nm liegen kann, und werden entlang des Querschnitts B-B (siehe 1) mit einer Breite W1, B ausgebildet, die im Bereich von etwa 28 nm bis etwa 300 nm liegen kann. Die Breite W1, B kann größer als die Breite W1, A sein.
  • In den 24A und 24B wird ein zweites ILD 110 über dem ersten ILD 88, den Gatemasken 96 und den ersten Source/Drain-Kontakten 108 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 110 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren ausgebildet wird. In einigen Ausführungsformen ist das zweite ILD 110 aus einem Dielektrikum wie PSG, BSG, BPSG, USG oder dergleichen ausgebildet und kann durch jedes geeignete Verfahren wie CVD und PECVD abgeschieden werden.
  • Ferner werden gemäß einigen Ausführungsformen Gatekontakte 112 und zweite Source/Drain-Kontakte 114 durch das zweite ILD 110 und die Gatemasken 96 ausgebildet. Die Öffnungen für die zweiten Source/Drain-Kontakte 114 werden durch das zweite ILD 110 ausgebildet, und die Öffnungen für die Gatekontakte 112 werden durch das zweite ILD 110 und die Gatemasken 96 ausgebildet. Die Öffnungen können unter Verwendung geeigneter Photolithographie- und Ätztechniken ausgebildet werden. In den Öffnungen werden eine Auskleidung wie eine Diffusionssperrschicht, eine Haftschicht oder dergleichen und ein leitfähiges Material ausgebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess wie beispielsweise ein CMP kann durchgeführt werden, um überschüssiges Material von einer oberen Fläche des zweiten ILD 110 zu entfernen. Die verbleibende Auskleidung und das verbleibende leitfähige Material bilden die Gatekontakte 112 und die zweiten Source/Drain-Kontakte 114 in den Öffnungen. Die Gatekontakte 112 sind räumlich und elektrisch mit den Gateelektroden 94 verbunden, und die zweiten Source/Drain-Kontakte 114 sind räumlich und elektrisch mit den ersten Source/Drain-Kontakten 108 verbunden. Die Gatekontakte 112 und die zweiten Source/Drain-Kontakte 114 können in unterschiedlichen Prozessen ausgebildet werden oder können in demselben Prozess ausgebildet werden. Obwohl gezeigt ist, dass sie in den gleichen Querschnitten ausgebildet sind, sollte klar sein, dass jeder der Gatekontakte 112 und der zweiten Source/Drain-Kontakte 114 in unterschiedlichen Querschnitten ausgebildet sein kann, wodurch ein Kurzschluss der Kontakte vermieden werden kann. Die zweiten Source/Drain-Kontakte 114 werden auf eine Höhe H2 ausgebildet, die im Bereich von etwa 6 nm bis etwa 30 nm liegen kann. Die zweiten Source/Drain-Kontakte 114 werden entlang des Querschnitts A-A (siehe 1) mit einer Breite W2 A ausgebildet, die im Bereich von etwa 6 nm bis etwa 20 nm liegen kann, und werden entlang des Querschnitts B-B (siehe 1) mit einer Breite W2, B ausgebildet, die im Bereich von etwa 6 nm bis etwa 50 nm liegen kann. Die Breite W2, B kann größer als die Breite W2 A sein.
  • Ausführungsformen können bestimmte Vorteile bieten. Das Durchführen einer PEALD mit der gerichteten Plasmaaktivierung 86 ermöglicht es, dass die differentielle CESL 84 mit horizontalen Abschnitten 84H mit einer höheren Dicke TH als vertikale Abschnitte 84V ausgebildet wird. Durch das Ausbilden der differentiellen CESL 84 mit horizontalen Abschnitten 84H mit einer höheren Dicke TH können die Kontaktabstandshalter 106 mit einem geringeren Ätzen der epitaktischen Source/Drain-Bereiche 82 ausgebildet werden. Ein Höhenverlust der epitaktischen Source/Drain-Bereiche 82 kann somit verringert werden, was es ermöglicht, erste Source/Drain-Kontakte 108 mit einer größeren kritischen Abmessung auszubilden. Zudem kann die parasitäre Kapazität zwischen den epitaktischen Source/Drain-Bereichen 82 und den Gateelektroden 94 durch das Vorhandensein der Kontaktabstandshalter 106 verringert werden. Ferner können die Kontaktabstandshalter 106 das erste ILD 88 während einer Silizidierung für die ersten Source/Drain-Kontakte 108 schützen. Schließlich kann die Menge des ersten ILD 88 über den epitaktischen Source/Drain-Bereichen 82 erhöht werden, wodurch das Verarbeitungsfenster zum Ätzen der Source/Drain-Kontaktöffnungen 102 vergrößert wird.
  • In einer Ausführungsform umfasst ein Verfahren: Ausbilden einer differentiellen Kontaktätzstoppschicht (CESL) mit einem ersten Abschnitt über einem Source/Drain-Bereich und einem zweiten Abschnitt entlang eines Gatestapels, wobei sich der Source/Drain-Bereich in einem Substrat befindet, wobei sich der Gatestapel über dem Substrat in der Nähe des Source/Drain-Bereichs befindet, wobei eine erste Dicke des ersten Abschnitts höher als eine zweite Dicke des zweiten Abschnitts ist, wobei das Ausbilden der differentiellen CESL ein Durchführen einer gerichteten Plasmaaktivierung umfasst; Abscheiden eines ersten Zwischenschichtdielektrikums (ILD) über der differentiellen CESL; Ausbilden einer Source/Drain-Kontaktöffnung in dem ersten ILD; Ausbilden eines Kontaktabstandshalters entlang Seitenwänden der Source/Drain-Kontaktöffnung; Erweitern der Source/Drain-Kontaktöffnung durch die differentielle CESL nach dem Ausbilden des Kontaktabstandshalters; und Ausbilden eines ersten Source/Drain-Kontakts in der erweiterten Source/Drain-Kontaktöffnung, wobei der erste Source/Drain-Kontakt mit dem Source/Drain-Bereich räumlich und elektrisch verbunden ist, wobei der Kontaktabstandshalter den ersten Source/Drain-Kontakt räumlich von dem ersten ILD trennt.
  • In einigen Ausführungsformen des Verfahrens umfasst das Ausbilden des Kontaktabstandshalters: Abscheiden einer Kontakt-Abstandshalterschicht in der Source/Drain-Kontaktöffnung; und Entfernen von horizontalen Abschnitten der Kontakt-Abstandshalterschicht, wobei verbleibende vertikale Abschnitte der Kontakt-Abstandshalterschicht den Kontaktabstandshalter bilden. In einigen Ausführungsformen des Verfahrens werden die horizontalen Abschnitte der Kontakt-Abstandshalterschicht mit einem ersten Ätzprozess entfernt, und die Source/Drain-Kontaktöffnung wird mit dem ersten Ätzprozess durch die differentielle CESL erweitert. In einigen Ausführungsformen des Verfahrens werden die horizontalen Abschnitte der Kontakt-Abstandshalterschicht mit einem ersten Ätzprozess entfernt, und die Source/Drain-Kontaktöffnung wird mit einem zweiten Ätzprozess durch die differentielle CESL erweitert, wobei sich der zweite Ätzprozess von dem ersten Ätzprozess unterscheidet. In einigen Ausführungsformen umfasst das Verfahren ferner: Tempern des ersten Source/Drain-Kontakts, um ein Silizid zwischen dem ersten Source/Drain-Kontakt und dem Source/Drain-Bereich auszubilden, wobei der Kontaktabstandshalter das Silizid während des Temperns räumlich von dem ersten ILD trennt. In einigen Ausführungsformen des Verfahrens weist der Source/Drain-Bereich eine erste Höhe auf, bevor die Source/Drain-Kontaktöffnung durch die differentielle CESL erweitert wurde, und der Source/Drain-Bereich weist eine zweite Höhe auf, nachdem die Source/Drain-Kontaktöffnung durch die differentielle CESL erweitert wurde, wobei eine Differenz zwischen der ersten Höhe und der zweiten Höhe weniger als etwa 3 nm beträgt. In einigen Ausführungsformen des Verfahrens weist der Source/Drain-Bereich facettierte obere Flächen auf, und die differentielle CESL weist einen dritten Abschnitt in einer Verbindungsstelle der facettierten oberen Flächen auf, wobei eine dritte Dicke des dritten Abschnitts höher als die erste Dicke und die zweite Dicke ist. In einigen Ausführungsformen des Verfahrens umfasst das Ausbilden des ersten Source/Drain-Kontakts ein Ausbilden des ersten Source/Drain-Kontakts auf dem dritten Abschnitt der differentiellen CESL. In einigen Ausführungsformen des Verfahrens umfasst das Ausbilden der differentiellen CESL: Abscheiden von Siliziumnitrid über dem Source/Drain-Bereich und entlang des Gatestapels mit einem plasmaunterstützten Atomlagenabscheidungsprozess, wobei der plasmaunterstützte Atomlagenabscheidungsprozess eine erste Abscheidungsrate über dem Source/Drain-Bereich und eine zweite Abscheidungsrate entlang des Gatestapels aufweist, wobei die erste Abscheidungsrate höher als die zweite Abscheidungsrate ist. In einigen Ausführungsformen des Verfahrens umfasst das Ausbilden der differentiellen CESL: Aussetzen einer Oberfläche des Source/Drain-Bereichs gegenüber einem ersten Vorläufer in einem ersten Aussetzen; Aktivieren der Oberfläche des Source/Drain-Bereichs mit der gerichteten Plasmaaktivierung nach dem ersten Aussetzen; und Aussetzen der aktivierten Oberfläche des Source/Drain-Bereichs gegenüber einem zweiten Vorläufer in einem zweiten Aussetzen nach dem Aktivieren der Oberfläche des Source/Drain-Bereichs.
  • In einer Ausführungsform umfasst ein Verfahren: Ausbilden eines Gate-Abstandshalters über einem Substrat; Ausbilden eines Source/Drain-Bereichs in dem Substrat neben dem Gate-Abstandshalter; Abscheiden einer differentiellen Kontaktätzstoppschicht (CESL) entlang einer Seitenwand des Gate-Abstandshalters und über dem Source/Drain-Bereich mit einem plasmaunterstützten Atomlagenabscheidungsprozess, wobei der plasmaunterstützte Atomlagenabscheidungsprozess eine erste Abscheidungsrate über dem Source/Drain-Bereich und eine zweite Abscheidungsrate entlang der Seitenwand des Gate-Abstandshalters aufweist, wobei die erste Abscheidungsrate höher als die zweite Abscheidungsrate ist; Abscheiden eines ersten Zwischenschichtdielektrikums (ILD) über der differentiellen CESL; Ätzen einer Source/Drain-Kontaktöffnung in dem ersten ILD, wobei die Source/Drain-Kontaktöffnung an der differentiellen CESL stoppt; Ausbilden eines Kontaktabstandshalters entlang Seitenwänden der Source/Drain-Kontaktöffnung; und Ausbilden eines ersten Source/Drain-Kontakts durch die differentielle CESL nach dem Ausbilden des Kontaktabstandshalters so, dass er mit dem Source/Drain-Bereich räumlich verbunden ist.
  • In einigen Ausführungsformen des Verfahrens umfasst der plasmaunterstützte Atomlagenabscheidungsprozess: Aussetzen einer Oberfläche des Source/Drain-Bereichs und einer Oberfläche des Gate-Abstandshalters gegenüber einem ersten Vorläufer in einem ersten Aussetzen; Aktivieren der Oberfläche des Source/Drain-Bereichs nach dem ersten Aussetzen mit einer gerichteten Plasmaaktivierung, wobei die Oberfläche des Gate-Abstandshalters unaktiviert bleibt; und Aussetzen der aktivierten Oberfläche des Source/Drain-Bereichs und der unaktivierten Oberfläche des Gate-Abstandshalters in einem zweiten Aussetzen gegenüber einem zweiten Vorläufer nach dem Aktivieren der Oberfläche des Source/Drain-Bereichs und der Oberfläche des Gate-Abstandshalters. In einigen Ausführungsformen des Verfahrens treten während des zweiten Aussetzens mehr Reaktionen an der aktivierten Oberfläche des Source/Drain-Bereichs als an der unaktivierten Oberfläche des Gate-Abstandshalters auf. In einigen Ausführungsformen des Verfahrens ist der erste Vorläufer Dichlorsilan, und der zweite Vorläufer ist Ammoniak. In einigen Ausführungsformen des Verfahrens umfasst das Aktivieren der Oberfläche des Source/Drain-Bereichs: Erzeugen eines gerichteten Argonplasmas in Richtung horizontaler Oberflächen des Source/Drain-Bereichs, wobei das gerichtete Argonplasma bei einem Druck von weniger als 666,6 Pa (5 Torr) erzeugt wird. In einigen Ausführungsformen des Verfahrens ist nach dem plasmaunterstützten Atomlagenabscheidungsprozess eine Dicke der differentiellen CESL über dem Source/Drain-Bereich mindestens 2 nm höher als eine Dicke der differentiellen CESL entlang des Gate-Abstandshalters.
  • In einer Ausführungsform enthält eine Vorrichtung: eine erste Finne, die sich von einem Substrat erstreckt; einen Source/Drain-Bereich in der ersten Finne; einen Gatestapel benachbart zu dem Source/Drain-Bereich und über der ersten Finne; eine differentielle Kontaktätzstoppschicht (CESL) mit einem ersten Abschnitt entlang des Gatestapels und mit einem zweiten Abschnitt über dem Source/Drain-Bereich, wobei eine erste Dicke des ersten Abschnitts niedriger als eine zweite Dicke des zweiten Abschnitts ist; ein erstes Zwischenschichtdielektrikum (ILD) über der differentiellen CESL; einen Kontaktabstandshalter, der sich durch das erste ILD und nur teilweise durch die differentielle CESL erstreckt; und einen Source/Drain-Kontakt, der sich durch das erste ILD und vollständig durch die differentielle CESL erstreckt.
  • In einigen Ausführungsformen der Vorrichtung ist ein oberer Abschnitt des Source/Drain-Kontakts von dem Kontaktabstandshalter umgeben, und ein unterer Abschnitt des Source/Drain-Kontakts ist von der differentiellen CESL umgeben. In einigen Ausführungsformen der Vorrichtung ist die zweite Dicke des zweiten Abschnitts um mindestens 2 nm niedriger als die erste Dicke des ersten Abschnitts. In einigen Ausführungsformen enthält die Vorrichtung ferner: eine zweite Finne, die sich von dem Substrat erstreckt, wobei sich der Source/Drain-Bereich in der zweiten Finne befindet, wobei der Source/Drain-Bereich facettierte obere Flächen aufweist, wobei die differentielle CESL einen dritten Abschnitt in einer Verbindungsstelle der facettierten oberen Flächen aufweist, wobei der dritte Abschnitt der differentiellen CESL zwischen dem Source/Drain-Bereich und dem Source/Drain-Kontakt angeordnet ist.

Claims (20)

  1. Verfahren, umfassend: Ausbilden einer differentiellen Kontaktätzstoppschicht (CESL) mit einem ersten Abschnitt über einem Source/Drain-Bereich (82) und einem zweiten Abschnitt entlang eines Gatestapels, wobei sich der Source/Drain-Bereich (82) in einem Substrat (50) befindet, wobei sich der Gatestapel über dem Substrat (50) in der Nähe des Source/Drain-Bereichs (82) befindet, wobei eine erste Dicke des ersten Abschnitts höher als eine zweite Dicke des zweiten Abschnitts ist, wobei das Ausbilden der differentiellen CESL (84) ein Durchführen einer gerichteten Plasmaaktivierung (86) umfasst; Abscheiden eines ersten Zwischenschichtdielektrikums (ILD) über der differentiellen CESL (84); Ausbilden einer Source/Drain-Kontaktöffnung (102) in dem ersten ILD (88); Ausbilden eines Kontaktabstandshalters (106) entlang Seitenwänden der Source/Drain-Kontaktöffnung (102); Erweitern der Source/Drain-Kontaktöffnung (102) durch die differentielle CESL (84) nach dem Ausbilden des Kontaktabstandshalters (106); und Ausbilden eines ersten Source/Drain-Kontakts (108) in der erweiterten Source/Drain-Kontaktöffnung, wobei der erste Source/Drain-Kontakt (108) mit dem Source/Drain-Bereich (82) räumlich und elektrisch verbunden ist, wobei der Kontaktabstandshalter (106) den ersten Source/Drain-Kontakt (108) räumlich von dem ersten ILD (88) trennt.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden des Kontaktabstandshalters (106) umfasst: Abscheiden einer Kontakt-Abstandshalterschicht (104) in der Source/Drain-Kontaktöffnung (102); und Entfernen von horizontalen Abschnitten der Kontakt-Abstandshalterschicht (104), wobei verbleibende vertikale Abschnitte der Kontakt-Abstandshalterschicht (104) den Kontaktabstandshalter (106) bilden.
  3. Verfahren nach Anspruch 2, wobei die horizontalen Abschnitte der Kontakt-Abstandshalterschicht (104) mit einem ersten Ätzprozess entfernt werden, und wobei die Source/Drain-Kontaktöffnung (102) mit dem ersten Ätzprozess durch die differentielle CESL (84) erweitert wird.
  4. Verfahren nach Anspruch 2, wobei die horizontalen Abschnitte der Kontakt-Abstandshalterschicht (104) mit einem ersten Ätzprozess entfernt werden, und wobei die Source/Drain-Kontaktöffnung (102) mit einem zweiten Ätzprozess durch die differentielle CESL (84) erweitert wird, wobei sich der zweite Ätzprozess von dem ersten Ätzprozess unterscheidet.
  5. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Tempern des ersten Source/Drain-Kontakts (108), um ein Silizid zwischen dem ersten Source/Drain-Kontakt (108) und dem Source/Drain-Bereich (82) auszubilden, wobei der Kontaktabstandshalter (106) das Silizid während des Temperns räumlich von dem ersten ILD (88) trennt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Source/Drain-Bereich (82) eine erste Höhe aufweist, bevor die Source/Drain-Kontaktöffnung (102) durch die differentielle CESL (84) erweitert wurde, und wobei der Source/Drain-Bereich (82) eine zweite Höhe aufweist, nachdem die Source/Drain-Kontaktöffnung (102) durch die differentielle CESL (84) erweitert wurde, wobei eine Differenz zwischen der ersten Höhe und der zweiten Höhe weniger als etwa 3 nm beträgt.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Source/Drain-Bereich (82) facettierte obere Flächen aufweist, und wobei die differentielle CESL (84) einen dritten Abschnitt in einer Verbindungsstelle der facettierten oberen Flächen aufweist, wobei eine dritte Dicke des dritten Abschnitts höher als die erste Dicke und die zweite Dicke ist.
  8. Verfahren nach Anspruch 7, wobei das Ausbilden des ersten Source/Drain-Kontakts (108) ein Ausbilden des ersten Source/Drain-Kontakts (108) auf dem dritten Abschnitt der differentiellen CESL (84) umfasst.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der differentiellen CESL (84) umfasst: Abscheiden von Siliziumnitrid über dem Source/Drain-Bereich (82) und entlang des Gatestapels mit einem plasmaunterstützten Atomlagenabscheidungsprozess, wobei der plasmaunterstützte Atomlagenabscheidungsprozess eine erste Abscheidungsrate über dem Source/Drain-Bereich (82) und eine zweite Abscheidungsrate entlang des Gatestapels aufweist, wobei die erste Abscheidungsrate höher als die zweite Abscheidungsrate ist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der differentiellen CESL (84) umfasst: Aussetzen einer Oberfläche des Source/Drain-Bereichs (82) gegenüber einem ersten Vorläufer in einem ersten Aussetzen; Aktivieren der Oberfläche des Source/Drain-Bereichs (82) mit der gerichteten Plasmaaktivierung (86) nach dem ersten Aussetzen; und Aussetzen der aktivierten Oberfläche des Source/Drain-Bereichs (82) gegenüber einem zweiten Vorläufer in einem zweiten Aussetzen nach dem Aktivieren der Oberfläche des Source/Drain-Bereichs (82).
  11. Verfahren, umfassend: Ausbilden eines Gate-Abstandshalters (80) über einem Substrat (50); Ausbilden eines Source/Drain-Bereichs (82) in dem Substrat (50) neben dem Gate-Abstandshalter (80); Abscheiden einer differentiellen Kontaktätzstoppschicht (CESL) entlang einer Seitenwand des Gate-Abstandshalters (80) und über dem Source/Drain-Bereich (82) mit einem plasmaunterstützten Atomlagenabscheidungsprozess, wobei der plasmaunterstützte Atomlagenabscheidungsprozess eine erste Abscheidungsrate über dem Source/Drain-Bereich (82) und eine zweite Abscheidungsrate entlang der Seitenwand des Gate-Abstandshalters (80) aufweist, wobei die erste Abscheidungsrate höher als die zweite Abscheidungsrate ist; Abscheiden eines ersten Zwischenschichtdielektrikums (ILD) über der differentiellen CESL (84); Ätzen einer Source/Drain-Kontaktöffnung (102) in dem ersten ILD (88), wobei die Source/Drain-Kontaktöffnung (102) an der differentiellen CESL (84) stoppt; Ausbilden eines Kontaktabstandshalters (106) entlang Seitenwänden der Source/Drain-Kontaktöffnung (102); und Ausbilden eines ersten Source/Drain-Kontakts (108) durch die differentielle CESL (84) nach dem Ausbilden des Kontaktabstandshalters (106) so, dass er mit dem Source/Drain-Bereich (82) räumlich verbunden ist.
  12. Verfahren nach Anspruch 11, wobei der plasmaunterstützte Atomlagenabscheidungsprozess umfasst: Aussetzen einer Oberfläche des Source/Drain-Bereichs (82) und einer Oberfläche des Gate-Abstandshalters (80) gegenüber einem ersten Vorläufer in einem ersten Aussetzen; Aktivieren der Oberfläche des Source/Drain-Bereichs (82) nach dem ersten Aussetzen mit einer gerichteten Plasmaaktivierung (86), wobei die Oberfläche des Gate-Abstandshalters (80) unaktiviert bleibt; und Aussetzen der aktivierten Oberfläche des Source/Drain-Bereichs (82) und der unaktivierten Oberfläche des Gate-Abstandshalters (80) in einem zweiten Aussetzen gegenüber einem zweiten Vorläufer nach dem Aktivieren der Oberfläche des Source/Drain-Bereichs (82) und der Oberfläche des Gate-Abstandshalters (80).
  13. Verfahren nach Anspruch 12, wobei während des zweiten Aussetzens mehr Reaktionen an der aktivierten Oberfläche des Source/Drain-Bereichs (82) als an der unaktivierten Oberfläche des Gate-Abstandshalters (80) auftreten.
  14. Verfahren nach Anspruch 12 oder 13, wobei der erste Vorläufer Dichlorsilan ist, und wobei der zweite Vorläufer Ammoniak ist.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei das Aktivieren der Oberfläche des Source/Drain-Bereichs (82) umfasst: Erzeugen eines gerichteten Argonplasmas in Richtung horizontaler Oberflächen des Source/Drain-Bereichs (82), wobei das gerichtete Argonplasma bei einem Druck von weniger als 5 Torr erzeugt wird.
  16. Verfahren nach einem der Ansprüche 11 bis 15, wobei nach dem plasmaunterstützten Atomlagenabscheidungsprozess eine Dicke der differentiellen CESL (84) über dem Source/Drain-Bereich (82) mindestens 2 nm höher als eine Dicke der differentiellen CESL (84) entlang des Gate-Abstandshalters (80) ist.
  17. Vorrichtung, aufweisend: eine erste Finne, die sich von einem Substrat (50) erstreckt; einen Source/Drain-Bereich (82) in der ersten Finne; einen Gatestapel benachbart zu dem Source/Drain-Bereich (82) und über der ersten Finne; eine differentielle Kontaktätzstoppschicht (CESL) mit einem ersten Abschnitt entlang des Gatestapels und mit einem zweiten Abschnitt über dem Source/Drain-Bereich (82), wobei eine erste Dicke des ersten Abschnitts niedriger als eine zweite Dicke des zweiten Abschnitts ist; ein erstes Zwischenschichtdielektrikum (ILD) über der differentiellen CESL (84); einen Kontaktabstandshalter (106), der sich durch das erste ILD (88) und nur teilweise durch die differentielle CESL (84) erstreckt; und einen Source/Drain-Kontakt (108, 114), der sich durch das erste ILD (88) und vollständig durch die differentielle CESL (84) erstreckt.
  18. Vorrichtung von Anspruch 17, wobei ein oberer Abschnitt des Source/Drain-Kontakts (108, 114) von dem Kontaktabstandshalter (106) umgeben ist, und wobei ein unterer Abschnitt des Source/Drain-Kontakts (108, 114) von der differentiellen CESL (84) umgeben ist.
  19. Vorrichtung nach Anspruch 17 oder 18, wobei die zweite Dicke des zweiten Abschnitts um mindestens 2 nm niedriger als die erste Dicke des ersten Abschnitts ist.
  20. Vorrichtung nach einem der Ansprüche 17 bis 19, ferner enthaltend: eine zweite Finne, die sich von dem Substrat (50) erstreckt, wobei sich der Source/Drain-Bereich (82) in der zweiten Finne befindet, wobei der Source/Drain-Bereich (82) facettierte obere Flächen aufweist, wobei die differentielle CESL (84) einen dritten Abschnitt in einer Verbindungsstelle der facettierten oberen Flächen aufweist, wobei der dritte Abschnitt der differentiellen CESL (84) zwischen dem Source/Drain-Bereich (82) und dem Source/Drain-Kontakt (108, 114) angeordnet ist.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10943818B2 (en) * 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR20220083437A (ko) 2020-12-11 2022-06-20 삼성전자주식회사 집적회로 소자
US11798943B2 (en) * 2021-02-18 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor source/drain contacts and methods of forming the same
US11764215B2 (en) * 2021-03-31 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture
US11728218B2 (en) * 2021-04-16 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060007176A (ko) 2004-07-19 2006-01-24 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법
US20160071953A1 (en) 2014-09-08 2016-03-10 Lam Research Corporation Sacrificial pre-metal dielectric for self-aligned contact scheme
US20180151440A1 (en) 2016-11-29 2018-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Device and Method of Forming Same

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615426B2 (en) 2005-02-22 2009-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. PMOS transistor with discontinuous CESL and method of fabrication
KR101033222B1 (ko) 2007-06-29 2011-05-06 주식회사 하이닉스반도체 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법
KR20090012573A (ko) 2007-07-30 2009-02-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8545936B2 (en) 2008-03-28 2013-10-01 Asm International N.V. Methods for forming carbon nanotubes
US8716132B2 (en) 2009-02-13 2014-05-06 Tokyo Electron Limited Radiation-assisted selective deposition of metal-containing cap layers
US20100314690A1 (en) 2009-06-15 2010-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Sidewall-Free CESL for Enlarging ILD Gap-Fill Window
US8293658B2 (en) 2010-02-17 2012-10-23 Asm America, Inc. Reactive site deactivation against vapor deposition
US9142462B2 (en) 2010-10-21 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a contact etch stop layer and method of forming the same
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8722546B2 (en) 2012-06-11 2014-05-13 Asm Ip Holding B.V. Method for forming silicon-containing dielectric film by cyclic deposition with side wall coverage control
KR102003959B1 (ko) 2012-07-31 2019-07-25 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
EP2696369B1 (de) 2012-08-10 2021-01-13 IMEC vzw Herstellungsverfahren für eine Feldeffekt-Halbleitervorrichtung
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8921191B2 (en) 2013-02-05 2014-12-30 GlobalFoundries, Inc. Integrated circuits including FINFET devices with lower contact resistance and reduced parasitic capacitance and methods for fabricating the same
KR102154112B1 (ko) 2013-08-01 2020-09-09 삼성전자주식회사 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US10170332B2 (en) 2014-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET thermal protection methods and related structures
WO2016003602A1 (en) 2014-07-03 2016-01-07 Applied Materials, Inc. Method and apparatus for selective deposition
US9299803B2 (en) 2014-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor device fabrication
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US20160064275A1 (en) 2014-08-27 2016-03-03 Applied Materials, Inc. Selective Deposition With Alcohol Selective Reduction And Protection
US9887129B2 (en) 2014-09-04 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with contact plug
US10062564B2 (en) 2014-12-15 2018-08-28 Tokyo Electron Limited Method of selective gas phase film deposition on a substrate by modifying the surface using hydrogen plasma
US9947753B2 (en) 2015-05-15 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US9397003B1 (en) * 2015-05-27 2016-07-19 Globalfoundries Inc. Method for forming source/drain contacts during CMOS integration using confined epitaxial growth techniques
US9559184B2 (en) 2015-06-15 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
DE112015006918T5 (de) 2015-09-17 2018-06-07 Intel Corporation Verfahren zum dotieren eines unteren finnengebiets einer halbleiterfinnenstruktur und vorrichtungen, die diese enthalten
TWI672815B (zh) 2015-10-14 2019-09-21 聯華電子股份有限公司 金氧半導體電晶體與形成閘極佈局圖的方法
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US9761483B1 (en) 2016-03-07 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
TWI612674B (zh) 2016-03-24 2018-01-21 台灣積體電路製造股份有限公司 鰭式場效電晶體及其製造方法
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
CN107492572B (zh) 2016-06-13 2022-05-17 联华电子股份有限公司 半导体晶体管元件及其制作方法
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법
US10522359B2 (en) 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming
US10325911B2 (en) 2016-12-30 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10269621B2 (en) 2017-04-18 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs and methods forming same
US10763104B2 (en) 2017-09-28 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming differential etch stop layer using directional plasma to activate surface on device structure
US10418453B2 (en) * 2017-11-22 2019-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Forming metal contacts on metal gates
US11031286B2 (en) * 2018-03-01 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure
US10943818B2 (en) * 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060007176A (ko) 2004-07-19 2006-01-24 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조방법
US20160071953A1 (en) 2014-09-08 2016-03-10 Lam Research Corporation Sacrificial pre-metal dielectric for self-aligned contact scheme
US20180151440A1 (en) 2016-11-29 2018-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Device and Method of Forming Same

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Publication number Publication date
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