KR102003959B1 - 반도체 소자 및 이를 제조하는 방법 - Google Patents

반도체 소자 및 이를 제조하는 방법 Download PDF

Info

Publication number
KR102003959B1
KR102003959B1 KR1020120084075A KR20120084075A KR102003959B1 KR 102003959 B1 KR102003959 B1 KR 102003959B1 KR 1020120084075 A KR1020120084075 A KR 1020120084075A KR 20120084075 A KR20120084075 A KR 20120084075A KR 102003959 B1 KR102003959 B1 KR 102003959B1
Authority
KR
South Korea
Prior art keywords
gate electrode
conductive pattern
forming
pattern
insulating film
Prior art date
Application number
KR1020120084075A
Other languages
English (en)
Other versions
KR20140017294A (ko
Inventor
이학선
김명철
김철
이상현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120084075A priority Critical patent/KR102003959B1/ko
Priority to US13/949,289 priority patent/US9190404B2/en
Publication of KR20140017294A publication Critical patent/KR20140017294A/ko
Application granted granted Critical
Publication of KR102003959B1 publication Critical patent/KR102003959B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 소자 및 이를 제조하는 방법을 제공한다. 반도체 소자는, 기판 상에 배치되며, 게이트 절연 패턴, 게이트 전극 및 불순물 영역들을 포함하는 트랜지스터, 게이트 전극 및 불순물 영역 중 하나와 전기적으로 연결되는 공용 콘택 플러그 , 및 게이트 전극의 측면 및 공용 콘택의 측면 사이에 배치되는 식각 저지막을 포함한다. 공용 콘택 플러그는 제1 불순물 영역과 전기적으로 연결되는 제1 도전 패턴 및 게이트 전극과 전기적으로 연결되는 제2 도전 패턴을 포함하며, 제1 도전 패턴의 상부면이 게이트 전극의 상부면보다 높다.

Description

반도체 소자 및 이를 제조하는 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 이를 제조하는 방법에 관련된 것으로, 더욱 상세하게는 콘택 플러그 및 이를 제조하는 방법에 관련된 것이다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화의 최적화된 반도체 소자를 제조하는 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자를 제조하는 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 기판 상에 배치되며, 게이트 절연 패턴, 게이트 전극 및 불순물 영역들을 포함하는 트랜지스터(transistor), 상기 게이트 전극 및 상기 불순물 영역 중 하나와 전기적으로 연결되는 공용 콘택 플러그(shared contact plug), 및 상기 게이트 전극의 측면 및 상기 공용 콘택의 측면 사이에 배치되는 식각 저지막을 포함하되, 상기 공용 콘택 플러그는 상기 제1 불순물 영역과 전기적으로 연결되는 제1 도전 패턴 및 상기 게이트 전극과 전기적으로 연결되는 제2 도전 패턴을 포함하며, 상기 제1 도전 패턴의 상부면이 상기 게이트 전극의 상부면보다 높을 수 있다.
본 발명의 일 실시예에 따르면, 상기 식각 저지막은 실리콘 질화물(SixNy), 실리콘 탄화질화물(SixCyNz) 또는 실리콘 산질화물(SixOyNz)로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 소자는, 상기 게이트 전극의 측벽에 배치된 스페이서(spacer)를 더 포함하되, 상기 스페이서는 상기 게이트 전극 및 식각 저지막 사이에 배치될 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 기판 상에 배치되며, 제1 게이트 절연 패턴, 제1 게이트 전극 및 제1 불순물 영역들을 포함하는 제1 트랜지스터, 상기 기판 상에 배치되며, 제2 게이트 절연 패턴, 제2 게이트 전극 및 제2 불순물 영역들을 포함하는 제2 트랜지스터, 상기 제1 게이트 전극 및 상기 제1 불순물 영역 중 하나를 전기적으로 함께 연결하는 제1 콘택 플러그, 상기 제2 불순물 영역 중 하나와 전기적으로 연결되는 제2 콘택 플러그, 및 상기 제1 게이트 전극의 측면 및 상기 제1 콘택 플러그의 측면 사이에, 상기 제2 게이트 전극의 측면 및 상기 제2 콘택 플러그의 측면 사이에 배치되는 식각 저지막을 포함하되, 상기 제2 콘택 플러그는, 상기 제2 게이트 전극의 상부면보다 높은 상부면을 갖는 제1 도전 패턴 및 상기 제1 도전 패턴 상에 배치되는 제2 도전 패턴을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 콘택 플러그는, 상기 제1 불순물 영역과 전기적으로 연결되는 제3 도전 패턴, 및 상기 제1 게이트 전극과 전기적으로 연결되는 제4 도전 패턴을 포함하되, 상기 제3 도전 패턴의 상부면은 상기 제1 게이트 전극의 상부면보다 높을 수 있다.
본 발명의 개념에 따른 또 다른 실시예는 반도체 소자를 제조하는 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 기판 상에 제1 게이트 절연 패턴, 제1 게이트 전극 및 제1 불순물 영역들을 포함하는 제1 트랜지스터와, 제2 게이트 절연 패턴, 제2 게이트 전극 및 제2 불순물 영역들을 포함하는 제2 트랜지스터를 형성하는 단계, 상기 제1 및 제2 트랜지스터들 상에 컨포멀하게(conformally) 식각 저지막을 형성하는 단계, 상기 제1 불순물 영역들 중 하나와 전기적으로 연결되는 제1 도전 패턴과, 상기 제2 불순물 영역들 중 하나와 전기적으로 연결되는 제2 도전 패턴을 형성하는 단계, 상기 제1 도전 패턴과 전기적으로 연결되며, 상기 제1 게이트 전극과 전기적으로 연결되는 제3 도전 패턴을 형성하는 단계 및 상기 제2 도전 패턴과 전기적으로 연결되는 제4 도전 패턴을 형성하는 단계를 포함하되, 상기 제2 도전 패턴의 상부면이 상기 제2 게이트 전극의 상부면보다 높게 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 도전 패턴들을 형성하는 단계는, 상기 식각 저지막 상에 상기 제1 및 제2 트랜지스터들 사이를 매립하는 제1 절연막을 형성하는 단계, 상기 제1 절연막을 식각하여, 상기 제1 불순물 영역을 노출시키는 제1 콘택 홀 및 상기 제2 불순물 영역을 노출시키는 제2 콘택 홀을 형성하는 단계, 및 상기 제1 및 제2 콘택 홀들을 각각 매립하는 상기 제1 및 제2 도전 패턴들을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 제1 및 제2 콘택 홀들이 절연막 상에 컨포멀하게 베리어막(barrier layer)을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제3 도전 패턴을 형성하는 단계는, 상기 제1 절연막 상에, 상기 제1 게이트 전극에 대응되는 위치의 제1 절연막과, 상기 제1 도전 패턴의 적어도 일부를 노출시키는 제1 개구를 갖는 제2 절연막을 형성하는 단계, 상기 개구의 일부를 마스킹하고 상기 제1 게이트 전극에 대응되는 위치의 제1 절연막을 노출시키는 마스크 패턴을 형성하는 단계, 상기 마스크 패턴을 식각 마스크로 상기 제1 절연막을 식각하여, 상기 게이트 전극의 상부를 노출시키는 제2 개구를 형성하는 단계, 및 상기 제1 및 제2 개구들을 매립하는 상기 제3 도전 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 제1 및 제2 개구들이 형성된 제1 및 제2 절연막 상에 컨포멀하게 베리어막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제4 도전 패턴을 형성하는 단계는, 상기 제1 절연막 상에 상기 제2 도전 패턴의 적어도 일부를 노출시키는 개구를 갖는 제2 절연막을 형성하는 단계 및 상기 개구를 매립하는 상기 제4 도전 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 개구가 형성된 제2 절연막 상에 컨포멀하게 베리어막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 게이트 전극과 공용 콘택 플러그의 측면 사이에 식각 저지막이 잔류함으로써, 게이트 전극 및 공용 콘택 플러그 사이의 전기적 신뢰성이 향상될 수 있다.
도 1a 내지 도 1j는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 4a는 본 발명의 실시예들에 따른 반도체 소자가 적용된 메모리 카드를 나타내는 블록도이다.
도 4b는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a 내지 도 1j는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 1a를 참조하면, 기판(100) 상에 트랜지스터(TR)를 형성할 수 있다.
상기 트랜지스터(TR)는 게이트 절연 패턴(102), 게이트 전극(104), 스페이서(106) 및 불순물 영역들(108)을 포함할 수 있다. 본 실시예에서는, 상기 기판(100) 상에, 게이트 절연 패턴(102) 및 게이트 전극(104)이 순차적으로 적층된 플래나 타입(planar type)의 트랜지스터(TR)를 예시적으로 설명하고 있으나, 본 발명에서 트랜지스터(TR)의 구조 및 형상을 이것으로 한정하지는 않는다.
일 측면에 따르면, 상세하게 도시되지는 않았으나, 상기 트랜지스터(TR)는 상기 게이트 전극(104) 상에 마스크 패턴을 더 포함할 수 있다.
도 1b를 참조하면, 상기 트랜지스터(TR)가 형성된 기판(100) 상에 컨포멀하게(conformally) 제1 식각 저지막(110)을 형성할 수 있다. 상기 제1 식각 저지막(110)은 질화물, 탄화 질화물 또는 산질화물을 포함할 수 있다. 예컨대, 상기 제1 식각 저지막(110)은 실리콘 질화물(SixNy), 실리콘 탄화질화물(SixCyNz) 또는 실리콘 산질화물(SixOyNz)을 포함할 수 있다.
도 1c를 참조하면, 상기 제1 식각 저지막(110) 상에 제1 절연막(112)을 형성할 수 있다. 이어서, 상기 게이트 전극(104)의 상부면이 노출되도록 상기 식각 저지막 및 제1 절연막을 연마할 수 있다. 도 1d를 참조하면, 상기 제1 절연막 상에 제2 절연막(112)을 형성할 수 있다. 상기 제2 절연막(112)은 상기 노출된 게이트 전극(104)을 덮으며 형성될 수 있다. 본 발명의 일 측면에 따르면, 상기 제2 절연막(112)의 상부면은 상기 게이트 전극(104)의 상부면보다 높을 수 있다.
도 1e를 참조하면, 상기 제1 및 제2 절연막(111, 112)을 관통하며 상기 불순물 영역(108)과 전기적으로 연결되는 제1 도전 패턴(118)을 형성할 수 있다.
일 측면에 따르면, 상기 제1 도전 패턴(118)과 상기 제1 및 제2 절연막(111, 112) 사이에 제1 베리어 패턴(116)을 더 형성할 수 있다. 상기 제1 베리어 패턴(116)은 상기 제1 도전 패턴(118)의 저면 및 측면을 감싸며 형성될 수 있다. 상기 제1 베리어 패턴(116)은 티타늄 질화물과 같은 금속 질화물을 포함할 수 있다.
상기 제1 도전 패턴(118) 및 제1 베리어 패턴(116)을 형성하는 공정을 더욱 상세하게 설명하기로 한다. 우선, 상기 제1 및 제2 절연막(111, 112)과 제1 식각 저지막(110)을 식각하여 상기 불순물 영역(108)을 노출시키는 제1 콘택 홀(114)을 형성할 수 있다. 일 예로, 상기 식각 공정에 의해서 상기 불순물 영역(108) 상부에 형성된 제1 식각 저지막(110)이 식각될 수 있다. 또한, 상기 식각 공정에 의해 상기 스페이서(106) 측면에 형성된 제1 식각 저지막(110)의 일부가 식각될 수 있다. 상기 제1 콘택 홀(114)은 상기 스페이서(106)의 측면을 노출시키지 않도록 형성될 수 있다.
상기 제1 콘택 홀이 형성된 제1 및 제2 절연막(111, 112) 상에 컨포멀하게 제1 베리어막(도시되지 않음)을 형성할 수 있다. 상기 제1 베리어막은 상기 제1 콘택 홀(114) 내부를 매립하지 않도록 형성될 수 있다. 상기 제1 베리어막이 형성된 제1 콘택 홀(114)을 매립하도록 상기 제1 및 제2 절연막(111, 112) 상에 제1 도전막(도시되지 않음)을 형성할 수 있다. 상기 도전막은 텅스텐 등의 금속을 포함할 수 있다. 상기 제1 및 제2 절연막(111, 112)의 상부면이 노출될 때까지 상기 제1 도전막 및 제1 베리어막을 연마하여, 상기 제1 콘택 홀(114) 내부에 제1 베리어 패턴(116) 및 제1 도전 패턴(118)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 도전 패턴(118)의 상부면은 상기 게이트 전극(104)의 상부면보다 높을 수 있다. 또한, 상기 제1 도전 패턴(118)의 전체 높이는 상기 게이트 전극(104)의 전체 높이보다 약 1.3배 클 수 있다. 바람직하게는 상기 제1 도전 패턴(118)의 전체 높이는 상기 게이트 전극(104)의 전체 높이보다 약 1.3배 내지 약 2.0배 클 수 있다.
도 1f를 참조하면, 상기 제2 절연막(112) 및 상기 제1 도전 패턴(118) 상에 제2 식각 저지막(113)을 형성할 수 있다. 상기 제2 식각 저지막(113)은 질화물, 탄화 질화물 또는 산질화물을 포함할 수 있다. 예컨대, 상기 제2 식각 저지막(113)은 실리콘 질화물(SixNy), 실리콘 탄화질화물(SixCyNz) 또는 실리콘 산질화물(SixOyNz)을 포함할 수 있다.
도 1g를 참조하면, 상기 제2 절연막(112) 상에, 상기 제1 도전 패턴(118)의 상부면을 노출시키며, 상기 게이트 전극(104)에 대응되는 위치의 제2 절연막(112)을 노출시키는 제1 개구(122)를 포함하는 제3 절연막(120)을 형성할 수 있다. 상기 제1 개구(122)을 형성하는 동안, 상기 제2 식각 저지막(113)의 일부가 식각될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 개구(122)를 제1 폭을 가질 수 있다. 이하에서, 개구의 폭은 도시된 개구의 가로 폭의 평균값을 의미할 수 있다.
도 1h를 참조하면, 상기 제3 절연막(120) 상에 상기 제1 개구(122)의 일부를 노출시키는 마스크 패턴(124)을 형성할 수 있다. 상기 마스크 패턴(124)은 상기 게이트 전극(104)에 대응되는 위치의 제2 절연막(112)의 적어도 일부를 노출시키도록 형성될 수 있다.
도 1i를 참조하면, 상기 마스크 패턴(124) 및 제3 절연막(120)을 식각 마스크로 사용하여 상기 제2 절연막(112)을 식각하여, 상기 게이트 전극(104)의 상부면을 노출시키는 제2 개구(126)를 형성할 수 있다. 상기 제2 개구(126)는 상기 제1 폭보다 작은 제2 폭을 가질 수 있다.
일 측면에 따르면, 상기 식각 공정은 상기 제1 도전 패턴(118)의 측면 일부를 식각할 수 있다.
다른 측면에 따르면, 상기 식각 공정은 상기 게이트 전극(104)의 상부면을 과식각할 수 있다.
상기 제1 및 제2 개구들(122, 126)은 서로 연통되며, 이후 상기 제1 및 제2 개구들(122, 126)을 제2 콘택 홀(128)이라 한다.
도 1j를 참조하면, 상기 마스크 패턴(124)을 제거한 후, 상기 제2 콘택 홀(128)을 매립하는 제2 도전 패턴(132)을 형성할 수 있다. 상기 제2 도전 패턴(132)은 상기 제1 도전 패턴(118)과 전기적으로 연결될 수 있다. 이하, 상기 제1 및 제2 도전 패턴들(118, 132)을 콘택 플러그(134)라 한다.
일 측면에 따르면, 상기 제2 도전 패턴(132)과, 상기 제1 및 제2 절연막들(112, 120) 사이에 제2 베리어 패턴(130)을 더 형성할 수 있다. 상기 제2 베리어 패턴(130)은 상기 제2 도전 패턴(132)의 저면 및 측면을 감싸며 형성될 수 있다.
전술한 바와 같이 상기 콘택 플러그(134)는 상기 불순물 영역(108)과 전기적으로 연결되는 제1 도전 패턴(118) 및 상기 게이트 전극(104)과 전기적으로 연결되는 제2 도전 패턴(132)이 전기적으로 연결되는 공용 콘택 플러그이다. 상기 공용 콘택 플러그(134)의 제1 도전 패턴(118)의 측면과 상기 게이트 전극(104) 측면 사이에 스페이서(106)뿐만 아니라 제1 식각 저지막(110)이 개재되어, 그들 사이에서 발생되는 전류 리키지(leakage)를 억제할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다. 도 3a 내지 도 3f은 도 2의 반도체 소자의 Ⅰ-Ⅰ'의 절단 부분을 제조하기 위한 공정 단면도들이다.
도 2를 참조하면, 상기 반도체 소자로 SRAM(static random access memory) 셀이 적용될 수 있다. SRAM 셀은 풀업(pull up) 트랜지스터들, 풀다운(pull down) 트랜지스터들 및 구동(driving) 트랜지스터들을 포함할 수 있다. 본 실시예에서는 SRAM 셀로 예시적으로 설명하고 있으나, 본 발명의 반도체 소자를 이것으로 한정하는 것은 아니다.
도 2 및 도 3a를 참조하면, 기판(100) 상에 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제1 식각 저지막(110) 제1 절연막(111), 제2 절연막(112), 제1 도전 패턴(118a) 및 제2 도전 패턴(118b)을 형성할 수 있다.
상기 기판에 소자 분리 패턴(101)을 형성하여, 활성 영역(Ac)을 한정할 수 있다. 예컨대, 도 2를 참조하면, 상기 활성 영역(Ac)을 제1 방향(D1)으로 연장하는 바(bar) 형상을 가질 수 있다.
상기 제1 트랜지스터(TR1)는 제1 게이트 절연 패턴(102a), 제1 게이트 전극(104a), 제1 스페이서(106a) 및 제1 불순물 영역들(108a)을 포함하며, 상기 제2 트랜지스터(TR2)는 제2 게이트 절연 패턴(102b), 제2 게이트 전극(104b), 제2 스페이서(106b) 및 제2 불순물 영역들(108b)을 포함할 수 있다.
상기 제1 및 제2 게이트 전극들(104a, 104b)은 각각 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장할 수 있다. 상기 제2 방향(D2)은 상기 제1 방향(D1)과 수직일 수 있다.
상기 제1 및 제2 게이트 전극들(104a, 104b) 상부의 제1 식각 저지막(110)은 제거되고, 상기 제1 및 제2 스페이서들(106a, 106b) 측벽에 잔류하며 형성될 수 있다. 도시된 바와 같이, 상기 제1 식각 저지막(110)은 상기 제1 및 제2 게이트 전극들(104a, 104b)과 상기 제1 및 제2 도전 패턴들(118a, 118b) 사이에 개재되도록 형성될 수 있다.
상기 제1 및 제2 절연막(111, 112)은 상기 제1 불순물 영역(108a)의 상부면을 노출시키는 제1 콘택 홀(114a) 및 상기 제2 불순물 영역(108b)의 상부면을 노출시키는 제2 콘택 홀(114b)을 포함할 수 있다. 상기 제1 도전 패턴(118a)은 상기 제1 콘택 홀(114a)을 매립하면서 형성되고, 상기 제2 도전 패턴(118b)은 상기 제2 콘택 홀(114b)을 매립하면서 형성될 수 있다. 상기 제1 및 제2 도전 패턴들(118a, 118b)은 실질적으로 동일한 구조 및 형상을 가질 수 있다.
일 측면에 따르면, 상기 제1 도전 패턴(118a)과 제1 및 제2 절연막(111, 112) 사이에 제1 베리어 패턴(116a)이 더 형성될 수 있으며, 상기 제2 도전 패턴(118b)과 제1 및 제2 절연막(111, 112) 사이에 제2 베리어 패턴(116b)이 더 형성될 수 있다.
상기 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제1 절연막(111), 제2 절연막(112), 제1 도전 패턴(118a) 및 제2 도전 패턴(118b)을 형성하는 공정은 도 1a 내지 도 1e에서 설명된 트랜지스터(TR), 제1 절연막(111), 제2 절연막(112) 및 도전 패턴(118)과 실질적으로 동일하여 그 상세한 설명을 생략하기로 한다.
도 3b를 참조하면, 상기 제2 절연막(112) 상에, 제2 식각 저지막(113)제3 절연막(120) 및 제1 마스크 패턴(121)을 순차적으로 형성한 후, 상기 제1 마스크 패턴(121)을 식각 마스크로 사용하여 상기 제2 식각 저지막(113) 및 제3 절연막(120)을 식각하여 제1 개구(122a) 및 제2 개구(122b)를 포함하는 제3 절연막(120)을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 개구(122a)는 상기 제1 도전 패턴(118a)과 상기 제1 게이트 전극(104a)에 대응되는 위치의 제2 절연막(112)을 노출시킬 수 있다. 상기 제2 개구(122b)는 상기 제2 도전 패턴(118b)을 노출시킬 수 있다. 상기 제1 개구(122a)의 폭이 상기 제2 개구(122b)의 폭보다 클 수 있다.
도 3c를 참조하면, 상기 제1 마스크 패턴(121) 상에 제2 마스크 패턴(124)을 형성할 수 있다. 상기 제2 마스크 패턴(124)은 상기 제2 개구(122b)를 완전하게 마스킹하고, 상기 제1 게이트 전극(104a)에 대응되는 위치의 제2 절연막(112)을 선택적으로 노출시킬 수 있다.
도 3d를 참조하면, 상기 제2 마스크 패턴(124)을 식각 마스크로 사용하여, 상기 제2 절연막(112)을 식각하여 상기 제1 게이트 전극(104a)의 상부면을 노출시키는 제3 개구(126a)를 형성할 수 있다.
일 측면에 따르면, 상기 식각 공정은 상기 제1 도전 패턴(118a)의 측면을 일부 식각할 수 있다. 또한, 상기 식각 공정은 상기 제1 게이트 전극(104a)의 상부면을 과식각할 수 있다.
도 3e를 참조하면, 상기 제2 마스크 패턴(124)을 제거하여, 상기 제1 내지 제3 개구(126a)들을 노출시킬 수 있다. 상기 제1 개구(122a) 및 제3 개구(126a)는 서로 연통되며, 이하 제3 콘택 홀(128a)이라 한다.
도 3f를 참조하면, 상기 제3 콘택 홀(128a) 및 제2 개구(122b)를 매립하여 제3 도전 패턴(132a) 및 제4 도전 패턴(132b)을 각각 형성할 수 있다.
일 측면에 따르면, 상기 제3 도전 패턴(132a)의 저면 및 측면을 감싸는 제3 베리어 패턴(130a)과, 상기 제4 도전 패턴(132b)의 저면 및 측면을 감싸는 제4 베리어 패턴(130b)을 더 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 도전 패턴(118a) 및 제3 도전 패턴(132a)은 서로 전기적으로 연결될 수 있다. 상기 제1 도전 패턴(118a)은 상기 제1 불순물 영역(108a)과 전기적으로 연결되고, 상기 제3 도전 패턴(132a)은 상기 제1 게이트 전극(104a)과 전기적으로 연결되어, 상기 제1 및 제3 도전 패턴들(118a, 132a)은, 상기 제1 트랜지스터(TR1)의 제1 게이트 전극(104a) 및 제1 불순물 영역(108a)을 함께 연결하는 공용 제1 콘택 플러그(134a)로 기능할 수 있다. 상기 제2 도전 패턴(118b) 및 제4 도전 패턴(132b)은 상기 제2 불순물 영역(108b)과 전기적으로 연결되는 제2 콘택 플러그(134b)로 기능할 수 있다.
상기 제1 콘택 플러그(134a)의 제1 도전 패턴(118a)의 측면 및 상기 제1 게이트 전극(104a)의 측면 사이에 제1 스페이서(106a) 뿐만 아니라 제1 식각 저지막(110)이 더 개재되어 그들 사이의 전기적 신뢰성을 향상시킬 수 있다. 마찬가지로 상기 제2 콘택 플러그(134b)의 제3 도전 패턴(118b)의 측면 및 상기 제2 게이트 전극(104b)의 측면 사이에 제2 스페이서(106b) 뿐만 아니라 제1 식각 저지막(110)이 더 개재되어 그들 사이의 전기적 신뢰성을 향상시킬 수 있다.
또한, 상기 제2 콘택 플러그(134b)에서, 상기 제2 도전 패턴(118b)의 상부면이 상기 제2 게이트 전극(104b)의 상부면보다 높게 형성되어, 상기 제2 게이트 전극(104b)의 상부면으로부터 상기 제2 도전 패턴(118b)의 측벽이, 상기 제2 스페이서(104b), 제1 식각 저지막(110) 및 제1 절연막(111)에 의해 절연될 수 있다. 따라서, 상기 제2 콘택 플러그(134b)에 의한 상기 제2 게이트 전극(104b)의 전기적 불량을 방지할 수 있다.
( 응용예 )
도 4a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 4a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 메모리(310)가 본 발명의 실시예에 따라 형성된 반도체 소자를 포함함으로써, 트랜지스터와 콘택 플러그 사이의 절연 특성을 향상시킬 수 있다. 따라서 상기 트랜지스터 및 콘택 플러그를 포함하는 반도체 소자의 전기적 신뢰성을 향상시킬 수 있다.
도 4b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 4b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 4a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 102: 게이트 절연 패턴
104: 게이트 전극 106: 스페이서
108: 불순물 영역 110: 제1 식각 저지막
111: 제1 절연막 112: 제2 절연막
113: 제2 식각 저지막 114: 제1 콘택 홀
116: 제1 베리어 패턴 118: 제1 도전 패턴
120: 제3 절연막 122: 제1 개구
124: 마스크 패턴 126: 제2 개구
128: 제2 콘택 홀 130: 제2 베리어 패턴
132: 제2 도전 패턴 134: 콘택 플러그

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 기판 상에 배치되며, 제1 게이트 절연 패턴, 제1 게이트 전극 및 제1 불순물 영역들을 포함하는 제1 트랜지스터;
    상기 기판 상에 배치되며, 제2 게이트 절연 패턴, 제2 게이트 전극 및 제2 불순물 영역들을 포함하는 제2 트랜지스터;
    상기 제1 게이트 전극 및 상기 제1 불순물 영역들 중 하나를 전기적으로 함께 연결하는 제1 콘택 플러그;
    상기 제2 불순물 영역들 중 하나와 전기적으로 연결되는 제2 콘택 플러그; 및
    상기 제1 게이트 전극의 측면과 상기 제1 콘택 플러그의 측면 사이에, 상기 제2 게이트 전극의 측면과 상기 제2 콘택 플러그의 측면 사이에 배치되는 식각 저지막을 포함하되,
    상기 제2 콘택 플러그는, 상기 제2 게이트 전극의 상부면보다 높은 상부면을 갖는 제1 도전 패턴 및 상기 제1 도전 패턴 상에 배치되는 제2 도전 패턴을 포함하고,
    상기 식각 저지막의 상부면의 레벨은 상기 제1 게이트 전극의 상부면의 레벨보다 낮거나 같은 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 콘택 플러그는,
    상기 제1 불순물 영역들 중 상기 하나와 전기적으로 연결되는 제3 도전 패턴; 및
    상기 제1 게이트 전극과 전기적으로 연결되는 제4 도전 패턴을 포함하되,
    상기 제3 도전 패턴의 상부면은 상기 제1 게이트 전극의 상부면보다 높은 반도체 소자.
  6. 기판 상에 제1 게이트 절연 패턴, 제1 게이트 전극 및 제1 불순물 영역들을 포함하는 제1 트랜지스터와, 제2 게이트 절연 패턴, 제2 게이트 전극 및 제2 불순물 영역들을 포함하는 제2 트랜지스터를 형성하는 단계;
    상기 제1 및 제2 트랜지스터들 상에 컨포멀하게(conformally) 식각 저지막을 형성하는 단계;
    상기 제1 게이트의 상부면 및 상기 제2 게이트의 상부면이 노출되도록 상기 식각 저지막을 연마하는 단계;
    상기 제1 불순물 영역들 중 하나와 전기적으로 연결되는 제1 도전 패턴과, 상기 제2 불순물 영역들 중 하나와 전기적으로 연결되는 제2 도전 패턴을 형성하는 단계;
    상기 제1 도전 패턴과 전기적으로 연결되며, 상기 제1 게이트 전극과 전기적으로 연결되는 제3 도전 패턴을 형성하는 단계; 및
    상기 제2 도전 패턴과 전기적으로 연결되는 제4 도전 패턴을 형성하는 단계를 포함하되,
    상기 제2 도전 패턴의 상부면이 상기 제2 게이트 전극의 상부면보다 높게 형성되고,
    상기 제3 도전 패턴을 형성하는 단계에서, 상기 식각 저지막 상부면의 레벨은 상기 제1 게이트의 상부면의 레벨보다 낮거나 같게 형성되는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 및 제2 도전 패턴들을 형성하는 단계는,
    상기 식각 저지막 상에 상기 제1 및 제2 트랜지스터들 사이를 매립하는 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    상기 제1 절연막 및 제2 절연막을 식각하여, 상기 제1 불순물 영역을 노출시키는 제1 콘택 홀 및 상기 제2 불순물 영역을 노출시키는 제2 콘택 홀을 형성하는 단계; 및
    상기 제1 및 제2 콘택 홀들을 각각 매립하는 상기 제1 및 제2 도전 패턴들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 및 제2 콘택 홀들이 형성된 상기 제1 및 제2 절연막 상에 컨포멀하게 베리어막(barrier layer)을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 제3 도전 패턴을 형성하는 단계는,
    상기 제2 절연막 상에, 상기 제1 게이트 전극에 대응되는 위치의 제2 절연막과, 상기 제1 도전 패턴의 적어도 일부를 노출시키는 제1 개구를 갖는 제3 절연막을 형성하는 단계;
    상기 제1 개구의 일부를 마스킹하고 상기 제1 게이트 전극에 대응되는 위치의 제2 절연막을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 상기 제2 절연막을 식각하여, 상기 제1 게이트 전극의 상부를 노출시키는 제2 개구를 형성하는 단계; 및
    상기 제1 및 제2 개구들을 매립하는 상기 제3 도전 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 및 제2 개구들이 형성된 제2 및 제3 절연막 상에 컨포멀하게 베리어막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
KR1020120084075A 2012-07-31 2012-07-31 반도체 소자 및 이를 제조하는 방법 KR102003959B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120084075A KR102003959B1 (ko) 2012-07-31 2012-07-31 반도체 소자 및 이를 제조하는 방법
US13/949,289 US9190404B2 (en) 2012-07-31 2013-07-24 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120084075A KR102003959B1 (ko) 2012-07-31 2012-07-31 반도체 소자 및 이를 제조하는 방법

Publications (2)

Publication Number Publication Date
KR20140017294A KR20140017294A (ko) 2014-02-11
KR102003959B1 true KR102003959B1 (ko) 2019-07-25

Family

ID=50024638

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120084075A KR102003959B1 (ko) 2012-07-31 2012-07-31 반도체 소자 및 이를 제조하는 방법

Country Status (2)

Country Link
US (1) US9190404B2 (ko)
KR (1) KR102003959B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9379058B2 (en) 2014-02-14 2016-06-28 Qualcomm Incorporated Grounding dummy gate in scaled layout design
KR102575420B1 (ko) * 2016-10-05 2023-09-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9837539B1 (en) 2016-11-29 2017-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming
CN108807514B (zh) * 2017-05-05 2021-06-08 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
US10763104B2 (en) 2017-09-28 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming differential etch stop layer using directional plasma to activate surface on device structure
US10943818B2 (en) 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN113950341B (zh) 2019-05-20 2024-03-19 优诺医疗有限公司 可旋转的输注装置及其方法
US20220320115A1 (en) * 2021-04-05 2022-10-06 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011108757A (ja) * 2009-11-13 2011-06-02 Renesas Electronics Corp 半導体装置の製造方法
JP2011192744A (ja) * 2010-03-12 2011-09-29 Panasonic Corp 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004228231A (ja) 2003-01-21 2004-08-12 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004273972A (ja) * 2003-03-12 2004-09-30 Renesas Technology Corp 半導体装置
KR100724565B1 (ko) 2005-07-25 2007-06-04 삼성전자주식회사 코너보호패턴을 갖는 공유콘택구조, 반도체소자, 및 그제조방법들
KR20070094150A (ko) 2006-03-16 2007-09-20 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
US9263384B2 (en) 2008-05-13 2016-02-16 Infineon Technologies Ag Programmable devices and methods of manufacture thereof
JP2010067645A (ja) 2008-09-08 2010-03-25 Renesas Technology Corp 半導体装置およびその製造方法
JP2010219289A (ja) 2009-03-17 2010-09-30 Panasonic Corp 半導体装置及びその製造方法
US8426310B2 (en) * 2010-05-25 2013-04-23 Freescale Semiconductor, Inc. Method of forming a shared contact in a semiconductor device
KR20130074296A (ko) * 2011-12-26 2013-07-04 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011108757A (ja) * 2009-11-13 2011-06-02 Renesas Electronics Corp 半導体装置の製造方法
JP2011192744A (ja) * 2010-03-12 2011-09-29 Panasonic Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20140035048A1 (en) 2014-02-06
KR20140017294A (ko) 2014-02-11
US9190404B2 (en) 2015-11-17

Similar Documents

Publication Publication Date Title
KR102003959B1 (ko) 반도체 소자 및 이를 제조하는 방법
KR101827353B1 (ko) 디램 소자 및 이의 제조 방법
KR102200929B1 (ko) 반도체 소자 및 이의 제조 방법
KR102173638B1 (ko) 반도체 소자 및 그 형성방법
KR20120059080A (ko) 반도체 소자 및 이를 제조하는 방법
KR101908355B1 (ko) 반도체 소자 및 그 제조 방법
US9496381B2 (en) Semiconductor device and method of fabricating the same
KR102318393B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
KR102154188B1 (ko) 신호 배선의 상부로 연장된 랜딩 패드가 선택적으로 배치된 메모리 소자
KR102030437B1 (ko) 반도체 소자
KR20140053739A (ko) 메모리 소자 및 이의 제조방법
KR20120086637A (ko) 반도체 소자 및 그 제조 방법
KR20130134139A (ko) 반도체 소자 및 그 형성 방법
US20130134603A1 (en) Semiconductor Devices Including Protected Barrier Layers
US8729658B2 (en) Integrated circuit devices having buried interconnect structures therein that increase interconnect density
KR101840373B1 (ko) 반도체 소자 및 이를 제조하는 방법
KR101692718B1 (ko) 디램 소자의 제조 방법
KR102316160B1 (ko) 반도체 소자 및 이를 제조하는 방법
KR101177486B1 (ko) 반도체 소자 및 그 형성 방법
KR20140111133A (ko) 도전성 플러그를 포함하는 반도체 소자
KR20140141347A (ko) 반도체 장치 및 그의 제조 방법
KR102277334B1 (ko) 반도체 소자 및 그 제조방법
KR101679684B1 (ko) 반도체 소자의 제조방법
KR101139461B1 (ko) 반도체 소자 및 그 형성 방법
KR20120087586A (ko) 반도체 소자 및 그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)