KR100724565B1 - 코너보호패턴을 갖는 공유콘택구조, 반도체소자, 및 그제조방법들 - Google Patents

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Abstract

코너보호패턴을 갖는 공유콘택구조를 제공한다. 상기 공유콘택구조는 기판 내에 배치된 활성영역 및 상기 활성영역 상에 배치된 게이트전극을 구비한다. 상기 게이트전극은 서로마주보는 제 1 및 제 2 측벽들을 구비한다. 상기 게이트전극의 상기 제 1 측벽을 덮는 절연성스페이서가 제공된다. 상기 활성영역 내에 소스/드레인 영역이 배치된다. 상기 소스/드레인 영역은 상기 제 1 측벽에 인접한 상기 활성영역 내에 배치되고, 상기 제 2 측벽의 반대편에 제공된다. 상기 소스/드레인 영역 및 상기 절연성스페이서에 인접한 곳에 코너보호패턴이 배치된다. 상기 코너보호패턴을 갖는 기판은 층간절연막으로 덮인다. 상기 층간절연막을 관통하는 공유콘택플러그가 제공된다. 상기 공유콘택플러그는 상기 게이트전극, 상기 코너보호패턴 및 상기 소스/드레인 영역에 접촉된다. 상기 코너보호패턴을 갖는 반도체소자 및 그 제조방법들 또한 제공된다.

Description

코너보호패턴을 갖는 공유콘택구조, 반도체소자, 및 그 제조방법들{Shared contact structure having corner protection pattern, semiconductor devices, and methods of fabricating the same}
도 1 내지 도 3은 종래기술에 의한 공유콘택구조의 제조방법을 보여주는 단면도들이다.
도 4는 본 발명의 실시 예들을 적용하기에 적합한 시모스 에스램 셀(CMOS SRAM cell)의 등가회로도이다.
도 5 내지 도 12는 본 발명의 실시 예에 따른 공유콘택구조의 제조방법을 설명하기 위한 단면도들이다.
도 13 내지 도 17은 본 발명의 다른 실시 예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 코너보호패턴을 갖는 공유콘택구조, 상기 코너보호패턴을 갖는 반도체소자, 및 그 제조방법들에 관한 것이다.
자제품들의 경-박-단-소화 필요에 따라, 반도체소자들의 성능향상을 위한 다양한 연구들이 진행되고 있다. 상기 반도체소자들 중에 에스램(SRAM)은 디램(DRAM)에 비하여 낮은 전력소모 및 빠른 동작속도를 보인다는 장점들을 갖는다. 상기 에스램(SRAM)은 중앙처리장치(CPU)의 내부 메모리와 같은 묻힌 메모리(embedded memory) 로서 널리 사용되고 있다.
상기 에스램(SRAM)의 단위 셀은 크게 두 가지로 분류된다. 그 하나는 고 저항을 부하소자(load device)로 채택하는 고 저항 에스램 셀(high load resistor SRAM cell)이고, 다른 하나는 PMOS 트랜지스터를 부하소자로 채택하는 시모스 에스램 셀(CMOS SRAM cell)이다.
상기 시모스 에스램 셀(CMOS SRAM cell)은 일반적으로 복수의 트랜지스터들 및 한 쌍의 노드(node)를 구비한다. 상기 노드(node)의 효율적인 배치를 위하여 공유콘택구조(shared contact structure)를 이용하는 기술이 사용되고 있다.
도 1 내지 도 3은 종래기술에 의한 공유콘택구조의 제조방법을 보여주는 단면도들이다.
도 1을 참조하면, 종래의 공유콘택구조는 반도체기판(11) 내에 활성영역(12)을 한정하는 소자분리막(13)을 구비한다. 상기 활성영역(12) 상을 가로지르는 게이트전극(19)이 제공된다. 상기 게이트전극(19)은 차례로 적층된 게이트패턴(17) 및 게이트 실리사이드층(18)일 수 있다. 상기 게이트전극(19)은 상기 활성영역(12) 상을 가로지르며 상기 소자분리막(13) 상의 소정영역을 덮도록 배치된다. 상기 게이트전극(19) 및 상기 활성영역(12) 사이에 게이트유전막(gate dielectrics; 15)이 개재된다. 상기 게이트전극(19)의 측벽들에 스페이서(25)가 제공된다. 상기 스페이서(25)는 차례로 적층된 산화패턴(23) 및 질화패턴(24)일 수 있다. 상기 스페이서(25) 하부의 상기 활성영역(12)에 소스/드레인연장부(source/drain extension; 21)가 배치된다. 상기 게이트전극(19)에 인접한 상기 활성영역(12)에 소스/드레인 영역(29)이 배치된다. 상기 소스/드레인연장부(21)는 상기 소스/드레인 영역(29)에 접촉된다. 상기 소스/드레인 영역(29)은 차례로 적층된 고농도불순물영역(27) 및 소스/드레인 실리사이드층(28)일 수 있다. 상기 게이트전극(19) 및 상기 소스/드레인 영역(29)을 갖는 반도체기판(11)은 차례로 적층된 식각저지막(31) 및 층간절연막(inter-level dielectrics, ILD; 33)으로 덮인다. 상기 식각저지막(31)은 상기 층간절연막(33)에 대하여 식각선택비를 갖는 질화막이 널리 사용된다.
이어서 공유콘택구조의 형성을 위하여 상기 층간절연막(33)을 관통하는 콘택홀(35)을 형성한다. 상기 콘택홀(35)의 바닥에 상기 식각저지막(31)이 노출된다.
도 2를 참조하면, 노출된 상기 식각저지막(31)을 제거하여 확장된 콘택홀(35')을 형성한다. 상기 확장된 콘택홀(35') 내부에 상기 게이트전극(19)의 상부영역이 부분적으로 노출되며 상기 소스/드레인 영역(29)의 상부표면 또한 부분적으로 노출된다. 그런데 상기 게이트전극(19) 및 상기 소스/드레인 영역(29) 의 노출표면에 상기 식각저지막(31)이 잔존하는 경우 접촉저항 상승의 원인이 된다. 따라서 상기 식각저지막(31)을 제거하는 공정은 충분한 공정여유를 가져야한다. 즉, 상기 확장된 콘택홀(35')을 형성하는 공정은 상기 식각저지막(31)을 과식각하는(over etch) 공정을 포함한다. 이에 따라, 상기 식각저지막(31)을 제거하는 동안 상기 스 페이서(25)가 함께 식각되어 상기 소스/드레인연장부(21)의 상부가 부분적으로 노출된다. 또한, 상기 게이트전극(19) 및 상기 소스/드레인 영역(29)의 노출표면에는 자연산화막과 같은 산화막이 잔존할 수 있다. 상기 산화막 또한 접촉저항 상승의 원인이 된다. 상기 산화막은 습식세정 또는 건식식각과 같은 산화막 제거공정을 이용하여 제거한다. 상기 산화막을 제거하는 동안 상기 습식세정 또는 상기 건식식각에 의하여 상기 소스/드레인연장부(21)의 표면이 부분적으로 식각된다. 즉, 상기 소스/드레인연장부(21) 및 상기 소스/드레인 영역(29)의 접촉영역에 연장된 홀(35E)이 형성된다.
도 3을 참조하면, 상기 확장된 콘택홀(35')을 메우는 공유콘택플러그(39)를 형성한다. 상기 공유콘택플러그(39)는 장벽금속층(37) 및 도전층(38)을 차례로 적층시키어 형성할 수 있다. 그 결과, 상기 공유콘택플러그(39)는 상기 소스/드레인 영역(29) 및 상기 게이트전극(19)에 접촉된다.
그러나 상기 공유콘택플러그(39)를 형성하는 동안, 상기 연장된 홀(35E) 내에도 상기 장벽금속층(37)이 채워져 플러그연장부(37E)가 형성된다. 상기 플러그연장부(37E)는 상기 공유콘택플러그(39) 및 상기 활성영역(12) 사이에 누설전류의 경로를 제공한다.
한편, 콘택플러그를 형성하는 다른 방법들이 미국특허 제 US6,306,701 B1 호에 "자기 정렬 콘택 공정(self-aligned contact process)"이라는 제목으로 예(Yeh)에 의해 개시된바 있다. 예(Yeh)에 따르면, 게이트의 측벽에 차례로 적층된 제 1 스페이서, 콘포말 라이너(conformal liner layer), 및 제 2 스페이서가 제공된다.
그럼에도 불구하고, 누설전류를 방지할 수 있는 콘택플러그의 형성기술에 대한 지속적인 개선이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 누설전류를 방지할 수 있는 공유콘택구조를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 누설전류를 방지할 수 있는 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 누설전류를 방지할 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 코너보호패턴을 갖는 공유콘택구조를 제공한다. 상기 공유콘택구조는 기판 내에 배치된 활성영역을 구비한다. 상기 활성영역 상에 게이트전극이 제공된다. 상기 게이트전극은 서로마주보는 제 1 및 제 2 측벽들을 구비한다. 상기 게이트전극의 상기 제 1 측벽을 덮는 절연성스페이서가 제공된다. 상기 활성영역 내에 소스/드레인 영역이 배치된다. 상기 소스/드레인 영역은 상기 제 1 측벽에 인접한 상기 활성영역 내에 배치되고, 상기 제 2 측벽의 반대편에 제공된다. 상기 소스/드레인 영역 및 상기 절연성스페이서에 인접한곳에 코너보호패턴이 배치된다. 상기 코너보호패턴을 갖는 기판은 층간절연막으로 덮인다. 상기 층간절연막을 관통하는 공유콘택플러그가 제공된다. 상기 공유콘택플러그는 상기 게이트전극, 상기 코너보호패턴 및 상기 소스/드레인 영역에 접촉된다.
본 발명의 몇몇 실시 예들에 있어서, 상기 절연성스페이서 하부의 상기 활성영역 내에 소스/드레인 연장부(source/drain extension)가 배치될 수 있다. 이 경우에, 상기 소스/드레인 연장부는 상기 소스/드레인 영역에 접촉될 수 있다. 또한, 상기 소스/드레인 연장부는 상기 소스/드레인 영역과 동일한 도전형의 불순물영역일 수 있다.
다른 실시 예들에 있어서, 상기 코너보호패턴은 질화막일 수 있다. 상기 코너보호패턴은 단면도 상에서 보여 질 때 상기 소스/드레인 영역의 상기 절연성스페이서에 인접한 가장자리와 중첩되는 영역을 구비할 수 있다. 또한, 상기 코너보호패턴은 상기 소스/드레인 영역의 상기 절연성스페이서에 인접한 가장자리 상부에 배치될 수 있으며 상기 절연성스페이서의 측벽에 접촉할 수 있다.
또 다른 실시 예들에 있어서, 상기 절연성스페이서는 상기 제 1 측벽을 덮는 내측 스페이서, 및 상기 내측 스페이서의 외측벽을 덮는 외측 스페이서를 구비할 수 있다. 상기 내측 스페이서는 산화막일 수 있으며, 상기 외측 스페이서는 질화막일 수 있다.
또 다른 실시 예들에 있어서, 상기 소스/드레인 영역은 고농도 불순물영역, 및 상기 고농도 불순물영역 상에 적층된 소스/드레인 금속실리사이드층을 구비할 수 있다. 이 경우에, 상기 코너보호패턴은 상기 소스/드레인 금속실리사이드층 상에 배치될 수 있다.
또 다른 실시 예들에 있어서, 상기 기판 내에 소자분리막이 제공될 수 있다. 상기 소자분리막은 상기 제 2 측벽에 인접한 상기 기판 내에 배치되고, 상기 제 1 측벽의 반대편에 배치될 수 있다.
또한, 본 발명은, 코너보호패턴을 갖는 반도체소자를 제공한다. 이 소자는 기판 상에 배치되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역 상을 가로지르는 게이트전극이 제공된다. 상기 게이트전극은 서로마주보는 제 1 및 제 2 측벽들을 구비한다. 상기 게이트전극의 상기 제 1 측벽을 덮는 절연성스페이서가 제공된다. 상기 절연성스페이서 하부의 상기 활성영역 내에 저농도 불순물영역이 배치된다. 상기 활성영역 내에 고농도 불순물영역이 배치된다. 상기 고농도 불순물영역은 상기 제 1 측벽에 인접한 상기 활성영역 내에 배치되고, 상기 제 2 측벽의 반대편에 제공되며, 상기 저농도 불순물영역과 접촉된다. 상기 고농도 불순물영역 상에 소스/드레인 금속실리사이드층이 배치된다. 상기 소스/드레인 금속실리사이드층 및 상기 절연성스페이서에 인접한 곳에 코너보호패턴이 배치된다.
몇몇 실시 예들에 있어서, 상기 코너보호패턴을 갖는 기판 상을 덮는 층간절연막이 제공될 수 있다. 상기 층간절연막을 관통하여 상기 코너보호패턴 및 상기 소스/드레인 금속실리사이드층에 접촉하는 콘택플러그를 구비할 수 있다.
이에 더하여, 본 발명은, 코너보호패턴을 갖는 반도체소자의 제조방법들을 제공한다. 이 방법들은 기판 상에 서로마주보는 제 1 및 제 2 측벽들을 갖는 게이트패턴을 형성하는 것을 포함한다. 상기 기판 내의 상기 제 1 측벽에 인접하고 상기 제 2 측벽의 반대편에 위치한 곳에 저농도 불순물영역을 형성한다. 상기 제 1 측벽을 덮는 절연성스페이서를 형성한다. 상기 기판 내의 상기 제 1 측벽에 인접하 고 상기 제 2 측벽의 반대편에 위치한 곳에 고농도불순물 영역을 형성한다. 상기 고농도불순물 영역 및 상기 절연성스페이서에 인접한 곳에 상기 절연성스페이서의 측벽과 접촉하는 코너보호패턴을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 4는 본 발명의 실시 예들을 적용하기에 적합한 시모스 에스램 셀(CMOS SRAM cell)의 등가회로도이다.
도 4를 참조하면, 시모스 에스램 셀(CMOS SRAM cell)은 한 쌍의 구동 트랜지스터들(a pair of driver transistors; TD1, TD2), 한 쌍의 전송 트랜지스터들(a pair of transfer transistors; TT1, TT2) 및 한 쌍의 부하 트랜지스터들(a pair of load transistors; TL1, TL2)을 구비한다. 상기 구동 트랜지스터들(TD1, TD2)은 pull down transistors, 상기 전송 트랜지스터들(TT1, TT2)은 pass transistors, 상기 부하 트랜지스터들(TL1, TL2)은 pull up transistors 라고 하기도 한다. 상기 한 쌍의 구동 트랜지스터들(TD1, TD2) 및 상기 한 쌍의 전송 트랜지스터들(TT1, TT2)은 모두 NMOS 트랜지스터들인 반면에, 상기 한 쌍의 부하 트랜지스터들(TL1, TL2)은 모두 PMOS 트랜지스터들이다.
상기 제 1 구동 트랜지스터(TD1)와 제 1 전송 트랜지스터(TT1)는 서로 직렬 연결된다. 상기 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(ground line; Vss)에 전기적으로 연결되고, 상기 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트라인(BL1)에 전기적으로 연결된다. 이와 마찬가지로, 상기 제 2 구동 트랜지스터(TD2)와 상기 제 2 전송 트랜지스터(TT2)도 서로 직렬 연결된다. 상기 제 2 구동 트랜지스터(TD2)의 소스 영역은 상기 접지선(Vss)에 전기적으로 연결되고, 상기 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트라인(BL2)에 전기적으로 연결된다.
한편, 상기 제 1 부하 트랜지스터(TL1)의 소스 영역은 전원선(power supply line; Vcc)에 전기적으로 연결되고, 상기 제 1 부하 트랜지스터(TL1)의 드레인 영역은 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결된다. 이와 마찬가지로, 상기 제 2 부하 트랜지스터(TL2)의 소스 영역은 전원선(power supply line; Vcc)에 전기적으로 연결되고, 상기 제 2 부하 트랜지스터(TL2)의 드레인 영역은 상기 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결된다.
상기 제 1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 또한, 상기 제 2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 상기 제 1 구동 트랜지스터(TD1)의 게이트 전극 및 상기 제 1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제 2 노드(N2)에 전기적으로 연결되고, 상기 제 2 구동 트랜지스터(TD2)의 게이트 전극 및 상기 제 2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제 1 노드(N1)에 전기적으로 연결된다. 또한, 상기 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 접속된다.
상술한 시모스 에스램 셀(CMOS SRAM cell)을 구현하는 데에는 상기 제 1 및 제 2 노드들(N1, N2)에서 저항성접촉(ohmic contact)이 형성되어야 한다. 상기 제 1 및 제 2 노드들(N1, N2)을 배치하는 기술에 공유콘택구조(shared contact structure)를 이용하는 방법이 있다. 즉, 상기 제 1 부하 트랜지스터(TL1)의 게이트전극 및 상기 제 2 부하 트랜지스터(TL2)의 드레인 영역을 전기적으로 연결하기 위하여 제 1 공유콘택구조(first shared contact structure; SC1)를 이용할 수 있다. 또한, 상기 제 2 부하 트랜지스터(TL2)의 게이트전극 및 상기 제 1 부하 트랜지스터(TL1)의 드레인 영역을 전기적으로 연결하기 위하여 제 2 공유콘택구조(second shared contact structure)를 이용할 수 있다.
도 5 내지 도 12는 본 발명의 실시 예에 따른 공유콘택구조의 제조방법을 설명하기 위한 단면도들이고, 도 13 내지 도 17은 본 발명의 다른 실시 예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
먼저 도 12를 참조하여 본 발명의 실시 예에 따른 공유콘택구조를 설명하기 로 한다.
도 12를 참조하면, 본 발명의 실시 예에 따른 공유콘택구조는 기판(51) 내에 배치된 활성영역(52)을 포함한다. 상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판일 수 있다. 상기 기판(51) 내에는 상기 활성영역(52)을 한정하는 소자분리막(53)이 배치될 수 있다. 상기 소자분리막(53)은 실리콘산화막과 같은 절연막을 구비할 수 있다.
상기 활성영역(52) 상에 게이트전극(77)이 제공된다. 상기 게이트전극(77)은 서로마주보는 제 1 및 제 2 측벽들(S1, S2)을 구비한다. 상기 게이트전극(77)은 차례로 적층된 게이트패턴(57) 및 게이트 금속실리사이드층(71)을 포함할 수 있다. 상기 게이트전극(77)은 상기 활성영역(52)상을 가로지르며 상기 소자분리막(53)상의 소정영역을 덮도록 배치될 수 있다. 상기 게이트전극(77) 및 상기 활성영역(52) 사이에 게이트유전막(gate dielectrics; 55)이 개재된다. 상기 게이트유전막(gate dielectrics; 55)은 상기 게이트전극(77) 및 상기 활성영역(52) 사이를 절연해주는 역할을 할 수 있다. 상기 게이트패턴(57)은 폴리실리콘막일 수 있다. 상기 게이트 금속실리사이드층(71)은 코발트실리사이드(CoSi)막 또는 니켈실리사이드(NiSi)막일 수 있다. 상기 게이트유전막(55)은 실리콘산화막 또는 고유전막(high-k dielectrics)일 수 있다.
상기 게이트전극(77)의 상기 제 1 및 제 2 측벽들(S1, S2)에 절연성스페이서들(63)이 배치될 수 있다. 즉, 상기 게이트전극(77)의 상기 제 1 측벽(S1)에 상기 절연성스페이서(63)가 배치될 수 있다. 또한, 상기 게이트전극(77)의 상기 제 2 측 벽(S2)에도 상기 절연성스페이서(63)가 배치될 수 있다. 상기 절연성스페이서(63)는 상기 제 1 측벽(S1)을 덮는 내측 스페이서(61), 및 상기 내측 스페이서(61)의 외측벽을 덮는 외측 스페이서(62)를 포함할 수 있다. 상기 내측 스페이서(61)는 실리콘산화막과 같은 산화막일 수 있으며, 상기 외측 스페이서(62)는 실리콘질화막 또는 실리콘산질화막과 같은 질화막일 수 있다. 상기 절연성스페이서(63) 하부의 상기 활성영역(52)에 소스/드레인연장부(source/drain extension; 59)가 배치될 수 있다. 도시된 바와 같이, 상기 게이트전극(77)의 상기 제 1 측벽(S1)에 인접하고 상기 절연성스페이서(63)의 하부에 상기 소스/드레인연장부(59)가 배치될 수 있다. 또한, 상기 게이트전극(77)의 상기 제 2 측벽(S2)에 인접하고 상기 절연성스페이서(63)의 하부에 상기 소자분리막(53)이 배치될 수 있다. 상기 소스/드레인연장부(59)는 N형 또는 P형의 도전형을 갖는 저농도 불순물영역일 수 있다.
상기 게이트전극(77)에 인접한 상기 활성영역(52)에 소스/드레인 영역(75)이 배치된다. 즉, 상기 소스/드레인 영역(75)은 상기 제 1 측벽(S1)에 인접한 상기 활성영역(52) 내에 배치되고, 상기 제 2 측벽(S2)의 반대편에 제공된다. 상기 소스/드레인연장부(59)는 상기 소스/드레인 영역(75)에 접촉된다. 상기 소스/드레인 영역(75)은 차례로 적층된 고농도 불순물영역(65) 및 소스/드레인 금속실리사이드층(72)을 포함할 수 있다. 상기 소스/드레인 영역(75)의 상부표면은 상기 활성영역(52)의 상부표면보다 상부레벨에 위치할 수 있다. 또한, 상기 소스/드레인 영역(75)의 상부표면은 상기 소스/드레인연장부(59)의 상부표면보다 상부레벨에 위치할 수 있다. 상기 고농도 불순물영역(65)은 N형 또는 P형의 도전형을 갖는 불순물영역 일 수 있다. 여기서, 상기 고농도 불순물영역(65) 및 상기 소스/드레인연장부(59)는 동일한 도전형을 갖는 것이 바람직하다. 예를 들면, 상기 고농도 불순물영역(65)이 P형인 경우 상기 소스/드레인연장부(59)는 P형의 저농도 불순물영역일 수 있다. 상기 소스/드레인 금속실리사이드층(72)은 코발트실리사이드(CoSi)막 또는 니켈실리사이드(NiSi)막일 수 있다.
상기 소스/드레인 영역(75) 및 상기 절연성스페이서(63)에 인접한 곳에 코너보호패턴(80)이 제공된다. 상기 코너보호패턴(80)은 상기 절연성스페이서(63)와 접촉된 상기 소스/드레인 영역(75)의 가장자리 상에 배치된다. 즉, 상기 코너보호패턴(80)은 상기 소스/드레인 영역(75) 상을 부분적으로 덮으며 상기 절연성스페이서(63)의 측벽에 접촉된다. 상기 제 2 측벽(S2)의 상기 절연성스페이서(63) 측벽에도 상기 코너보호패턴(80)이 배치될 수 있다. 상기 코너보호패턴(80)은 실리콘질화막 또는 실리콘산질화막과 같은 질화막일 수 있다.
상기 게이트전극(77), 상기 소스/드레인 영역(75) 및 상기 코너보호패턴(80)을 갖는 기판(51) 상에 식각저지막(81) 및 층간절연막(inter-level dielectrics, ILD; 83)이 차례로 적층될 수 있다. 상기 식각저지막(81)은 상기 층간절연막(ILD; 83)에 대하여 식각선택비를 갖는 절연막일 수 있다. 예를 들면, 상기 층간절연막(ILD; 83)은 실리콘산화막과 같은 절연막일 수 있다. 이 경우에, 상기 식각저지막(81)은 실리콘질화막 또는 실리콘산질화막과 같은 질화막일 수 있다.
상기 층간절연막(ILD; 83) 및 상기 식각저지막(81)을 관통하여 상기 게이트전극(77), 상기 소스/드레인 영역(75) 및 상기 코너보호패턴(80)에 접촉하는 공유 콘택플러그(89)가 제공된다. 상기 공유콘택플러그(89)는 도전층(88), 및 상기 도전층(88)의 측벽 및 바닥을 둘러싸는 장벽금속층(87)을 포함할 수 있다. 상기 장벽금속층(87)은 티타늄(Ti)막, 질화티타늄(TiN)막, 탄탈룸(Ta)막, 질화탄탈룸(TaN)막, 또는 이들의 조합막일 수 있다. 상기 도전층(88)은 텅스텐(W)막일 수 있다. 그러나 상기 공유콘택플러그(89)는 상기 도전층(88) 만일 수도 있다. 결과적으로, 상기 공유콘택플러그(89)는 상기 게이트전극(77) 및 상기 소스/드레인 영역(75)에 전기적으로 연결된다.
한편, 종래기술에서 언급한 바와 같이, 상기 공유콘택플러그(89)가 상기 소스/드레인연장부(59)와 접촉되는 경우 누설전류의 경로가 제공될 수 있다. 그러나 본 발명의 실시 예에 따르면, 상기 소스/드레인 영역(75) 상에 코너보호패턴(80)이 제공된다. 상기 코너보호패턴(80)은 상기 절연성스페이서(63)와 접촉된 상기 소스/드레인 영역(75)의 가장자리 상에 배치된다. 이에 따라, 상기 코너보호패턴(80) 및 상기 절연성스페이서(63)에 의하여 상기 공유콘택플러그(89) 및 상기 소스/드레인연장부(59) 간의 접촉이 차단된다.
이제 도 17을 참조하여 본 발명의 다른 실시 예에 따른 코너보호패턴을 갖는 반도체소자를 설명하기로 한다.
도 17을 참조하면, 본 발명의 다른 실시 예에 따른 반도체소자는 기판(151) 상에 배치되어 활성영역(152)을 한정하는 소자분리막(153)을 포함한다. 상기 활성영역(152) 상을 가로지르는 게이트전극(177)이 제공된다. 상기 게이트전극(177)은 서로마주보는 제 1 및 제 2 측벽들(S1, S2)을 구비한다. 상기 게이트전극(177)은 차례로 적층된 게이트패턴(157) 및 게이트 금속실리사이드층(171)을 포함할 수 있다. 상기 게이트전극(177) 및 상기 활성영역(152) 사이에 게이트유전막(gate dielectrics; 155)이 개재된다. 상기 게이트패턴(157)은 폴리실리콘막일 수 있다. 상기 게이트 금속실리사이드층(171)은 코발트실리사이드(CoSi)막 또는 니켈실리사이드(NiSi)막일 수 있다. 상기 게이트유전막(155)은 실리콘산화막 또는 고유전막(high-k dielectrics)일 수 있다.
상기 게이트전극(177)의 상기 제 1 및 제 2 측벽들(S1, S2)에 절연성스페이서들(163)이 배치될 수 있다. 즉, 상기 게이트전극(177)의 상기 제 1 측벽(S1)에 상기 절연성스페이서(163)가 배치될 수 있다. 또한, 상기 게이트전극(177)의 상기 제 2 측벽(S2)에도 상기 절연성스페이서(163)가 배치될 수 있다. 상기 절연성스페이서(163)는 상기 제 1 측벽(S1)을 덮는 내측 스페이서(161), 및 상기 내측 스페이서(161)의 외측벽을 덮는 외측 스페이서(162)를 포함할 수 있다. 상기 내측 스페이서(161)는 실리콘산화막과 같은 산화막일 수 있으며, 상기 외측 스페이서(162)는 실리콘질화막 또는 실리콘산질화막과 같은 질화막일 수 있다.
상기 절연성스페이서(163) 하부의 상기 활성영역(152)에 저농도 불순물영역(lightly doped drain; LDD; 159)이 배치된다. 상기 저농도 불순물영역(LDD; 159)은 상기 게이트전극(177) 양측의 상기 활성영역(152)에 각각 하나씩 배치될 수 있다. 상기 저농도 불순물영역(LDD; 159)은 N형 또는 P형의 도전형을 갖는 불순물영역일 수 있다.
상기 게이트전극(177)에 인접한 상기 활성영역(152)에 소스/드레인 영역 (175)이 배치된다. 상기 소스/드레인 영역(175)은 상기 게이트전극(177) 양측에 인접한 상기 활성영역(152)에 각각 하나씩 배치될 수 있다. 상기 저농도 불순물영역(LDD; 159)은 상기 소스/드레인 영역(175)에 접촉된다. 상기 소스/드레인 영역(175)은 차례로 적층된 고농도 불순물영역(165) 및 소스/드레인 금속실리사이드층(172)을 포함할 수 있다. 상기 소스/드레인 영역(175)의 상부표면은 상기 활성영역(152)의 상부표면보다 상부레벨에 위치할 수 있다. 또한, 상기 소스/드레인 영역(175)의 상부표면은 상기 저농도 불순물영역(LDD; 159)의 상부표면보다 상부레벨에 위치할 수 있다. 상기 고농도 불순물영역(165)은 N형 또는 P형의 도전형을 갖는 불순물영역일 수 있다. 여기서, 상기 고농도 불순물영역(165) 및 상기 저농도 불순물영역(LDD; 159)은 동일한 도전형을 갖는 것이 바람직하다. 예를 들면, 상기 고농도 불순물영역(165)이 P형인 경우 상기 저농도 불순물영역(LDD; 159)은 P형의 저농도 불순물영역일 수 있다. 상기 소스/드레인 금속실리사이드층(172)은 코발트실리사이드(CoSi)막 또는 니켈실리사이드(NiSi)막일 수 있다.
상기 소스/드레인 영역(175) 상에 코너보호패턴(180)이 제공된다. 상기 코너보호패턴(180)은 상기 절연성스페이서(163)와 접촉된 상기 소스/드레인 영역(175)의 가장자리 상에 배치된다. 즉, 상기 코너보호패턴(180)은 상기 소스/드레인 영역(175) 상을 부분적으로 덮으며 상기 절연성스페이서(163)의 측벽에 접촉된다. 상기 코너보호패턴(180)은 상기 게이트전극(177) 양측의 상기 소스/드레인 영역(175) 상에 각각 하나씩 배치될 수 있다. 상기 코너보호패턴(180)은 실리콘질화막 또는 실리콘산질화막과 같은 절연막일 수 있다.
상기 게이트전극(177), 상기 소스/드레인 영역들(175) 및 상기 코너보호패턴들(180)을 갖는 기판(151) 상에 식각저지막(181) 및 층간절연막(inter-level dielectrics, ILD; 183)이 차례로 적층될 수 있다. 상기 식각저지막(181)은 상기 층간절연막(ILD; 183)에 대하여 식각선택비를 갖는 절연막일 수 있다. 예를 들면, 상기 층간절연막(ILD; 183)은 실리콘산화막과 같은 절연막일 수 있다. 이 경우에, 상기 식각저지막(181)은 실리콘질화막 또는 실리콘산질화막과 같은 질화막일 수 있다.
상기 층간절연막(ILD; 183) 및 상기 식각저지막(181)을 관통하여 상기 소스/드레인 영역(175) 및 상기 코너보호패턴(180)에 접촉하는 콘택플러그(189)가 제공된다. 상기 콘택플러그(189)는 도전층(188), 및 상기 도전층(188)의 측벽 및 바닥을 둘러싸는 장벽금속층(187)을 포함할 수 있다. 상기 장벽금속층(187)은 티타늄(Ti)막, 질화티타늄(TiN)막, 탄탈룸(Ta)막, 질화탄탈룸(TaN)막, 또는 이들의 조합막일 수 있다. 상기 도전층(188)은 텅스텐(W)막일 수 있다. 그러나 상기 콘택플러그(189)는 상기 도전층(188) 만일 수도 있다. 결과적으로, 상기 콘택플러그(189)는 상기 소스/드레인 영역(175)에 전기적으로 연결된다.
한편, 상기 콘택플러그(189)가 상기 저농도 불순물영역(LDD; 159)에 접촉되는 경우 누설전류의 경로가 제공될 수 있다. 그러나 본 발명의 실시 예에 따르면, 상기 소스/드레인 영역(175) 상에 코너보호패턴(180)이 제공된다. 상기 코너보호패턴(180)은 상기 절연성스페이서(163)와 접촉된 상기 소스/드레인 영역(175)의 가장자리 상에 배치된다. 이에 따라, 상기 코너보호패턴(180) 및 상기 절연성스페이서 (163)에 의하여 상기 콘택플러그(189) 및 상기 저농도 불순물영역(LDD; 159) 간의 접촉이 차단된다.
이제 도 5 내지 도 12를 참조하여 본 발명의 실시 예에 따른 공유콘택구조의 제조방법을 설명하기로 한다.
도 5를 참조하면, 본 발명의 실시 예에 따른 공유콘택구조의 제조방법은 기판(51) 내에 활성영역(52)을 한정하는 소자분리막(53)을 형성하는 것을 포함한다. 상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판으로 형성할 수 있다. 상기 소자분리막(53)은 실리콘산화막과 같은 절연막으로 형성할 수 있다.
상기 활성영역(52) 상에 게이트유전막(gate dielectrics; 55)을 형성할 수 있다. 상기 게이트유전막(55)은 실리콘산화막 또는 고유전막(high-k dielectrics)으로 형성할 수 있다. 예를 들면, 상기 게이트유전막(55)은 열산화 방법에 의한 실리콘산화막으로 형성할 수 있다.
상기 게이트유전막(55)을 갖는 기판(51) 상에 게이트패턴(57)을 형성한다. 상기 게이트패턴(57)을 형성하는 공정은 상기 게이트유전막(55)을 갖는 기판(51) 상에 폴리실리콘막을 형성하고, 상기 폴리실리콘막을 패터닝하는 것을 포함할 수 있다. 상기 폴리실리콘막을 패터닝하는 공정은 상기 폴리실리콘막 상에 하드마스크패턴(58)을 형성하고, 상기 하드마스크패턴(58)을 식각마스크로 사용하여 상기 폴리실리콘막을 이방성 식각하는 것을 포함할 수 있다. 상기 하드마스크패턴(58)은 실리콘질화막과 같은 질화막으로 형성할 수 있다. 상기 게이트패턴(57)은 상기 활성영역(52)상을 가로지르며 상기 소자분리막(53)상의 소정영역을 덮도록 형성할 수 있다. 상기 게이트패턴(57)은 서로마주보는 제 1 및 제 2 측벽들(S1, S2)을 구비하도록 형성할 수 있다.
상기 하드마스크패턴(58) 및 상기 게이트패턴(57)을 이온주입 마스크로 이용하여 상기 활성영역(52)에 불순물이온들을 주입하여 소스/드레인연장부(source/drain extension; 59)를 형성할 수 있다. 상기 소스/드레인연장부(59)는 N형 또는 P형의 도전형을 갖는 저농도 불순물영역으로 형성할 수 있다. 이어서, 상기 하드마스크패턴(58)을 제거하여 상기 게이트패턴(57)을 노출시킬 수 있다. 이와는 달리, 상기 하드마스크패턴(58)을 제거한 후, 상기 활성영역(52)에 불순물이온들을 주입하여 상기 소스/드레인연장부(source/drain extension; 59)를 형성할 수도 있다.
그 결과, 상기 소스/드레인연장부(59)는 상기 제 1 측벽(S1)에 인접하고 상기 제 2 측벽(S2)의 반대편에 위치한 곳에 형성될 수 있다.
도 6을 참조하면, 상기 게이트패턴(57)의 상기 제 1 및 제 2 측벽들(S1, S2)에 절연성스페이서들(63)을 형성할 수 있다. 즉, 상기 게이트패턴(57)의 상기 제 1 측벽(S1)에 상기 절연성스페이서(63)를 형성할 수 있다. 또한, 상기 게이트패턴(57)의 상기 제 2 측벽(S2)에도 상기 절연성스페이서(63)를 형성할 수 있다. 상기 절연성스페이서(63)는 예를 들면, 상기 제 1 측벽(S1)을 덮는 내측 스페이서(61), 및 상기 내측 스페이서(61)의 외측벽을 덮는 외측 스페이서(62)로 형성할 수 있다. 상기 내측 스페이서(61)는 실리콘산화막과 같은 산화막으로 형성할 수 있으며, 상기 외측 스페이서(62)는 실리콘질화막 또는 실리콘산질화막과 같은 질화막으로 형 성할 수 있다.
상기 게이트패턴(57) 및 상기 절연성스페이서(63)를 이온주입 마스크로 이용하여 상기 활성영역(52)에 불순물이온들을 주입하여 고농도 불순물 영역(65)을 형성한다. 상기 고농도 불순물 영역(65)은 N형 또는 P형의 도전형을 갖는 불순물이온들을 주입하여 형성할 수 있다. 여기서, 상기 고농도 불순물 영역(65) 및 상기 소스/드레인연장부(59)는 동일한 도전형을 갖도록 형성하는 것이 바람직하다. 예를 들면, 상기 소스/드레인연장부(59)가 P형인 경우 상기 고농도 불순물 영역(65) 또한 P형의 불순물이온들을 주입하여 형성할 수 있다. 상기 고농도 불순물 영역(65)은 상기 제 1 측벽(S1)에 인접하고 상기 제 2 측벽(S2)의 반대편에 위치한 곳에 형성될 수 있다. 그 결과, 상기 소스/드레인연장부(59)는 상기 절연성스페이서(63) 하부에 잔존할 수 있다. 또한, 상기 소스/드레인연장부(59)는 상기 고농도 불순물 영역(65)에 접촉된다. 이에 더하여, 상기 고농도 불순물 영역(65)은 본 실시 예에서 설명된 방법 이외에 여러 가지의 다른 방법들을 사용하여 형성될 수 있다. 예를 들면, 상기 고농도 불순물 영역(65)은 반도체기판의 표면으로부터 돌출된 소스/드레인 영역을 형성하는 방법, 즉 엘리베이티드(elevated) 소스/드레인 영역을 형성하는 방법을 사용하여 형성될 수도 있다.
도 7을 참조하면, 상기 게이트패턴(57) 및 상기 고농도 불순물 영역(65)을 갖는 기판(51) 상에 금속막(67) 및 캐핑막(69)을 차례로 형성한다. 상기 금속막(67)은 니켈(Ni), 코발트(Co), 또는 이들 중 하나를 포함하는 합금막으로 형성할 수 있다. 상기 캐핑막(69)은 질화티타늄(TiN)막으로 형성할 수 있다. 이 경우에, 상기 질화티타늄(TiN)막은 상기 금속막(67)의 산화를 방지하는 역할을 할 수 있다. 그러나 상기 캐핑막(69)의 형성은 생략할 수도 있다.
도 8을 참조하면, 상기 금속막(67)을 갖는 기판(51)에 실리사이드화 공정(silicidation process)을 적용한다. 예를 들면, 상기 실리사이드화 공정은 상기 금속막(67)을 갖는 기판(51)을 200℃ 내지 700℃의 온도에서 열처리하는 것을 포함할 수 있다. 상기 열처리 동안 상기 금속막(67)은 상기 게이트패턴(57) 및 상기 고농도 불순물 영역(65) 내의 실리콘 원자들과 반응한다. 그 결과, 상기 게이트패턴(57)의 표면에 게이트 금속실리사이드층(71)이 형성되고, 상기 고농도 불순물 영역(65)의 표면에 소스/드레인 금속실리사이드층(72)이 형성된다. 이어서, 상기 캐핑막(69) 및 반응하지 않은 상기 금속막(67)을 제거한다.
차례로 적층된 상기 게이트패턴(57) 및 상기 게이트 금속실리사이드층(71)은 게이트전극(77)을 구성한다. 또한, 차례로 적층된 상기 고농도 불순물 영역(65) 및 상기 소스/드레인 금속실리사이드층(72)은 소스/드레인 영역(75)을 구성한다. 이 경우에, 상기 소스/드레인 금속실리사이드층(72)의 상부표면은 상기 기판(51) 및 상기 소스/드레인연장부(59)의 상부표면보다 상부레벨에 형성될 수 있다. 상술한 바와 같이, 상기 게이트 금속실리사이드층(71) 및 상기 소스/드레인 금속실리사이드층(72)은 코발트실리사이드(CoSi)막 또는 니켈실리사이드(NiSi)막으로 형성될 수 있다. 그러나 상기 게이트 금속실리사이드층(71) 및 상기 소스/드레인 금속실리사이드층(72)을 형성하는 공정은 생략될 수도 있다. 즉, 상기 게이트전극(77)은 상기 게이트패턴(57) 만으로 형성할 수도 있으며, 상기 소스/드레인 영역(75)은 상기 고 농도 불순물 영역(65) 만으로 형성할 수도 있다.
도 9를 참조하면, 상기 소스/드레인 영역(75) 및 상기 절연성스페이서(63)에 인접한 곳에 코너보호패턴(80)을 형성한다. 즉, 상기 코너보호패턴(80)은 상기 소스/드레인 영역(75)의 상기 절연성스페이서(63)에 인접한 가장자리 상부에 형성할 수 있다. 이 경우에, 상기 코너보호패턴(80)은 상기 절연성스페이서(63)의 측벽에 접촉하도록 형성할 수 있다. 상기 코너보호패턴(80)은 실리콘질화막 또는 실리콘산질화막과 같은 질화막으로 형성할 수 있다. 상기 코너보호패턴(80)은 화학기상증착(chemical vapor deposition; CVD) 방법으로 형성할 수 있다.
예를 들면, 상기 게이트전극(77), 상기 절연성스페이서(63), 및 상기 소스/드레인 영역(75)을 갖는 기판(51) 상에 콘포말 한 질화막을 형성할 수 있다. 상기 질화막을 상기 소스/드레인 영역(75)의 상부표면이 노출될 때 까지 이방성식각하여 상기 코너보호패턴(80)을 형성할 수 있다. 이 경우에, 상기 코너보호패턴(80)은 상기 절연성스페이서(63)의 측벽을 덮으며 상기 소스/드레인 영역(75)의 상기 절연성스페이서(63)에 인접한 가장자리 상부를 덮도록 형성될 수 있다.
도 10을 참조하면, 상기 코너보호패턴(80)을 갖는 기판(51) 상에 식각저지막(81)을 형성할 수 있다. 상기 식각저지막(81)은 상기 게이트전극(77), 상기 절연성스페이서(63), 상기 코너보호패턴(80), 및 상기 소스/드레인 영역(75)의 노출표면들을 콘포말하게 덮도록 형성할 수 있다. 상기 식각저지막(81)을 갖는 기판(51) 상에 층간절연막(ILD; 83)을 형성할 수 있다. 상기 층간절연막(ILD; 83)은 고밀도 플라즈마 산화막(high density plasma oxide; HDP oxide)과 같은 실리콘산화막으로 형성할 수 있다. 상기 식각저지막(81)은 상기 층간절연막(ILD; 83)에 대하여 식각선택비를 갖는 절연막으로 형성할 수 있다. 예를 들면, 상기 층간절연막(ILD; 83)이 실리콘산화막인 경우, 상기 식각저지막(81)은 실리콘질화막 또는 실리콘산질화막과 같은 질화막으로 형성할 수 있다. 상기 층간절연막(ILD; 83)을 평탄화하여 평평한 상부표면을 갖도록 형성할 수 있다.
도 11을 참조하면, 상기 층간절연막(ILD; 83) 및 상기 식각저지막(81)을 연속적으로 패터닝하여 공유콘택홀(85)을 형성한다.
상기 공유콘택홀(85)을 형성하는 공정은 상기 층간절연막(ILD; 83) 상에 포토레지스트패턴(도시하지 않음)을 형성하는 것을 포함할 수 있다. 상기 포토레지스트패턴을 식각마스크로 이용하여 상기 층간절연막(ILD; 83)을 이방성식각 할 수 있다. 상기 이방성식각은 상기 층간절연막(ILD; 83) 및 상기 식각저지막(81) 사이에 식각선택비를 갖는 식각조건을 이용할 수 있다. 상기 이방성식각에 의하여 상기 층간절연막(ILD; 83)이 부분적으로 제거되어 상기 식각저지막(81)이 노출될 수 있다. 상기 노출된 식각저지막(81)을 이방성식각 또는 등방성식각하여 상기 게이트전극(77) 및 상기 소스/드레인 영역(75)을 부분적으로 노출시킨다.
상기 노출된 식각저지막(81)을 식각하는 동안 상기 절연성스페이서(63) 및 상기 코너보호패턴(80)이 부분적으로 식각되어 크기가 줄어들 수 있다. 그러나 상기 절연성스페이서(63)의 측벽은 상기 코너보호패턴(80)에 의하여 보호된다. 이에 따라, 상기 노출된 식각저지막(81)을 식각하는 공정은 상기 코너보호패턴(80)에 의하여 종래기술보다 상대적으로 충분한 공정여유를 확보할 수 있다. 즉, 상기 소스/ 드레인 영역(75)의 상기 절연성스페이서(63)에 인접한 가장자리 상부에는 상기 코너보호패턴(80)이 잔존될 수 있다.
이어서, 상기 게이트전극(77) 및 상기 소스/드레인 영역(75) 상에 잔존할 수 있는 자연산화막 및 파티클들을 제거하기 위하여 상기 공유콘택홀(85)을 세정하는 공정을 수행할 수 있다. 상기 세정 공정을 수행하는 동안 상기 절연성스페이서(63) 및 상기 코너보호패턴(80)은 상기 소스/드레인연장부(59)가 노출되는 것을 방지해주는 역할을 할 수 있다.
도 12를 다시 참조하면, 상기 공유콘택홀(85)을 채우는 공유콘택플러그(89)를 형성한다.
구체적으로, 상기 공유콘택홀(85)을 채우며 상기 층간절연막(ILD; 83) 상을 덮는 장벽금속층(87) 및 도전층(88)을 차례로 적층할 수 있다. 상기 장벽금속층(87)은 티타늄(Ti)막, 질화티타늄(TiN)막, 탄탈룸(Ta)막, 질화탄탈룸(TaN)막, 또는 이들의 조합막으로 형성할 수 있다. 상기 도전층(88)은 텅스텐(W)막으로 형성할 수 있다. 상기 장벽금속층(87) 및 상기 도전층(88)을 평탄화한다. 상기 장벽금속층(87) 및 상기 도전층(88)을 평탄화하는 공정은 상기 층간절연막(ILD; 83)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP)공정이 적용될 수 있다. 다른 방법으로, 상기 공유콘택플러그(89)는 상기 도전층(88) 만으로 형성할 수도 있다.
그 결과, 상기 공유콘택플러그(89)는 상기 층간절연막(ILD; 83) 및 상기 식각저지막(81)을 관통하여 상기 게이트전극(77) 및 상기 소스/드레인 영역(75)에 접 촉될 수 있다. 또한, 상기 공유콘택플러그(89)는 상기 코너보호패턴(80)에 접촉될 수 있다. 이에 따라, 상기 공유콘택플러그(89)는 상기 게이트전극(77) 및 상기 소스/드레인 영역(75)에 전기적으로 연결된다. 또한, 상기 공유콘택플러그(89)는 상기 코너보호패턴(80) 및 상기 절연성스페이서(63)에 의하여 상기 소스/드레인연장부(59)와 접촉이 차단된다.
이제 도 13 내지 도 17을 참조하여 본 발명의 다른 실시 예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 13을 참조하면, 본 발명의 다른 실시 예에 따른 반도체소자의 제조방법은 기판(151) 내에 활성영역(152)을 한정하는 소자분리막(153)을 형성하는 것을 포함한다. 상기 기판(151)은 실리콘웨이퍼와 같은 반도체기판으로 형성할 수 있다. 상기 소자분리막(153)은 실리콘산화막과 같은 절연막으로 형성할 수 있다. 상기 활성영역(152) 상에 게이트유전막(gate dielectrics; 155)을 형성할 수 있다. 상기 게이트유전막(155)을 갖는 기판(151) 상에 게이트패턴(157)을 형성한다. 상기 게이트패턴(157)은 폴리실리콘막으로 형성할 수 있다. 상기 게이트패턴(157)은 상기 활성영역(152)상을 가로지르도록 형성할 수 있다. 또한, 상기 게이트패턴(157)은 서로마주보는 제 1 및 제 2 측벽들(S1, S2)을 구비하도록 형성할 수 있다.
상기 게이트패턴(157)을 이온주입 마스크로 이용하여 상기 활성영역(152)에 불순물이온들을 주입하여 저농도 불순물영역(lightly doped drain; LDD; 159)을 형성할 수 있다. 상기 저농도 불순물영역(LDD; 159)은 상기 게이트패턴(157) 양측의 상기 활성영역(152) 내에 각각 하나씩 형성될 수 있다. 상기 저농도 불순물영역 (LDD; 159)은 N형 또는 P형의 도전형을 갖는 불순물영역으로 형성할 수 있다.
상기 게이트패턴(157)의 상기 제 1 및 제 2 측벽들(S1, S2)에 절연성스페이서들(163)을 형성할 수 있다. 즉, 상기 게이트패턴(157)의 상기 제 1 측벽(S1)에 상기 절연성스페이서(163)를 형성할 수 있다. 또한, 상기 게이트패턴(157)의 상기 제 2 측벽(S2)에도 상기 절연성스페이서(163)를 형성할 수 있다. 상기 절연성스페이서(163)는 예를 들면, 상기 제 1 측벽(S1)을 덮는 내측 스페이서(161), 및 상기 내측 스페이서(161)의 외측벽을 덮는 외측 스페이서(162)로 형성할 수 있다. 상기 내측 스페이서(161)는 실리콘산화막과 같은 산화막으로 형성할 수 있으며, 상기 외측 스페이서(162)는 실리콘질화막 또는 실리콘산질화막과 같은 질화막으로 형성할 수 있다.
상기 게이트패턴(157) 및 상기 절연성스페이서(163)를 이온주입 마스크로 이용하여 상기 활성영역(152)에 불순물이온들을 주입하여 고농도 불순물 영역(165)을 형성한다. 상기 고농도 불순물 영역(165)은 N형 또는 P형의 도전형을 갖는 불순물이온들을 주입하여 형성할 수 있다. 여기서, 상기 고농도 불순물 영역(165) 및 상기 저농도 불순물영역(LDD; 159)은 동일한 도전형을 갖도록 형성하는 것이 바람직하다. 예를 들면, 상기 저농도 불순물영역(LDD; 159)이 P형인 경우 상기 고농도 불순물 영역(165) 또한 P형의 불순물이온들을 주입하여 형성할 수 있다. 그 결과, 상기 저농도 불순물영역(LDD; 159)은 상기 절연성스페이서(163) 하부에 잔존할 수 있다. 또한, 상기 저농도 불순물영역(LDD; 159)은 상기 고농도 불순물 영역(165)에 접촉된다. 상기 고농도 불순물 영역(165)은 상기 게이트패턴(157) 양측의 상기 활 성영역(152) 내에 각각 하나씩 형성될 수 있다. 이에 더하여, 상기 고농도 불순물 영역들(165)은 본 실시 예에서 설명된 방법 이외에 여러 가지의 다른 방법들을 사용하여 형성될 수 있다. 예를 들면, 상기 고농도 불순물 영역들(165)은 반도체기판의 표면으로부터 돌출된 소스/드레인 영역을 형성하는 방법, 즉 엘리베이티드(elevated) 소스/드레인 영역을 형성하는 방법을 사용하여 형성될 수도 있다.
이어서, 도 7 및 도 8을 통하여 설명된 것과 같은 방법으로, 상기 게이트패턴(157)의 상부표면에 게이트 금속실리사이드층(171)을 형성할 수 있으며, 상기 고농도 불순물 영역들(165)의 상부표면에 소스/드레인 금속실리사이드층들(172)을 형성할 수 있다. 상기 게이트 금속실리사이드층(171) 및 상기 소스/드레인 금속실리사이드층(172)은 코발트실리사이드(CoSi)막 또는 니켈실리사이드(NiSi)막으로 형성할 수 있다. 차례로 적층된 상기 게이트패턴(157) 및 상기 게이트 금속실리사이드층(171)은 게이트전극(177)을 구성한다. 또한, 차례로 적층된 상기 고농도 불순물 영역(165) 및 상기 소스/드레인 금속실리사이드층(172)은 소스/드레인 영역(175)을 구성한다. 이 경우에, 상기 소스/드레인 금속실리사이드층(172)의 상부표면은 상기 기판(151) 및 상기 저농도 불순물영역(LDD; 159)의 상부표면보다 상부레벨에 형성될 수 있다. 그러나 상기 게이트 금속실리사이드층(171) 및 상기 소스/드레인 금속실리사이드층(172)을 형성하는 공정은 생략될 수도 있다. 즉, 상기 게이트전극(177)은 상기 게이트패턴(157) 만으로 형성할 수도 있으며, 상기 소스/드레인 영역(175)은 상기 고농도 불순물 영역(165) 만으로 형성할 수도 있다.
도 14를 참조하면, 상기 소스/드레인 영역(175)의 상기 절연성스페이서(163) 에 인접한 가장자리 상부에 코너보호패턴(180)을 형성한다. 상기 코너보호패턴(180)은 실리콘질화막 또는 실리콘산질화막과 같은 질화막으로 형성할 수 있다. 상기 코너보호패턴(180)은 도 9를 참조하여 설명된 것과 같은 방법으로 형성할 수 있다. 이 경우에, 상기 코너보호패턴(180)은 상기 절연성스페이서(163)의 측벽을 덮으며 상기 소스/드레인 영역(175)의 상기 절연성스페이서(163)에 인접한 가장자리 상부를 덮도록 형성할 수 있다. 또한, 상기 코너보호패턴(180)은 상기 게이트전극(177) 양측의 상기 소스/드레인 영역(175) 상에 각각 하나씩 형성할 수 있다.
도 15를 참조하면, 상기 코너보호패턴(180)을 갖는 기판(151) 상에 식각저지막(181)을 형성할 수 있다. 상기 식각저지막(181)을 갖는 기판(151) 상에 층간절연막(ILD; 183)을 형성할 수 있다.
상기 식각저지막(181) 및 상기 층간절연막(ILD; 183)은 도 10을 참조하여 설명된 것과 같은 방법으로 형성할 수 있다.
도 16을 참조하면, 상기 층간절연막(ILD; 183) 및 상기 식각저지막(181)을 연속적으로 패터닝하여 콘택홀(185)을 형성한다.
상기 콘택홀(185)을 형성하는 공정은 상기 층간절연막(ILD; 183) 상에 포토레지스트패턴(도시하지 않음)을 형성하는 것을 포함할 수 있다. 상기 포토레지스트패턴을 식각마스크로 이용하여 상기 층간절연막(ILD; 183)을 이방성식각 할 수 있다. 상기 이방성식각은 상기 층간절연막(ILD; 183) 및 상기 식각저지막(181) 사이에 식각선택비를 갖는 식각조건을 이용할 수 있다. 즉, 상기 이방성식각에 의하여 상기 층간절연막(ILD; 183)이 부분적으로 제거되어 상기 식각저지막(181)이 노출될 수 있다. 상기 노출된 식각저지막(181)을 이방성식각 또는 등방성식각하여 상기 소스/드레인 영역(175)을 노출시킨다.
상기 노출된 식각저지막(181)을 식각하는 동안 상기 절연성스페이서(163) 및 상기 코너보호패턴(180)이 부분적으로 식각되어 크기가 줄어들 수 있다. 그러나 상기 절연성스페이서(163)의 측벽은 상기 코너보호패턴(180)에 의하여 보호된다. 이에 따라, 상기 노출된 식각저지막(181)을 식각하는 공정은 상기 코너보호패턴(180)에 의하여 종래기술보다 상대적으로 충분한 공정여유를 확보할 수 있다. 즉, 상기 소스/드레인 영역(175)의 상기 절연성스페이서(163)에 인접한 가장자리 상부에는 상기 코너보호패턴(180)이 잔존될 수 있다.
이어서, 상기 게이트전극(177) 및 상기 소스/드레인 영역(175) 상에 잔존할 수 있는 자연산화막 및 파티클들을 제거하기 위하여 상기 콘택홀(185)을 세정하는 공정을 수행할 수 있다. 상기 세정 공정을 수행하는 동안 상기 절연성스페이서(163) 및 상기 코너보호패턴(180)은 상기 저농도 불순물영역(LDD; 159)이 노출되는 것을 방지해주는 역할을 할 수 있다.
도 17을 다시 참조하면, 상기 콘택홀(185)을 채우는 콘택플러그(189)를 형성한다.
구체적으로, 상기 콘택홀(185)을 채우며 상기 층간절연막(ILD; 183) 상을 덮는 장벽금속층(187) 및 도전층(188)을 차례로 적층할 수 있다. 상기 장벽금속층(187)은 티타늄(Ti)막, 질화티타늄(TiN)막, 탄탈룸(Ta)막, 질화탄탈룸(TaN)막, 또는 이들의 조합막으로 형성할 수 있다. 상기 도전층(188)은 텅스텐(W)막으로 형성 할 수 있다. 상기 장벽금속층(187) 및 상기 도전층(188)을 평탄화한다. 상기 장벽금속층(187) 및 상기 도전층(188)을 평탄화하는 공정은 상기 층간절연막(ILD; 183)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP)공정이 적용될 수 있다. 다른 방법으로, 상기 콘택플러그(189)는 상기 도전층(188) 만으로 형성할 수도 있다.
그 결과, 상기 콘택플러그(189)는 상기 층간절연막(ILD; 183) 및 상기 식각저지막(181)을 관통하여 상기 소스/드레인 영역(175)에 접촉될 수 있다. 또한, 상기 콘택플러그(189)는 상기 코너보호패턴(180)에 접촉될 수 있다. 이에 따라, 상기 콘택플러그(189)는 상기 소스/드레인 영역(175)에 전기적으로 연결된다. 또한, 상기 콘택플러그(189)는 상기 코너보호패턴(180) 및 상기 절연성스페이서(163)에 의하여 상기 저농도 불순물영역(LDD; 159)과 접촉이 차단된다.
상술한 바와 같이 본 발명에 따르면, 소스/드레인 영역의 절연성스페이서에 인접한 가장자리 상부에 코너보호패턴이 제공된다. 상기 절연성스페이서 하부의 활성영역에 소스/드레인연장부가 잔존한다. 또한, 층간절연막을 관통하여 게이트전극, 상기 코너보호패턴 및 상기 소스/드레인 영역에 접촉하는 공유콘택플러그가 제공된다. 이에 따라, 상기 코너보호패턴 및 상기 절연성스페이서에 의하여 상기 공유콘택플러그 및 상기 소스/드레인연장부 간의 접촉이 차단된다. 결과적으로, 누설전류 차단특성이 우수한 공유콘택구조를 구현할 수 있다.

Claims (24)

  1. 기판 내에 배치된 활성영역;
    상기 활성영역 상에 배치되고 서로마주보는 제 1 및 제 2 측벽들을 갖는 게이트전극;
    상기 게이트전극의 상기 제 1 측벽을 덮는 절연성스페이서;
    상기 제 1 측벽에 인접한 상기 활성영역 내에 배치되고, 상기 제 2 측벽의 반대편에 제공되는 소스/드레인 영역;
    상기 절연성스페이서의 측벽 및 상기 소스/드레인 영역 상에 배치된 코너보호패턴;
    상기 코너보호패턴을 갖는 기판 상을 덮는 층간절연막; 및
    상기 층간절연막을 관통하여 상기 게이트전극, 상기 코너보호패턴 및 상기 소스/드레인 영역에 접촉하는 공유콘택플러그를 포함하는 공유콘택구조.
  2. 제 1 항에 있어서,
    상기 절연성스페이서 하부의 상기 활성영역 내에 형성되며 상기 소스/드레인 영역에 접촉되는 소스/드레인 연장부(source/drain extension)를 더 포함하는 공유콘택구조.
  3. 제 2 항에 있어서,
    상기 소스/드레인 연장부는 상기 소스/드레인 영역과 동일한 도전형의 불순물영역인 것을 특징으로 하는 공유콘택구조.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 코너보호패턴은 질화막인 것을 특징으로 하는 공유콘택구조.
  7. 제 1 항에 있어서,
    상기 절연성스페이서는 상기 제 1 측벽을 덮는 내측 스페이서; 및
    상기 내측 스페이서의 외측벽을 덮는 외측 스페이서를 포함하되, 상기 내측 스페이서는 산화막이고, 상기 외측 스페이서는 질화막인 것을 특징으로 하는 공유 콘택구조.
  8. 제 1 항에 있어서,
    상기 소스/드레인 영역은 고농도 불순물영역; 및
    상기 고농도 불순물영역 상에 적층된 소스/드레인 금속실리사이드층을 포함하는 것을 특징으로 하는 공유콘택구조.
  9. 제 8 항에 있어서,
    상기 코너보호패턴은 상기 소스/드레인 금속실리사이드층 상에 제공되는 것을 특징으로 하는 공유콘택구조.
  10. 제 1 항에 있어서,
    상기 층간절연막 및 상기 기판 사이에 개재된 식각저지막을 더 포함하되, 상기 식각저지막은 상기 층간절연막에 대하여 식각선택비를 갖는 절연막인 것을 특징으로 하는 공유콘택구조.
  11. 제 1 항에 있어서,
    상기 제 2 측벽에 인접한 상기 기판 내에 배치되고, 상기 제 1 측벽의 반대편에 제공되는 소자분리막을 더 포함하는 것을 특징으로 하는 공유콘택구조.
  12. 제 1 항에 있어서,
    상기 공유콘택플러그는 도전층; 및
    상기 도전층의 측벽 및 바닥을 둘러싸는 장벽금속층을 포함하는 것을 특징으로 하는 공유콘택구조.
  13. 기판 상에 배치되어 활성영역을 한정하는 소자분리막;
    상기 활성영역 상을 가로지르도록 배치되고 서로마주보는 제 1 및 제 2 측벽들을 갖는 게이트전극;
    상기 게이트전극의 상기 제 1 측벽을 덮는 절연성스페이서;
    상기 절연성스페이서 하부의 상기 활성영역 내에 배치된 저농도 불순물영역;
    상기 제 1 측벽에 인접한 상기 활성영역 내에 배치되고, 상기 제 2 측벽의 반대편에 제공되며, 상기 저농도 불순물영역과 접촉되는 고농도 불순물영역;
    상기 고농도 불순물영역 상에 배치된 소스/드레인 금속실리사이드층; 및
    상기 절연성스페이서의 측벽 및 상기 소스/드레인 금속실리사이드층 상에 배치된 코너보호패턴을 포함하는 반도체소자.
  14. 삭제
  15. 삭제
  16. 제 13 항에 있어서,
    상기 코너보호패턴을 갖는 기판 상을 덮는 층간절연막; 및
    상기 층간절연막을 관통하여 상기 코너보호패턴 및 상기 소스/드레인 금속실리사이드층에 접촉하는 콘택플러그를 더 포함하는 반도체소자.
  17. 기판 상에 서로마주보는 제 1 및 제 2 측벽들을 갖는 게이트패턴을 형성하고,
    상기 기판 내의 상기 제 1 측벽에 인접하고 상기 제 2 측벽의 반대편에 위치한 곳에 저농도 불순물영역을 형성하고,
    상기 제 1 측벽을 덮는 절연성스페이서를 형성하고,
    상기 기판 내의 상기 제 1 측벽에 인접하고 상기 제 2 측벽의 반대편에 위치한 곳에 고농도불순물 영역을 형성하고,
    상기 절연성스페이서의 측벽 및 상기 고농도불순물 영역 상에 코너보호패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 게이트패턴을 형성하기 전에
    상기 기판 내에 활성영역을 한정하는 소자분리막을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 코너보호패턴은 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  20. 제 17 항에 있어서,
    상기 코너보호패턴을 형성한 후,
    상기 기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 관통하는 콘택플러그를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  21. 제 17 항에 있어서,
    상기 코너보호패턴을 형성하기 전에,
    상기 게이트패턴의 상부표면에 게이트 금속실리사이드층을 형성하고, 상기 고농도 불순물영역의 상부표면에 소스/드레인 금속실리사이드층을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 코너보호패턴을 형성하는 것은,
    상기 절연성스페이서 및 상기 소스/드레인 금속실리사이드층을 갖는 기판 상에 질화막을 형성하고,
    상기 소스/드레인 금속실리사이드층이 노출될 때 까지 상기 질화막을 이방성식각하는 것을 포함하는 반도체소자의 제조방법.
  23. 제 21 항에 있어서,
    상기 콘택플러그는 상기 코너보호패턴 및 상기 소스/드레인 금속실리사이드층에 접촉하도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제 21 항에 있어서,
    상기 콘택플러그는 상기 게이트 금속실리사이드층, 상기 코너보호패턴 및 상기 소스/드레인 금속실리사이드층에 접촉하도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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