JP4031777B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特にＤＲＡＭをロジックチップに混載する所謂ＤＲＡＭ混載ロジックＬＳＩに適用されるものである。

近年、小型化と大容量のメモリー容量と高速のデータ転送速度とが要求されるマルチメディア機器向けに、高性能ロジック回路とＤＲＡＭメモリ部とを混載したＤＲＡＭ混載デバイスが実用化されている。ＤＲＡＭ混載デバイスは、ＤＲＡＭメモリセルの情報記憶部であるキャパシタが半導体基板のトレンチ内に設けられているトレンチ型キャパシタ型と、半導体基板の主面の上方にキャパシタや電極が三次元的に積み上げられているスタックキャパシタ型とに大きく分けられる。

一方、より簡便にメモリセルを形成できるデバイスとして、ゲート絶縁膜を容量絶縁膜として用い、ゲート電極をプレート電極として用いた，所謂プレーナ型（ＭＯＳ構造）のＤＲＡＭ及びロジック回路を混載したデバイスが最近改めて注目を集めている。

しかしながら、上記従来のＤＲＡＭ混載ロジック回路については、それぞれ以下のような不具合があった。

上記トレンチ型キャパシタ型やスタック型のＤＲＡＭ混載デバイスを製造するためのプロセスにおいては、メモリセルトランジスタに加えてメモリセルキャパシタを形成するために複雑な工程が追加されている。その結果、設計変更などのための開発期間や、デバイスの製造に要する期間が長期化する上に、デバイスの歩留まり向上が益々困難となり、製造コストも高くなるという不具合があった。

また、プレーナ型のＤＲＡＭ混載デバイスについては、これを製造するためのプロセスは短く単純であるが、メモリセルのサイズがスタックキャパシタ型やトレンチ型キャパシタ型よりも大きくなってしまうために、大容量のＤＲＡＭをロジック回路に混載することが困難になってしまうという不具合があった。

本発明の目的は、複雑な工程を追加することなく、簡便に所望の容量のＤＲＡＭをロジック回路に混載したデバイスを実現するための半導体装置を提供することにある。

本発明の半導体装置は、半導体層に、メモリセルトランジスタとキャパシタとを有するＤＲＡＭメモリセルを設けてなる半導体装置であって、上記メモリセルトランジスタ及び上記メモリセルキャパシタとを覆う層間絶縁膜と、上記層間絶縁膜の上に形成された複数のビット線と、上記層間絶縁膜の上において、上記複数のビット線同士の間に介在する，上記ビット線とは共通の導体膜から形成されたシールド線と、上記層間絶縁膜を貫通して、上記シールド線と上記プレート電極とを互いに接続する接続部材とを備え、上記メモリセルトランジスタは、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層内において上記ゲート電極の両側方に設けられたソース拡散層及びドレイン拡散層と、上記ゲート電極の側面を覆う第１のサイドウォールとを有しており、上記キャパシタは、上記半導体層を掘り込んで形成されたキャパシタ用トレンチを埋める下部と、上記ゲート電極と対向する上部とを有するプレート電極と、上記キャパシタ用トレンチの壁面に沿って上記プレート電極の下方に形成され、上記プレート電極の下部と上記半導体層との間に介在する容量絶縁膜と、上記プレート電極の上部の側面を覆う絶縁膜からなる第２のサイドウォールとを有しており、上記第１及び第２のサイドウォールによって上記ソース拡散層全体が覆われている。

これにより、基板上の段差が小さいトレンチキャパシタ構造を有しながら、小面積で大容量を有するＤＲＡＭメモリセルが得られる。しかも、第１及び第２のサイドウォールによってソース拡散層が覆われているので、ソース拡散層のシリサイド化や不純物の侵入が抑制されるので、メモリセルのリーク電流を抑制することが可能になる。

そして、上記メモリセルトランジスタ及び上記メモリセルキャパシタとを覆う層間絶縁膜と、上記層間絶縁膜の上に形成された複数のビット線と、上記層間絶縁膜の上において、上記複数のビット線同士の間に介在する，上記ビット線とは共通の導体膜から形成されたシールド線と、上記層間絶縁膜を貫通して、上記シールド線と上記プレート電極とを互いに接続する接続部材とを備えていることより、シールド線がプレートコンタクトによってプレート電極に接続されているので、シールド線を介してプレート電極の電位を固定することが可能になる。よって、プレート電極の電位が頻繁に変化するのを抑制することができ、容量絶縁膜への電荷保持能力を高めることができる。しかも、シールド線は、ビット線と共通の導体膜から形成されているので、この構造を採ることによって製造工程の増大を招くものではない。

上記キャパシタのプレート電極と上記メモリセルトランジスタのゲート電極とは、共通の導体膜から形成されていることにより、製造工程の簡素化による製造コストの低減と、メモリサイズの縮小が可能になる。

上記半導体層の上に設けられたゲート電極と、上記半導体層内に設けられたソース・ドレイン領域とを有するロジックトランジスタを備え、上記ロジックトランジスタのゲート電極は、上記キャパシタのプレート電極及び上記メモリセルトランジスタのゲート電極と共通の導体膜から形成されていることにより、いわゆるＤＲＡＭ・ロジック混載型の半導体装置を安価に提供することができる。

上記ゲート絶縁膜と上記容量絶縁膜とは、共通の絶縁膜を用いて形成されていることにより、製造コストの低減を図ることができる。

本発明によれば、工程数の増加を極力抑制しながら、ソース拡散層を介するリーク電流を抑制することなどができ、よって、記憶保持機能の高いメモリ部を備えた半導体装置及びその製造方法を実現することができる。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置のうちメモリ部の構成を示す平面図である。図２（ａ），（ｂ）は、それぞれ図１に示すIIa-IIa 線における断面図及びIIb-IIb 線における断面図である。なお、図２（ａ）においては、半導体装置のメモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおける断面構造が示されているが、図１及び図２（ｂ）においては、ロジック回路領域Ｒlogcにおける平面構造及び断面構造の図示は省略されている。

図１及び図２（ａ），（ｂ）に示すように、本実施形態の半導体装置は、ｐ型のシリコン基板１０と、シリコン基板１０のメモリ領域Ｒmemoに設けられたｐウエル１１ａと、シリコン基板１０のロジック回路領域Ｒlogcに設けられたｎウエル１１ｂ及びｐウエル１１ｃと、メモリ領域Ｒmemoのｐウエル１１ａの底部を囲む深部ｎウエル１１ｄとを有しており、いわゆるトリプルウエル構造を有している。また、メモリ領域Ｒmemoにおける活性領域を区画するシャロートレンチ分離１２ａと、ロジック回路領域Ｒlogcにおける活性領域を区画するシャロートレンチ分離１２ｂとを備えている。

そして、メモリ領域Ｒmemoにおいては、ｐウエル１１ａの上に、ゲート電極１６ａ，ゲート絶縁膜１４ａ，絶縁膜サイドウォール２５ａ，低濃度のｎ型不純物を含む低濃度ドレイン拡散層１７ｂ，高濃度のｎ型不純物を含む高濃度ドレイン拡散層１７ａ，ソース拡散層１８及びシリサイド層１６ｄを有するメモリセルトランジスタＴrmと、プレート電極１６ｂ，ストレージノードとして機能するｎ型拡散層１９，容量絶縁膜１５及び絶縁膜サイドウォール２５ｂを有するトレンチ型キャパシタＣptとが設けられている。ここで、高濃度ドレイン拡散層１７ａ及び低濃度ドレイン拡散層１７ｂによってドレイン拡散層が構成され、高濃度ドレイン拡散層１７ａ，低濃度ドレイン拡散層１７ｂ及びシリサイド層１６ｄにより、メモリセルトランジスタのドレイン領域が構成されている。一方、ソース拡散層１８は、全体的に低濃度のｎ型不純物を含む低濃度不純物拡散層のみによって構成されている。また、ソース拡散層１８は２つの絶縁膜サイドウォール２５ａ，２５ｂによって覆われていることから、ソース拡散層１８の上にはシリサイド層が形成されていないので、ソース領域はソース拡散層１８のみによって構成されている。

また、ロジック回路領域Ｒlogcにおいては、ゲート電極１６ｃ，ゲート絶縁膜１４ｂ，絶縁膜サイドウォール２６及びｐ型ソース・ドレイン拡散層１９を有するｐチャネル型ＭＩＳトランジスタ（ｐＭＩＳ）と、ゲート電極１６ｃ，ゲート絶縁膜１４ｂ，絶縁膜サイドウォール２６及びｎ型ソース・ドレイン拡散層２０を有するｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳ）とが設けられている。

そして、基板全体には層間絶縁膜３０が堆積されており、層間絶縁膜３０を貫通してメモリ領域ＲmemoのメモリセルトランジスタＴrmの高濃度ドレイン拡散層１７ａに接続されるビット線コンタクト３１と、ビット線コンタクト３１に接続され層間絶縁膜３０の上に延びるビット線３２とが設けられている。このメモリ領域Ｒmemoの構造は、いわゆるオープンビット線構造である。

なお、ロジック回路領域Ｒlogcにおいても、層間絶縁膜３０を貫通してソース・ドレイン拡散層１９，２０に到達するソースコンタクト及びドレインコンタクトや、層間絶縁膜３０を貫通してゲート電極１６ｃにコンタクトするゲートコンタクトなどが設けられているが、これらの部材は本発明の本質に関わる部分ではないので、図示が省略されている。

ここで、本実施形態の第１の特徴は、ソース拡散層１８が２つのサイドウォール２５ａ，２５ｂによって覆われていること、そして、その結果、ソース拡散層１８の上にはシリサイド層が形成されないこと、ソース領域には高濃度ドレイン拡散層１７ａと同程度に高濃度の不純物を含む拡散層は存在せず、低濃度ドレイン拡散層１７ｂと同程度に低濃度の不純物を含むソース拡散層１８のみが存在することである。また、本実施形態の第２の特徴は、メモリ領域Ｒmemoにおける層間絶縁膜３０の上に、ビット線３２とほぼ平行に延びるシールド線３３と、層間絶縁膜３０を貫通してシールド線３３とプレート電極１６ｂとを接続するプレートコンタクト３１とが設けられており、このシールド線３３がビット線３２と同じ配線層に設けられている点である。そして、シールド線３３はさらに上層の配線（図示せず）に接続されていて、この上層の配線からシールド線３３を介してプレート電極１６ｂに、電源電圧ＶDDと接地電圧Ｖssとの間の中間電圧（例えばＶDD／２）を印加するように構成されている。シールド線３３は、特にオープンビット線構造において必要な部材であり、元来、両側のビット線３２同士の電気的信号の干渉を抑制するために設けられている。

本実施形態では、ソース拡散層１８が２つの絶縁膜サイドウォール２５ａ，２５ｂによって覆われているので、サイドウォール形成後の工程で、ソース拡散層１８がシリサイド化されたり、各種不純物がソース拡散層１８に侵入するのを抑制することができる。そして、この各種不純物の侵入を抑制することができたり、ソース拡散層１８の上にはシリサイド層が形成されないことにより、ソース拡散層１８を介するリークが低減される。

また、シールド線３３がプレートコンタクト３４によってプレート電極１６ｂに接続され、シールド線３３を介してプレート電極１６ｂの電位が固定される。つまり、本実施形態により、プレート電極１６ｂの電位が頻繁に変化するのを抑制することができ、容量絶縁膜への電荷保持能力を高めることができる。そして、このシールド線３３は、後述するように、ビット線３２と同じ導体膜からパターニングされるものであるので、この構造を採ることによって製造工程の増大を招くものではない。よって、本実施形態により、いわゆるオープンビット線方式のレイアウトを採りながら、プレート電極１６ｂの電位が頻繁に変化するのを抑制することができる。また、プレート電極１６ｂがメモリセルトランジスタのゲート電極１６ａと共通の導体膜から形成されているので、メモリセルサイズの縮小が可能になる。

次に、本発明の第１の実施形態における半導体装置の製造方法について説明する。図３（ａ）〜（ｅ）及び図４（ａ）〜（ｄ）は、本実施形態における半導体装置の製造工程を示す断面図である。ただし、図３（ａ）〜（ｅ）及び図４（ａ）〜（ｄ）においては、メモリ領域Ｒmemoのみを図示して、ロジック回路領域Ｒlogcの図示は省略する。

まず、図３（ａ）に示す工程で、ｐ型のシリコン基板１０の上に、例えば厚みが２００ｎｍのＳｉＯ₂ 膜を形成した後、キャパシタ用トレンチを形成しようとする領域を開口したレジストマスク（図示せず）を形成する。そして、レジストマスクを用いてＳｉＯ₂ 膜をパターニングすることにより、酸化膜マスク５１を形成する。そして、酸化膜マスク５１を用いたドライエッチングにより、シリコン基板１０にキャパシタ用トレンチ５２を形成する。

次に、図３（ｂ）に示す工程で、熱酸化により、シリコン基板１０のうち露出している部分（キャパシタ用トレンチ５２の壁面）の上に、厚み約２０ｎｍの注入保護用酸化膜５３を形成する。この注入保護用酸化膜５３は、キャパシタ用トレンチ５２のエッジ部を丸めるとともに、その表面を清浄化，平滑化するためのものである。次に、酸化膜マスク５１を注入マスクとして用い、砒素イオン（Ａｓ⁺ ）を注入して、ストレージノードとなるｎ型拡散層１９を形成する。

次に、図３（ｃ）に示す工程で、酸化膜マスク５１及び注入保護用酸化膜５３を除去した後、基板上に、厚み２０ｎｍの熱酸化膜であるシリコン酸化膜５５と、厚み９５ｎｍのシリコン窒化膜５４とを順次形成した後、シリコン窒化膜５４のうちトレンチの上方に位置する部分を平坦にする。

次に、図３（ｄ）に示す工程で、シリコン窒化膜５４の上に、シャロートレンチを形成しようとする領域を開口したレジストマスク（図示せず）を形成し、レジストマスクを用いて、ドライエッチングを行なって、窒化膜マスク５４ａ及び下敷き酸化膜５５ａを形成する。さらに、窒化膜マスク５４ａ等をマスクとして用いてドライエッチングを行なうことにより、シリコン基板１０にシャロートレンチ５６を形成する。このとき、図示しないが、ロジック回路領域Ｒlogcにおいても、シャロートレンチを形成する。

次に、図３（ｅ）に示す工程で、基板上に、シリコン酸化膜（図示せず）を堆積した後、ＣＭＰにより、シリコン酸化膜と窒化膜マスク５４ａとを平坦化する。これにより、シャロートレンチ５６内にシリコン酸化膜が埋め込まれて、シャロートレンチ分離１２ａが形成される。このとき、ロジック回路領域Ｒlogcにも、図２（ａ）に示すようなシャロートレンチ分離１２ｂが形成される。その後、ウエットエッチングにより窒化膜マスク５４ａを選択的に除去した後、さらに、ウエットエッチングにより下敷き酸化膜５５ａを除去する。その際、シャロートレンチ分離１２ａの表面部もエッチングされるが、全体の厚みに対してわずかの厚み分がエッチングされるだけである。さらに、ロジック回路領域Ｒlogcの一部を覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoとロジック回路領域Ｒlogcの一部とにリンイオン（Ｐ⁺ ）の注入を行なって、メモリ領域Ｒmemoとロジック回路領域Ｒlogcの一部とに亘って深部ｎウエル１１ｄ（図２（ａ）参照）を形成する。さらに、ロジック回路領域Ｒlogcのｐチャネル型トランジスタ形成領域を覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoとロジック回路領域Ｒlogcの一部とにボロンイオン（Ｂ⁺ ）の注入を行なって、メモリ領域Ｒmemoのｐウエル１１ａと、ロジック回路領域Ｒlogcのｐウエル１１ｃ（図２（ａ）参照）とを形成する。また、メモリ領域Ｒmemoと、ロジック回路領域Ｒlogcのｎチャネル型トランジスタ形成領域とを覆うレジストマスク（図示せず）を用いて、リンイオン（Ｐ⁺ ）の注入を行なって、ロジック回路領域Ｒlogcにｎウエル１１ｂ（図２（ａ）参照）を形成する。なお、図２（ａ）には図示されていないが、メモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおいて、シャロートレンチ分離１２ａ，１２ｂの直下方にはチャネルストッパ用の不純物が注入され、トランジスタのチャネル領域下方にはパンチスルーストッパ用の不純物が注入される。

なお、本実施形態では、シャロートレンチ分離１２ａを形成した後に、深部ウエル１１ｄ，ｐウエル１１ａ，１１ｃ及びｎウエル１１ｂを形成したが、図３（ａ）に示すキャパシタ用トレンチ５２を形成する前にこれらの各ウエルを形成してもよい。

次に、図４（ａ）に示す工程で、メモリ領域Ｒmemoの容量絶縁膜１５及びゲート絶縁膜１４ａ，ロジック回路領域Ｒlogcのゲート絶縁膜１４ｂとなる厚み２〜６ｎｍの熱酸化膜を形成した後、その上に、厚み２００ｎｍのポリシリコン膜を堆積する。その後、ポリシリコン膜及び熱酸化膜をパターニングすることにより、メモリ領域Ｒmemoに、トレンチ型キャパシタの容量絶縁膜１５及びプレート電極１６ｂと、メモリセルトランジスタのゲート絶縁膜１４ａ及びゲート電極１６ａとを形成する。また、図４（ａ）には図示されていないが、ロジック回路領域Ｒlogcには、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタのゲート絶縁膜１４ｂ及びゲート電極１６ｃを形成する（図２（ａ）参照）。なお、ポリシリコン膜のパターニングに先立って、ポリシリコン膜のうち，ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタの双方，あるいはｐチャネル型ＭＩＳトランジスタのゲート電極となる部分に、ゲート電極抵抗を下げるための不純物イオンの注入を行なってもよい。

その後、メモリ領域Ｒmemoのメモリセルトランジスタ及びロジック回路領域Ｒlogcのｎチャネル型ＭＩＳトランジスタにエクステンション用濃度の砒素イオンを注入する。これにより、メモリ領域Ｒmemoにおいては低濃度ドレイン拡散層１７ｂ及びソース拡散層１８が形成され、ロジック回路領域Ｒlogcにおいてはｎチャネル型ＭＩＳトランジスタのエクステンション領域が形成される。このとき、メモリセルトランジスタのソース拡散層１８は、ストレージノードであるｎ型拡散層１９とオーバーラップするように形成される。また、図示されていないが、ロジック回路領域Ｒlogcにおいては、ｐチャネル型ＭＩＳトランジスタのエクステンション用濃度のフッ化ボロンイオンを注入して、ｐチャネル型ＭＩＳトランジスタのエクステンション領域を形成する。

次に、図４（ｂ）に示す工程で、基板上の全面にシリコン酸化膜及びシリコン窒化膜を順次堆積した後、異方性エッチングを行ない、メモリセルトランジスタのゲート電極１６ａの側面上に絶縁膜サイドウォール２５ａを形成する。このとき、トレンチ型キャパシタのプレート電極１６ｂの側面上にも、絶縁膜サイドウォール２５ｂが形成される。そして、メモリセルトランジスタのソース拡散層１８は、２つの絶縁膜サイドウォール２５ａ，２５ｂによって覆われる。また、ロジック回路領域Ｒlogcにおいて、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタの各ゲート電極１６ｃの側面上にも絶縁膜サイドウォール２６が形成される（図２（ａ）参照）。その後、ゲート電極１６ａ，絶縁膜サイドウォール２５ａ，２５ｂをマスクにして、ヒ素イオン（Ａｓ⁺ ）の注入を行ない、メモリ領域Ｒmemoの低濃度ドレイン拡散層１７ｂ及びその下方の領域に、高濃度ドレイン拡散層１７ａを形成する。ただし、メモリセルトランジスタのソース拡散層１８は、２つの絶縁膜サイドウォール２５ａ，２５ｂによって覆われているので、この工程で、ソース拡散層１８には高濃度のｎ型不純物がドープされず、高濃度ソース拡散層は形成されない。

また、ロジック回路領域Ｒlogcにおいても、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタの高濃度ソース・ドレイン拡散層用の不純物イオンを注入して、ソース・ドレイン拡散層１９，２０（図２（ａ）参照）を形成する。

次に、図４（ｃ）に示す工程で、各層の低抵抗化のためのサリサイド工程を行なう。このとき、メモリ領域Ｒmemoにおいて、ゲート電極１６ａ，プレート電極１６ｂの上部がコバルトシリサイド層になり、ドレイン拡散層１７ａの上部がコバルトシリサイド層１６ｄになる。また、図２（ａ）に示すように、ロジック回路領域Ｒlogcにおいて、ゲート電極１６ｃ及びソース・ドレイン拡散層１９，２０の上部もコバルトシリサイド層になる。一方、メモリセルトランジスタのソース拡散層１８は、２つの絶縁膜サイドウォール２５ａ，２５ｂによって覆われているので、この工程で、ソース拡散層１８の上にはシリサイド層は形成されない。

次に、図４（ｄ）に示す工程で、基板上に厚み９００ｎｍのシリコン酸化膜を堆積した後、ＣＭＰにより平坦化を行ない、層間絶縁膜３０を形成する。さらに、層間絶縁膜３０を貫通して、メモリ領域Ｒmemoの高濃度ドレイン拡散層１７ａ上のコバルトシリサイド層１６ｄ，プレート電極１６ｂ（のシリサイド層）にそれぞれ到達するコンタクトホールを形成した後、各コンタクトホールをタングステンなどによって埋めることにより、ビット線コンタクト３１及びプレートコンタクト３４を形成する。なお、ロジック回路領域Ｒlogcにおいても、ソース・ドレインコンタクトが形成される（図２（ａ）に図示せず）。その後、層間絶縁膜３０の上に、厚み４００ｎｍのアルミニウム合金膜（又は銅合金膜）を堆積した後、これをパターニングすることにより、ビット線３２及びシールド線３３を形成する。これにより、図１及び図２（ａ），（ｂ）に示す半導体装置の構造が得られる。

なお、本実施形態では、ゲート絶縁膜１４ａ及び容量絶縁膜１５として熱酸化膜を用いて説明したが、例えば、酸化膜，酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ₂ 膜，ＺｒＯ₂ 膜などを共通の絶縁膜として用いることができる。また、ロジック回路領域Ｒlogcにおいては、トランジスタの種類に応じて、ゲート絶縁膜の厚みが２種類，３種類など、複数種類設けられていることが多い。そして、ロジック回路領域Ｒlogcの各トランジスタのゲート絶縁膜１４ｂも、酸化膜だけでなく、酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ₂ 膜，ＺｒＯ₂ 膜などであってもよい。

本実施形態の製造方法によると、図３（ａ）に示すシャロートレンチを形成する工程の後、図４（ａ）に示す容量絶縁膜１５を形成する工程までに、図３（ｂ）に示す工程と、図３（ｃ）に示す工程とにおいて、２回の酸化工程と２回の酸化膜除去工程とを実施するため、キャパシタ用トレンチのコーナー部の形状を容易に丸めることが可能となるとともに、トレンチの壁面が清浄化，平滑化されるので、後に形成される容量絶縁膜１５の特性が向上する。この特性の向上とは、例えば膜厚がほぼ均一化されて、容量絶縁膜１５を介するリークが低減されたり、容量値のばらつきが小さくなるなどによって、電荷保持機能が安定することを意味する。

また、ソース拡散層１８が２つの絶縁膜サイドウォール２５ａ，２５ｂによって覆われているので、サイドウォール形成後の工程で、ソース拡散層１８がシリサイド化されたり、各種不純物がソース拡散層１８に侵入するのを抑制することができる。そして、この各種不純物の侵入を抑制することができたり、ソース拡散層１８の上にはシリサイド層が形成されないことにより、ソース拡散層１８を介するリークが低減される。

さらに、本実施形態の製造方法によると、層間絶縁膜３０を貫通するビット線コンタクト３１及びプレートコンタクト３４を共通の工程で形成することができ、かつ、ビット線３２及びシールド線３３も共通の金属膜から同時に形成することができる。したがって、工程数の増大を招くことなく、プレート電極１６ｂの電位安定化のための構造を実現することができる。

特に、ロジック回路領域ＲlogcのＭＩＳトランジスタのゲート絶縁膜を形成する前に、メモリ領域Ｒmemoのキャパシタ用トレンチ５２を形成することができるため、ロジック回路領域Ｒlogcのソース・ドレイン拡散層の不純物の拡散などに起因するトランジスタの性能を悪化させることなく、トレンチ型キャパシタを有するＤＲＡＭ混載型ロジックＬＳＩを、安価に製造することができる。

また、トレンチ型キャパシタのプレート電極１６ｂが、メモリセルトランジスタのゲート電極１６ａや、ロジック回路領域ＲlogcのＭＩＳトランジスタのゲート電極１６ｃと、同じ導体膜（ポリシリコン膜）から形成されるので、工程の簡素化を図ることができる。

（第２の実施形態）
次に、本発明の第２の実施形態における半導体装置の製造方法について説明する。本実施形態においても、形成される半導体装置の構造は、図１及び図２（ａ），（ｂ）に示す構造と同じであるが、工程の手順が異なっている。図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本実施形態における半導体装置の製造工程を示す断面図である。ただし、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）においては、メモリ領域Ｒmemoのみを図示して、ロジック回路領域Ｒlogcの図示は省略する。なお、本実施形態においても、各要素の厚みや不純物濃度は第１の実施形態と同じであるので、その記載を省略する。

まず、図５（ａ）に示す工程で、ｐ型のシリコン基板１０の上に、例えば厚みが２００ｎｍのＳｉＯ₂ 膜を形成した後、キャパシタ用トレンチを形成しようとする領域を開口したレジストマスク（図示せず）を形成する。そして、レジストマスクを用いてＳｉＯ₂ 膜をパターニングすることにより、酸化膜マスク５１を形成する。そして、酸化膜マスク５１を用いたドライエッチングにより、シリコン基板１０にキャパシタ用トレンチ５２を形成する。

次に、図５（ｂ）に示す工程で、酸化膜マスク５１を除去した後、キャパシタ用トレンチ５２内及びシリコン基板１０の上に、厚み２０ｎｍのシリコン酸化膜５５と、厚み９５ｎｍのシリコン窒化膜５４とを順次形成し、例えばＣＭＰによりシリコン窒化膜５４の平坦化を行なう。

次に、図５（ｃ）に示す工程で、シリコン窒化膜５４の上に、シャロートレンチを形成しようとする領域を開口したレジストマスク（図示せず）を形成し、レジストマスクを用いて、ドライエッチングを行なって、窒化膜マスク５４ａ及び下敷き酸化膜５５ａを形成する。さらに、窒化膜マスク５４ａ等をマスクとして用いてドライエッチングを行なうことにより、シリコン基板１０にシャロートレンチ５６を形成する。このとき、図示しないが、ロジック回路領域においても、シャロートレンチを形成する。

次に、図６（ａ）に示す工程で、第１の実施形態における図３（ｅ）に示す工程と同様の処理を行なって、基板上に、シリコン酸化膜（図示せず）を堆積した後、ＣＭＰにより、シリコン酸化膜と窒化膜マスク５４ａとを平坦化する。これにより、シャロートレンチ５６内にシリコン酸化膜が埋め込まれて、シャロートレンチ分離１２ａが形成される。このとき、ロジック回路領域Ｒlogcにも、図２（ａ）に示すようなシャロートレンチ分離１２ｂが形成される。その後、ウエットエッチングにより窒化膜マスク５４ａを選択的に除去した後、さらに、ウエットエッチングにより下敷き酸化膜５５ａを除去する。

その後、キャパシタ用トレンチ５２内及びシリコン基板１０の上に、注入保護用酸化膜５３を形成し、さらに、注入保護用酸化膜５３の上にレジストマスク５８を形成し、このレジストマスク５８を注入マスクとして用い、砒素イオン（Ａｓ⁺ ）を注入して、ストレージノードとなるｎ型拡散層１９を形成する。このとき、後に形成されるメモリセルトランジスタのソース拡散層とｎ型拡散層１９とがオーバーラップするように、レジストマスク５８の横方向寸法にマージンが設定されている。

次に、図６（ｂ）に示す工程で、レジストマスク５８を除去した後、ウエットエッチングにより注入保護用酸化膜５３を除去する。さらに、ロジック回路領域Ｒlogcの一部を覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoとロジック回路領域Ｒlogcの一部とにリンイオン（Ｐ⁺ ）の注入を行なって、メモリ領域Ｒmemoとロジック回路領域Ｒlogcの一部とに亘って深部ｎウエル１１ｄ（図２（ａ）参照）を形成する。さらに、ロジック回路領域Ｒlogcのｐチャネル型トランジスタ形成領域を覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoとロジック回路領域Ｒlogcの一部とにボロンイオン（Ｂ⁺ ）の注入を行なって、メモリ領域Ｒmemoのｐウエル１１ａと、ロジック回路領域Ｒlogcのｐウエル１１ｃ（図２（ａ）参照）とを形成する。また、メモリ領域Ｒmemoと、ロジック回路領域Ｒlogcのｎチャネル型トランジスタ形成領域とを覆うレジストマスク（図示せず）を用いて、リンイオン（Ｐ⁺ ）の注入を行なって、ロジック回路領域Ｒlogcにｎウエル１１ｂ（図２（ａ）参照）を形成する。なお、図２（ａ）には図示されていないが、メモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおいて、シャロートレンチ分離１２ａ，１２ｂの直下方にはチャネルストッパ用の不純物が注入され、トランジスタのチャネル領域下方にはパンチスルーストッパ用の不純物が注入される。

なお、本実施形態では、シャロートレンチ分離１２ａを形成した後に、深部ウエル１１ｄ，ｐウエル１１ａ，１１ｃ及びｎウエル１１ｂを形成したが、図５（ａ）に示すキャパシタ用トレンチ５２を形成する前にこれらの各ウエルを形成してもよい。

次に、図６（ｃ）に示す工程で、メモリ領域Ｒmemoの容量絶縁膜１５，ゲート絶縁膜１４ａ及びロジック回路領域Ｒlogcのゲート絶縁膜１４ｂとなる熱酸化膜を形成した後、その上に厚み２００ｎｍのポリシリコン膜を堆積する。その後、ポリシリコン膜及び熱酸化膜をパターニングすることにより、メモリ領域Ｒmemoに、トレンチ型キャパシタの容量絶縁膜１５及びプレート電極１６ｂと、メモリセルトランジスタのゲート絶縁膜１４ａ及びゲート電極１６ａとを形成する。また、図６（ｃ）には図示されていないが、ロジック回路領域Ｒlogcには、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタのゲート絶縁膜１４ｂ及びゲート電極１６ｃを形成する（図２（ａ）参照）。なお、ポリシリコン膜のパターニングに先立って、ポリシリコン膜のうち，ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタの双方，あるいはｐチャネル型ＭＩＳトランジスタのゲート電極となる部分に、ゲート電極抵抗を下げるための不純物イオンの注入を行なってもよい。

その後、メモリ領域Ｒmemoのメモリセルトランジスタ及びロジック回路領域Ｒlogcのｐチャネル型ＭＩＳトランジスタにエクステンション用濃度の砒素イオンを注入する。これにより、メモリ領域Ｒmemoにおいては低濃度ドレイン拡散層１７ｂ及びソース拡散層１８が形成され、ロジック回路領域Ｒlogcにおいてはｎチャネル型ＭＩＳトランジスタのエクステンション領域が形成される。このとき、メモリセルトランジスタのソース拡散層１８は、ストレージノードであるｎ型拡散層１９とオーバーラップするように形成される。また、図示されていないが、ロジック回路領域Ｒlogcにおいては、ｐチャネル型ＭＩＳトランジスタのエクステンション用濃度のフッ化ボロンイオンを注入して、ｐチャネル型ＭＩＳトランジスタのエクステンション領域を形成する。

その後の工程の図示は省略するが、第１の実施形態における図４（ｂ）〜図４（ｄ）に示す工程と同じ工程を行なう。これにより、図１及び図２（ａ），（ｂ）に示す半導体装置の構造が得られる。そして、本実施形態においても、メモリセルトランジスタのソース拡散層１８は、２つの絶縁膜サイドウォール２５ａ，２５ｂ（図２（ａ）参照）によって覆われるので、ソース拡散層１８には高濃度のｎ型不純物がドープされず、高濃度ソース拡散層は形成されず、かつ、ソース拡散層１８の上にはシリサイド層は形成されない。

なお、本実施形態では、ゲート絶縁膜１４ａ及び容量絶縁膜１５として熱酸化膜を用いて説明したが、例えば、酸化膜，酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ₂ 膜，ＺｒＯ₂ 膜などを共通の絶縁膜として用いることができる。また、ロジック回路領域Ｒlogcにおいては、トランジスタの種類に応じて、ゲート絶縁膜の厚みが２種類，３種類など、複数種類設けられていることが多い。そして、ロジック回路領域Ｒlogcの各トランジスタのゲート絶縁膜１４ｂも、酸化膜だけでなく、酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ₂ 膜，ＺｒＯ₂ 膜などであってもよい。

本実施形態の製造方法によれば、図５（ｂ）に示す工程から図６（ｂ）に示す工程までに、２回の酸化工程と２回の酸化膜除去工程とを実施するため、トレンチのコーナー部の形状を容易に丸めることが可能となるとともに、トレンチの壁面が清浄化，平滑化されるので、後に形成される容量絶縁膜１５の特性が向上する。この特性の向上とは、例えば膜厚がほぼ均一化されて、容量絶縁膜１５を介するリークが低減されたり、容量値のばらつきが小さくなるなどによって、電荷保持機能が安定することを意味する。

また、ソース拡散層１８が２つの絶縁膜サイドウォール２５ａ，２５ｂによって覆われているので、サイドウォール形成後の工程で、ソース拡散層１８がシリサイド化されたり、各種不純物がソース拡散層１８に侵入するのを抑制することができる。そして、この各種不純物の侵入を抑制することができたり、ソース拡散層１８の上にはシリサイド層が形成されないことにより、ソース拡散層１８を介するリークが低減される。

また、本実施形態の製造方法によると、第１の実施形態と同様に、層間絶縁膜３０を貫通するビット線コンタクト３１及びプレート電極３４を共通の工程で形成することができ、かつ、ビット線３２及びシールド線３３も共通の金属膜から同時に形成することができる。したがって、工程数の増大を招くことなく、プレート電極１６ｂの電位安定化のための構造を実現することができる。

さらに、ロジック回路領域ＲlogcのＭＩＳトランジスタのゲート絶縁膜を形成する前に、メモリ領域Ｒmemoのキャパシタ用トレンチ５２を形成することができるため、ロジック回路領域Ｒlogcのソース・ドレイン拡散層の不純物の拡散などに起因するトランジスタの性能を悪化させることなく、トレンチ型キャパシタを有するＤＲＡＭ混載型ロジックＬＳＩを、安価に製造することができる。

（その他の実施形態）
上記各実施形態においては、本発明をメモリ領域とロジック回路領域とを有しているＤＲＡＭ・ロジック混載型半導体装置に適用した例について説明したが、本発明の半導体装置は、ロジック回路領域を有していない，ＤＲＡＭだけの半導体装置にも適用することができる。

上記各実施形態では、本発明を、トレンチ型記憶容量部を備えたメモリデバイスに適用した例について説明したが、本発明はかかる実施形態に限定されるものではなく、プレーナ型記憶容量部やスタック型記憶容量部を備えたメモリデバイス及びＲＡＭ・ロジック混載型半導体装置にも適用することができる。

また、上記各実施形態においては、メモリセルトランジスタをｎチャネル型トランジスタとしたが、メモリセルトランジスタはｐチャネル型トランジスタであってもよい。メモリセルトランジスタをｐチャネル型トランジスタにすることにより、トリプルウエル構造を採らなくてもよいので、製造工程におけるマスク数を低減しうる利点がある。その場合には、ｐウエル１１ａに代えてｎウエルを、ｎ型拡散層１９に代えてｐ型拡散層を、高濃度ドレイン拡散層１７ａに代えて高濃度ｐ型拡散層を形成し、メモリセルトランジスタのソース拡散層１８及び低濃度ドレイン拡散層１７ｂをいずれもｐ型領域にする必要がある。そして、深部ｎウエル１１ｄに相当するウエルは不要である。

なお、上記実施形態の図３（ｂ），図６（ａ）に示す工程では、酸化膜マスクを用いたイオン注入により、ストレージノードとなるｎ型拡散層を形成したが、イオン注入法に代えて、プラズマドーピング法を用いることができる。

また、上記各実施形態では、容量絶縁膜とゲート絶縁膜とを共通（同一）の絶縁膜をパターニングして形成したが、これらを互いに異なる膜からそれぞれ形成してもよい。

さらに、上記各実施形態では、トレンチ型キャパシタＣptのキャパシタ用トレンチ５２の表面部にストレージノードとして機能するｎ型拡散層１９を形成したが、必ずしもストレージノードとして機能する拡散層を形成する必要はない。このように、ストレージノードとして機能する拡散層を形成しない場合には、プレート電極に電位を印加することにより、容量絶縁膜下方の基板表面に反転層が形成され、この反転層がソース拡散層に電気的に接続されることにより、ストレージノード電極としての機能が果たされる。

本発明の半導体装置は、ＤＲＡＭ，又はＤＲＡＭをロジックチップに混載する所謂ＤＲＡＭ混載ロジックＬＳＩとして利用することができる。

本発明の第１の実施形態に係る半導体装置のうちメモリ部の構成を示す平面図である。 （ａ），（ｂ）は、それぞれ図１に示すIIa-IIa 線における断面図及びIIb-IIb 線における断面図である。 （ａ）〜（ｅ）は、第１の実施形態における半導体装置の製造工程のうち前半部分を示す断面図である。 （ａ）〜（ｄ）は、第１の実施形態における半導体装置の製造工程のうち後半部分を示す断面図である。 （ａ）〜（ｃ）は、本発明の第２の実施形態における半導体装置の製造工程のうち前半部分を示す断面図である。 （ａ）〜（ｃ）は、第２の実施形態における半導体装置の製造工程のうち後半部分を示す断面図である。

符号の説明

１０ シリコン基板
１１ ウエル
１２ シャロートレンチ分離
１４ ゲート絶縁膜
１５ 容量絶縁膜
１６ａ ゲート電極
１６ｂ プレート電極
１６ｃ ゲート電極
１６ｄ シリサイド層
１７ａ 高濃度ドレイン拡散層
１７ｂ 低濃度ドレイン拡散層
１８ ソース拡散層
１９ 高濃度ｎ型拡散層
２０ ソース・ドレイン拡散層
２５ 絶縁膜サイドウォール
２６ 絶縁膜サイドウォール
３０ 層間絶縁膜
３１ ビット線コンタクト
３２ ビット線
３３ シールド線
３４ プレートコンタクト

Claims (5)

1. 半導体層に、メモリセルトランジスタとキャパシタとを有するＤＲＡＭメモリセルを設けてなる半導体装置であって、
   上記メモリセルトランジスタは、
   上記半導体層の上に設けられたゲート絶縁膜と、
   上記ゲート絶縁膜の上に設けられたゲート電極と、
   上記半導体層内において上記ゲート電極の両側方に設けられたソース拡散層及びドレイン拡散層と、
   上記ゲート電極の両側面をそれぞれ覆う第１のサイドウォールとを有しており、
   上記キャパシタは、
   上記半導体層を掘り込んで形成されたキャパシタ用トレンチを埋める下部と、上記ゲート電極の一方の側面と対向する上部とを有するプレート電極と、
   上記キャパシタ用トレンチの壁面に沿って上記プレート電極の下方に形成され、上記プレート電極の下部と上記半導体層との間に介在する容量絶縁膜と、
   上記プレート電極の上部の側面を覆う絶縁膜からなる第２のサイドウォールとを有しており、
   上記第１及び第２のサイドウォールによって上記ソース拡散層全体が覆われ、
   さらに、
   上記メモリセルトランジスタ及び上記キャパシタを覆う層間絶縁膜と、
   上記層間絶縁膜の上に形成された複数のビット線と、
   上記層間絶縁膜の上において、上記複数のビット線同士の間に介在する、上記ビット線とは共通の導体膜から形成されたシールド線と、
   上記層間絶縁膜を貫通して、上記シールド線と上記プレート電極とを互いに接続する接続部材とを備えていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   上記キャパシタのプレート電極と上記メモリセルトランジスタのゲート電極とは、共通の導体膜から形成されていることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   上記ゲート絶縁膜と上記容量絶縁膜とは、共通の絶縁膜を用いて形成されていることを特徴とする半導体装置。
4. 請求項２記載の半導体装置において、
   上記半導体層の上に設けられた他のゲート絶縁膜と、
   前記他のゲート絶縁膜の上に設けられた他のゲート電極と、
   上記半導体層内において上記他のゲート電極の両側方に設けられた他のソース拡散層及び他のドレイン拡散層とを有するロジックトランジスタを備え、
   上記ロジックトランジスタの他のゲート電極は、上記キャパシタのプレート電極及び上記メモリセルトランジスタのゲート電極と共通の導体膜から形成されていることを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   上記ゲート絶縁膜と上記他のゲート絶縁膜と上記容量絶縁膜とは、共通の絶縁膜を用いて形成されていることを特徴とする半導体装置。

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