JPH11284146A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH11284146A JPH11284146A JP10083890A JP8389098A JPH11284146A JP H11284146 A JPH11284146 A JP H11284146A JP 10083890 A JP10083890 A JP 10083890A JP 8389098 A JP8389098 A JP 8389098A JP H11284146 A JPH11284146 A JP H11284146A
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Abstract
(57)【要約】
【課題】ＤＲＡＭにおいて、トリプルウェル構造を用い
ること無く、メモリセルアレイ部の基板電位を独立に制
御可能とする。 【解決手段】酸化膜層２を介して２枚のｐ型シリコン単
結晶基板を貼り合わせたＳＯＩ基板を用い、メモリセル
アレイ部Ａと周辺回路部Ｂを、トレンチ４内の埋め込み
酸化膜層６により絶縁分離する。メモリセルアレイ部Ａ
における素子間分離を、フィールドシールド電極８ａに
よるフィールドシールド素子分離構造により行い、ＳＯ
Ｉ構造固有の基板浮遊効果を回避して、保持特性を良好
にする。周辺回路部Ｂにおける素子間分離は、ＬＯＣＯ
Ｓ酸化膜２８やＳＴＩ（Shallow Trench Isolation) 法
等の絶縁体分離で行い、ＣＭＯＳ構造等における素子間
分離を簡便に行えるようにして、高速化を達成する。
ること無く、メモリセルアレイ部の基板電位を独立に制
御可能とする。 【解決手段】酸化膜層２を介して２枚のｐ型シリコン単
結晶基板を貼り合わせたＳＯＩ基板を用い、メモリセル
アレイ部Ａと周辺回路部Ｂを、トレンチ４内の埋め込み
酸化膜層６により絶縁分離する。メモリセルアレイ部Ａ
における素子間分離を、フィールドシールド電極８ａに
よるフィールドシールド素子分離構造により行い、ＳＯ
Ｉ構造固有の基板浮遊効果を回避して、保持特性を良好
にする。周辺回路部Ｂにおける素子間分離は、ＬＯＣＯ
Ｓ酸化膜２８やＳＴＩ（Shallow Trench Isolation) 法
等の絶縁体分離で行い、ＣＭＯＳ構造等における素子間
分離を簡便に行えるようにして、高速化を達成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access Memory) 等の半導体記憶装置及びその
製造方法に関する。
c Random Access Memory) 等の半導体記憶装置及びその
製造方法に関する。
【０００２】
【従来の技術】例えば、６４Ｍ以降の従来のＤＲＡＭで
は、周辺回路速度の向上や、静電放電（ＥＳＤ：Electr
o-Static Discharge) 、ラッチアップ等に対する信頼性
向上の目的で、トリプルウェル方式が採用されている。
は、周辺回路速度の向上や、静電放電（ＥＳＤ：Electr
o-Static Discharge) 、ラッチアップ等に対する信頼性
向上の目的で、トリプルウェル方式が採用されている。
【０００３】
【発明が解決しようとする課題】ところが、このトリプ
ルウェル方式のように、基板中に何重にもウェルを形成
するためには、必然的にイオン注入工程が多くなり、ま
た、そのためのマスク工程も複雑になるという問題が有
った。
ルウェル方式のように、基板中に何重にもウェルを形成
するためには、必然的にイオン注入工程が多くなり、ま
た、そのためのマスク工程も複雑になるという問題が有
った。
【０００４】更に、基板中に導電型の異なる不純物を重
ねてイオン注入する結果、基板濃度が高濃度化し、基板
バイアス効果の悪化や保持特性の劣化を生じるという問
題も有った。
ねてイオン注入する結果、基板濃度が高濃度化し、基板
バイアス効果の悪化や保持特性の劣化を生じるという問
題も有った。
【０００５】そこで、本発明の目的は、特に、トリプル
ウェル方式を採用しなくても、それと同程度の周辺回路
の低電圧での高速化、及び、メモリセルアレイ部での基
板電位の安定化を夫々達成でき、その結果、基板バイア
ス効果の悪化や保持特性の劣化を回避することができる
半導体記憶装置及びその製造方法を提供することであ
る。
ウェル方式を採用しなくても、それと同程度の周辺回路
の低電圧での高速化、及び、メモリセルアレイ部での基
板電位の安定化を夫々達成でき、その結果、基板バイア
ス効果の悪化や保持特性の劣化を回避することができる
半導体記憶装置及びその製造方法を提供することであ
る。
【０００６】
【課題を解決するための手段】上述した課題を解決すべ
く、本発明の半導体記憶装置では、第１の絶縁層上に設
けられた単結晶半導体層にメモリセルアレイ領域及び周
辺回路領域の各素子が形成された半導体記憶装置であっ
て、前記メモリセルアレイ領域を取り囲むように、且
つ、前記単結晶半導体層を貫通して形成されたトレンチ
内に第２の絶縁層が設けられ、前記第１及び第２の絶縁
層により、前記メモリセルアレイ領域の前記単結晶半導
体層が前記周辺回路領域の前記単結晶半導体層から電気
的に絶縁分離されており、前記メモリセルアレイ領域で
は、フィールドシールド素子分離法により素子間分離が
なされ、前記周辺回路領域では、絶縁体分離法により素
子間分離がなされている。
く、本発明の半導体記憶装置では、第１の絶縁層上に設
けられた単結晶半導体層にメモリセルアレイ領域及び周
辺回路領域の各素子が形成された半導体記憶装置であっ
て、前記メモリセルアレイ領域を取り囲むように、且
つ、前記単結晶半導体層を貫通して形成されたトレンチ
内に第２の絶縁層が設けられ、前記第１及び第２の絶縁
層により、前記メモリセルアレイ領域の前記単結晶半導
体層が前記周辺回路領域の前記単結晶半導体層から電気
的に絶縁分離されており、前記メモリセルアレイ領域で
は、フィールドシールド素子分離法により素子間分離が
なされ、前記周辺回路領域では、絶縁体分離法により素
子間分離がなされている。
【０００７】本発明の一態様では、前記周辺回路領域に
おける素子間分離が、トレンチ素子分離法によりなされ
ている。
おける素子間分離が、トレンチ素子分離法によりなされ
ている。
【０００８】本発明の一態様では、前記周辺回路領域に
おける素子間分離が、ＬＯＣＯＳ法によりなされてい
る。
おける素子間分離が、ＬＯＣＯＳ法によりなされてい
る。
【０００９】本発明の一態様では、前記メモリセルアレ
イ領域の前記単結晶半導体層にバックバイアス電位が与
えられている。
イ領域の前記単結晶半導体層にバックバイアス電位が与
えられている。
【００１０】本発明の一態様では、前記メモリセルアレ
イ領域に、１トランジスタ−１キャパシタ型のメモリセ
ルが形成されている。
イ領域に、１トランジスタ−１キャパシタ型のメモリセ
ルが形成されている。
【００１１】本発明の一態様では、前記メモリセルアレ
イ領域の前記単結晶半導体層に、又は、その単結晶半導
体層を貫通して設けられたトレンチ内に各メモリセルの
キャパシタ構造が形成されている。
イ領域の前記単結晶半導体層に、又は、その単結晶半導
体層を貫通して設けられたトレンチ内に各メモリセルの
キャパシタ構造が形成されている。
【００１２】本発明の一態様では、前記各メモリセルの
キャパシタ構造が、前記メモリセルアレイ領域の前記ト
レンチの内面に絶縁膜を介して設けられたセルプレー
ト、そのセルプレートの上に設けられたキャパシタ絶縁
膜、及び、そのキャパシタ絶縁膜の上に設けられたスト
レージノードにより構成されている。
キャパシタ構造が、前記メモリセルアレイ領域の前記ト
レンチの内面に絶縁膜を介して設けられたセルプレー
ト、そのセルプレートの上に設けられたキャパシタ絶縁
膜、及び、そのキャパシタ絶縁膜の上に設けられたスト
レージノードにより構成されている。
【００１３】本発明の一態様では、前記メモリセルアレ
イ領域におけるフィールドシールド素子分離構造のフィ
ールドシールド電極が、前記セルプレートに連続して形
成されている。
イ領域におけるフィールドシールド素子分離構造のフィ
ールドシールド電極が、前記セルプレートに連続して形
成されている。
【００１４】本発明の一態様では、前記各メモリセルの
キャパシタ構造が、スタック型に構成されている。
キャパシタ構造が、スタック型に構成されている。
【００１５】本発明の一態様では、前記キャパシタ構造
のセルプレートが、前記メモリセルアレイ領域における
フィールドシールド素子分離構造のフィールドシールド
電極に電気的に接続されている。
のセルプレートが、前記メモリセルアレイ領域における
フィールドシールド素子分離構造のフィールドシールド
電極に電気的に接続されている。
【００１６】また、本発明の半導体記憶装置の製造方法
は、第１の単結晶半導体基板と、表面に第１の絶縁膜を
形成した第２の単結晶半導体基板とを、前記第１の絶縁
膜を介して互いに貼り合わせた後、一方の単結晶半導体
基板の厚みを加工して、他方の単結晶半導体基板上に、
前記第１の絶縁膜を介して単結晶半導体層を形成する工
程と、前記単結晶半導体層の周辺回路領域となる部分に
素子分離構造を形成する工程と、前記単結晶半導体層の
前記周辺回路領域となる部分とメモリセルアレイ領域と
なる部分との間に、前記メモリセルアレイ領域となる部
分を取り囲むように、少なくとも前記第１の絶縁膜に達
する深さの第１のトレンチを形成するとともに、前記メ
モリセルアレイ領域となる部分の前記単結晶半導体層の
所定位置に、メモリセルキャパシタを形成するための第
２のトレンチを形成する工程と、前記第１及び第２のト
レンチ内を埋め込むように全面に第２の絶縁膜を形成す
る工程と、前記第１及び第２のトレンチ外の前記第２の
絶縁膜を除去した後、前記第２のトレンチ内の前記第２
の絶縁膜を除去する工程と、前記第２のトレンチの内面
を含む前記メモリセルアレイ領域となる部分の全面に第
３の絶縁膜を形成する工程と、前記第３の絶縁膜の上に
第１の導電膜を形成する工程と、前記第１の導電膜をパ
ターニングして、前記メモリセルアレイ領域において素
子分離領域となる領域及びそれと連続した前記第２のト
レンチを含む領域とに前記第１の導電膜を残す工程と、
前記第１の導電膜の上に第４の絶縁膜を形成する工程
と、前記第４の絶縁膜の上に第２の導電膜を形成した
後、その第２の導電膜をメモリキャパシタのストレージ
ノードのパターンに加工する工程と、前記周辺回路領域
となる部分及び前記メモリセルアレイ領域となる部分の
所定箇所に夫々ＭＯＳＦＥＴを形成する工程と、前記メ
モリセルアレイ領域となる部分に形成した前記ＭＯＳＦ
ＥＴの一方の拡散層と前記第２の導電膜とを電気的に接
続する工程と、を有する。
は、第１の単結晶半導体基板と、表面に第１の絶縁膜を
形成した第２の単結晶半導体基板とを、前記第１の絶縁
膜を介して互いに貼り合わせた後、一方の単結晶半導体
基板の厚みを加工して、他方の単結晶半導体基板上に、
前記第１の絶縁膜を介して単結晶半導体層を形成する工
程と、前記単結晶半導体層の周辺回路領域となる部分に
素子分離構造を形成する工程と、前記単結晶半導体層の
前記周辺回路領域となる部分とメモリセルアレイ領域と
なる部分との間に、前記メモリセルアレイ領域となる部
分を取り囲むように、少なくとも前記第１の絶縁膜に達
する深さの第１のトレンチを形成するとともに、前記メ
モリセルアレイ領域となる部分の前記単結晶半導体層の
所定位置に、メモリセルキャパシタを形成するための第
２のトレンチを形成する工程と、前記第１及び第２のト
レンチ内を埋め込むように全面に第２の絶縁膜を形成す
る工程と、前記第１及び第２のトレンチ外の前記第２の
絶縁膜を除去した後、前記第２のトレンチ内の前記第２
の絶縁膜を除去する工程と、前記第２のトレンチの内面
を含む前記メモリセルアレイ領域となる部分の全面に第
３の絶縁膜を形成する工程と、前記第３の絶縁膜の上に
第１の導電膜を形成する工程と、前記第１の導電膜をパ
ターニングして、前記メモリセルアレイ領域において素
子分離領域となる領域及びそれと連続した前記第２のト
レンチを含む領域とに前記第１の導電膜を残す工程と、
前記第１の導電膜の上に第４の絶縁膜を形成する工程
と、前記第４の絶縁膜の上に第２の導電膜を形成した
後、その第２の導電膜をメモリキャパシタのストレージ
ノードのパターンに加工する工程と、前記周辺回路領域
となる部分及び前記メモリセルアレイ領域となる部分の
所定箇所に夫々ＭＯＳＦＥＴを形成する工程と、前記メ
モリセルアレイ領域となる部分に形成した前記ＭＯＳＦ
ＥＴの一方の拡散層と前記第２の導電膜とを電気的に接
続する工程と、を有する。
【００１７】本発明の一態様では、前記周辺回路領域と
なる部分に形成する前記素子分離構造として、前記単結
晶半導体層に第３のトレンチを形成し、前記第１及び第
２のトレンチ内を前記第２の絶縁膜で埋め込む際に、前
記第３のトレンチ内も前記第２の絶縁膜で埋め込む。
なる部分に形成する前記素子分離構造として、前記単結
晶半導体層に第３のトレンチを形成し、前記第１及び第
２のトレンチ内を前記第２の絶縁膜で埋め込む際に、前
記第３のトレンチ内も前記第２の絶縁膜で埋め込む。
【００１８】また、本発明の別の態様による半導体記憶
装置の製造方法は、第１の単結晶半導体基板と、表面に
第１の絶縁膜を形成した第２の単結晶半導体基板とを、
前記第１の絶縁膜を介して互いに貼り合わせた後、一方
の単結晶半導体基板の厚みを加工して、他方の単結晶半
導体基板上に、前記第１の絶縁膜を介して単結晶半導体
層を形成する工程と、前記単結晶半導体層の周辺回路領
域となる部分に素子分離構造を形成する工程と、前記単
結晶半導体層の前記周辺回路領域となる部分とメモリセ
ルアレイ領域となる部分との間に、前記メモリセルアレ
イ領域となる部分を取り囲むように、少なくとも前記第
１の絶縁膜に達する深さのトレンチを形成する工程と、
前記トレンチ内を埋め込むように第２の絶縁膜を形成す
る工程と、前記周辺回路領域となる部分にフィールドシ
ールド素子分離構造を形成する工程と、前記周辺回路領
域となる部分及び前記メモリセルアレイ領域となる部分
の所定箇所に夫々ＭＯＳＦＥＴを形成する工程と、前記
メモリセルアレイ領域となる部分に、その部分の前記Ｍ
ＯＳＦＥＴの一方の拡散層に電気的に接続したストレー
ジノードを有するメモリキャパシタを形成する工程と、
を有する。
装置の製造方法は、第１の単結晶半導体基板と、表面に
第１の絶縁膜を形成した第２の単結晶半導体基板とを、
前記第１の絶縁膜を介して互いに貼り合わせた後、一方
の単結晶半導体基板の厚みを加工して、他方の単結晶半
導体基板上に、前記第１の絶縁膜を介して単結晶半導体
層を形成する工程と、前記単結晶半導体層の周辺回路領
域となる部分に素子分離構造を形成する工程と、前記単
結晶半導体層の前記周辺回路領域となる部分とメモリセ
ルアレイ領域となる部分との間に、前記メモリセルアレ
イ領域となる部分を取り囲むように、少なくとも前記第
１の絶縁膜に達する深さのトレンチを形成する工程と、
前記トレンチ内を埋め込むように第２の絶縁膜を形成す
る工程と、前記周辺回路領域となる部分にフィールドシ
ールド素子分離構造を形成する工程と、前記周辺回路領
域となる部分及び前記メモリセルアレイ領域となる部分
の所定箇所に夫々ＭＯＳＦＥＴを形成する工程と、前記
メモリセルアレイ領域となる部分に、その部分の前記Ｍ
ＯＳＦＥＴの一方の拡散層に電気的に接続したストレー
ジノードを有するメモリキャパシタを形成する工程と、
を有する。
【００１９】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い説明する。
態に従い説明する。
【００２０】〔第１の実施の形態〕図１に、リバースト
レンチキャパシタ型のＤＲＡＭに本発明を適用した第１
の実施の形態の概略断面図を、図２に、そのメモリセル
アレイ部の平面配置図を、図３にＤＲＡＭの全体概略構
成図を夫々示す。なお、図１は、図２のＩ−Ｉ線に沿っ
た断面に対応している。
レンチキャパシタ型のＤＲＡＭに本発明を適用した第１
の実施の形態の概略断面図を、図２に、そのメモリセル
アレイ部の平面配置図を、図３にＤＲＡＭの全体概略構
成図を夫々示す。なお、図１は、図２のＩ−Ｉ線に沿っ
た断面に対応している。
【００２１】図１に示すように、本実施の形態のＤＲＡ
Ｍは、ｐ型単結晶シリコン半導体基板１の上に、シリコ
ン酸化膜層２を介して、例えば、厚さ０．４〜０．５μ
ｍ程度で、且つ、基板表面濃度１×１０16／ｃｍ3 程度
以上のｐ型単結晶シリコン半導体層３が設けられた、所
謂、ＳＯＩ（Silicon On Insulator又は Semiconductor
On Insulator)構造の基板に形成されている。
Ｍは、ｐ型単結晶シリコン半導体基板１の上に、シリコ
ン酸化膜層２を介して、例えば、厚さ０．４〜０．５μ
ｍ程度で、且つ、基板表面濃度１×１０16／ｃｍ3 程度
以上のｐ型単結晶シリコン半導体層３が設けられた、所
謂、ＳＯＩ（Silicon On Insulator又は Semiconductor
On Insulator)構造の基板に形成されている。
【００２２】図３に示すように、ＤＲＡＭは、多数のメ
モリセルが形成されたメモリセルアレイ部Ａと、センス
アンプ等を含む周辺回路部Ｂとを備えており、それらの
間が、例えば、深さ５〜１０μｍ程度のトレンチ４によ
り分離されている。なお、この図３において、５は、メ
モリセルアレイ部Ａにおいてメモリキャパシタが形成さ
れているトレンチ、１００は、周辺回路部Ｂに設けられ
た各種ＭＯＳトランジスタである。
モリセルが形成されたメモリセルアレイ部Ａと、センス
アンプ等を含む周辺回路部Ｂとを備えており、それらの
間が、例えば、深さ５〜１０μｍ程度のトレンチ４によ
り分離されている。なお、この図３において、５は、メ
モリセルアレイ部Ａにおいてメモリキャパシタが形成さ
れているトレンチ、１００は、周辺回路部Ｂに設けられ
た各種ＭＯＳトランジスタである。
【００２３】図１に示すように、メモリセルアレイ部Ａ
と周辺回路部Ｂとを分離するトレンチ４は、酸化膜層２
を貫通する深さまで形成されており、その内部が、シリ
コン酸化膜層６で埋め込まれている。なお、このトレン
チ４は、酸化膜層２に達する深さまで形成されていれ
ば、それ以上の深さに形成される必要は必ずしも無い。
と周辺回路部Ｂとを分離するトレンチ４は、酸化膜層２
を貫通する深さまで形成されており、その内部が、シリ
コン酸化膜層６で埋め込まれている。なお、このトレン
チ４は、酸化膜層２に達する深さまで形成されていれ
ば、それ以上の深さに形成される必要は必ずしも無い。
【００２４】このトレンチ４内の酸化膜層６と酸化膜層
２とにより、メモリセルアレイ部Ａの基板部であるシリ
コン半導体層３と周辺回路部Ｂの基板部であるシリコン
半導体層３とが互いに電気的に絶縁され、従来のトリプ
ルウェル構造と同様の効果を示す。
２とにより、メモリセルアレイ部Ａの基板部であるシリ
コン半導体層３と周辺回路部Ｂの基板部であるシリコン
半導体層３とが互いに電気的に絶縁され、従来のトリプ
ルウェル構造と同様の効果を示す。
【００２５】一方、メモリセルアレイ部Ａにおいてメモ
リキャパシタが形成されるトレンチ５も、図示の例で
は、酸化膜層２を貫通する深さまで形成されているが、
このトレンチ５は、メモリキャパシタとして必要な容量
が得られれば、その深さは特に限定されない。
リキャパシタが形成されるトレンチ５も、図示の例で
は、酸化膜層２を貫通する深さまで形成されているが、
このトレンチ５は、メモリキャパシタとして必要な容量
が得られれば、その深さは特に限定されない。
【００２６】このトレンチ５内には、その内面に、シリ
コン酸化膜７を介して、メモリキャパシタのセルプレー
トであるｎ型ポリシリコン膜８が形成され、このｎ型ポ
リシリコン膜８の上に、例えば、ＯＮＯ膜からなるキャ
パシタ誘電体膜９を介して、メモリキャパシタのストレ
ージノードであるｎ型ポリシリコン膜１０が積層されて
いる。
コン酸化膜７を介して、メモリキャパシタのセルプレー
トであるｎ型ポリシリコン膜８が形成され、このｎ型ポ
リシリコン膜８の上に、例えば、ＯＮＯ膜からなるキャ
パシタ誘電体膜９を介して、メモリキャパシタのストレ
ージノードであるｎ型ポリシリコン膜１０が積層されて
いる。
【００２７】この時、本実施の形態では、図示の如く、
上述したメモリキャパシタのセルプレートであるｎ型ポ
リシリコン膜８を素子分離領域にまで延長して形成し、
その素子分離領域において、フィールドシールド電極８
ａとして機能するように構成している（図２参照）。
上述したメモリキャパシタのセルプレートであるｎ型ポ
リシリコン膜８を素子分離領域にまで延長して形成し、
その素子分離領域において、フィールドシールド電極８
ａとして機能するように構成している（図２参照）。
【００２８】メモリセルアレイ部Ａには、また、ｎ型ポ
リシリコンゲート（ワード線）１１と一対のｎ+ 拡散層
１２、１３とにより各メモリセルのアクセストランジス
タが形成されている。
リシリコンゲート（ワード線）１１と一対のｎ+ 拡散層
１２、１３とにより各メモリセルのアクセストランジス
タが形成されている。
【００２９】なお、図示の例では、アクセストランジス
タの一方のｎ+ 拡散層１３を共有する２つのメモリセル
が１つの素子領域に形成されている。
タの一方のｎ+ 拡散層１３を共有する２つのメモリセル
が１つの素子領域に形成されている。
【００３０】このアクセストランジスタの各ｎ+ 拡散層
１２、１３には、拡散層引き出し電極としてｎ型ポリシ
リコン膜１４が夫々コンタクトしており、他のメモリセ
ルと共有されていない一方のｎ+ 拡散層１２にコンタク
トしたｎ型ポリシリコン膜１４が夫々のメモリキャパシ
タのストレージノード１０にストレージコンタクト１０
ａ（図２参照）を介して電気的に接続されている。ま
た、２つのメモリセルに共有された他方のｎ+ 拡散層１
３にコンタクトしたｎ型ポリシリコン膜１４は、層間絶
縁膜１５に設けられたコンタクトホール（ビットコンタ
クト）１６（図２参照）内のタングステン（Ｗ）プラグ
１７を介して、ビット線である金属配線１８に電気的に
接続されている。
１２、１３には、拡散層引き出し電極としてｎ型ポリシ
リコン膜１４が夫々コンタクトしており、他のメモリセ
ルと共有されていない一方のｎ+ 拡散層１２にコンタク
トしたｎ型ポリシリコン膜１４が夫々のメモリキャパシ
タのストレージノード１０にストレージコンタクト１０
ａ（図２参照）を介して電気的に接続されている。ま
た、２つのメモリセルに共有された他方のｎ+ 拡散層１
３にコンタクトしたｎ型ポリシリコン膜１４は、層間絶
縁膜１５に設けられたコンタクトホール（ビットコンタ
クト）１６（図２参照）内のタングステン（Ｗ）プラグ
１７を介して、ビット線である金属配線１８に電気的に
接続されている。
【００３１】図１に示すように、各メモリキャパシタの
セルプレートであるとともにフィールドシールド電極で
もあるポリシリコン膜８、８ａには、タングステン
（Ｗ）プラグ４２を介して、金属配線１９からＶcc／２
（Ｖcc：電源電位）が与えられている。
セルプレートであるとともにフィールドシールド電極で
もあるポリシリコン膜８、８ａには、タングステン
（Ｗ）プラグ４２を介して、金属配線１９からＶcc／２
（Ｖcc：電源電位）が与えられている。
【００３２】また、メモリセルアレイ部Ａの基板部であ
るｐ型シリコン半導体層３には、ｐ + 拡散層２０にコン
タクトしたタングステン（Ｗ）プラグ２１を介して、金
属配線２２から基板バイアス電位Ｖbbが与えられてい
る。
るｐ型シリコン半導体層３には、ｐ + 拡散層２０にコン
タクトしたタングステン（Ｗ）プラグ２１を介して、金
属配線２２から基板バイアス電位Ｖbbが与えられてい
る。
【００３３】一方、周辺回路部Ｂには、例えば、図１に
示すように、ｎ型ポリシリコンゲート２３と、一対のｎ
- 拡散層２４及び一対のｎ+ 拡散層２５とからなるＬＤ
Ｄ（Lightly Doped Drain)構造のｎチャネルＭＯＳトラ
ンジスタや、図外のｐ型シリコン半導体層３に設けられ
たｎウェル内にｐチャネルＭＯＳトランジスタ等が形成
されている。
示すように、ｎ型ポリシリコンゲート２３と、一対のｎ
- 拡散層２４及び一対のｎ+ 拡散層２５とからなるＬＤ
Ｄ（Lightly Doped Drain)構造のｎチャネルＭＯＳトラ
ンジスタや、図外のｐ型シリコン半導体層３に設けられ
たｎウェル内にｐチャネルＭＯＳトランジスタ等が形成
されている。
【００３４】２７は、上述したｎチャネルＭＯＳトラン
ジスタのソース／ドレインであるｎ + 拡散層２５にタン
グステン（Ｗ）プラグ２６を介してコンタクトする金属
配線である。
ジスタのソース／ドレインであるｎ + 拡散層２５にタン
グステン（Ｗ）プラグ２６を介してコンタクトする金属
配線である。
【００３５】なお、図示の例では、周辺回路部Ｂにおけ
る素子間分離は、ＬＯＣＯＳ酸化膜２８によりなされて
いる。
る素子間分離は、ＬＯＣＯＳ酸化膜２８によりなされて
いる。
【００３６】以上のように構成した第１の実施の形態の
作用を説明する。
作用を説明する。
【００３７】酸化膜層２、６により絶縁分離されたメモ
リセルアレイ部Ａのｐ型シリコン半導体層３に基板バイ
アス電位Ｖbb（例えば、−０．５Ｖcc）を与えて、アク
セストランジスタのバックバイアスを固定する。一方、
フィールド領域における基板表面での寄生チャネルを生
じる電圧（本明細書において、「フィールドしきい値電
圧」と称する場合が有る。）は、既述したように、基板
表面濃度が１×１０16／ｃｍ3 程度以上では、２．０Ｖ
程度以上であるため、フィールドシールド電極８ａに、
Ｖcc／２として、例えば、１．００Ｖ、１．２５Ｖ、又
は、１．６５Ｖ程度を印加して基板表面の電位を固定す
ることにより、フィールド領域における基板表面の導電
型の反転を防止することができる。即ち、ポリシリコン
膜８をメモリキャパシタのセルプレートのみならず、フ
ィールドシールド電極８ａとしても用いることができ
る。
リセルアレイ部Ａのｐ型シリコン半導体層３に基板バイ
アス電位Ｖbb（例えば、−０．５Ｖcc）を与えて、アク
セストランジスタのバックバイアスを固定する。一方、
フィールド領域における基板表面での寄生チャネルを生
じる電圧（本明細書において、「フィールドしきい値電
圧」と称する場合が有る。）は、既述したように、基板
表面濃度が１×１０16／ｃｍ3 程度以上では、２．０Ｖ
程度以上であるため、フィールドシールド電極８ａに、
Ｖcc／２として、例えば、１．００Ｖ、１．２５Ｖ、又
は、１．６５Ｖ程度を印加して基板表面の電位を固定す
ることにより、フィールド領域における基板表面の導電
型の反転を防止することができる。即ち、ポリシリコン
膜８をメモリキャパシタのセルプレートのみならず、フ
ィールドシールド電極８ａとしても用いることができ
る。
【００３８】また、このようなフィールドシールド素子
分離法を用いることにより、ＬＯＣＯＳ法やＳＴＩ（Sh
allow Trench Isoration：浅トレンチ分離）法のような
絶縁体分離法を用いる場合と異なり、メモリセルアレイ
部Ａのｐ型シリコン半導体層３の電位が局所的な電界制
御により固定され、ＳＯＩ構造特有の基板浮遊効果を回
避することができる。
分離法を用いることにより、ＬＯＣＯＳ法やＳＴＩ（Sh
allow Trench Isoration：浅トレンチ分離）法のような
絶縁体分離法を用いる場合と異なり、メモリセルアレイ
部Ａのｐ型シリコン半導体層３の電位が局所的な電界制
御により固定され、ＳＯＩ構造特有の基板浮遊効果を回
避することができる。
【００３９】一方、周辺回路部Ｂでは、上述のような絶
縁体分離法を素子間分離に用いることにより、例えば、
ＣＭＯＳ構造での素子間分離を簡便に行うことができ
る。
縁体分離法を素子間分離に用いることにより、例えば、
ＣＭＯＳ構造での素子間分離を簡便に行うことができ
る。
【００４０】そして、上述したように、酸化膜層２と６
によりメモリセルアレイ部Ａのｐ型シリコン半導体層３
を周辺回路部Ｂの基板部から電気的に絶縁分離して、独
立に基板バイアスできるように構成することにより、従
来のトリプルウェル構造と同様の効果を得ることができ
る。
によりメモリセルアレイ部Ａのｐ型シリコン半導体層３
を周辺回路部Ｂの基板部から電気的に絶縁分離して、独
立に基板バイアスできるように構成することにより、従
来のトリプルウェル構造と同様の効果を得ることができ
る。
【００４１】次に、図４〜図７を参照して、この第１の
実施の形態の構造の製造方法を説明する。
実施の形態の構造の製造方法を説明する。
【００４２】なお、この図４〜図７に示す製造方法で
は、周辺回路部における素子間分離をＳＴＩ法で行う点
で、ＬＯＣＯＳ法で素子間分離を行っている図１の構成
とは若干異なる。
は、周辺回路部における素子間分離をＳＴＩ法で行う点
で、ＬＯＣＯＳ法で素子間分離を行っている図１の構成
とは若干異なる。
【００４３】まず、図４（ａ）に示すように、２つのｐ
型単結晶シリコン半導体基板１、３を用意し、一方の基
板３の主面表面に、熱酸化法により、例えば、厚さ１０
０〜２００ｎｍ程度のシリコン酸化膜層２を形成し、更
に、主面から０．４〜０．５μｍ程度の深さ部分（図
中、Ｅで示す。）に、水素（Ｈ）を、例えば、２×１０
16〜２×１０17／ｃｍ2 程度のドーズ量でイオン注入す
る。また、他方の基板１の主面には、図示は省略する
が、例えば、厚さ２０〜３０ｎｍ程度の薄い熱酸化膜を
形成しておく。
型単結晶シリコン半導体基板１、３を用意し、一方の基
板３の主面表面に、熱酸化法により、例えば、厚さ１０
０〜２００ｎｍ程度のシリコン酸化膜層２を形成し、更
に、主面から０．４〜０．５μｍ程度の深さ部分（図
中、Ｅで示す。）に、水素（Ｈ）を、例えば、２×１０
16〜２×１０17／ｃｍ2 程度のドーズ量でイオン注入す
る。また、他方の基板１の主面には、図示は省略する
が、例えば、厚さ２０〜３０ｎｍ程度の薄い熱酸化膜を
形成しておく。
【００４４】次に、双方の基板１、３の主面側を、夫
々、例えば、ＲＣＡ洗浄した後、それらの主面側を向き
合わせて、互いに貼り合わせる。
々、例えば、ＲＣＡ洗浄した後、それらの主面側を向き
合わせて、互いに貼り合わせる。
【００４５】しかる後、例えば、４００〜６００℃程度
の熱処理を施すと、基板３が、水素（Ｈ）を注入した部
分Ｅを境にして剥がれ、図４（ｂ）に示すように、ｐ型
単結晶シリコン半導体基板１上に、シリコン酸化膜層２
を介して、厚さ０．４〜０．５μｍ程度のｐ型単結晶シ
リコン半導体層３が形成されたＳＯＩ基板が得られる
（一般に、スマートカット（smart-cut)法と呼ばれ
る。）。
の熱処理を施すと、基板３が、水素（Ｈ）を注入した部
分Ｅを境にして剥がれ、図４（ｂ）に示すように、ｐ型
単結晶シリコン半導体基板１上に、シリコン酸化膜層２
を介して、厚さ０．４〜０．５μｍ程度のｐ型単結晶シ
リコン半導体層３が形成されたＳＯＩ基板が得られる
（一般に、スマートカット（smart-cut)法と呼ばれ
る。）。
【００４６】次に、図４（ｃ）に示すように、ＳＴＩ法
による素子間分離を行うべく、シリコン半導体層３の周
辺回路部Ｂとなる領域内の素子分離領域にのみ、フォト
リソグラフィー及び異方性ドライエッチングにより、シ
リコン酸化膜層２にまで達するが、そのシリコン酸化膜
層２を貫通しない程度の深さ、例えば、０．５μｍ程度
の深さのトレンチ３０を形成する。
による素子間分離を行うべく、シリコン半導体層３の周
辺回路部Ｂとなる領域内の素子分離領域にのみ、フォト
リソグラフィー及び異方性ドライエッチングにより、シ
リコン酸化膜層２にまで達するが、そのシリコン酸化膜
層２を貫通しない程度の深さ、例えば、０．５μｍ程度
の深さのトレンチ３０を形成する。
【００４７】次に、やはり、フォトリソグラフィー及び
異方性ドライエッチングにより、メモリセルアレイ部Ａ
と周辺回路部Ｂとを分離するためのトレンチ４、及び、
メモリセルアレイ部Ａにおいてメモリキャパシタを形成
するためのトレンチ５を、例えば、深さ５〜１０μｍ程
度に夫々形成する。
異方性ドライエッチングにより、メモリセルアレイ部Ａ
と周辺回路部Ｂとを分離するためのトレンチ４、及び、
メモリセルアレイ部Ａにおいてメモリキャパシタを形成
するためのトレンチ５を、例えば、深さ５〜１０μｍ程
度に夫々形成する。
【００４８】次に、トレンチ４、５、３０の内面を含む
全面に１０００℃程度の熱酸化を施してから、ＣＶＤ法
によりシリコン酸化膜６を堆積して、トレンチ４、５、
３０の内部をシリコン酸化膜６で埋め込む。しかる後、
ＣＭＰ（Chemical Mechanical Polishing : 化学機械研
磨）法により、トレンチ４、５、３０外のシリコン酸化
膜６を除去する。
全面に１０００℃程度の熱酸化を施してから、ＣＶＤ法
によりシリコン酸化膜６を堆積して、トレンチ４、５、
３０の内部をシリコン酸化膜６で埋め込む。しかる後、
ＣＭＰ（Chemical Mechanical Polishing : 化学機械研
磨）法により、トレンチ４、５、３０外のシリコン酸化
膜６を除去する。
【００４９】次に、図５（ａ）に示すように、メモリセ
ルアレイ部Ａ以外をフォトレジスト３１で覆い、メモリ
セルアレイ部Ａのトレンチ５内のシリコン酸化膜６のみ
を一旦除去する。
ルアレイ部Ａ以外をフォトレジスト３１で覆い、メモリ
セルアレイ部Ａのトレンチ５内のシリコン酸化膜６のみ
を一旦除去する。
【００５０】次に、図５（ｂ）に示すように、フォトレ
ジスト３１を除去した後、熱酸化を行い、トレンチ５の
内面を含む全面に比較的薄いシリコン酸化膜７を形成
し、更に、そのシリコン酸化膜７上に、厚さ１００ｎｍ
程度のｎ型ポリシリコン膜８、及び、その上に、厚さ５
〜６ｎｍ程度のＯＮＯ膜からなるキャパシタ誘電体膜９
を順次形成して、フォトリソグラフィー及び異方性ドラ
イエッチングにより、これらのキャパシタ誘電体膜９、
ｎ型ポリシリコン膜８及びシリコン酸化膜７を夫々パタ
ーニングし、トレンチ５とその周囲領域及び素子分離領
域にのみ残す。
ジスト３１を除去した後、熱酸化を行い、トレンチ５の
内面を含む全面に比較的薄いシリコン酸化膜７を形成
し、更に、そのシリコン酸化膜７上に、厚さ１００ｎｍ
程度のｎ型ポリシリコン膜８、及び、その上に、厚さ５
〜６ｎｍ程度のＯＮＯ膜からなるキャパシタ誘電体膜９
を順次形成して、フォトリソグラフィー及び異方性ドラ
イエッチングにより、これらのキャパシタ誘電体膜９、
ｎ型ポリシリコン膜８及びシリコン酸化膜７を夫々パタ
ーニングし、トレンチ５とその周囲領域及び素子分離領
域にのみ残す。
【００５１】次に、図５（ｃ）に示すように、ＣＶＤ法
により、トレンチ５の内部を埋め込むようにして、全面
に、厚さ１００〜１５０ｎｍ程度のｎ型ポリシリコン膜
１０を形成した後、フォトリソグラフィー及び異方性ド
ライエッチングにより、このｎ型ポリシリコン膜１０を
パターニングして、各メモリキャパシタのストレージノ
ードの形状に加工する。
により、トレンチ５の内部を埋め込むようにして、全面
に、厚さ１００〜１５０ｎｍ程度のｎ型ポリシリコン膜
１０を形成した後、フォトリソグラフィー及び異方性ド
ライエッチングにより、このｎ型ポリシリコン膜１０を
パターニングして、各メモリキャパシタのストレージノ
ードの形状に加工する。
【００５２】しかる後、熱酸化法により、周辺回路部Ｂ
及びメモリセルアレイ部Ａの夫々の素子形成領域表面、
並びに、ポリシリコン膜１０の表面に、後にゲート酸化
膜となるシリコン酸化膜３２を形成する。
及びメモリセルアレイ部Ａの夫々の素子形成領域表面、
並びに、ポリシリコン膜１０の表面に、後にゲート酸化
膜となるシリコン酸化膜３２を形成する。
【００５３】なお、この時の熱酸化により、ポリシリコ
ン膜１０から露出した部分のキャパシタ誘電体膜９は、
その全体が酸化膜に変わる。
ン膜１０から露出した部分のキャパシタ誘電体膜９は、
その全体が酸化膜に変わる。
【００５４】次に、図６（ａ）に示すように、全面にｎ
型ポリシリコン膜、及び、その上に、キャップシリコン
酸化膜３３を夫々形成した後、フォトリソグラフィー及
び異方性ドライエッチングにより、それらをパターニン
グして、メモリセルアレイ部Ａでは、ワード線となるポ
リシリコンゲート１１及びその上のキャップシリコン酸
化膜３３、周辺回路部Ｂでは、各種ＭＯＳトランジスタ
のポリシリコンゲート２３及びその上のキャップシリコ
ン酸化膜３３を夫々形成する。
型ポリシリコン膜、及び、その上に、キャップシリコン
酸化膜３３を夫々形成した後、フォトリソグラフィー及
び異方性ドライエッチングにより、それらをパターニン
グして、メモリセルアレイ部Ａでは、ワード線となるポ
リシリコンゲート１１及びその上のキャップシリコン酸
化膜３３、周辺回路部Ｂでは、各種ＭＯＳトランジスタ
のポリシリコンゲート２３及びその上のキャップシリコ
ン酸化膜３３を夫々形成する。
【００５５】次に、メモリセルアレイ部Ａの、後に基板
コンタクト部となる部分をフォトレジスト３４で覆い、
更に、ポリシリコンゲート１１、２３の側面を熱酸化膜
３５で覆った状態で、全面に、リン（Ｐ）等のｎ型不純
物３６を、例えば、エネルギー２０〜４０ＫｅＶ程度、
ドーズ量１×１０13〜３×１０13／ｃｍ2 程度の条件で
イオン注入し、ポリシリコンゲート１１、２３の両側の
ｐ型シリコン半導体層３に、自己整合的に、ｎ- 拡散層
１２ａ、１３ａ、２４を夫々形成する。
コンタクト部となる部分をフォトレジスト３４で覆い、
更に、ポリシリコンゲート１１、２３の側面を熱酸化膜
３５で覆った状態で、全面に、リン（Ｐ）等のｎ型不純
物３６を、例えば、エネルギー２０〜４０ＫｅＶ程度、
ドーズ量１×１０13〜３×１０13／ｃｍ2 程度の条件で
イオン注入し、ポリシリコンゲート１１、２３の両側の
ｐ型シリコン半導体層３に、自己整合的に、ｎ- 拡散層
１２ａ、１３ａ、２４を夫々形成する。
【００５６】次に、図６（ｂ）に示すように、全面にＣ
ＶＤ法により形成したシリコン酸化膜を異方性ドライエ
ッチングして、ポリシリコンゲート１１、２３の側面、
及び、メモリキャパシタのストレージノードであるｎ型
ポリシリコン膜１０の側面に夫々側壁シリコン酸化膜３
７を形成する。
ＶＤ法により形成したシリコン酸化膜を異方性ドライエ
ッチングして、ポリシリコンゲート１１、２３の側面、
及び、メモリキャパシタのストレージノードであるｎ型
ポリシリコン膜１０の側面に夫々側壁シリコン酸化膜３
７を形成する。
【００５７】この時、この異方性ドライエッチングによ
り、側壁シリコン酸化膜３７で覆われた部分以外のｐ型
シリコン半導体層３表面及びメモリキャパシタのストレ
ージノードであるｎ型ポリシリコン膜１０表面（図中、
Ｃで示す部分）の比較的薄いシリコン酸化膜が夫々除去
されて、それらの部分が露出する。そこで、メモリセル
アレイ部Ａのｎ- 拡散層１２ａ、１３ａ上以外及びｎ型
ポリシリコン膜１０表面以外の部分を覆うべく、メモリ
セルアレイ部Ａの素子領域以外の部分に、ＣＶＤ法によ
り、シリコン酸化膜３８を形成する。
り、側壁シリコン酸化膜３７で覆われた部分以外のｐ型
シリコン半導体層３表面及びメモリキャパシタのストレ
ージノードであるｎ型ポリシリコン膜１０表面（図中、
Ｃで示す部分）の比較的薄いシリコン酸化膜が夫々除去
されて、それらの部分が露出する。そこで、メモリセル
アレイ部Ａのｎ- 拡散層１２ａ、１３ａ上以外及びｎ型
ポリシリコン膜１０表面以外の部分を覆うべく、メモリ
セルアレイ部Ａの素子領域以外の部分に、ＣＶＤ法によ
り、シリコン酸化膜３８を形成する。
【００５８】しかる後、全面にノンドープのポリシリコ
ン膜１４を形成し、フォトリソグラフィー及び異方性ド
ライエッチングにより、このポリシリコン膜１４をパタ
ーニングして、メモリセルアレイ部Ａのｎ- 拡散層１２
ａ、１３ａの夫々の引き出し電極の形状に加工する。こ
の時、ｎ- 拡散層１２ａの引き出し電極となるポリシリ
コン膜１４は、上述したメモリキャパシタのストレージ
ノードであるｎ型ポリシリコン膜１０表面の露出部を介
して、そのｎ型ポリシリコン膜１０にコンタクトする
（図中、Ｃで示す部分。）。
ン膜１４を形成し、フォトリソグラフィー及び異方性ド
ライエッチングにより、このポリシリコン膜１４をパタ
ーニングして、メモリセルアレイ部Ａのｎ- 拡散層１２
ａ、１３ａの夫々の引き出し電極の形状に加工する。こ
の時、ｎ- 拡散層１２ａの引き出し電極となるポリシリ
コン膜１４は、上述したメモリキャパシタのストレージ
ノードであるｎ型ポリシリコン膜１０表面の露出部を介
して、そのｎ型ポリシリコン膜１０にコンタクトする
（図中、Ｃで示す部分。）。
【００５９】次に、図７（ａ）に示すように、メモリセ
ルアレイ部Ａの、後に基板コンタクト部となる部分をフ
ォトレジスト４０で覆い、全面に、ヒ素（Ａｓ）等のｎ
型不純物４１を、例えば、エネルギー６０ＫｅＶ程度、
ドーズ量５×１０15〜１×１０16／ｃｍ2 程度の条件で
イオン注入する。これにより、ポリシリコン膜１４をｎ
型にするとともに、このポリシリコン膜１４からのｎ型
不純物の拡散によって、メモリセルアレイ部Ａのポリシ
リコンゲート１１等に設けた側壁シリコン酸化膜３７に
対し自己整合的にｎ+ 拡散層１２ｂ、１３ｂを夫々形成
するとともに、周辺回路部Ｂのポリシリコンゲート２３
に設けた側壁シリコン酸化膜３７に対し自己整合的にｎ
+ 拡散層２５を形成する。
ルアレイ部Ａの、後に基板コンタクト部となる部分をフ
ォトレジスト４０で覆い、全面に、ヒ素（Ａｓ）等のｎ
型不純物４１を、例えば、エネルギー６０ＫｅＶ程度、
ドーズ量５×１０15〜１×１０16／ｃｍ2 程度の条件で
イオン注入する。これにより、ポリシリコン膜１４をｎ
型にするとともに、このポリシリコン膜１４からのｎ型
不純物の拡散によって、メモリセルアレイ部Ａのポリシ
リコンゲート１１等に設けた側壁シリコン酸化膜３７に
対し自己整合的にｎ+ 拡散層１２ｂ、１３ｂを夫々形成
するとともに、周辺回路部Ｂのポリシリコンゲート２３
に設けた側壁シリコン酸化膜３７に対し自己整合的にｎ
+ 拡散層２５を形成する。
【００６０】次に、図７（ｂ）に示すように、フォトレ
ジスト４０を除去した後、その基板コンタクトをとる部
分にｐ+ 拡散層２０を形成し、しかる後、全面に、例え
ば、ＢＰＳＧ膜からなる層間絶縁膜１５を常圧ＣＶＤ法
により形成する。そして、その層間絶縁膜１５の所定位
置にコンタクトホールを開孔し、それらのコンタクトホ
ールをタングステン（Ｗ）プラグ１７、２１、２６、４
２により夫々埋め込む。
ジスト４０を除去した後、その基板コンタクトをとる部
分にｐ+ 拡散層２０を形成し、しかる後、全面に、例え
ば、ＢＰＳＧ膜からなる層間絶縁膜１５を常圧ＣＶＤ法
により形成する。そして、その層間絶縁膜１５の所定位
置にコンタクトホールを開孔し、それらのコンタクトホ
ールをタングステン（Ｗ）プラグ１７、２１、２６、４
２により夫々埋め込む。
【００６１】この後、詳細な図示は省略するが、層間絶
縁膜１５の上に金属配線１８、１９、２２、２７を夫々
形成し、図１と実質的に同様の構造を形成する。
縁膜１５の上に金属配線１８、１９、２２、２７を夫々
形成し、図１と実質的に同様の構造を形成する。
【００６２】以上に説明した第１の実施の形態では、図
１に示すように、メモリセルアレイ部Ａのｐ型シリコン
半導体層３が、埋め込み酸化膜層２と６により、他の基
板部から電気的に絶縁分離されていて、そのメモリセル
アレイ部Ａのｐ型シリコン半導体層３を独立に基板バイ
アスすることができる。従って、特に、トリプルウェル
構造を採用しなくても、従来のトリプルウェル構造と同
様の効果を得ることができる。
１に示すように、メモリセルアレイ部Ａのｐ型シリコン
半導体層３が、埋め込み酸化膜層２と６により、他の基
板部から電気的に絶縁分離されていて、そのメモリセル
アレイ部Ａのｐ型シリコン半導体層３を独立に基板バイ
アスすることができる。従って、特に、トリプルウェル
構造を採用しなくても、従来のトリプルウェル構造と同
様の効果を得ることができる。
【００６３】また、メモリセルアレイ部Ａでの素子間分
離をフィールドシールド素子分離法で行うことにより、
ＬＯＣＯＳ法やＳＴＩ法のような絶縁体分離法を用いる
場合と違って、メモリセルアレイ部Ａのｐ型シリコン半
導体層３の電位が局所的な電界制御により固定され、Ｓ
ＯＩ構造特有の基板浮遊効果を回避することができる。
離をフィールドシールド素子分離法で行うことにより、
ＬＯＣＯＳ法やＳＴＩ法のような絶縁体分離法を用いる
場合と違って、メモリセルアレイ部Ａのｐ型シリコン半
導体層３の電位が局所的な電界制御により固定され、Ｓ
ＯＩ構造特有の基板浮遊効果を回避することができる。
【００６４】更に、メモリキャパシタをリバーストレン
チキャパシタに構成して、そのメモリキャパシタのセル
プレートをフィールドシールド電極と一体に構成するこ
とにより、それらへのコンタクト構造及び製造工程を夫
々簡略化することができる。
チキャパシタに構成して、そのメモリキャパシタのセル
プレートをフィールドシールド電極と一体に構成するこ
とにより、それらへのコンタクト構造及び製造工程を夫
々簡略化することができる。
【００６５】一方、周辺回路部Ｂでは、上述したＬＯＣ
ＯＳ法やＳＴＩ法のような絶縁体分離法を素子間分離に
用いることにより、例えば、ＣＭＯＳ構造での素子間分
離を簡便に行うことができる。
ＯＳ法やＳＴＩ法のような絶縁体分離法を素子間分離に
用いることにより、例えば、ＣＭＯＳ構造での素子間分
離を簡便に行うことができる。
【００６６】〔第２の実施の形態〕次に、本発明の第２
の実施の形態を説明する。
の実施の形態を説明する。
【００６７】図８に、この第２の実施の形態によるＤＲ
ＡＭの概略断面図を、図９に、そのメモリセルアレイ部
の平面配置図を、図１０に、このＤＲＡＭの全体概略構
成図を夫々示す。なお、図８は、図９のVIII−VIII線に
沿った断面に対応している。
ＡＭの概略断面図を、図９に、そのメモリセルアレイ部
の平面配置図を、図１０に、このＤＲＡＭの全体概略構
成図を夫々示す。なお、図８は、図９のVIII−VIII線に
沿った断面に対応している。
【００６８】この第２の実施の形態では、メモリキャパ
シタがスタック型に構成されており、メモリセルアレイ
部のフィールドシールド素子分離構造が、そのメモリキ
ャパシタとは独立に形成されている。それ以外の構成
は、上述した第１の実施の形態と実質的に同様である。
そこで、上述した第１の実施の形態に対応する部位に
は、上述した第１の実施の形態と同一の符号を付す。
シタがスタック型に構成されており、メモリセルアレイ
部のフィールドシールド素子分離構造が、そのメモリキ
ャパシタとは独立に形成されている。それ以外の構成
は、上述した第１の実施の形態と実質的に同様である。
そこで、上述した第１の実施の形態に対応する部位に
は、上述した第１の実施の形態と同一の符号を付す。
【００６９】図８に示すように、この第２の実施の形態
でも、上述した第１の実施の形態と同様、ｐ型単結晶シ
リコン半導体基板１の上に、シリコン酸化膜層２を介し
て、厚さ０．４〜０．５μｍ程度のｐ型単結晶シリコン
半導体層３が設けられたＳＯＩ基板にＤＲＡＭが形成さ
れている。
でも、上述した第１の実施の形態と同様、ｐ型単結晶シ
リコン半導体基板１の上に、シリコン酸化膜層２を介し
て、厚さ０．４〜０．５μｍ程度のｐ型単結晶シリコン
半導体層３が設けられたＳＯＩ基板にＤＲＡＭが形成さ
れている。
【００７０】図示のように、この第２の実施の形態で
は、メモリセルアレイ部Ａと周辺回路部Ｂとを分離する
トレンチ４は、酸化膜層２に達するが、それを貫通しな
い深さの、所謂、ＳＴＩ構造に形成されている。そし
て、このトレンチ４内の酸化膜層６と酸化膜層２とによ
り、メモリセルアレイ部Ａの基板部であるシリコン半導
体層３と周辺回路部Ｂの基板部であるシリコン半導体層
３ａ（図示の例では、ｎウェル）とが互いに電気的に絶
縁され、従来のトリプルウェル構造と同様の効果を得て
いる。
は、メモリセルアレイ部Ａと周辺回路部Ｂとを分離する
トレンチ４は、酸化膜層２に達するが、それを貫通しな
い深さの、所謂、ＳＴＩ構造に形成されている。そし
て、このトレンチ４内の酸化膜層６と酸化膜層２とによ
り、メモリセルアレイ部Ａの基板部であるシリコン半導
体層３と周辺回路部Ｂの基板部であるシリコン半導体層
３ａ（図示の例では、ｎウェル）とが互いに電気的に絶
縁され、従来のトリプルウェル構造と同様の効果を得て
いる。
【００７１】そして、この第２の実施の形態では、メモ
リセルアレイ部Ａにおける素子間分離は、ｎ型ポリシリ
コン膜からなるフィールドシールド電極５０によりなさ
れている。一方、図示はされていないが、周辺回路部Ｂ
における素子間分離は、トレンチ４と同様のトレンチに
よるＳＴＩ素子分離法又はＬＯＣＯＳ酸化膜によりなさ
れている。
リセルアレイ部Ａにおける素子間分離は、ｎ型ポリシリ
コン膜からなるフィールドシールド電極５０によりなさ
れている。一方、図示はされていないが、周辺回路部Ｂ
における素子間分離は、トレンチ４と同様のトレンチに
よるＳＴＩ素子分離法又はＬＯＣＯＳ酸化膜によりなさ
れている。
【００７２】各メモリセルのアクセストランジスタは、
ｎ- 拡散層１２ａ、１３ａとｎ+ 拡散層１２ａ、１３ａ
とを有するＬＤＤ構造に形成され、その一方のｎ+ 拡散
層１２ａにメモリキャパシタのストレージノード１０が
接続している。
ｎ- 拡散層１２ａ、１３ａとｎ+ 拡散層１２ａ、１３ａ
とを有するＬＤＤ構造に形成され、その一方のｎ+ 拡散
層１２ａにメモリキャパシタのストレージノード１０が
接続している。
【００７３】メモリキャパシタは、ｎ型ポリシリコン膜
からなるストレージノード１０の上に、ＯＮＯ膜からな
るキャパシタ誘電体膜９を介して、ｎ型ポリシリコン膜
からなるセルプレート８が積層されたスタック型に構成
されている。そして、そのメモリキャパシタのセルプレ
ート８が、図示の如く、フィールドシールド電極５０に
コンタクトしている。
からなるストレージノード１０の上に、ＯＮＯ膜からな
るキャパシタ誘電体膜９を介して、ｎ型ポリシリコン膜
からなるセルプレート８が積層されたスタック型に構成
されている。そして、そのメモリキャパシタのセルプレ
ート８が、図示の如く、フィールドシールド電極５０に
コンタクトしている。
【００７４】アクセストランジスタの他方のｎ+ 拡散層
１３ａには、ｎ型ポリシリコン膜からなる引き出し電極
１４が設けられ、その引き出し電極１４を介して、ポリ
サイド配線からなるビット線１８が接続している。
１３ａには、ｎ型ポリシリコン膜からなる引き出し電極
１４が設けられ、その引き出し電極１４を介して、ポリ
サイド配線からなるビット線１８が接続している。
【００７５】また、基板コンタクト用のｐ+ 拡散層２０
にも、ｎ型ポリシリコン膜からなる引き出し電極１４が
設けられ、その引き出し電極１４とタングステン（Ｗ）
プラグ２１を介して、金属配線２２から基板バイアス電
位Ｖbbが与えられている。
にも、ｎ型ポリシリコン膜からなる引き出し電極１４が
設けられ、その引き出し電極１４とタングステン（Ｗ）
プラグ２１を介して、金属配線２２から基板バイアス電
位Ｖbbが与えられている。
【００７６】この第２の実施の形態において、図示の例
では、周辺回路部Ｂの基板部がｎウェル３ａに構成さ
れ、そこに、ｎ型ポリシリコンゲート２３と各一対のｐ
- 拡散層５１及びｐ+ 拡散層５２とからなるＬＤＤ構造
のｐチャネルＭＯＳトランジスタが形成されている。
では、周辺回路部Ｂの基板部がｎウェル３ａに構成さ
れ、そこに、ｎ型ポリシリコンゲート２３と各一対のｐ
- 拡散層５１及びｐ+ 拡散層５２とからなるＬＤＤ構造
のｐチャネルＭＯＳトランジスタが形成されている。
【００７７】図８において、２６はタングステン（Ｗ）
プラグ、２７、５３は金属配線である。また、図９にお
いて、１０ａはストレージコンタクト、１６はビットコ
ンタクトである。
プラグ、２７、５３は金属配線である。また、図９にお
いて、１０ａはストレージコンタクト、１６はビットコ
ンタクトである。
【００７８】次に、図１１及び図１２を参照して、この
第２の実施の形態の構造の製造方法を説明する。
第２の実施の形態の構造の製造方法を説明する。
【００７９】まず、図１１（ａ）に示すように、上述し
た第１の実施の形態と同様、ｐ型単結晶シリコン半導体
基板１上に、シリコン酸化膜層２を介して、厚さ０．４
〜０．５μｍ程度のｐ型単結晶シリコン半導体層３が形
成されたＳＯＩ基板を用意する。そして、この第２の実
施の形態では、シリコン半導体層３のメモリセルアレイ
部Ａと周辺回路部Ｂとの間の領域に、フォトリソグラフ
ィー及び異方性ドライエッチングにより、シリコン酸化
膜層２にまで達するが、そのシリコン酸化膜層２を貫通
しない程度の深さ、例えば、０．５μｍ程度の深さのト
レンチ４を形成する。なお、周辺回路部Ｂにおける素子
間分離もＳＴＩ法で行う場合には、その周辺回路部Ｂに
おける素子間分離用のトレンチも、この時、同時に形成
する。
た第１の実施の形態と同様、ｐ型単結晶シリコン半導体
基板１上に、シリコン酸化膜層２を介して、厚さ０．４
〜０．５μｍ程度のｐ型単結晶シリコン半導体層３が形
成されたＳＯＩ基板を用意する。そして、この第２の実
施の形態では、シリコン半導体層３のメモリセルアレイ
部Ａと周辺回路部Ｂとの間の領域に、フォトリソグラフ
ィー及び異方性ドライエッチングにより、シリコン酸化
膜層２にまで達するが、そのシリコン酸化膜層２を貫通
しない程度の深さ、例えば、０．５μｍ程度の深さのト
レンチ４を形成する。なお、周辺回路部Ｂにおける素子
間分離もＳＴＩ法で行う場合には、その周辺回路部Ｂに
おける素子間分離用のトレンチも、この時、同時に形成
する。
【００８０】次に、１０００℃程度の熱酸化を全面に施
してから、ＣＶＤ法により、シリコン酸化膜６を堆積さ
せ、トレンチ４の内部を埋め込む。しかる後、ＣＭＰ法
により、トレンチ４外のシリコン酸化膜６を除去する。
してから、ＣＶＤ法により、シリコン酸化膜６を堆積さ
せ、トレンチ４の内部を埋め込む。しかる後、ＣＭＰ法
により、トレンチ４外のシリコン酸化膜６を除去する。
【００８１】次に、図１１（ｂ）に示すように、周辺回
路部Ｂのｎウェル３ａを、例えば、熱拡散法又は高加速
イオン注入法により形成した後、メモリセルアレイ部Ａ
にのみ、ｎ型ポリシリコン膜からなるフィールドシール
ド電極５０を備えたフィールドシールド素子分離構造を
形成する。
路部Ｂのｎウェル３ａを、例えば、熱拡散法又は高加速
イオン注入法により形成した後、メモリセルアレイ部Ａ
にのみ、ｎ型ポリシリコン膜からなるフィールドシール
ド電極５０を備えたフィールドシールド素子分離構造を
形成する。
【００８２】この後、フィールドシールド素子分離構造
により画定された素子形成領域のシリコン半導体基板３
表面に、熱酸化法により、後にゲート酸化膜となるシリ
コン酸化膜３２を形成する。
により画定された素子形成領域のシリコン半導体基板３
表面に、熱酸化法により、後にゲート酸化膜となるシリ
コン酸化膜３２を形成する。
【００８３】次に、図１１（ｃ）に示すように、全面に
ｎ型ポリシリコン膜、及び、その上に、キャップシリコ
ン酸化膜を夫々形成した後、フォトリソグラフィー及び
異方性ドライエッチングにより、それらをパターニング
して、メモリセルアレイ部では、ワード線となるポリシ
リコンゲート１１及びその上のキャップシリコン酸化
膜、周辺回路部では、各種ＭＯＳトランジスタのポリシ
リコンゲート２３及びその上のキャップシリコン酸化膜
を夫々形成する。
ｎ型ポリシリコン膜、及び、その上に、キャップシリコ
ン酸化膜を夫々形成した後、フォトリソグラフィー及び
異方性ドライエッチングにより、それらをパターニング
して、メモリセルアレイ部では、ワード線となるポリシ
リコンゲート１１及びその上のキャップシリコン酸化
膜、周辺回路部では、各種ＭＯＳトランジスタのポリシ
リコンゲート２３及びその上のキャップシリコン酸化膜
を夫々形成する。
【００８４】次に、メモリセルアレイ部の、後に基板コ
ンタクト部となる部分、及び、周辺回路部Ｂのｎウェル
３ａの領域をフォトレジスト（不図示）で覆い、全面
に、リン（Ｐ）等のｎ型不純物を、例えば、エネルギー
２０〜４０ＫｅＶ程度、ドーズ量１×１０13〜３×１０
13／ｃｍ2 程度の条件でイオン注入し、ポリシリコンゲ
ート１１の両側のｐ型シリコン半導体層３に、自己整合
的に、ｎ- 拡散層１２ａ、１３ａを夫々形成する。
ンタクト部となる部分、及び、周辺回路部Ｂのｎウェル
３ａの領域をフォトレジスト（不図示）で覆い、全面
に、リン（Ｐ）等のｎ型不純物を、例えば、エネルギー
２０〜４０ＫｅＶ程度、ドーズ量１×１０13〜３×１０
13／ｃｍ2 程度の条件でイオン注入し、ポリシリコンゲ
ート１１の両側のｐ型シリコン半導体層３に、自己整合
的に、ｎ- 拡散層１２ａ、１３ａを夫々形成する。
【００８５】次に、メモリセルアレイ部Ａの全体と、周
辺回路部Ｂのｎウェル３ａ以外の部分をフォトレジスト
（不図示）で覆い、全面に、ホウ素（Ｂ）等のｐ型不純
物をイオン注入して、ポリシリコンゲート２３の両側の
ｎウェル３ａに、自己整合的に、ｐ- 拡散層５１を形成
する。
辺回路部Ｂのｎウェル３ａ以外の部分をフォトレジスト
（不図示）で覆い、全面に、ホウ素（Ｂ）等のｐ型不純
物をイオン注入して、ポリシリコンゲート２３の両側の
ｎウェル３ａに、自己整合的に、ｐ- 拡散層５１を形成
する。
【００８６】次に、全面にＣＶＤ法により形成したシリ
コン酸化膜を異方性ドライエッチングして、ポリシリコ
ンゲート１１、２３の側面に夫々側壁シリコン酸化膜を
形成する。
コン酸化膜を異方性ドライエッチングして、ポリシリコ
ンゲート１１、２３の側面に夫々側壁シリコン酸化膜を
形成する。
【００８７】次に、メモリセルアレイ部Ａの、後に基板
コンタクト部となる部分、及び、周辺回路部Ｂのｎウェ
ル３ａの領域をフォトレジスト（不図示）で覆い、全面
に、リン（Ｐ）等のｎ型不純物を、例えば、エネルギー
６０ＫｅＶ程度、ドーズ量５×１０15〜１×１０16／ｃ
ｍ2 程度の条件でイオン注入し、ポリシリコンゲート１
１に設けた側壁シリコン酸化膜に対し自己整合的にｎ+
拡散層１２ｂ、１３ｂを形成する。
コンタクト部となる部分、及び、周辺回路部Ｂのｎウェ
ル３ａの領域をフォトレジスト（不図示）で覆い、全面
に、リン（Ｐ）等のｎ型不純物を、例えば、エネルギー
６０ＫｅＶ程度、ドーズ量５×１０15〜１×１０16／ｃ
ｍ2 程度の条件でイオン注入し、ポリシリコンゲート１
１に設けた側壁シリコン酸化膜に対し自己整合的にｎ+
拡散層１２ｂ、１３ｂを形成する。
【００８８】次に、メモリセルアレイ部Ａの素子領域を
フォトレジスト（不図示）で覆い、全面に、ホウ素
（Ｂ）等のｐ型不純物をイオン注入して、メモリセルア
レイ部Ａの、後に基板コンタクト部となる部分にｐ+ 拡
散層２０を形成するとともに、周辺回路部Ｂのｎウェル
３ａの部分のポリシリコンゲート２３に設けた側壁シリ
コン酸化膜に対し自己整合的にｐ+ 拡散層５２を形成す
る。
フォトレジスト（不図示）で覆い、全面に、ホウ素
（Ｂ）等のｐ型不純物をイオン注入して、メモリセルア
レイ部Ａの、後に基板コンタクト部となる部分にｐ+ 拡
散層２０を形成するとともに、周辺回路部Ｂのｎウェル
３ａの部分のポリシリコンゲート２３に設けた側壁シリ
コン酸化膜に対し自己整合的にｐ+ 拡散層５２を形成す
る。
【００８９】次に、図１２（ａ）に示すように、全面に
ｎ型ポリシリコン膜を形成した後、フォトリソグラフィ
ー及び異方性ドライエッチングにより、そのｎ型ポリシ
リコン膜をパターニングして、図示の如く、メモリキャ
パシタのストレージノード１０を形成するとともに、ｎ
+ 拡散層１３ｂ及びｐ+ 拡散層２０に対する夫々の引き
出し電極１４を形成する。
ｎ型ポリシリコン膜を形成した後、フォトリソグラフィ
ー及び異方性ドライエッチングにより、そのｎ型ポリシ
リコン膜をパターニングして、図示の如く、メモリキャ
パシタのストレージノード１０を形成するとともに、ｎ
+ 拡散層１３ｂ及びｐ+ 拡散層２０に対する夫々の引き
出し電極１４を形成する。
【００９０】次に、全面にＯＮＯ膜からなるキャパシタ
誘電体膜９を形成し、フォトリソグラフィー及び異方性
ドライエッチングにより、その所定箇所に、フィールド
シールド電極５０に対するコンタクトホール（図中、Ｄ
で示す。）を形成する。
誘電体膜９を形成し、フォトリソグラフィー及び異方性
ドライエッチングにより、その所定箇所に、フィールド
シールド電極５０に対するコンタクトホール（図中、Ｄ
で示す。）を形成する。
【００９１】次に、図１２（ｂ）に示すように、全面に
ｎ型ポリシリコン膜を形成した後、フォトリソグラフィ
ー及び異方性ドライエッチングにより、そのｎ型ポリシ
リコン膜をパターニングして、図示の如く、メモリキャ
パシタのセルプレート８を形成する。また、このセルプ
レート８で覆われていない部分のキャパシタ誘電体膜９
を除去する。
ｎ型ポリシリコン膜を形成した後、フォトリソグラフィ
ー及び異方性ドライエッチングにより、そのｎ型ポリシ
リコン膜をパターニングして、図示の如く、メモリキャ
パシタのセルプレート８を形成する。また、このセルプ
レート８で覆われていない部分のキャパシタ誘電体膜９
を除去する。
【００９２】次に、図１２（ｃ）に示すように、全面
に、例えば、ＢＰＳＧ膜からなる層間絶縁膜１５ａを常
圧ＣＶＤ法により形成する。そして、その層間絶縁膜１
５ａの所定位置にコンタクトホールを開孔し、そのコン
タクトホールを通じてｎ+ 拡散層１３ｂの引き出し電極
１４にコンタクトするポリサイド配線からなるビット線
１８を形成する。
に、例えば、ＢＰＳＧ膜からなる層間絶縁膜１５ａを常
圧ＣＶＤ法により形成する。そして、その層間絶縁膜１
５ａの所定位置にコンタクトホールを開孔し、そのコン
タクトホールを通じてｎ+ 拡散層１３ｂの引き出し電極
１４にコンタクトするポリサイド配線からなるビット線
１８を形成する。
【００９３】この後、詳細な図示は省略するが、例え
ば、ＢＰＳＧ膜からなる層間絶縁膜を全面に更に形成し
た後、その層間絶縁膜の所定箇所にコンタクトホールを
形成し、それらのコンタクトホールをタングステン
（Ｗ）プラグ２１、２６により夫々埋め込む。そして、
その層間絶縁膜の上に金属配線２２、２７、５３を夫々
形成し、図８の構造を得る。
ば、ＢＰＳＧ膜からなる層間絶縁膜を全面に更に形成し
た後、その層間絶縁膜の所定箇所にコンタクトホールを
形成し、それらのコンタクトホールをタングステン
（Ｗ）プラグ２１、２６により夫々埋め込む。そして、
その層間絶縁膜の上に金属配線２２、２７、５３を夫々
形成し、図８の構造を得る。
【００９４】この第２の実施の形態でも、既述した第１
の実施の形態と同様、メモリセルアレイ部Ａのｐ型シリ
コン半導体層３が、埋め込み酸化膜層２と６により、他
の基板部から電気的に絶縁分離されていて、そのメモリ
セルアレイ部Ａのｐ型シリコン半導体層３を独立に基板
バイアスすることができるので、特に、トリプルウェル
構造を採用しなくても、従来のトリプルウェル構造と同
様の効果を得ることができる。
の実施の形態と同様、メモリセルアレイ部Ａのｐ型シリ
コン半導体層３が、埋め込み酸化膜層２と６により、他
の基板部から電気的に絶縁分離されていて、そのメモリ
セルアレイ部Ａのｐ型シリコン半導体層３を独立に基板
バイアスすることができるので、特に、トリプルウェル
構造を採用しなくても、従来のトリプルウェル構造と同
様の効果を得ることができる。
【００９５】また、メモリセルアレイ部Ａでの素子間分
離をフィールドシールド素子分離法で行うことにより、
ＬＯＣＯＳ法やＳＴＩ法のような絶縁体分離法を用いる
場合と違って、メモリセルアレイ部Ａのｐ型シリコン半
導体層３の電位が局所的な電界制御により固定され、Ｓ
ＯＩ構造特有の基板浮遊効果を回避することができる。
離をフィールドシールド素子分離法で行うことにより、
ＬＯＣＯＳ法やＳＴＩ法のような絶縁体分離法を用いる
場合と違って、メモリセルアレイ部Ａのｐ型シリコン半
導体層３の電位が局所的な電界制御により固定され、Ｓ
ＯＩ構造特有の基板浮遊効果を回避することができる。
【００９６】一方、周辺回路部Ｂでは、上述したＬＯＣ
ＯＳ法やＳＴＩ法のような絶縁体分離法を素子間分離に
用いることにより、例えば、ＣＭＯＳ構造での素子間分
離を簡便に行うことができる。
ＯＳ法やＳＴＩ法のような絶縁体分離法を素子間分離に
用いることにより、例えば、ＣＭＯＳ構造での素子間分
離を簡便に行うことができる。
【００９７】
【発明の効果】本発明においては、メモリセルアレイ領
域の基板部が、ＳＯＩ構造の埋め込み絶縁層とトレンチ
分離構造とにより、他の基板部から電気的に絶縁分離さ
れているので、そのメモリセルアレイ領域の基板部を独
立に電位制御することが可能となり、特に、トリプルウ
ェル構造を採用しなくても、従来のトリプルウェル構造
と同様の効果を得ることができる。
域の基板部が、ＳＯＩ構造の埋め込み絶縁層とトレンチ
分離構造とにより、他の基板部から電気的に絶縁分離さ
れているので、そのメモリセルアレイ領域の基板部を独
立に電位制御することが可能となり、特に、トリプルウ
ェル構造を採用しなくても、従来のトリプルウェル構造
と同様の効果を得ることができる。
【００９８】従って、トリプルウェル構造を採用しない
ため、基板濃度を比較的低く抑えることができて、基板
バイアス効果の悪化やメモリセルキャパシタの保持特性
の劣化という問題を回避することができる。
ため、基板濃度を比較的低く抑えることができて、基板
バイアス効果の悪化やメモリセルキャパシタの保持特性
の劣化という問題を回避することができる。
【００９９】また、メモリセルアレイ領域での素子間分
離をフィールドシールド素子分離法で行うことにより、
ＬＯＣＯＳ法やＳＴＩ法のような絶縁体分離法を用いる
場合と違って、メモリセルアレイ領域の基板部の電位が
局所的な電界制御により固定されるので、ＳＯＩ構造特
有の基板浮遊効果を回避することができる。
離をフィールドシールド素子分離法で行うことにより、
ＬＯＣＯＳ法やＳＴＩ法のような絶縁体分離法を用いる
場合と違って、メモリセルアレイ領域の基板部の電位が
局所的な電界制御により固定されるので、ＳＯＩ構造特
有の基板浮遊効果を回避することができる。
【０１００】この時、メモリキャパシタを、例えば、リ
バーストレンチキャパシタに構成して、そのメモリキャ
パシタのセルプレートをフィールドシールド電極と一体
に構成すると、それらへのコンタクト構造及び製造工程
を夫々簡略化することができる。
バーストレンチキャパシタに構成して、そのメモリキャ
パシタのセルプレートをフィールドシールド電極と一体
に構成すると、それらへのコンタクト構造及び製造工程
を夫々簡略化することができる。
【０１０１】一方、周辺回路領域では、例えば、ＬＯＣ
ＯＳ法やＳＴＩ法のような絶縁体分離法を素子間分離に
用いることにより、ＣＭＯＳ構造等での素子間分離を簡
便に行うことができる。
ＯＳ法やＳＴＩ法のような絶縁体分離法を素子間分離に
用いることにより、ＣＭＯＳ構造等での素子間分離を簡
便に行うことができる。
【図１】本発明の第１の実施の形態によるＤＲＡＭの概
略断面図である。
略断面図である。
【図２】本発明の第１の実施の形態によるＤＲＡＭのメ
モリセルアレイ部の平面配置図である。
モリセルアレイ部の平面配置図である。
【図３】本発明の第１の実施の形態によるＤＲＡＭの全
体概略構成図である。
体概略構成図である。
【図４】本発明の第１の実施の形態によるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図５】本発明の第１の実施の形態によるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図６】本発明の第１の実施の形態によるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図７】本発明の第１の実施の形態によるＤＲＡＭの製
造方法を工程順に示す概略断面図である。
造方法を工程順に示す概略断面図である。
【図８】本発明の第２の実施の形態によるＤＲＡＭの概
略断面図である。
略断面図である。
【図９】本発明の第２の実施の形態によるＤＲＡＭのメ
モリセルアレイ部の平面配置図である。
モリセルアレイ部の平面配置図である。
【図１０】本発明の第２の実施の形態によるＤＲＡＭの
全体概略構成図である。
全体概略構成図である。
【図１１】本発明の第２の実施の形態によるＤＲＡＭの
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
【図１２】本発明の第２の実施の形態によるＤＲＡＭの
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
１ …ｐ型単結晶シリコン半導体基板 ２ …埋め込み酸化膜層 ３ …ｐ型単結晶シリコン半導体層 ３ａ…ｎウェル ４、５、３０…トレンチ ６ …シリコン酸化膜層 ８ …ｎ型ポリシリコン膜（セルプレート） ８ａ、５０…フィールドシールド電極 ９ …キャパシタ誘電体膜 １０…ｎ型ポリシリコン膜（ストレージノード） １０ａ…ストレージコンタクト １１…ｎ型ポリシリコンゲート（ワード線） １２、１２ｂ、１３、１３ｂ、２５…ｎ+ 拡散層 １２ａ、１３ａ、２４…ｎ- 拡散層 １４…ｎ型ポリシリコン膜（引き出し電極） １５…層間絶縁膜 １６…ビットコンタクト １７、２１、２６、４２…タングステン（Ｗ）プラグ １８…金属配線（ビット線） １９…金属配線（Ｖcc／２） ２０、５２…ｐ+ 拡散層 ２２…金属配線（Ｖbb） ２３…ｎ型ポリシリコンゲート ２７、５３…金属配線 ２８…ＬＯＣＯＳ酸化膜 ５１…ｐ- 拡散層 Ａ …メモリセルアレイ部 Ｂ …周辺回路部
Claims (13)
- 【請求項１】 第１の絶縁層上に設けられた単結晶半導
体層にメモリセルアレイ領域及び周辺回路領域の各素子
が形成された半導体記憶装置であって、 前記メモリセルアレイ領域を取り囲むように、且つ、前
記単結晶半導体層を貫通して形成されたトレンチ内に第
２の絶縁層が設けられ、 前記第１及び第２の絶縁層により、前記メモリセルアレ
イ領域の前記単結晶半導体層が前記周辺回路領域の前記
単結晶半導体層から電気的に絶縁分離されており、 前記メモリセルアレイ領域では、フィールドシールド素
子分離法により素子間分離がなされ、 前記周辺回路領域では、絶縁体分離法により素子間分離
がなされていることを特徴とする半導体記憶装置。 - 【請求項２】 前記周辺回路領域における素子間分離
が、トレンチ素子分離法によりなされていることを特徴
とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記周辺回路領域における素子間分離
が、ＬＯＣＯＳ法によりなされていることを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項４】 前記メモリセルアレイ領域の前記単結晶
半導体層にバックバイアス電位が与えられていることを
特徴とする請求項１〜３のいずれか１項に記載の半導体
記憶装置。 - 【請求項５】 前記メモリセルアレイ領域に、１トラン
ジスタ−１キャパシタ型のメモリセルが形成されている
ことを特徴とする請求項１〜４のいずれか１項に記載の
半導体記憶装置。 - 【請求項６】 前記メモリセルアレイ領域の前記単結晶
半導体層に、又は、その単結晶半導体層を貫通して設け
られたトレンチ内に各メモリセルのキャパシタ構造が形
成されていることを特徴とする請求項５に記載の半導体
記憶装置。 - 【請求項７】 前記各メモリセルのキャパシタ構造が、
前記メモリセルアレイ領域の前記トレンチの内面に絶縁
膜を介して設けられたセルプレート、そのセルプレート
の上に設けられたキャパシタ絶縁膜、及び、そのキャパ
シタ絶縁膜の上に設けられたストレージノードにより構
成されていることを特徴とする請求項６に記載の半導体
記憶装置。 - 【請求項８】 前記メモリセルアレイ領域におけるフィ
ールドシールド素子分離構造のフィールドシールド電極
が、前記セルプレートに連続して形成されていることを
特徴とする請求項７に記載の半導体記憶装置。 - 【請求項９】 前記各メモリセルのキャパシタ構造が、
スタック型に構成されていることを特徴とする請求項５
に記載の半導体記憶装置。 - 【請求項１０】 前記キャパシタ構造のセルプレート
が、前記メモリセルアレイ領域におけるフィールドシー
ルド素子分離構造のフィールドシールド電極に電気的に
接続されていることを特徴とする請求項９に記載の半導
体記憶装置。 - 【請求項１１】 第１の単結晶半導体基板と、表面に第
１の絶縁膜を形成した第２の単結晶半導体基板とを、前
記第１の絶縁膜を介して互いに貼り合わせた後、一方の
単結晶半導体基板の厚みを加工して、他方の単結晶半導
体基板上に、前記第１の絶縁膜を介して単結晶半導体層
を形成する工程と、 前記単結晶半導体層の周辺回路領域となる部分に素子分
離構造を形成する工程と、 前記単結晶半導体層の前記周辺回路領域となる部分とメ
モリセルアレイ領域となる部分との間に、前記メモリセ
ルアレイ領域となる部分を取り囲むように、少なくとも
前記第１の絶縁膜に達する深さの第１のトレンチを形成
するとともに、前記メモリセルアレイ領域となる部分の
前記単結晶半導体層の所定位置に、メモリセルキャパシ
タを形成するための第２のトレンチを形成する工程と、 前記第１及び第２のトレンチ内を埋め込むように全面に
第２の絶縁膜を形成する工程と、 前記第１及び第２のトレンチ外の前記第２の絶縁膜を除
去した後、前記第２のトレンチ内の前記第２の絶縁膜を
除去する工程と、 前記第２のトレンチの内面を含む前記メモリセルアレイ
領域となる部分の全面に第３の絶縁膜を形成する工程
と、 前記第３の絶縁膜の上に第１の導電膜を形成する工程
と、 前記第１の導電膜をパターニングして、前記メモリセル
アレイ領域において素子分離領域となる領域及びそれと
連続した前記第２のトレンチを含む領域とに前記第１の
導電膜を残す工程と、 前記第１の導電膜の上に第４の絶縁膜を形成する工程
と、 前記第４の絶縁膜の上に第２の導電膜を形成した後、そ
の第２の導電膜をメモリキャパシタのストレージノード
のパターンに加工する工程と、 前記周辺回路領域となる部分及び前記メモリセルアレイ
領域となる部分の所定箇所に夫々ＭＯＳＦＥＴを形成す
る工程と、 前記メモリセルアレイ領域となる部分に形成した前記Ｍ
ＯＳＦＥＴの一方の拡散層と前記第２の導電膜とを電気
的に接続する工程と、を有することを特徴とする半導体
記憶装置の製造方法。 - 【請求項１２】 前記周辺回路領域となる部分に形成す
る前記素子分離構造として、前記単結晶半導体層に第３
のトレンチを形成し、前記第１及び第２のトレンチ内を
前記第２の絶縁膜で埋め込む際に、前記第３のトレンチ
内も前記第２の絶縁膜で埋め込むことを特徴とする請求
項１１に記載の半導体記憶装置の製造方法。 - 【請求項１３】 第１の単結晶半導体基板と、表面に第
１の絶縁膜を形成した第２の単結晶半導体基板とを、前
記第１の絶縁膜を介して互いに貼り合わせた後、一方の
単結晶半導体基板の厚みを加工して、他方の単結晶半導
体基板上に、前記第１の絶縁膜を介して単結晶半導体層
を形成する工程と、 前記単結晶半導体層の周辺回路領域となる部分に素子分
離構造を形成する工程と、 前記単結晶半導体層の前記周辺回路領域となる部分とメ
モリセルアレイ領域となる部分との間に、前記メモリセ
ルアレイ領域となる部分を取り囲むように、少なくとも
前記第１の絶縁膜に達する深さのトレンチを形成する工
程と、 前記トレンチ内を埋め込むように第２の絶縁膜を形成す
る工程と、 前記周辺回路領域となる部分にフィールドシールド素子
分離構造を形成する工程と、 前記周辺回路領域となる部分及び前記メモリセルアレイ
領域となる部分の所定箇所に夫々ＭＯＳＦＥＴを形成す
る工程と、 前記メモリセルアレイ領域となる部分に、その部分の前
記ＭＯＳＦＥＴの一方の拡散層に電気的に接続したスト
レージノードを有するメモリキャパシタを形成する工程
と、を有することを特徴とする半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10083890A JPH11284146A (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10083890A JPH11284146A (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284146A true JPH11284146A (ja) | 1999-10-15 |
Family
ID=13815250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10083890A Withdrawn JPH11284146A (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11284146A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-03-30 JP JP10083890A patent/JPH11284146A/ja not_active Withdrawn
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