KR970000227B1 - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체 메모리 장치 및 그 제조방법
제1도는 종래의 SOI 트랜지스터의 단면구조도.
제2도는 종래의 수직 DRAM셀의 단면구조도.
제3도는 본 발명의 DRAM셀의 평면구조도.
제4도는 본 발명의 DRAM셀의 수직구조도.
제5도는 본 발명의 DRAM셀의 등가회로도.
제6도(a) 내지 (f)는 DRAM셀의 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
100 : P+기판영역 21 : P-에피택셜 실리콘층
23 : 절연층 25 : 게이트(워드라인)
27 : 드레인 29 : 제1유전체막
31A : 소오스 31B : 스토리지 노드
33 : 제2유전체막 35 : 플레이트전극
37 : 절연층 39 : 비트라인
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)구조 및 이의 형성방법에 관한 것이다.
반도체 소자의 집적도가 향상됨에 따라 이의 제조 공정시 요구되는 사항도 늘어나게 되었다.
특히 반도체 메모리 장치중 DRAM의 경우, 고집적화를 위해 요구되는 사항으로 개별소자간의 격리와 커패시턴스의 증대를 대표적으로 들 수 있다.
소자의 특성을 향상시키면서 소자간의 격리도 용이하게 할 수 있는 기술중의 하나가 SOI(Silicon On Insulator)기술이다.
SOI 기술은 절연층상에 형성된 반도체층에 트랜지스터를 형성하는 것으로, 가장 일반적인 SOI 구조는 실리콘 산화막위에 실리콘 단결정층이 형성된 것이다.
제1도에 종래의 SOI 트랜지스터 구조를 단면도로 도시하였다.
SOI 기술은 벌크 반도체(bulk semiconductor)에 형성되는 집적회로에 있어서 존재하는 기생요소(parasitic elements)를 줄일 수 있기 때문에 고성능, 고밀도의 집적회로를 구현할 수 있다.
벌크 실리콘 기판에 형성되는 MOS 트랜지스터를 예로 들면, 소오스 및 드레인영역과 기판 사이에 기생용량이 존재할 뿐 아니라, 소오스 및 드레인영역과 기판영역 브레이크 다운(breakdown)이 일어날 가능성도 존재한다.
또한, 벌크 실리콘 기판에 CMOS를 형성하는 기술에 있어서는 인접한 웰에서의 n채널과 p채널 트랜지스터에 의한 기생 바이폴라 트랜지스터가 래치 업(latch-up)을 일으키기도 한다.
반면에 SOI 구조는 기생요소들을 상당히 감소시킬 수 있고 접합 브레이크 다운에 의한 저항력을 증가시킬 수 있어 고성능의 고집적 소자의 제조에 적합한 것으로 잘 알려져 있다.
그러나 SOI 구조의 하부절연층(4)으로 인한 몇가지 문제가 있다.
벌크 트랜지스터(1)에 있어서, 전기적 접속은 기판을 통해 MOS 트랜지스터의 채널인 바디 노드(Body node)(12)로 쉽게 이루어진다.
일반적인 SOI 트랜지스터는 전기적으로 부유(floating)상태인 바디 노드(12)를 가지고 있다.
바디 노드가 하부절연층(4)에 의해 기판(2)으로부터 절연되어 있기 때문이다.
충분한 드레인(8)-소오스(6)간 바이어스하에서는 다수 캐리어가 바디 노드로 이동하고 소수 캐리어가 드레인으로 이동함으로써 이온 충돌에 의해 드레인 부근에 전자-정공쌍이 생성되며, 이로 인해 바디 노드(12)와 트랜지스터의 소오스(6) 사이의 전압차가 발생된다.
이 전압차에 의해 유효 문턱전압은 감소되고 드레인 전류는 증가되어 드레인 전류 대 전압특성에 있어서의 킹크(kink) 현상이 발생되게 된다.
또한 SOI 구조는 기판(2)이 게이트로 사용되고, 트랜지스터 하부의 절연층(4)이 게이트 절연층으로 사용되는 기생 백채널(back channel) 트랜지스터가 형성되는 문제가 있다.
이로 인해 트랜지스터 동작 특성이 불안정해지는 단점을 가지고 있다.
제1도의 미설명부호 10은 게이트, 16은 게이트 측벽사이드월, 18은 LDD 접합영역을 각각 나타낸다.
한편, DRAM을 고집적화시키기 위해서는 DRAM셀 크기를 축소시켜야 하는데 이에 따라 커패시터 면적 또한 작아지게 된다.
그러나 안정된 회로동작을 유지하려면 커패시터 용량이 신호를 생성할 수 있을만큼 충분히 커야 하므로 자연히 커패시터 면적이 커질 것이 요구된다.
이에 따라 좁은 면적에서도 큰 커패시터 용량을 얻기 위한 방법이 여러 가지로 제안되어 왔다.
그중에서 미국 특허 5,102,817호에 기술된 수직 DRAM셀 구조에 대해 살펴보면 다음과 같다.
제2도에 상기 수직 DRAM셀 구조의 단면도를 나타내었다.
상기 수직 DRAM셀은 n웰(34)이 형성되어 있고, 필드 산화막(36), 산화막(38), 질화막(40), 워드라인(14), 비트라인(20), 비트라인 스트랩(strap)(24), n+커패시터 플레이트영역(44), 커패시터 절연산화막(46), 커패시터 플레이트(48), 트랜지스터 채널(58), 게이트 산화막(56), 매몰격리 산화막(52)을 포함하는 p형 실리콘 기판(32)에 형성된다.
상기 구조에서 셀 커패시터는 커패시터 플레이트(48)와 n+커패시터 플레이트영역(44)에 의해 형성되고, 커패시터 절연막은 산화막(46)이 된다.
전하는 커패시터 플레이트(48)에 저장된다.
셀 트랜지스터는 커패시터 플레이트(48)로 된 소오스와 비트라인(20)으로 된 드레인, 폴리실리콘 채널(58)로 된 채널, 워드라인(14)으로 된 게이트, 게이트 산화막(56)에 의해 형성된다.
이와같은 수직구조의 DRAM셀은 셀당 점유면적이 작은 장점이 있다.
그러나 트랜치 측벽에 전체적으로 농도가 동일한 하나의 도전층(48)을 형성하여 하부는 커패시터 플레이트로 사용하고 상부는 트랜지스터 채널로 사용함으로써 전체적인 불순물 농도가 같은 하나의 층이 두가지 역할을 함께 수행하도록 하기 때문에 동작이 불안정해질 우려가 있다.
본 발명은 상술한 SOI 구조와 트렌치를 이용한 DRAM셀 구조의 장점만을 취하여 소자의 특성이 우수하면서도 고집적화가 가능하도록 큰 커패시터 용량을 얻을 수 있는 DRAM셀을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 반도체 기판상의 절연층(23) 소정부분에 매몰되어 형성된 상기 트랜지스터의 게이트전극(25), 상기 절연층(23)의 소정 부분을 통해 상기 반도체 기판에 형성된 트렌치(101), 상기 트랜지스터 게이트전극(25)이 매몰되어 형성된 절연층(23) 상부 및 상기 트랜치(101) 내면상의 소정 영역에 형성된 불순물 도핑영역(27,31A,31B)을 포함하는 반도체층을 포함하여 구성된다.
상기 반도체 메모리 장치를 제조하기 위한 본 발명의 반도체 메모리 장치의 제조방법은 반도체 기판상에 형성된 절연층(23)의 소정 부분에 상기 트랜지스터 게이트전극(25)를 매몰시켜 형성하는 제1단계, 상기 절연층(23)의 소정 부분을 통해 상기 반도체 기판에 트렌치(101)를 형성하는 제2단계, 상기 트랜지스터 게이트전극이 매몰되어 형성된 절연층(23) 상부 및 트렌치 내면 소정부위에 트랜지스터 채널영역(47)과 소오스(31A) 및 드레인(27), 그리고 커패시터 스토리지 노드(31B) 각각을 하나의 동일한 층으로 형성하는 제3단계를 포함하여 구성된다.
본 발명은 반도체 기판상에 형성된 절연층에 트랜지스터의 게이트를 매몰시켜 형성함으로써 트랜지스터 특성을 개선한다.
또한 DRAM셀 커패시터를 트렌치형 커패시터 2개를 병렬로 연결한 형태로 구성함으로써 커패시터 용량을 증대시킨다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
제3도는 본 발명의 실시예에 의한 DRAM셀의 평면도를 나타낸 것으로, 하나의 트랜지스터와 하나의 커패시터로 구성된 단위 메모리셀 2개가 트랜지스터의 드레인(비트라인 콘택 41 하부영역)을 공통으로 하여 마주보는 형태로 배열된 구조를 나타낸다.
제4도는 제3도의 A-A'선에 따른 단면 구조도를 나타낸 것이다.
본 발명의 DRAM셀은 상부에 고농도 도핑영역, 예컨대, p+형 기판영역(100)과 이 p+기판영역(100)위에 p-에피텍셜 실리콘층(21)이 형성되고, p-에피택셜층(21) 및 p+형 기판영역(100)의 소정 부분에 트렌치(101)가 형성된 반도체 기판에 형성된다.
셀 트랜지스터는 상기 p-에피택셜실리콘층(21)상에 형성된 절연층(23)의 소정부분에 매몰되어 형성되는 게이트(워드라인)(25)와 그 상부에 형성된 게이트 절연층(29A), 게이트적(29A)상에 형성된 채널영역(47), 상기 절연층(23) 상부에 형성된 n형 실리콘층 소정 부분에 불순물의 도핑에 의해 이루어진 드레인(27) 및 소오스(31A)로 구성된다.
또한 상기 트렌치 주변부의 기판영역(100)과 트렌치 내벽에 형성된 제1유전체막(29B)과 이 유전체막(29)상에 형성되며 상기 셀 트랜지스터의 드레인(27) 및 소오스(31A)가 형성된 층과 동일한 층에 형성된 커패시터 스토리지 노드(31B)로 이루어지는 제1커패시터와, 상기 커패시터 스토리지 노드(31B)와 커패시터 스토리지 노드(31B) 상부면에 형성된 제2유전체막(33)과 제2유전체막(33)상에 형성된 커패시터 플레이트전극(35)으로 이루어지는 제2커패시터가 병렬로 연결되어 셀 커패시터를 구성한다.
상기 셀 트랜지스터의 소오스(31A)와 셀 커패시터 스토리지 노드(31B)는 제4도에 도시된 바와같이 하나의 동일한 층으로 형성되는데 소오스(31A)는 상기 게이트(25) 일측 상부에서 상기 트렌치 상부에 이르는 영역이 되고, 스토리지 노드(31B)는 상기 절연층(23) 하부에서 트렌치 하부에 이르는 영역이 된다.
상기 트랜지스터의 드레인(27)상에는 절연층(37)에 형성된 콘택홀을 통해 드레인(27)에 접속되는 비트라인(39)이 형성되어 있다.
제5도는 본 발명의 DRAM셀의 등가회로도를 나타낸 것으로, 트랜지스터의 소오스(31A)와 동일층으로 연결된 커패시터 스토리지 노드(31B)를 공통으로 하여 기판(100)과 스토리지 노드(31B), 플레이트전극(35)과 스토리지 노드(31B)가 각각 형성하는 제1 및 제2커패시터가 병렬로 연결된 것을 도시하고 있다.
제6도(a) 내지 (f)는 본 발명의 실시예에 의한 DRAM셀의 제조방법을 공정순서에 따라 도시한 것이다.
제6도(a)를 참조하면, 반도체 기판의 상부에 고농도의 불순물 도핑영역으로서, 예컨대 p+형 기판영역(100)을 적어도 1μm 이상 형성하고, 이 위에 p-형 에피택셜실리콘층(21)을 성장시킨 다음 그위에 절연층(33)을 형성한다.
상기 절연층(33)으로는 산화막을 사용할 수 있다.
또한 상기 절연층(33)으로 산화막위에 불순물이 도핑된 산화막으로서 예컨대 PSG(Phospho Silicate Glass)를 증착하여 형성하거나 산화막위에 도우프드 폴리실리콘을 증착하여 형성한 다층막을 이용할 수도 있다.
이어서 상기 절연층(23)상에 포토레지스트(PR)를 도포한 후 포토리소그래피(Photolithography)공정에 의해 워드라인 패턴으로 패터닝한 다음 패터닝된 상기 포토레지스트 패턴(PR)을 마스크로 하여 상기 절연층(23)의 소정 부분을 이방성 식각하여 워드라인 영역을 형성한다.
절연층(23)의 이방성 식각 공정시 상기 p-형 에피택셜층(21) 표면이 노출될 때까지 절연층의 소정 부분을 완전히 제거할 수도 있고 소정 두께만큼 남도록 식각할 수도 있다.
p-형 에피택셜층(21)의 표면이 노출될 때까지 식각하는 경우에는 노출된 에피택셜층 표면에 산화공정에 의해 얇은 산화막(23A)을 형성한다.
제6도(b)를 참조하면, 상기 절연층(23)상에 도우프드 폴리실리콘을 증착한 후 에치백하여 절연층에 형성된 워드라인(게이트)영역에 도우프드 폴리실리콘을 매몰시켜 워드라인(게이트)(25)을 형성한다.
제6도(c)를 참조하면, 상기 절연층(23)과 p-에피택셜실리콘층(21) 및 p+기판영역(100)의 소정 부분을 식각하여 워드라인(게이트)(25)의 일측에 워드라인과 소정의 간격을 두고 트렌치(101)를 형성한다.
상기 트렌치는 필요한 커패시터 용량에 따라 깊이를 조절하여 형성하는데 적어도 p+형 기판영역(100)에 닿도록 형성해야 한다.
이어서 상기 결과물 전면에 제1유전체막(29)을 매우 얇은 두께로 형성한다.
이와같이 형성된 제1유전체막(29)은 게이트(워드라인)(25)상에서는 게이트 절연층(29A)으로 사용되며, 트렌치 부분에서는 제1커패시터 유전체막(29B)으로 이용된다. 제6도(d)를 참조하면, 상기 제1유전체막(29)상에 n-실리콘층(31)으로서, 예컨대 n-폴리실리콘층을 증착한 후 게이트(워드라인)(25) 상부의 게이트 채널이 될 영역(47)을 제외한 영역에 불순물로 도핑시켜 트랜지스터의 드레인(27)과, 트랜지스터의 소오스와 커패시터의 스토리지 노드가 되는 도전형(31)을 형성한다.
불순물의 도핑은 워드라인(게이트)부분을 포토레지스트로 마스킹한 후 불순물을 이온 주입하는 방법에 의해 행할 수 있다.
이때 트렌치의 깊이가 깊을 경우 절연층(23) 표면부위는 통상의 수직이온주입을 행하고 트렌치부위는 경사이온주입을 행한다.
또한, n-실리콘층 하부의 절연층(23)을 PSG 또는 도우프드 폴리실리콘을 포함하여 형성한 경우에는 확산공정에 의해 상부의 n-실리콘층으로부터 PSG 또는 도우프드 폴리실리콘내의 불순물을 도핑시킨다.
이때는 워드라인(게이트)으로 인해 게이트 채널영역 이외의 영역으로만 셀프얼라인(self-align) 도핑되게 한다.
상기와 같이 트랜지스터의 소오스(31) 및 드레인(27)과 커패시터의 스토리지 노드(31)가 소정부분에 형성된 n-형 실리콘층을 포토리소그래피공정에 의해 소정 패턴으로 패터닝하여 액티브영역을 정의한다.
이와같이 본 발명은 종래 공정에서와 같은 별도의 소자분리공정에 의하지 않고 트랜지스터의 소오스 및 드레인과 커패시터의 스토리지 노드가 형성된 실리콘층을 패터닝함으로써 액티브영역을 정의하고 이웃하는 액티브영역과 분리시킨다.
다음에 상기 결과물 전면에 제2유전체막(33)을 얇게 형성한 후 그위에 커패시터 플레이트전극으로 이용될 도전층으로서 도우프드 폴리실리콘(35)을 증착한다.
제6도(e)를 참조하면, 상기 도우프드 폴리실리콘층(35)을 소정 패턴으로 패터닝하여 커패시터 플레이트전극을 형성한다.
상기 커패시터 플레이트전극(35)형성을 위한 패터닝 공정시 그 하부의 제2유전체막(31)의 노출되는 부분은 식각할 수도 있고 식각하지 않고 남길 수도 있다.
제6도(e)에는 식각된 상태가 도시되어 있다.
이어서 상기 결과물 전면에 절연층(37)을 형성한다.
제6도(f)를 참조하면, 상기 절연층(37)의 소정 부분을 선택적으로 식각하여 트랜지스터의 드레인(27)을 노출시키는 비트라인 콘택홀을 형성한 다음, 절연층(37) 전면에 전물질로서, 예컨대 도우프드 폴리실리콘 또는 폴리사이드(도우프드 폴리실리콘+실리사이드) 또는 Al 중에서 어느 하나를 증착하고 소정 패턴으로 패터닝하여 비트라인(39)을 형성함으로써 DRAM셀을 완성한다.
이상과 같이 본 발명에 의하면 기존의 SOI 트랜지스터 구조와 같이 절연층상에 트랜지스터를 형성하였으나, 킹크 현상이나 백채널 트랜지스터 현상은 발생하지 않는 트랜지스터를 형성할 수 있으므로 소자의 특성을 향상시킬 수 있다.
또한 커패시터를 트렌치 내벽에 형성된 한개의 스토리지 노드를 공통으로 하여 두개의 플레이트전극, 즉 기판과 스토리지 노드상에 제2유전체막을 개재하여 형성된 폴리실리콘층을 병렬로 연결한 형태로 구성함으로써 동일 면적에 대한 커패시터 용량을 극대화할 수 있다.
그리고 트랜지스터의 소오스 및 드레인, 게이트 채널, 커패시터 스토리지 노드를 하나의 층으로 형성함으로써 정보의 전달경로를 최소화하여 구조와 제조방법을 단순화시킬 수 있다.
또한, 소자가 형성되는 액티브영역을 별도의 소자 분리 공정에 의하지 않고 쉽게 형성함으로써 공정의 단순화를 이룰 수 있을 뿐 아니라 작은 피쳐 사이즈(feature size)에도 적용이 가능하다.
결론적으로 본 발명은 소자의 특성 향상은 물론 제조 공정의 단순화와 더불어 제조시 전체 마스크를 줄임으로써 제조비용의 절감효과를 가져올 수 있다.

Claims (28)

  1. 하나의 트랜지스터와 하나의 커패시터로 이루어지는 메모리 셀이 매트릭스 형태로 배열되어 구성된 반도체 메모리 장치에 있어서, 반도체 기판상의 절연층(23) 소정 부분에 매몰되어 형성된 상기 트랜지스터의 게이트전극(25) ; 상기 절연층(23)의 소정 부분을 통해 상기 반도체 기판에 형성된 트렌치(101) ; 상기 트랜지스터 게이트전극(25)에 매몰되어 형성된 절연층(23) 상부 및 상기 트렌치(101) 내면상의 소정영역에 형성된 불순물 도핑영역(27,31A,31B)을 포함하는 반도체층을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 기판은 고농도 불순물 도핑영역(100)과 고농도 불순물 도핑영역(100)상에 형성된 에피택셜층(21)으로 이루어짐을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 불순물영역(27,31A,31B)은 상기 트랜지스터의 소오스(31A) 및 드레인(27), 커패시터의 스토리지 노드(31B)임을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 트랜지스터 게이트전극(25) 상부의 상기 반도체층 영역이 트랜지스터 채널영역(47)으로 됨을 특징으로 하는 반도체 메모리 장치.
  5. 제1도전형의 고농도 기판영역(100) ; 상기 제1도전형의 고농도 기판영역(100) 상부에 형성된 제1도전형의 에피택셜층(21); 상기 제1도전형의 에피택셜층(21)상에 형성된 절연층(23) ; 상기 절연층 소정 부분에 매몰되어 형성된 트랜지스터 게이트전극(25) ; 상기 절연층(23)의 소정 부분을 통해 제1도전형의 에피택셜층(21) 및 제1도전형의 고농도 기판영역(100)에 형성된 트렌치(101) ; 상기 게이트전극(25) 일측 상부 및 상기 트렌치 상부에 형성된 소오스영역(31A); 상기 게이트전극(25) 타측상부에 형성된 드레인영역(27) ; 상기 게이트전극(25) 상부에 게이트 절연막(29A)을 개재하여 형성된 제2도전형의 채널영역(47) ; 제1유전체막(29B)을 개재하여 상기 트렌치(101) 내벽에 형성되되 그 일측은 상기 소오스영역(31A) 하부에 이르고 타측은 상기 절연층(23) 상부 소정 부분에 이르도록 형성된 커패시터 스토리지 노드(31B) ; 제2유전체막(33)을 개재하여 상기 커패시터 스토리지 노드(31B)상에 형성된 커패시터 플레이트전극(35)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 소오스(31A), 드레인(27), 채널영역(47) 및 스토리지 노드(31B)가 하나의 동일층에 형성됨을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 제1유전체막(29B)을 개재하여 고농도 기판영역(100)과 스토리지 노드(31B)가 제1커패시터를 구성하고, 상기 제2유전체막(33)을 개재하여 스토리지 노드(31B)와 플레이트전극(35)이 제2커패시터를 구성함으로써 스토리지 노드(31B)를 공통으로 하여 제1커패시터와 제2커패시터가 병렬 연결된 커패시터 구조를 이루는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 트랜지스터 및 커패시터 상부에 형성된 절연층(27)의 소정부분에 형성된 콘택홀을 통해 상기 드레인영역(27)과 접속되는 비트라인(39)을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 하나의 트랜지스터의 하나의 커패시터로 이루어지는 메모리셀이 매트릭스 형태로 배열되어 구성된 반도체 메모리 장치의 제조에 있어서, 반도체 기판상에 형성된 절연층(23)의 소정 부분에 상기 트랜지스터 게이트전극(25)을 매몰시켜 형성하는 제1단계; 상기 절연층(23)이 소정 부분을 통해 상기 반도체 기판에 트렌치(101)를 형성하는 제2단계 ; 상기 트랜지스터 게이트전극이 매몰되어 형성된 절연층(23) 상부 및 트렌치 내면 소정 부위에 트랜지스터 채널영역(47)과 소오스(31A) 및 드레인(27), 그리고 커패시터 스토리지 노드(31B) 각각을 하나의 동일한 층으로 형성하는 제3단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  10. 제9항에 있어서, 상기 반도체 기판은 고농도 불순물 도핑영역(100)과, 상기 고농도 불순물영역(100)상부에 형성된 에피택셜층(21)을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  11. 제9항에 있어서, 상기 제3단계는 상기 트랜지스터의 게이트전극이 매몰되어 형성된 절연층(23) 상부 및 트렌치(101) 내면상에 유전체막(29)을 형성하는 공정, 상기 유전체막(29)상에 반도체층을 형성하는 공정 ; 상기 트랜지스터 게이트전극(25) 상부의 상기 반도체층 영역을 제외한 영역에 불순물을 도핑시키는 공정으로 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  12. 제11항에 있어서, 상기 트랜지스터 게이트전극 상부의 상기 반도체층 영역이 트랜지스터 채널영역(47)인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  13. 제11항에 있어서, 상기 트랜지스터 채널영역(47) 양측의 불순물이 도핑된 반도체층 영역이 트랜지스터의 소오스(31A) 및 드레인(27)임을 특징으로 하는 반도체 메모리 장치의 제조방법.
  14. 제11항에 있어서, 상기 커패시터 스토리지 노드(31B)는 트렌치내면상에 형성된 상기 불순물이 도핑된 반도체층에 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  15. 제11항에 있어서, 스토리지 노드(31B)와 소오스(31A)는 상기 반도체층의 동일한 불순물 도핑영역에 형성됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
  16. 제9항에 있어서, 상기 커패시터 스토리지 노드(31B)상에 유전체막(33)을 개재하여 커패시터 플레이트전극(35)을 형성하는 단계가 더 포함됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
  17. 제1도전형의 고농도 기판영역(100)상에 제1도전형의 에피택셜층(21)을 형성하는 단계 ; 상기 제1도전형의 에피택셜층(21)상에 절연층(23)을 형성하는 단계 ; 상기 절연층(23)의 소정 부분을 이방성 식각에 의해 제거하여 트랜지스터 게이트전극 영역을 형성하는 단계 ; 상기 절연층(23)의 게이트전극영역에 도전물질을 매립하여 트랜지스터 게이트전극(25)을 형성하는 단계 ; 상기 절연층(23)과 제1도전형의 에피택셜층(21) 및 고농도 기판영역(100)의 소정부분에 트렌치(101)를 형성하는 단계 ; 결과물 전면에 제1유전체막(29)을 형성하는 단계 ; 상기 제1유전체막(29)상에 제2도전형의 반도체층(31)을 형성하는 단계 ; 상기 게이트전극(25) 상부 영역(47)을 제외한 상기 제2도전형의 반도체층(31)에 불순물을 도핑시켜 트랜지스터 소오스영역(31A)과 드레인영역(27) 및 커패시터 스토리지 노드(31B)을 형성하는 단계 ; 상기 반도체층(31)을 소정 패턴으로 패터닝하여 액티브영역을 정의하는 단계 ; 상기 패터닝된 반도체층(31) 전면에 제2유전체막(33)을 형성하는 단계 ; 상기 결과물 전면에 도전층을 형성한 후 소정 패턴으로 패터닝하여 커패시터 플레이트전극(35)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  18. 제17항에 있어서, 상기 트랜지스터 게이트전극영역을 형성하기 위해 상기 절연층(23)의 소정 부분을 이방성 식각하는 단계에서 상기 에피택셜층(21) 표면이 노출되도록 완전히 식각하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  19. 제17항에 있어서, 상기 트랜지스터 게이트전극영역을 형성하기 위해 상기 절연층(23)의 소정 부분을 이방성 식각하는 단계에서 절연층(23)이 소정 두께만큼 남도록 식각하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  20. 제18항에 있어서, 상기 절연층을 이방성 식각한 후에 노출된 에피택셜층(21) 표면에 얇은 산화막(23A)을 형성하는 단계가 더 포함됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
  21. 제17항에 있어서, 상기 절연층(23)이 단일막 또는 다층막으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  22. 제21항에 있어서, 상기 절연층(23)은 산화막임을 특징으로 하는 반도체 메모리 장치의 제조방법.
  23. 제17항에 있어서, 상기 절연층(23)은 산화막위에 불순물이 도핑된 산화막(PSG)을 증착하여 형성하거나 산화막위에 도우프드 폴리실리콘을 증착하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  24. 제17항에 있어서, 상기 워드라인(25)은 도우프드 폴리실리콘을 상기 워드라인영역에 형성된 절연층(23)상에 증착한 후 에치백하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  25. 제17항에 있어서, 상기 제2도전형의 반도체층(31)은 폴리실리콘으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  26. 제17항에 있어서, 상기 제2도전형의 반도체층(31)에 불순물을 도핑시키는 단계는 이온주입 또는 확산 공정중의 어느 하나에 의해 행하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  27. 제17항에 있어서, 상기 커패시터 플레이트전극(35)을 형상한 후에 결과물 전면에 절연층(37)을 형성하는 단계 ; 상기 절연층(37) 소정 부분을 선택적으로 식각하여 상기 드레인영역(27)을 노출시키는 콘택홀을 형성하는 단계 ; 상기 절연층(37)상에 도전물질을 증착하고 소정 패턴으로 패터닝하여 상기 콘택홀을 통해 상기 드레인영역(27)에 접속되는 비트라인(39)을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  28. 제27항에 있어서, 상기 비트라인(39)은 도우프드 폴리실리콘 또는 폴리사이드 또는 Al중에서 선택된 어느 하나에 의해 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
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