JP2004531070A - 深い絶縁トレンチ及びその形成方法 - Google Patents
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Abstract
Description
【0001】
本発明は、集積回路、及び特にバイポーラ若しくはBiCMOS技術を用いた回路の製造に関するものである。基板に掘られた深い絶縁トレンチは、互いに回路の異なる要素を絶縁し、構造間に存在する寄生コンポーネントを最小にすることが意図されている。これらはDTI(Deep Trench Isolation)として知られている。“深い”は、トレンチの深さがその幅より大きく、基板に埋め込まれた層の深さよりはるかに大きいことを意味する。このような深い絶縁トレンチを用いてN+及びP+埋込層を分離し、コレクタ/基板キャパシタンスの周囲コンポーネントを減少する。このキャパシタンスは、回路ノイズ及びバイポーラトランジスタの振動周波数の計算に寄与する。
【背景技術】
【0002】
深い絶縁トレンチはバイポーラトランジスタを囲繞し、電気的絶縁材料から成る。シリコンは、マイクロエレクトロニクス産業において最もよく使用される材料であり、シリコン回路で通常用いられる材料は酸化シリコンである。
【0003】
現在、このような深い絶縁トレンチを形成する種々の方法がある。これらは、トランジスタが作成後の工程の最後に、又は、トランジスタが作製される前の工程の始めに形成されてもよい。
【0004】
トレンチが工程の終わりに形成されるときは、トレンチはトランジスタの要素を切断する必要がないために大きな周囲を有する。コレクタ/基板キャパシタンスについての総ゲインはこの種のトレンチによって制限される。
【0005】
トレンチが工程の始めに形成されるときは、ベースの接触点はトレンチの上方に積層できるので、その周囲は制限され得る。コレクタ/基板キャパシタンスは従来の構成におけるより低い。しかし、一旦トレンチが電気的絶縁材料で充填されると、トランジスタ又は他のコンポーネントを製造するために多くの熱サイクルを基板に付与するが、このサイクルは、基板と充填材料との間に大きな力学的応力を生成する。シリコンとこのようなトレンチを充填するために用いられる二酸化シリコンとの間の熱膨張係数の差は、約10倍のオーダーである。
【0006】
しきい応力を越えると、基板材料に転位が形成され得る。転位が接合を横切るときは、接合漏れ電流は非常に大きく、回路は使用できない。トレンチが工程の終わりに形成される場合は、トレンチが充填された後は回路がもはや高温度サイクルにさらされないので、この欠点は非常に限定される。
【0007】
トレンチが工程の始めに形成される場合は、このような転位の成長を制限するために2つの異なる材料を有するコンポジットフィリング(充填剤)を用いることが提案されてきた;例えば、側部と底部とを酸化物層で被覆し、内部全体を多結晶シリコンで充填できる。しかし、コンポジットフィリングの長さあたりキャパシタンスの値は酸化物のフィリングの値より大きい。というのは、多結晶シリコンの相対誘電率は、二酸化シリコンの相対誘電率より3〜4倍大きいからである。
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、深い絶縁トレンチの絶縁容量を最小化し、基板の転位のリスクを持ち込まない全く異なるシステムを提案するものである。
【課題を解決するための手段】
【0009】
これを実現するために、深い絶縁トレンチは半導体基板に側部と底部とを備え、ここで、この側部と底部とは電気的絶縁材料で被覆されている。電気的絶縁材料は、空のキャビティの範囲を決め、キャビティを閉じるためにプラグ(栓)を形成する。トレンチの側部は、プラグの深さを決定するネックと、底部からの距離が増大するほどネックから外側方向へテーパが形成されている第1の部分とによって形成されている。
【0010】
キャビティに空のスペース、言い替えると、固体材料なしで空気及び/又は残留気体を有するスペースを形成することによって、トレンチの寄生キャパシタンスは低下する。というのは、空気及び/又は残留気体の相対誘電率は1であり、電気的絶縁材料、通常酸化シリコンの相対誘電率は4以上だからである。
【0011】
空のスペースの存在、及び、深いトレンチの側部及び底部を被覆するだけの電気的絶縁材料の小さなボリューム(少量)のために、基板内の転位発生のリスクは低い。空のキャビティの範囲を画定する絶縁材料層は相対的弾力性を有し、固体ブロックを有さない。
【0012】
半導体基板における第1の部分の深さは、約0.2〜1μmの間である。
【0013】
外方へテーパを形成する第1の部分は、約50°〜85°の傾斜を有してもよい。
【0014】
第1の部分の最大幅は、ネックの幅の約2倍に等しくてもよい。
【0015】
ネックと底部との間の側部は、それらがほぼ平行の第2の部分を備えてもよい。
【0016】
しかし、空のキャビティのボリューム(容積)を最大にすることが必要とされている場合は、側部はネックと底部との間に第2の部分を含むべきであるのが好ましく、この第2の部分は、底部からの距離が小さくなるに従ってネックから外方へテーパが形成されている。従って、側部はボトル(瓶)状のプロファイルを有する。
【0017】
他の実施形態では、側部は、ネックと底部との間に凸状の第2の部分を備えてもよい。従って、この側部はカーボイ状のプロファイルを有する。
【0018】
底部は凸状又はほぼ平坦であってもよい。
【0019】
深い絶縁トレンチは通常、半導体材料に掘られた狭い絶縁トレンチと協同(関連、接続)して、かつ全体が電気的絶縁材料から成る。これは底部と側部とを備える。従って、第1の部分の最大幅の部分は、狭い絶縁トレンチの底部において開口している。
【0020】
本発明はまた、上述のような少なくとも一の深い絶縁トレンチを備えた集積回路と、少なくとも一のこのような集積回路を備えた電子装置に関するものである。
【0021】
本発明はまた、半導体基板に深い絶縁トレンチを形成する方法に関するものであり、ここで、このトレンチは底部と、側部と、開口とを有する。この方法は以下の段階を備える:
・ハードマスクを形成するために基板上に電気的絶縁材料層を堆積する段階と;
・このハードマスクにおいて、トレンチにおける開口に対応する開口をエッチングする段階と;
・半導体材料のハードマスクを介してトレンチの側部と底部とをエッチングして、底部と開口との間にネックを形成し、開口からネックへと小さくなる側部の第1の部分と、ネックと底部との間に側部の第2の部分を形成する段階と、
・ハードマスクを除去する段階と;
・側部と底部とを被覆する電気的絶縁材料層の非コンフォーマルな堆積であって、空のキャビティを画定し、キャビティを閉じるためのプラグを形成する堆積をする段階と;を備えている。
【0022】
トレンチは、側部の第1の部分を形成するための第1の割合と側部の第2の部分を形成するための第2の割合との気体の混合とを用いたプラズマによってエッチングしてもよい。
【0023】
気体の混合は、臭化水素酸HBr、酸素O2、及び、六フッ化硫黄SF6を含んでもよい。
【0024】
気体の混合における六フッ化硫黄SF6の割合は、側部の第1の部分を形成するためより、側部の第2の部分を形成するために大きめである。
【0025】
方法は、側部及び底部の表面状態を回復するためにエッチング段階の後に熱アニーリング段階を備えている。
【0026】
エッチング段階の後に、方法は、トレンチにイオン注入を行う段階をそなえ、このイオン注入の種類は半導体基板の種類とは正反対のものである。
【0027】
側部及び底部を被覆するために堆積される電気的絶縁材料はドーピングされてもよく、堆積段階は、電気的絶縁材料のクリープを生じる高速熱アニーリング段階が続く。
【0028】
本発明による方法は、底部及び側部を被覆するために堆積される電気的絶縁材料の表面除去の段階を備え、必要なら表面レベリング段階を備えてもよい。
【0029】
深い絶縁トレンチが側部と底部とを有する狭い絶縁トレンチとが協同し、深い絶縁トレンチにおける開口が狭い絶縁トレンチの底部にあるとき、方法は、電気的絶縁材料を堆積してハードマスクを作製する段階の前に狭い絶縁トレンチをエッチングする段階を備えてもよい。
【0030】
この実施形態では、電気的絶縁材料のコンフォーマルでない堆積が狭い絶縁トレンチを充填するのに寄与する。
【発明を実施するための最良の形態】
【0031】
本発明の他の特徴及び利点は、添付図面を参照して以下の詳細な説明を読むことによって明らかになるだろう。
【0032】
図1Aから図1Cに、本発明による深いトレンチを例示する。深い絶縁トレンチが掘られた半導体材料から成る基板1を有する集積回路を図示するものである。
【0033】
深い絶縁トレンチは、底部10と側部11と開口9とを備える。本発明によれば、半導体材料に掘られた底部10と側部11は、プラグ14によって底部で閉じられた空のキャビティ13を画定する電気的絶縁材料12によって被覆されている。側部11は、プラグ14を画定するネック15と、底部10からの距離が増大するに従ってネック15から開口9へとテーパが形成されている第1の部分16とを備える。この第1の部分16の傾斜は“正”と称する。
【0034】
第1の部分16の最大幅はネック15の幅の約2倍である。
【0035】
空のキャビティ13は、いかなる固体材料をも含まないキャビティを意味する。空の部分には、トレンチが電気的絶縁材料12で充填されたときに形成される空気及び/又は残留気体が含まれる。
【0036】
側部は、図1Aで示したように、第2の部分17全体にわたってネック16と底部10との間でほぼ平行であってもよい。
【0037】
しかし、一般的に、空のキャビティ13の範囲を決める電気的絶縁材料12の厚さを最小にすることによって、所定のトレンチ幅に対しては、空のキャビティ13の容積を増大して絶縁容量(キャパシティ)を減少するのが好ましい。キャビティ13内の空気若しくは残留気体の相対誘電率は、電気的絶縁材料12の相対誘電率よりはるかに小さい。この場合、側部11はネック15から底部10へ外方にテーパ形成された第2の部分18を備えることは好ましい。側部11はボトル状のプロファイルを有する。底部10は丸くてもよい。この変形態様は図1Bに示した。
【0038】
空のキャビティ13の容量は、凸状でかつネック15と底部10との間で外方へテーパ形成された第2の部分19を備えるために、側部11を構成することによってさらに増大することができる。側部は、カーボイの凹状プロファイルを有する。この変形態様は図1Cに図示した。底部10は丸いが、ほぼ平坦でもよい。丸い底部は、平坦な底部の場合に生じ得る形状誤差のための応力を回避するのに好ましい。
【0039】
第2の部分18及び19の傾斜は、“負”と称される。“負”の傾斜を有する側部は、電気的絶縁材料12の厚さが最小にするという利点がある。
【0040】
半導体基板1に本発明に合致する深い絶縁トレンチを形成する方法を説明する。図2Aから図2Hを参照されたい。
【0041】
このトレンチは、トランジスタを形成する前の製造工程の始めに形成される。しかしながら、深い絶縁トレンチは基板のトランジスタ(図示せず)を絶縁することが必要とされ、互いに反対の型であるN+型及びP+型の埋込ドープ活性領域2,3は、シリコンから成ることが仮定されている半導体基板1にすでに予約(確保)されている。埋込領域の確保の後に、基板1は表面にエピタキシャル成長されることが仮定されている。半導体基板1は、特にトランジスタを作製するときに、後に利用される絶縁体で被覆するのが好ましく、第1の層は半導体基板1を被覆する酸化物薄層4(実施例では酸化シリコン)であり、それに続いて、酸化物を被覆する犠牲窒化物層(実施例では窒化シリコン)が形成される。例えば、窒化物層の厚さは5〜20 nmであってもよい(図2A)。
【0042】
第1の段階は、深い絶縁トレンチをエッチングするためにハードマスクとして作用する電気的絶縁材料6を堆積することである。実施例では、電気的絶縁材料は例えば、化学的気相反応によって、及びさらに精密には、TEOSとして公知のテトラエチル・オルトシリケートの分解によって堆積された酸化シリコンであってもよい。例えば、酸化物層は約200〜400 nmであってもよい。感光樹脂層単体は、エッチングされる深さのために適していない。
【0043】
次の段階は、前の酸化物層6上に感光性樹脂7を堆積することである(図2B)。
【0044】
次の段階は、樹脂7上にトレンチの開口9に対応する適当なパターンを転写して、樹脂を現像することによって、深いトレンチのパターンを決定することである。
【0045】
開口をハードマスク6に形成する第1のエッチング段階を行う。この開口はトレンチの開口9に対応する。ハードマスク6を開口するとき、基板1のシリコンが露光され、それによって、窒化物5と薄い酸化物4をエッチングすることができる。このエッチングは、窒化物と酸化物とに当たり、シリコンへ向かうように選択された気体を用いたプラズマエッチングであってもよい。
【0046】
次の段階は樹脂7を除去する段階である(図2D)。
【0047】
その後、次の段階は、深いトレンチの側部11と底部10とをエッチングすることである。エッチングは乾式プラズマ支援エッチング、例えば、RIE反応性エッチングである。このエッチングは2段階で行われ、ネック15と、ネック15の片側に2つの部分16及び17若しくは18若しくは19と共に必要なプロファイルを得る。第1の段階は、底部10からの距離が増大するにつれてネック15から外方へテーパが形成され、又反対に、開口9からネック15に向かって狭くなる第1の部分をエッチングすることである。というのは、これがエッチングが行われる方向だからである。
【0048】
この第1の部分16の深さは例えば、半導体基板の表面から測って約0.2〜1μmであってもよい。外方へテーパが形成された第1の部分16の側部の傾斜は、マスク6で被覆された基板1の表面から約50°〜85°の間であってもよい。明らかに傾斜は非常に重要であり、それによって、トレンチが充填されたときに空のキャビティが残る。従来技術においては、目的は全く異なっており、空のスペースを形成することなく絶縁トレンチを完全に充填してトレンチの全深さにわたって側部を平行にしている。
【0049】
外方へテーパを形成した第1の部分16は、臭化水素酸HBr、酸素O2及び六フッ化硫黄SF6を母体にした混合気体でエッチングする。この混合気体は基板の材料に異方的にアタックして、必要な傾斜を形成することができる。酸素の存在のために、酸化シリコンを形成し、側部11及び底部10上に堆積する。しかし、臭化水素酸HBrは酸化物をエッチングすることはせず、この酸化物だけを六フッ化硫黄SF6によってエッチングすることができる。3つの気体の割合は、外方へテーパが形成されている第1の部分16について必要なプロファイルを得るために調整される。底部に堆積された酸化物は、側部上に堆積された酸化物よりはるかに速くエッチングされる。
【0050】
混合における気体の割合は、底部10とネック15との間の側部の第2の部分17,18又は19をエッチングするためにネック15で変化しており、傾斜は第1の部分16の傾斜と同じでない。混合気体は六フッ化硫黄SF6をより多く含むので、深さ方向においてエッチングは必要な傾斜と共に続く。側部の第2の部分は約3μmの深さより大きいことが好ましい。この段階を図2Eに示す。
【0051】
混合気体における気体の割合、使用されるチャンバにおける圧力、及びプラズマを形成するための高周波パワーを調整して異方性レシオ(異方率)及びエッチング速度を決定し、これら2つの因子は異なる部分の傾斜と深さを決定する。これによって、エッチング中の傾斜と深さ全体にわたって完全に制御する。
【0052】
従来通り、電流の漏れを防止するために基板1で生じる電流のラインを逸れるように、基板1に注入される種類と反対の種類のイオン注入を深さトレンチに行う。
【0053】
次の段階は、ハードマスク6とエッチング残留物を除去することである;このような残留物には、トレンチのエッチング中に形成される酸化物を含まれる(図2F)。エッチング中の深いトレンチに形成される酸化物は非常に薄いので図示していない。例えば、この除去は、希薄フッ化水素酸HFの容器において化学的に行ってもよい。
【0054】
次の段階は、深さトレンチに対して迅速熱酸化(Rapid Thermal Oxidation(RTO))型のアニーリングを行うこと、エッチングによって損傷される側部と底部の表面状態を回復し、そにれよって、これらの損傷された面に生ずる漏れ電流の循環を低減することである。
【0055】
次の段階は、空のキャビティ13と閉鎖用プラグ14とを形成することによって電気的絶縁材料でトレンチを充填することである(図2G)。実施例では酸化シリコンであるところの電気的絶縁材料12のこの堆積は、化学的気相堆積法CVD、非コンフォーマルな堆積を形成する少なくとも一の前駆体を用いたプラズマ支援化学的気相堆積法PECVD、又は、高密度プラズマによって行ってもよい。
【0056】
非コンフォーマル堆積は垂直面より水平面にはるかに迅速に行われる。従って、この堆積は、第2の部分17,18,19及び底部10の上よりも、外方へテーパが形成された第1の部分16上及び基板1の面上でより迅速に行われる。プラグ14は、ネック15に近接して外方へテーパが形成された第1の部分16の最も狭い部分に形成される。従って、これによって、底部10とネック15との間に位置する空のキャビティ13についての深い閉鎖が形成される。
【0057】
前駆体として、TEOS又はシランSH4を用いてもよい。
【0058】
電気的絶縁材料12はドーピングされてもよく、例えば、酸化シリコンはホウ素又はリンでドーピングされてもよい。従って、熱アニーリング段階は、閉鎖プラグ14の位置を調整するために電気的絶縁材料にクリープを形成するために行う。
【0059】
このタイプの深い絶縁トレンチは特に強固であり、側部11に接触して止まる埋込層2,4は、引き続く熱処理中にブロック(遮断)される。従来技術ではトレンチが埋込領域を通過していたので、深いトレンチの底部にP+注入を行うことはもはや必要ない。
【0060】
例えば、化学機械的研磨を、このように堆積され表面に位置する酸化物12を除去するために、必要なら表面レベリング(平坦化)段階を実施するために用いてもよい(図2H)。
【0061】
バイポーラ及びBiCMOS回路では、深い絶縁トレンチは狭い絶縁トレンチ(shallow Trench Isolation:STI)と協同する。狭い絶縁トレンチは、トランジスタが配置する区画の深さより浅い深さを有するトレンチである。
【0062】
狭い絶縁トレンチ30は側部31と底部32を備え、電気的絶縁材料33から成る。その底部32は、深い絶縁トレンチ基準20において外方へテーパ形成された第1の部分16に開放している。この協同を図3に示す。狭い絶縁トレンチ30の底部32は深い絶縁トレンチの開口9より広く、すなわち、外方へテーパ形成する第1の部分16の最大幅より広い。
【0063】
狭い絶縁トレンチは、深い絶縁トレンチが形成された後に形成することができる。
【0064】
しかし、深い絶縁トレンチを形成する前に狭い絶縁トレンチを形成し始めることも可能であり、この場合は、2つの絶縁トレンチを形成するのに共通ないくつかの段階がある。
【0065】
狭い絶縁トレンチを形成する段階を含む深い絶縁トレンチを形成する段階を示す。
【0066】
酸化物層4と犠牲窒化物層5とを有する図2Aで示した基板と同じ性質の基板1から始める。第1の段階は狭い絶縁トレンチ30をエッチングすることである。リソグラフィ段階は、窒化物層5上に樹脂堆積物40を用いて行い、その後、樹脂上にトレンチの開口9に対応する適当なパターンを転写し、樹脂40を現像する。狭いトレンチはプラズマによってエッチングする。このとき、エッチングは異方的である(図4A)。
【0067】
次の段階は樹脂40の除去である。
【0068】
次いで、狭い絶縁トレンチ30をエッチングするためのハードマスクとして機能する電気的絶縁材料6を堆積する。この材料は、狭い絶縁トレンチ30の側部31と底部32とを被覆する。この段階は図2Bを参照して上述した。次いで、図2B及びその後の図に示した段階を実施する、すなわち、ハードマスク6ののエッチング(図4B)及び樹脂41の除去につながる樹脂41を用いたリソグラフィ段階を行う。このとき、上述のような深い絶縁トレンチのエッチングを開始することが可能である。この段階は図4Cで示しており、狭い絶縁トレンチ30の底部32から始めて行う。
【0069】
次いで、深い絶縁トレンチへのイオン注入を実施する。
【0070】
次の段階は、ハードマスク6及び深いトレンチで形成された酸化物を除去する段階である。
【0071】
RTO型アニーリングを2つの絶縁トレンチの側部及び底部に対して行うことができる。それらの表面状態を回復するためである。
【0072】
次の段階は、深い絶縁トレンチ20に空のスペースを形成し、狭い絶縁トレンチ30全体を充填することによって、トレンチにおける充填を行う段階である。
【0073】
前述のように、この段階は、基板1上にプラグ14を形成し、狭い絶縁トレンチを形成するのに使用される電気的絶縁材料12の非コンフォーマルな堆積を用いることによって行うことができる(図4D)。
【0074】
狭い絶縁トレンチ30はこの段階の終わりに完全に充填されることが必要なわけではない。従って、最後の段階は、例えば、CVDによってコンフォーマルな電気的絶縁材料の堆積を行うことによってそれを充填することである。実施例では、最後の段階は、平坦な面にするために窒化物5で機械的化学的研磨を停止することであってもよい(図4E)。
【0075】
本発明は、実施例で述べたような材料、堆積技術(方法)、エッチング技術に限定されない。
【0076】
本発明はまた、基板53上に少なくとも一の集積回路52を含む半導体装置51を備えた図5に模式的に示したような電子装置若しくは電気装置に関するものでもある。ここで、集積回路52は、本明細書で記載した少なくとも一の深い絶縁トレンチ55によって囲繞されたコンポーネント54若しくはコンポーネント群を備えるものである。例えば、電子装置若しくは電気装置は携帯電話又はコードレス電話通信のための基本部分に使用されるライン増幅器であってもよい。
【図面の簡単な説明】
【0077】
【図1】(A)本発明による深い絶縁トレンチの実施例の断面図である。(B)本発明による深い絶縁トレンチの実施例の断面図である。(C)本発明による深い絶縁トレンチの実施例の断面図である。
【図2】本発明による深い絶縁トレンチを形成する方法の各段階を示す断面図である。
【図3】狭い絶縁トレンチと協同する本発明による深い絶縁トレンチの断面図である。
【図4】本発明による深い絶縁トレンチを形成する方法の各段階を示す図であって、この深い絶縁トレンチは同時に形成される狭い絶縁トレンチと協同するものである。
【図5】本発明による電子装置もしくは電気装置の模式図である。
【符号の説明】
【0078】
1 半導体基板
6 ハードマスク
9 開口
10 底部
11 側部
12 電気的絶縁材料
13 空のキャビティ
14 プラグ
15 ネック
16 第1の部分
17,18,19 第2の部分
30 狭い絶縁トレンチ
31 側部
32 底部
Claims (22)
- 半導体基板(1)において側部(11)と底部(10)とを備えた深い絶縁トレンチにおいて、
側部(11)及び底部(10)が、空のキャビティ(13)の範囲を画定すると共にキャビティ(13)の閉鎖プラグ(14)を成す電気的絶縁材料(12)で被覆され、トレンチの側部(11)は、プラグ(14)の深さを決定するネック(15)と、底部(10)からの距離が増大するにつれてネック(15)から外方へテーパが形成された第1の部分(16)とを用いて構成されていることを特徴とする深い絶縁トレンチ。 - 第1の部分(16)は半導体基板(1)の約0.2から1μmの間の深さにあることを特徴とする請求項1に記載の深い絶縁トレンチ。
- 第1の部分(16)の傾斜の角度は約50°から85°の間であることを特徴とする請求項1又は2のいずれかに記載の深い絶縁トレンチ。
- 第1の部分(16)の最大幅はネック(15)の幅の約2倍であることを特徴とする請求項1から3のいずれか一項に記載の深い絶縁トレンチ。
- 側部(11)はネック(15)と底部(10)との間においてほぼ平行な第2の部分(17)を備えたことを特徴とする請求項1から4のいずれか一項に記載の深い絶縁トレンチ。
- 側部(11)はネック(15)と底部(10)との間に第2の部分(18)を備え、この第2の部分(18)は底部(10)からの距離が減少するにつれてネック(15)から外方へテーパが形成されていることを特徴とする請求項1から4のいずれか一項に記載の深い絶縁トレンチ。
- 側部(11)はネック(15)と底部(10)との間に第2の部分(18)を備え、この第2の部分(18)は外方へテーパが形成されかつ凸状であることを特徴とする請求項1から4のいずれか一項に記載の深い絶縁トレンチ。
- 底部(10)はほぼ平坦であることを特徴とする請求項1から7のいずれか一項に記載の深い絶縁トレンチ。
- 底部(10)は丸みを有することを特徴とする請求項1から7のいずれか一項に記載の深い絶縁トレンチ。
- 半導体基板(1)に掘られた狭い絶縁トレンチ(30)と協同するように構成されると共に、電気的絶縁体(12,33)から成る底部(32)と側部(31)とを備えた請求項1から9のいずれか一項に記載の深い絶縁トレンチにおいて、
第1の部分(16)の最大幅の部分は、狭い絶縁トレンチ(30)の底部(32)へ開通していることを特徴とする深い絶縁トレンチ。 - 請求項1から10のいずれか一項に記載の少なくとも一の深い絶縁トレンチを備えたことを特徴とする集積回路。
- 請求項11に記載の少なくとも一の集積回路を備えたことを特徴とする電子若しくは電気装置。
- 半導体基板(1)に、底部(10)と側部(11)と開口(9)とを備えた深い絶縁トレンチを形成する方法において、
・基板(1)上に電気的絶縁材料を堆積してハードマスク(6)を形成する段階と;
・ハードマスク(6)において、トレンチにおける開口(9)に対応する開口をエッチングする段階と;
・半導体材料におけるハードマスク(6)を介してトレンチの側部(11)と底部(10)とをエッチングし、底部(10)と開口(9)との間にネック(15)を形成し、開口(9)からネック(15)へと小さくなっていく側部(11)の第1の部分(16)と、ネック(15)と底部(10)との間に側部(11)の第2の部分(17,18,19)を形成する段階と、
・ハードマスク(6)を除去する段階と;
・側部(11)と底部(10)とを被覆する電気的絶縁材料(12)の非コンフォーマルな堆積であって、空のキャビティ(13)を画定すると共に、プラグ(14)を形成してキャビティ(13)を閉じるための堆積をする段階と;を備えたことを特徴とする深い絶縁トレンチを形成する方法。 - エッチング段階を、側部(11)の第1の部分(16)を形成するための第1の気体と側部(11)の第2の部分(17,18,19)を形成するための第2の気体との混合気体を用いたプラズマによって行うことを特徴とする請求項13に記載の深い絶縁トレンチを形成する方法。
- 混合気体が、臭化水素酸HBrと酸素O2と六フッ化硫黄SF6を含むことを特徴とする請求項14に記載の深い絶縁トレンチを形成する方法。
- 混合気体が、側部(11)の第1の部分(16)を形成するためでなく、側部(11)の第2の部分(17,18,19)を形成するために、六フッ化硫黄SF6の割合が大きいことを特徴とする請求項14又は15のいずれかに記載の深い絶縁トレンチを形成する方法。
- 側部(11)と底部(10)とを被覆するために堆積された電気的絶縁材料(12)にドーピングし、堆積段階の後に、電気的絶縁材料(12)をクリープさせる熱アニーリング段階を備えたことを特徴とする請求項13から16のいずれか一項に記載の深い絶縁トレンチを形成する方法。
- 側部(11)と底部(10)とを被覆するために堆積された電気的絶縁材料(12)を表面除去する段階を備え、必要ならその後に表面レベリング段階を備えたことを特徴とする請求項13から17のいずれか一項に記載の深い絶縁トレンチを形成する方法。
- 側部(11)及び底部(10)の表面状態を回復するために、エッチング段階の後に、熱アニーリング段階を備えたことを特徴とする請求項13から18のいずれか一項に記載の深い絶縁トレンチを形成する方法。
- エッチング段階の後に、トレンチにイオン注入を行う段階を備え、このイオン注入の種類は半導体基板(1)の注入の種類のものと反対のものであることを特徴とする請求項13から19のいずれか一項に記載の深い絶縁トレンチを形成する方法。
- 深い絶縁トレンチは側部(31)と底部(32)とを備えた狭い絶縁トレンチ(30)と協同するように構成されており、深い絶縁トレンチの開口(9)は狭い絶縁トレンチ(30)の底部(32)に開通しているところの請求項13から20のいずれか一項に記載の深い絶縁トレンチを形成する方法において、
ハードマスク(6)を形成する電気的絶縁材料を堆積する段階の前に、狭い絶縁トレンチ(30)をエッチングする段階を備えたことを特徴とする深い絶縁トレンチを形成する方法。 - 電気的絶縁材料(12)を非コンフォーマルに堆積する段階が、狭い絶縁トレンチ(30)の充填に寄与することを特徴とする請求項21に記載の深い絶縁トレンチを形成する方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0107774A FR2826179A1 (fr) | 2001-06-14 | 2001-06-14 | Tranchee d'isolement profonde et procede de realisation |
FR01/07774 | 2001-06-14 | ||
PCT/FR2002/002029 WO2002103772A2 (fr) | 2001-06-14 | 2002-06-13 | Tranchee d'isolement profonde et procede de realisation |
Publications (3)
Publication Number | Publication Date |
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JP2004531070A true JP2004531070A (ja) | 2004-10-07 |
JP2004531070A5 JP2004531070A5 (ja) | 2011-05-19 |
JP4763234B2 JP4763234B2 (ja) | 2011-08-31 |
Family
ID=8864293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (6)
Country | Link |
---|---|
US (1) | US7038289B2 (ja) |
EP (1) | EP1396016B1 (ja) |
JP (1) | JP4763234B2 (ja) |
DE (1) | DE60239200D1 (ja) |
FR (1) | FR2826179A1 (ja) |
WO (1) | WO2002103772A2 (ja) |
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- 2002-06-13 US US10/479,639 patent/US7038289B2/en not_active Expired - Lifetime
- 2002-06-13 WO PCT/FR2002/002029 patent/WO2002103772A2/fr active Application Filing
- 2002-06-13 JP JP2003505989A patent/JP4763234B2/ja not_active Expired - Lifetime
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---|---|
WO2002103772A2 (fr) | 2002-12-27 |
JP4763234B2 (ja) | 2011-08-31 |
US20040147093A1 (en) | 2004-07-29 |
WO2002103772A3 (fr) | 2003-05-01 |
US7038289B2 (en) | 2006-05-02 |
DE60239200D1 (de) | 2011-03-31 |
EP1396016B1 (fr) | 2011-02-16 |
EP1396016A2 (fr) | 2004-03-10 |
FR2826179A1 (fr) | 2002-12-20 |
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