JP2009503814A - 半導体構造、メモリアレイ、電子システム、及び半導体構造の形成方法 - Google Patents
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Abstract
【選択図】図5
Description
以下、本発明の好ましい実施形態が、添付図面を参照しつつ述べられる。
図1及び図2を参照すると、半導体片10が、本発明の例示的態様に従って構成されたトレンチを示している。この半導体片10は、半導体基板12を備えている。或る態様においては、そのような基板は、例えば単結晶シリコンウェハのバルク単結晶シリコンのようなバルク半導体材料である。単結晶シリコンは、例えばp形ドーパントのような適当なドーパントで軽くバックグラウンドドープされてもよい。或る態様では、基板12は半導体・オン・インシュレータ(SOI)基板を備えることも可能である。或る態様では、基板12は、半導体材料を、それと関連する集積回路の各種の層(不図示)と組み合わせて備えることも可能である。
パターン化された構造200は、貫通して延びる開口220及び230を備えている。
図14を参照すると、材料250は異方性エッチングされて、開口20及び30を狭めるスペーサ252が形成される。
プロセッサデバイス406はプロセッサモジュールに相当し得るものであり、それに関係してこのモジュールで利用されるメモリは本発明の教示を含んでいてもよい。
メモリデバイス408は、本発明の1以上の態様に従って形成されたメモリを備えることが可能である。
Claims (50)
- 半導体構造であって、
半導体基板と、
前記基板内に延びるトレンチであって、狭い底部分と、該底部分上であって該底部分とは段部で連結している広い上方部分とを備えるトレンチと、
前記トレンチを実質的に充填している、実質的に固体の電気絶縁性材料と、
を備える構造。 - 前記上方部分は前記底部分の少なくとも約2倍広い請求項1記載の構造。
- 前記底部分は実質的に垂直な側壁を有し、前記段部は前記側壁に対し実質的に垂直に延びている請求項1記載の構造。
- 前記実質的に固体の絶縁性材料の中に空所を更に備え、該空所は少なくともほぼ完全に前記トレンチの前記底部分内にある請求項1記載の構造。
- 前記空所は気体状の領域である請求項4記載の構造。
- 前記空所は完全に前記トレンチの前記底部分内にある請求項4記載の構造。
- 前記電気絶縁性材料は二酸化シリコンからなる請求項1記載の構造。
- 前記上方部分は前記基板内に少なくとも約1ミクロンの深さまで延びている請求項1記載の構造。
- 前記上方部分は前記基板内に約1ミクロン未満の深さまで延びている請求項1記載の構造。
- 半導体構造であって、狭い底部分と、該底部分上の広い上方部分とを有する複数のトレンチ領域を備え、該トレンチ領域は前記底部分内に少なくともほぼ完全に保持された空所を有する構造。
- 前記トレンチ領域は互いに実質的に同一形状である請求項10記載の構造。
- 前記トレンチ領域の1つ以上は、前記トレンチ領域の少なくとも1つの他の領域とは形状が異なる請求項10記載の構造。
- 前記空所は気体状の領域である請求項10記載の構造。
- 前記トレンチ領域はトレンチ分離領域である請求項10記載の構造。
- 前記分離領域に隣接するトランジスタデバイスを更に備える請求項14記載の構造。
- 前記トランジスタデバイスの少なくとも幾つかは、前記空所と高さ方向にオーバラップするソース/ドレイン領域を有する請求項15記載の構造。
- 前記分離領域は前記上方部分及び底部分内に電気絶縁性材料を備えている請求項16記載の構造。
- 前記電気絶縁性材料は、前記上方部分及び底部分を通じて成分が実質的に同質である請求項17記載の構造。
- 前記空所は前記底部分内に完全に保持されている請求項10記載の構造。
- 個々の底部分は実質的に垂直な側壁を有し、個々の上方部分は、前記側壁に対し実質的に垂直に延びる段部を介して前記個々の底部分と連結している請求項10記載の構造。
- 前記上方部分は前記底部分の少なくとも約2倍広い請求項20記載の構造。
- 個々の底部分は、湾曲した側壁を有している請求項10記載の構造。
- メモリアレイであって、
ゲート及び該ゲートに隣接するソース/ドレイン領域を備える、半導体基板上の複数のトランジスタと、
前記ソース/ドレイン領域の幾つかと電気的に接続された複数の電荷蓄積デバイスと、
前記基板内に延びて、前記トランジスタの少なくとも幾つかのための電気的分離を提供する複数の分離領域とを備え、
少なくとも幾つかの分離領域は、広い上方部分に段部で連結する狭い下方部分を備え、該狭い部分及び広い部分内に実質的に固体の絶縁性材料を備え、かつ、前記狭い部分内にほぼ完全に含まれた空所を備える、メモリアレイ。 - 前記メモリアレイの前記トランジスタゲートの少なくとも大部分は、プログラマブルメモリデバイスのフローティングゲートである請求項23記載のメモリアレイ。
- 前記メモリアレイの前記トランジスタゲートの少なくとも大部分は、プログラマブルメモリデバイスのフローティングゲートではない請求項23記載のメモリアレイ。
- 前記広い上方部分の少なくとも幾つかは、それに連結された前記狭い底部分の少なくとも約2倍広い請求項23記載のメモリアレイ。
- 前記狭い底部分の少なくとも幾つかは実質的に垂直な側壁を有し、前記段部の少なくとも幾つかは前記側壁に対し実質的に垂直である請求項23記載のメモリアレイ。
- 前記実質的に固体の電気絶縁性材料は二酸化シリコンからなる請求項23記載のメモリアレイ。
- 前記広い上方部分の少なくとも幾つかは、前記基板内に少なくとも約1ミクロンの深さまで延びている請求項23記載のメモリアレイ。
- 前記ソース/ドレイン領域の少なくとも幾つかは、個々の空所に隣接し、該個々の空所と高さ方向にオーバラップしている請求項23記載のメモリアレイ。
- 前記電荷蓄積デバイスはコンデンサである請求項23記載のメモリアレイ。
- 前記空所は気体状の領域である請求項23記載のメモリアレイ。
- 電子システムであって、
プロセッサと、
該プロセッサとデータ通信するメモリデバイスとを備え、
前記メモリデバイス及び前記プロセッサのうちの少なくとも1つは1つ以上の電気的分離領域を含んでおり、該電気的分離領域は、広い上方部分に段部で連結する狭い下方部分を備え、該狭い部分及び広い部分内に非気体状の材料を備え、かつ、前記狭い部分内にほぼ完全に含まれた空所を備える、電子システム。 - 前記空所は気体状の領域である請求項33の電子システム。
- 前記電気的分離領域の少なくとも幾つかに隣接するトランジスタを更に備える請求項33記載の電子システム。
- 前記電気的分離領域の少なくとも幾つかに隣接するプログラマブルメモリデバイスを更に備える請求項33記載の電子システム。
- 前記広い上方部分の少なくとも幾つかは、それに連結された前記狭い底部分の少なくとも約2倍広い請求項33記載の電子システム。
- 前記狭い底部分の少なくとも幾つかは実質的に垂直な側壁を有し、前記段部の少なくとも幾つかは前記側壁に対し実質的に垂直に延びている請求項33記載の電子システム。
- 前記非気体状の材料は実質的に固体の電気絶縁性材料である請求項33記載の電子システム。
- 前記実質的に固体の電気絶縁性材料は二酸化シリコンからなる請求項39記載の電子システム。
- 半導体構造を形成する方法であって、
半導体基板を設けることと、
前記基板中に延びる、第1の幅を有する第1の開口を形成することと、
前記第1の開口から前記基板中に下方へ延びる、前記第1の幅よりも狭い第2の幅を有する第2の開口を形成することと、
前記第1及び第2の開口内に、前記第1の開口を実質的に充填すると共に前記第2の開口内に空所を残す電気絶縁性材料を形成することと、
を備える方法。 - 前記第1の幅は前記第2の幅の少なくとも約2倍広い請求項41記載の方法。
- 前記第1の開口内に、前記第2の開口の位置を規定するためのマスク材料を形成することを更に備え、前記第2の開口は前記マスク材料が前記第1の開口内にある間に形成される請求項41記載の方法。
- 前記電気絶縁性材料は二酸化シリコンからなる請求項41記載の方法。
- 前記第1の開口は前記基板内に少なくとも約1ミクロンの深さまで形成される請求項41記載の方法。
- 半導体構造を形成する方法であって、
半導体基板を設けることと、
前記基板内に延びる一対の開口であって、該開口の個々が、第1の幅の上方部分と該第1の幅よりも狭い第2の幅の下方部分とを有し、前記第1及び第2の幅の部分が段部で連結しており、前記開口は前記半導体基板の領域によって互いに離間されている、前記一対の開口を形成することと、
前記開口内に、前記開口の前記上方部分を実質的に充填すると共に前記開口の前記下方部分内に空所を残す電気絶縁性材料を形成することと、
前記半導体基板の前記領域上にゲートを有するトランジスタを形成することと、
を備える方法。 - 前記トランジスタゲートはフローティングゲートであり、該フローティングゲート上にコントロールゲートを形成することを更に備える請求項46記載の方法。
- 前記開口の前記上方部分は前記下方部分の少なくとも約2倍広い請求項46記載の方法。
- 前記下方部分は実質的に垂直な側壁を有し、前記段部は前記側壁に対し実質的に垂直に延びている請求項46記載の方法。
- 前記電気絶縁性材料は二酸化シリコンからなる請求項46記載の方法。
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