CN104658909B - 一种半导体器件及其制造方法和电子装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 135
- 238000000034 method Methods 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 238000009434 installation Methods 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 63
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 claims abstract description 54
- 239000010410 layer Substances 0.000 claims description 85
- 238000005516 engineering process Methods 0.000 claims description 11
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- 125000004429 atom Chemical group 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 4
- 230000006835 compression Effects 0.000 description 4
- 238000007906 compression Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 239000000039 congener Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004062 sedimentation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件的制造方法包括：S101：提供前端器件，前端器件包括半导体衬底、位于半导体衬底上的NMOS器件的伪栅极和栅极间隙壁；S102：在半导体衬底位于NMOS器件的栅极间隙壁两侧的部分之中形成沟槽；S103：在沟槽内形成内部具有空洞的嵌入式碳硅层。该方法通过形成具有空洞的嵌入式碳硅层，增强了对NMOS器件的沟道区域的张应力，提高了载流子迁移率。本发明的半导体器件，NMOS器件的嵌入式SiC层中形成有空洞，可以增强对NMOS器件的沟道区域的张应力，提高载流子迁移率。本发明的电子装置，使用了上述半导体器件，同样具有上述优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
在半导体技术领域中，对于先进的半导体技术，应力工程成为器件性能提升的最重要的因素之一。对于PMOS，锗硅（SiGe）技术可以通过给沟道施加压应力来提高载流子迁移率。对于NPMOS，碳硅（SiC）技术可以通过给沟道施加张应力来提高载流子迁移率。
在锗硅（SiGe）和碳硅（SiC）的晶体结构中，锗（Ge）原子和碳（C）原子占据硅（Si）原子本来的位置。由于C、Ge、Si为同族元素并且它们的均具有4个价电子，SiGe和SiC均不带电。由于C原子的体积比Si原子小，因此SiC晶体会对相邻的晶体产生张应力。由于Ge原子的体积比Si原子大，因此SiGe晶体会对相邻的晶体产生压应力。通过调整SiC和SiGe的生长过程，张应力和压应力可以被优化到非常强。
然而，随着人们对半导体器件的性能要求越来越高，通过常规的SiC技术产生张应力的方式，有时将难以满足对器件性能要求。NMOS沟道区的张应力不足，将导致载流子迁移率不足，最终导致整个半导体器件（例如：SRAM，以及其他需要高性能NMOS的集成电路）的性能无法满足实际需要。
因此，为解决上述问题，本发明提出一种新的半导体器件的制造方法。
发明内容
针对现有技术的不足，本发明提供一种半导体器件及其制造方法和电子装置。
本发明实施例一提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供前端器件，所述前端器件包括半导体衬底、位于所述半导体衬底上的NMOS器件的伪栅极和栅极间隙壁；
步骤S102：在所述半导体衬底位于所述NMOS器件的栅极间隙壁两侧的部分之中形成用于容置嵌入式碳硅层的沟槽；
步骤S103：在所述沟槽内形成内部具有空洞的嵌入式碳硅层。
其中，在所述步骤S103中，使所述嵌入式碳硅层具有空洞的方法包括：在形成所述嵌入式碳硅层时提高碳硅的生成速率，或者，提高所述沟槽的纵横比，或者，调节碳硅层的其它生长参数（如温度，气体流量，压强，功率，电压等）。
其中，在所述步骤S103中，所述嵌入式碳硅层的顶端不低于所述半导体衬底的上表面。
其中，所述嵌入式碳硅层的顶端高出所述半导体衬底的上表面0-30nm。
其中，所述空洞为椭球形，其长直径为0-30nm，短直径为0-40nm；并且，所述空洞的顶端距所述半导体衬底的上表面的距离为-80nm至10nm（其中“负值”代表空洞的顶端低于半导体衬底的上表面，“正值”代表空洞的顶端高于半导体衬底的上表面）。
其中，所述空洞在所述嵌入式碳硅层中位于临近所述NMOS器件的沟道的一侧。
其中，在所述步骤S101中所述前端器件还包括位于所述半导体衬底上的PMOS器件的伪栅极和栅极间隙壁，并且，在所述步骤S101与所述步骤S102之间还包括步骤S1023：
在所述半导体衬底位于所述PMOS器件的栅极间隙壁两侧的部分之中形成嵌入式锗硅层。
其中，在所述步骤S101中所述前端器件还包括位于所述半导体衬底上的PMOS器件的伪栅极和栅极间隙壁，并且，在所述步骤S103之后还包括如下步骤：
步骤S104：形成PMOS器件的主侧壁和NMOS器件的主侧壁；
步骤S105：通过离子注入工艺形成PMOS器件的源极、漏极和NMOS器件的源极、漏极；
步骤S106：形成位于PMOS器件的源极、漏极和NMOS器件的源极、漏极之上的金属硅化物，形成层间介电层，并形成PMOS器件的金属栅极以及NMOS器件的金属栅极；
步骤S107：在所述层间介电层中形成位于接触孔；
步骤S108：形成位于所述层间介电层之上的金属层和互连结构。
其中，在所述步骤S103与所述步骤S104之间还包括步骤S1034：
在所述半导体衬底位于所述PMOS器件的栅极间隙壁两侧的部分之中形成嵌入式锗硅层。
本发明实施例二提供一种半导体器件，包括半导体衬底、位于所述半导体衬底上的NMOS器件，还包括位于所述NMOS器件的沟道区域两侧的嵌入式碳硅层；其中，所述嵌入式碳硅层内部具有空洞。
其中，所述嵌入式碳硅层的顶端不低于所述半导体衬底的上表面。
其中，所述嵌入式碳硅层的顶端高出所述半导体衬底的上表面0-30nm。
其中，所述空洞为椭球形，其长直径为0-30nm，短直径为0-40nm；空洞的顶端距半导体衬底的上表面的距离为-80nm至10nm（其中“负值”代表空洞的顶端低于半导体衬底的上表面，“正值”代表空洞的顶端高于半导体衬底的上表面）。
其中，所述空洞在所述嵌入式碳硅层中位于临近所述NMOS器件的沟道区域的一侧。
本发明实施例三提供一种电子装置，其包括如上所述的半导体器件。
本发明的半导体器件的制造方法，通过形成具有空洞的嵌入式SiC层，增强了嵌入式SiC层对NMOS器件的沟道区域的张应力，进而提高了NMOS器件的载流子迁移率，提高了整个半导体器件的性能。本发明的半导体器件，在NMOS器件的嵌入式SiC层中形成有空洞，可以增强嵌入式SiC层对NMOS器件的沟道区域的张应力，进而提高NMOS器件的载流子迁移率，提高整个半导体器件的性能。本发明的电子装置，由于使用了上述半导体器件，同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-1D为本发明实施例一的半导体器件的制造方法的关键步骤形成的图形的示意性剖视图；
图2为本发明实施例一的半导体器件的制造方法的一种示意性流程图；
图3为本发明实施例二的一种半导体器件的示意性剖视图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明实施例的半导体器件的制造方法，主要用于改善半导体器件（例如：SRAM，以及其他需要高性能NMOS的集成电路）中的NMOS器件的性能。该半导体器件的制造方法，通过形成具有空洞（void）的嵌入式SiC层，增强了嵌入式SiC层对NMOS器件的沟道的张应力，可以提高NMOS器件的载流子迁移率，进而提高整个半导体器件的性能。
下面，参照图1A至图1D以及图2来描述本发明实施例的半导体器件的制造方法。其中，图1A-1D为本发明实施例的半导体器件的制造方法的关键步骤形成的图形的示意性剖视图；图2为本发明实施例的半导体器件的制造方法的一种示意性流程图。
本实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：提供前端器件，所述前端器件包括半导体衬底100、位于半导体衬底100上的PMOS器件的伪栅极1011和栅极间隙壁1012以及NMOS器件的伪栅极1021和栅极间隙壁1022；如图1A所示。
其中，前端器件还可以包括位于半导体衬底100内的阱区、浅沟槽隔离（STI）、轻掺杂源漏（LDD）等组件，这些组件均可根据现有技术进行制备，此处不再赘述。
步骤A2：在半导体衬底100位于PMOS器件的栅极间隙壁1012两侧的部分之中形成嵌入式锗硅层1014，如图1B所示。
形成嵌入式锗硅层1014的目的在于对PMOS器件的沟道区域施加压应力，提高载流子迁移率。嵌入式锗硅层1014一般位于PMOS的源极和漏极区域。形成嵌入式锗硅层1014的方法，可以采用现有技术中的各种工艺来实现，此处并不对此进行限定。
步骤A3：在半导体衬底100位于NMOS器件的栅极间隙壁1022两侧的部分之中形成用于容置嵌入式碳硅层的沟槽1023，如图1C所示。
形成用于容置嵌入式碳硅层的沟槽1023的方法，可以为干法刻蚀、湿法刻蚀、先干法刻蚀再湿法刻蚀、或先湿法刻蚀再干法刻蚀等，本实施例并不对此进行限定。
在本实施例中，沟槽1023位于半导体衬底100位于NMOS器件的栅极间隙壁1022两侧的部分之中，也就是说，沟槽1023位于半导体衬底111内且位于NMOS器件的源极和漏极区域。其中，沟槽1023的形状，可以为碗状、∑形或其他合适的形状。
步骤A4：在沟槽1023内形成内部具有空洞10241的嵌入式碳硅层1024，如图1D所示。
在沟槽1023内形成内部具有空洞10241的嵌入式碳硅层1024，可以为外延生长法或沉积法。示例性地，使所述嵌入式碳硅（SiC）层1024具有空洞10241的方法可以为，相对现有技术提高形成嵌入式碳硅层时碳硅的生成速率，即，使得碳硅的生成速率比现有技术中的常规方案高。此外，还可以采用提高嵌入式碳硅层的纵横比的方法，或者通过调节碳硅层的其它生长参数（如温度，气体流量，压强，功率，电压等）的方法，使嵌入式碳硅层1024具有空洞10241。
在本实施例中，空洞（void）10241的内部可以为真空，也可以填充有气体。在每个嵌入式碳硅层1024中，空洞10241可以为一个或多个。空洞10241的形状可以为球形、椭球形、柱形或其他各种合适的形状。
在本实施例中，嵌入式碳硅层1024的顶端一般应不低于半导体衬底100的上表面。示例性地，本实施例的半导体器件的制造方法可以采用20nm制造工艺或其他工艺实现。其中，嵌入式碳硅层1024的顶端高出半导体衬底100的上表面0-30nm。示例性地，空洞10241为椭球形，其长直径为0-30nm，短直径为0-40nm；空洞10241的顶端距半导体衬底100的上表面的距离为-80nm至10nm（其中“负值”代表空洞10241的顶端低于半导体衬底100的上表面，“正值”代表空洞10241的顶端高于半导体衬底100的上表面）。
优选地，空洞10241在嵌入式碳硅层1024中位于临近NMOS器件的沟道区域的一侧。
至此，完成了本发明实施例的半导体器件的制造方法的关键步骤的介绍。在步骤A4之后，本实施例的半导体器件的制造方法，还可以包括如下步骤：
步骤A5：形成PMOS器件的主侧壁和NMOS器件的主侧壁；
步骤A6：通过离子注入工艺形成PMOS器件的源极、漏极和NMOS器件的源极、漏极；
步骤A7：形成位于PMOS器件的源极、漏极和NMOS器件的源极、漏极之上的金属硅化物，形成层间介电层，并形成PMOS器件的金属栅极以及NMOS器件的金属栅极；
步骤A8：在所述层间介电层中形成接触孔；
步骤A9：形成位于所述层间介电层之上的金属层和互连结构。
上述步骤A5至A9均可以采用现有技术中的各种常规方法来实现，在此对该各个步骤的具体实现方法不再赘述。
在本实施例中，虽然步骤A5至A9均可以采用现有技术中的各种常规方法来实现，但是，有如下问题需要在具体的工艺过程中予以注意：
（1）应保证嵌入式碳硅层1024中的空洞10241与接触孔（源极或漏极上方的接触孔）的底部保持一定的距离。
（2）对NMOS器件进行轻掺杂源漏极（LDD）离子注入的步骤应基于空洞10241的设计进行调整以确保NMOS器件具有小的漏电流。
（3）通过离子注入形成NMOS器件的源极和漏极的步骤应基于空洞10241的设计进行调整以确保NMOS器件具有小的漏电流。
（4）形成接触孔（具体地，指位于NMOS器件的源极和漏极上方的接触孔）的步骤应基于空洞10241的设计进行调整以确保不出现断路以及短路现象。
从另一个角度来讲，空洞10241的大小、形状和位置（主要指在嵌入式碳硅层1024中的位置）等应当基于NMOS的轻掺杂源漏极（LDD）离子注入工艺、离子注入形成NMOS器件的源极和漏极的工艺、NMOS的源极和漏极位置处的接触孔刻蚀工艺等进行控制，以保证半导体器件的良率。
在本发明实施例中，步骤A2（即，形成嵌入式锗硅层1014的步骤）可以省略，也可以调整至步骤A4之后、步骤A5之前。当然，在本实施例中，该半导体器件也可以不包括PMOS，此时将省略步骤A2。
本发明实施例的半导体器件的制造方法，通过形成具有空洞的嵌入式SiC层，增强了嵌入式SiC层对NMOS器件的沟道的张应力，进而提高了NMOS器件的载流子迁移率，提高了整个半导体器件的性能。
图2示出了本发明实施例提出的一种半导体器件的制造方法的一种典型流程图，用于简要示出该制造方法的典型流程。具体包括：
步骤S101：提供前端器件，所述前端器件包括半导体衬底、位于所述半导体衬底上的NMOS器件的伪栅极和栅极间隙壁；
步骤S102：在所述半导体衬底位于所述NMOS器件的栅极间隙壁两侧的部分之中形成用于容置嵌入式碳硅层的沟槽；
步骤S103：在所述沟槽内形成内部具有空洞的嵌入式碳硅层。
实施例二
本发明实施例二提供一种半导体器件，该半导体器件可以采用实施例一的半导体器件的制造方法进行制造。
下面，参照图3来描述本发明实施例的半导体器件的结构。其中，图3为本发明实施例的一种半导体器件的示意性剖视图。
如图3所示，本实施例的半导体器件包括半导体衬底100、位于所述半导体衬底上的PMOS器件和NMOS器件，还包括位于所述NMOS器件的沟道区域两侧的嵌入式碳硅层1024；其中，所述嵌入式碳硅层1024内部具有空洞10241。
在本实施例中，空洞（void）10241的内部可以为真空，也可以填充有气体。在每个嵌入式碳硅层1024中，空洞10241可以为一个，也可以为多个。空洞10241的形状可以为球形、椭球形、柱形或其他各种合适的形状。
其中，嵌入式碳硅层1024的顶端不低于半导体衬底100的上表面。
示例性地，本实施例的半导体器件可以为采用20nm制造工艺制得的半导体器件，嵌入式碳硅层1024的顶端高出半导体衬底100的上表面0-30nm。
示例性地，空洞10241为椭球形，其长直径为0-30nm，短直径为0-40nm；空洞10241的顶端距半导体衬底100的上表面的距离为-80nm至10nm（其中“负值”代表空洞10241的顶端低于半导体衬底100的上表面，“正值”代表空洞10241的顶端高于半导体衬底100的上表面）。
其中，所述空洞在所述嵌入式碳硅层中位于临近所述NMOS器件的沟道区域的一侧。
本发明实施例的半导体器件，还可以包括PMOS器件以及位于PMOS器件沟道区域两侧的嵌入式锗硅层1014，如图3所示。当然，该半导体器件还可以包括浅沟槽隔离、LDD等其他组件，此处不再赘述。本实施例的半导体器件，可以为SRAM、DRAM以及其他包括NMOS器件的集成电路。
本发明实施例的半导体器件，在NMOS器件的嵌入式SiC层中形成有空洞，可以增强嵌入式SiC层对NMOS器件的沟道的张应力，进而提高NMOS器件的载流子迁移率，提高整个半导体器件的性能。
实施例三
本发明实施例提供一种电子装置，其使用了根据实施例一所述的半导体器件的制造方法制造的半导体器件，或使用了实施例二所述的半导体器件。由于使用的半导体器件可以增强嵌入式SiC层对NMOS器件的沟道的张应力，提高NMOS器件的载流子迁移率，提高整个半导体器件的性能，因此该电子装置同样具有上述优点，可以具有更好的性能。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (15)
1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供前端器件，所述前端器件包括半导体衬底、位于所述半导体衬底上的NMOS器件的伪栅极和栅极间隙壁；
步骤S102：在所述半导体衬底位于所述NMOS器件的栅极间隙壁两侧的部分之中形成用于容置嵌入式碳硅层的沟槽；
步骤S103：在所述沟槽内形成内部具有空洞的嵌入式碳硅层。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，使所述嵌入式碳硅层具有空洞的方法包括：在形成所述嵌入式碳硅层时提高碳硅的生成速率，或者，提高所述沟槽的纵横比。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述嵌入式碳硅层的顶端不低于所述半导体衬底的上表面。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，所述嵌入式碳硅层的顶端高出所述半导体衬底的上表面0-30nm。
5.如权利要求1至4任一项所述的半导体器件的制造方法，其特征在于，所述空洞为椭球形，其长直径为0-30nm，短直径为0-40nm；并且，所述空洞的顶端距所述半导体衬底的上表面的距离为-80nm至10nm，其中所述距离为负值时代表所述空洞的顶端低于所述半导体衬底的上表面，所述距离为正值时代表所述空洞的顶端高于所述半导体衬底的上表面。
6.如权利要求1至4任一项所述的半导体器件的制造方法，其特征在于，所述空洞在所述嵌入式碳硅层中位于临近所述NMOS器件的沟道区域的一侧。
7.如权利要求1至4任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述前端器件还包括位于所述半导体衬底上的PMOS器件的伪栅极和栅极间隙壁，并且，在所述步骤S101与所述步骤S102之间还包括步骤S1012：
在所述半导体衬底位于所述PMOS器件的栅极间隙壁两侧的部分之中形成嵌入式锗硅层。
8.如权利要求1至4任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述前端器件还包括位于所述半导体衬底上的PMOS器件的伪栅极和栅极间隙壁，并且，在所述步骤S103之后还包括如下步骤：
步骤S104：形成PMOS器件的主侧壁和NMOS器件的主侧壁；
步骤S105：通过离子注入工艺形成PMOS器件的源极、漏极和NMOS器件的源极、漏极；
步骤S106：形成位于PMOS器件的源极和漏极以及NMOS器件的源极和漏极之上的金属硅化物，形成层间介电层，形成PMOS器件的金属栅极以及NMOS器件的金属栅极；
步骤S107：在所述层间介电层中形成接触孔；
步骤S108：形成位于所述层间介电层之上的金属层和互连结构。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，在所述步骤S103与所述步骤S104之间还包括步骤S1034：
在所述半导体衬底位于所述PMOS器件的栅极间隙壁两侧的部分之中形成嵌入式锗硅层。
10.一种半导体器件，其特征在于，包括半导体衬底、位于所述半导体衬底上的NMOS器件，还包括位于所述NMOS器件的沟道区域两侧的嵌入式碳硅层；其中，所述嵌入式碳硅层内部具有空洞。
11.如权利要求10所述的半导体器件，其特征在于，所述嵌入式碳硅层的顶端不低于所述半导体衬底的上表面。
12.如权利要求11所述的半导体器件，其特征在于，所述嵌入式碳硅层的顶端高出所述半导体衬底的上表面0-30nm。
13.如权利要求10至12任一项所述的半导体器件，其特征在于，所述空洞为椭球形，其长直径为0-30nm，短直径为0-40nm；并且，所述空洞的顶端距所述半导体衬底的上表面的距离为-80nm至10nm，其中所述距离为负值时代表所述空洞的顶端低于所述半导体衬底的上表面，所述距离为正值时代表所述空洞的顶端高于所述半导体衬底的上表面。
14.如权利要求10至12任一项所述的半导体器件，其特征在于，所述空洞在所述嵌入式碳硅层中位于临近所述NMOS器件的沟道区域的一侧。
15.一种电子装置，其特征在于，包括权利要求10至14任一项所述的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201310585587.2A CN104658909B (zh) | 2013-11-19 | 2013-11-19 | 一种半导体器件及其制造方法和电子装置 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104658909B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115084244B (zh) * | 2022-07-14 | 2023-08-29 | 恒泰柯半导体（上海）有限公司 | 一种防翘曲深沟道半导体器件及其制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101253617A (zh) * | 2005-07-19 | 2008-08-27 | 美光科技公司 | 半导体构造、存储器阵列、电子系统和形成半导体构造的方法 |
| CN100550418C (zh) * | 2003-01-16 | 2009-10-14 | 三星电子株式会社 | 在源和漏区下面具有缓冲区的金属氧化物半导体(mos)晶体管及其制造方法 |
| CN102386098A (zh) * | 2010-09-02 | 2012-03-21 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其形成方法 |
-
2013
- 2013-11-19 CN CN201310585587.2A patent/CN104658909B/zh active Active
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