CN100477271C - 具有复合区域的绝缘体上硅场效应晶体管及形成该场效应晶体管的方法 - Google Patents
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Abstract
本发明揭示SOI晶体管组件及其制造方法，其中高浓度的稳态点缺陷系藉由包括在具有些微晶格差异的主动晶体管区域内的区域而产生。在一特定具体实施例中，因为在热处理晶体管组件时，将硅锗层(320)的应力缓和，所以硅锗层则能够设置于具有高浓度点缺陷的主动区域中。由于点缺陷，复合率则可明显地增加，藉此而减少储存于主动区域中电荷载子的数目。
Description
技术领域
本发明关于一种集成电路的制造领域，而且更尤其关于形成于譬如绝缘体上硅(SOI)装置的绝缘基板上的场效应晶体管，以及制造这些装置的方法。
背景技术
在现代的集成电路中，譬如场效应晶体管的个别电路组件的数目以及因此的密度会不断地增加，结果，这些集成电路的性能一般会受到改善。集成电路封装密度与信号特性的增加，需要譬如场效应晶体管的栅极长度与因此得的沟道长度的关键结构尺寸的缩小，以将单一电路组件所占用的芯片区域最小化，并且减少起因于延迟沟道形成的信号传播延迟。不过，一般的关键结构尺寸接近0.1μm以及更小，而且经由缩小晶体管组件尺寸而进一步的电路特性改善，其乃部份地经由形成于块体硅基板的晶体管的寄生电容所抵销。
为了满足持续增加关于装置与电路性能的需求，电路设计者已经提出新的装置结构。一种改善譬如CMOS装置的电路特性的技术，乃是在所谓绝缘体上硅(SOI)基板上制造电路，其中绝缘层形成于例如硅基板或者玻璃基板的块体基板上，其中绝缘层常常包含二氧化硅(亦称为埋置氧化物层)。接着，硅层形成于场效应晶体管装置的主动区域由浅沟隔离所界定的绝缘层上。相应制造的晶体管则完全与围绕晶体管区域的区域电绝缘。与形成于块体半导体基板上的现有装置相反，SOI装置的主动区域的明确空间限制，明显地抑制了从现有装置得知的寄生效果，譬如漂移到基板内的锁定与漏电流。更者，相较于形成在块体半导体基板上的装置，SOI装置的特征为具较低的寄生电容，其因此并且呈现出受到改善的高频率性能。更者，由于主动区域明显缩小的体积，由辐射感生的电荷载体的产生亦可同样明显地予以减少，并且使SOI装置非常适合于辐射集中环境中的应用。
另一方面，SOI装置超过现有制造装置的优点可能会由所谓的浮体效应而部分地抵销，其中少数电荷载体，例如N沟道MOS晶体管中的空穴，则累积于沟道区域以下，从而不利地影响晶体管特征，譬如门限电压、单一晶体管锁定以及类似物。
参考第1图与第2图，分别描绘块体晶体管与SOI晶体管的概略截面图，涉及典型现有技术块体MOS晶体管与典型现有技术SOI MOS晶体管的问题现将有更详细地解释。
在第1图中，N沟道晶体管100形成于硅基板101上。晶体管100包含由浅沟隔离物105所界定的主动区域102。主动区域102包含源极区域103与漏极区域104。栅极电极106形成于主动区域102上，并且经由栅极绝缘层107而彼此电绝缘。介电材料的边墙间隔物108邻近栅极电极106地形成。栅极电极106的漏极与源极区域103与104的顶部部分包含呈现增加导电率的硅化区域109。
在操作中，由N掺杂漏极区域104与P掺杂主动区域102所形成的漏极二极管通常会受到反向偏压，其中偏压可能变得足以高到能够起始弱的雪崩击穿。在此操作模式中，产生了电子-空穴对，在第1图中，其分别由负(-)与正(+)符号所标示。在本N沟道增强型晶体管100的实例中，电子可能因为施加到源极区域103与漏极区域104的电压影响的漏极电流而漂移离开。另一方面，空穴则漂移入主动区域102与基板101内。因为主动区域102与基板101经由相对应的接触件(未显示)而电性连接到接地电位，所以过剩电荷，亦即已经漂移入主动区域102与基板101内的空穴则可排掉，以避免电荷载体的累积，并因而维持晶体管门限电压与漏极-源极击穿电压的长期稳定性。
在第2图中，其图式描绘典型SOI晶体管的截面图，类似或相等那些显示于第1图中的部件系标示以相同的参考数字，除了以″2″作为带头的数字而非″1″之外，那些部件的说明在此则予以省略。在第2图中，晶体管200形成于可能包含硅的主动层201A中，其中与第1图中块体装置100相反地，埋置的二氧化硅层210使主动层201A与主动区域202与块体基板201电绝缘。
当操作时，与晶体管100类似地，电子-空穴对亦可同样地产生于晶体管200中，其中，由于主动区域202藉由埋置的氧化物层210而与基板201介电质绝缘，过剩的空穴就无法有效地排除并且例如累积于连接漏极区域204与源极区域203的沟道下面，其在将适当电压施加到栅极电极206时形成。累积的过剩电荷导致特征缺限并且增加该装置的关断切换时间，从而抵销了SOI装置的一些优点。
为了克服此缺点，遂形成连接主动层201A与主动区域202到一参考电压以载离空穴的现有接触件(图中未显示)。不过，这些额外的接触件需要进一步的芯片区域与更复杂的装置与电路布局，从而明显地抵销了经由缩小关键尺寸所得到的芯片区域缩小与信号处理特性的改善。
为了此原因，在1995IEEE国际SOI会议，公元1995年10月Yoshimi等人的″在0.15μm SOI-MOSFETS中抑制基板浮动效应的能带间隙工程技术″期刊中，已经提出了在不需要额外的主体接触件下，藉由能带间隙工程来补偿浮体效应，以藉由在源极与漏极区域中形成硅锗层来增强源极方向中的空穴流。将锗离子在N沟道SOI MOSFETS中的栅极氧化以后，植入于源极与漏极区域内。将硅锗层形成于源极与漏极区域内，其导致邻近pn接合的0.1eV能带间隙的能量差。大约1V的漏极击穿电压的改善系以此配置而得到。不过，在高度掺杂源极与漏极区域内的硅锗层的设置，可能导致这些区域明显电阻的增加，从而将该晶体管装置的性能折损。这问题会因为晶体管大小的进一步缩小而更糟，其在源极与漏极区域上需要极浅的接合。
有鉴于以上的问题，受到改善的SOI晶体管组件与其制造方法是需要的，藉此，在不用实质将晶体管特征折损的情形下，可以免除或者至少降低不利的浮体效应。
发明内容
一般而言，本发明以本发明者的概念为基础，其在SOI装置的主动区域内，设有增加密度的局部化复合中心的复合区域，而没有包含该装置的剩下主动区域的晶状特性。
根据本发明的一说明性具体实施例，一种形成于基板上的场效应晶体管包含：一基板，具有绝缘层形成于其上；一晶状主动区域，形成于该绝缘层上，该晶状主动区域包括具有局部化复合中心的第一浓度的第一区域，以及具有复合中心的第二浓度的第二区域，其中该第二浓度高于该第一浓度；一漏极区域与一源极区域；以及一栅极电极，藉由一栅极绝缘层而与该主动区域电性绝缘，其中，该第二区域包含多层子层，各该多层子层在构造、层厚度和材料类型三者中至少有一种是相互不同。
根据本发明的进一步说明性具体实施例，一种在基板上形成晶体管组件的方法包含：设置一基板，在该基板上形成一绝缘层；形成第一与第二晶状半导体层，该第一与第二单晶半导体层具有不同的晶格常数，以在该第二半导体层中产生应力；以及在该第一与第二晶状半导体层里面与上面形成一晶体管组件，其中在该晶体管组件形成期间内的一种或者更多种的热处理降低该应力，并且在该第二半导体层中产生密度高于第一半导体层中点缺陷密度的点缺陷，其中，形成该第二晶状半导体区域包含形成多层子层，各该多层子层在构造、层厚度和材料类型三者中至少有一种是相互不同。
附图说明
本发明可参考结合附图的以上说明而令人了解，在图式中，相同的参考数字视为相同的组件，其中：
第1图图式地显示于块体半导体基板上所形成的现有晶体管组件的实例；
第2图图式地显示典型的现有SOI晶体管组件，其中为了简化起见，未显示主体接触部；
第3图图式地显示根据本发明一说明性具体实施例而设计的SOI晶体管组件的截面图；
第4a至4c图图式地显示用来形成第3图的晶体管组件的典型工艺顺序；以及
第4d图显示一单晶应力层，包括根据本发明一说明性具体实施例而设计的多层子层。
尽管本发明容许有种种变更与替代的形式，但其特定具体实施例却已经藉由图式中的实例来显示，而且在此已详细的说明。不管怎样，应该理解到的是，特定具体实施例在此的说明并不打算将本发明局限于揭露出的特定形式，相反地，本发明涵盖在附加申请专利范围所定义的发明精神与范围内的所有修改、等同物以及替代物。
具体实施方式
将本发明用来说明的具体实施例说明如下。为了清晰起见，并非真实执行过程的所有特征都在本说明书中说明。当然能够理解到的是，在任何此真实具体实施例的发展中，必须将种种特定执行的决定予以进行，以得到发展者的特定目标，譬如与相关于系统以及相关于企业限制条件的一致性，其系从一执行过程改变到另一执行过程。更能够令人理解到的是，此发展努力可能既复杂且耗时，不过对已从本发明的揭示事项获益的本领域技术人员而言，仍将是一种例行的工作。
本发明现将参考附图来说明。虽然在图式中，将半导体装置与植入区域的种种结构画成具有非常精确、明显的外形与轮廓，但是那些本领域技术人员却能认知，实际上，这些区域与结构可能不如图式中所指示的那么精确。此外，相较于制造装置上那些结构或区域的尺寸，在图中所画出种种结构与植入区域的相对尺寸可能会被夸大或者缩小。不过，附图却包括说明与解释本发明用来说明的实例。在此所使用的文字与短语应该被了解与说明成具有与那些熟谙相关技艺者对那些文字与短语理解到的一致的意义。并没有任何用语或短语的特定定义(也就是与那些熟谙该技艺者所理解到一般与惯用意义所不同的定义)打算由与在此用语或短语一致用法所暗示。就用语或者短语打算具有特定意义的程度来说，亦即并非由本领域技术人员所能了解的意义，此特定定义将以直接且明确地提供特定意义给该用语或者短语的定义性方式，而明白地陈述于说明书中。
一般而言，以下的详细说明适用于形成于基板上、以硅为基底的晶体管组件，包括具有半导体层形成于上的绝缘层，其中形成有晶体管的主动区域。此种型态的晶体管组件将称为SOI晶体管组件，不过，其中此用语意指包含绝缘基板上所形成的晶体管原件的一般概念，而与所使用的半导体材料的种类无关。例如，本发明的基本想法可能应用在以锗为基础的晶体管组件、以砷化锗为基础的晶体管组件、或者任何其它III-V或者II-VI半导体。
以下的说明将更进一步地参考n沟道晶体管组件，在该说明中，因为空穴，亦即少数电荷载子，相较于电子具有明显较低的迁移率，而且可能不会与p沟道组件中的电子一样有效率地经过源极端流掉，所以电荷载子累积的问题则予特别地说明。不管怎样，本发明不应该考虑成受限于在此所说明的说明性n沟道组件，除非此些限制明确地陈述于附加的申请专利范围中。
本发明以本发明者的发现为基础，其系为定位于晶体管组件主动区域的明确定义部分内的所谓复合中心，亦即晶格位置的设置具有将随后可有效地与相对应相反电荷载子复合的电荷载子捕获的高度可能性，该提供的复合中心可明显地减少累积电荷载子的数目。更者，为了不牺牲主动晶体管区域的特性，复合中心应该在制造与操作期间内，在半导体装置所可能受到的升高温度期间，尽可能多局限于明确定义的部分。此乃由将实质匹配晶格的区域形成于半导体主动区域中而完成，其中轻微的晶格差异导致此层中的应力，该应力可能在接着譬如掺杂剂活化或者栅极氧化过程的热处理期间内被松弛或者降低。在热处理该装置时，将此层中的应力降低，随后会导致多个受到局部化或者″稳态″以及作用如同复合中心的点缺陷的产生。尤其，复合层的能带间隙可能会例如藉由提供相较于剩余主动区域的降低能带间隙能量而修改，以促使增加的电荷载子复合可能性的效应，其可能导致增加的空穴迁移率。例如，具有较低能带间隙能量的硅锗层会导致增加的空穴迁移率则已经受到证明。
兹参照第3图，现将说明本发明的一说明性具体实施例。在第3图中，晶体管组件300包含一基板301，例如硅基板或者任何其它合适的基板，其具有一绝缘层310形成于上。绝缘层310可能是二氧化硅层、氮化硅层、或者任何其它合适的绝缘层。在该绝缘层310上形成一主动区域302，包括第一单晶半导体层321与第二单晶半导体层320。在一具体实施例中，第一半导体层321是硅层，第二半导体层320是具有化合物SixGe1-x的硅锗层，其中0.2＞x＞0.8。依据包含于第二半导体层320的锗数量，该第二半导体层则由于在晶体管组件300形成期间内实施的一种或者更多种热处理而为实质没拉紧层，点缺陷的数目则比大约1012/cm3还高，并且明显比第一半导体层321内点缺陷的密度还高。依据晶体管组件的类型，亦即完全耗尽的晶体管组件或者部份耗尽的晶体管组件，第一半导体层321的厚度可能在大约数十纳米至数百纳米之间改变，其中第二半导体层320的厚度在大约5至50纳米的范围内。
晶体管组件300进一步包含邻近浅沟隔离物305的源极与漏极区域303、304。栅极绝缘层307使栅极电极306与下面的主动区域302电性与物理性地绝缘。边墙间隔物308邻近栅极电极306地设置，而且硅化部分309形成于源极与漏极区域303、304与栅极电极306顶部。
在第3图所示的具体实施例中，高度掺杂的源极与漏极区域303、304延伸入第二半导体层320内并且提供一高导电率到第二半导体层320。就具有作为第二半导体层320的硅锗层的其它具体实施例而言，空穴的迁移率可能因为第二半导体层320中降低的能带间隙能量而进一步地增加。这种情形可能促使第二半导体层320内的任何空穴通过源极端而载离。
当操作时，反向偏压的漏极二极管，亦即n掺杂漏极区域304与主动区域302的p掺杂沟道区域，可能以导致电子-空穴对产生增加的电压来操作，其中电子会经过漏极端而流掉，然而空穴可能会因为降低的迁移率而漂移于主动区域302内。与例如第2图所示的现有装置相反地，第二半导体层320内稳态复合中心密度的增加将大大地增加复合的可能性，并且明显地减少可能累积于主动区域302内空穴的数目，其中藉由源极区域303、输送经过外部电压源的电子会″馈进″复合工艺。此外，空穴迁移率会增加，而且到源极区域303的空穴流可能因此会增加，从而移除未复合的空穴。由于第二半导体层320内点缺陷的局部特性，第一半导体层321的结晶特征则会实质地不受影响，而且起因于使如电荷载子散射位置作用的复合中心扩散的任何装置退化则可能会实质地避免。因此，晶体管组件300浮体的冲击将在假如没有完全予以删除的情形下明显地减少。
兹参照第4a至4c图，现将说明形成如第3图中所示的半导体装置的典型工艺流程。在第4a图中，譬如硅基板的施体半导体基板410设有形成于上的第二半导体层320。第二半导体层320外延生长于施体基板410的顶部，其中第二半导体层320的成分乃根据设计条件而选出。在单晶基板上，外延生长实质匹配晶格的单晶层，其在该技艺中是众所皆知的工艺，而且在此将不详细说明。由于第二半导体层320与下面施体基板410之间的些微晶格差异，故在第二半导体层320中则会产生在其它事物之间依据第二半导体层320的成分与厚度的特定数量应力。
如第4b图中所示，除了施体基板410以外，基板301设有绝缘层310形成于上。在一具体实施例中，基板301是硅基板，而且绝缘层310是可能藉由将基板301氧化或者藉由将二氧化硅层沉积于基板301上而形成的二氧化硅层。因为这些工艺在该技艺中众所皆知，所以其详细说明则将予以省略。接着，使基板301与施体基板410彼此接触，其中第二半导体层320在绝缘层310顶部。基板301与施体基板410可能藉由现有的黏合技术而黏合，而且之后，施体基板410可能藉由已知的蚀刻工艺而变薄，以得到第一半导体层321。
接着，晶体管组件300根据现有的工艺流程而形成，而其说明将予以省略。不管怎样，在现有的工艺流程中，会扯上多个热处理，例如使植入到源极与漏极区域303、304内的掺杂剂活化的退火循环，或者形成栅极绝缘层307的氧化工艺。在这些热处理期间内，第二半导体层320的应力会减少，从而产生多个限制在第二半导体层320的点缺陷。
第4c图图式地显示藉由施体基板410上的第二半导体层320而制造晶体管组件300的进一步方法，其中如先前所说明的，第二半导体层320外延地生长于施体基板410上。此后，如411所标示的离子植入使用氢离子来进行，以在施体基板410内的预定深度上产生植入区域412，以实质地定义第一半导体层321。此后，将基板301与施体基板410如第4b图所说的黏合，接着并且将施体基板410劈开，其中植入区域412允许施体基板410简单的分隔。最后，可能将剩余的表面抛光，以增加表面特性，其中第一半导体层321的晶体特性则因为免除了所需的将另外用来使施体基板410变薄的任何蚀刻步骤，而实质不受影响。因此，第一半导体层321呈现出良好的单晶结构，其中，此外，施体基板410的剩下部份则可能用来进一步加工处理，以用作受到氧化的另一基板301或者用作进一步的施体基板410。
第4d图图式地显示本发明的进一步说明性具体实施例。在此实例中，形成于施体基板410上的第二半导体层320包括多个子层320a...320d。子层320a...320d可能因为成分、层厚度与材料类型的至少其中一者而彼此不同。例如，在一具体实施例中，子层320d相较于邻近子层320c而可能包含高数量的锗原子，以便在进一步加工处理期间内将第二半导体层320热处理时，导致高应力以及庞大数目的点缺陷。在剩下的子层320c至320a中，锗数量可能会逐渐地减少，以得到密度减少的点缺陷，不过藉此则能维持空穴迁移率的适度增加。因此，子层320d可能呈现高的复合可能性，然而却由于散射可能性增加而使子层320d内的传导率退化，而剩余的子层320a至320c则可能引起到源极端303的空穴流。应该注意的是，上述具体实施例仅仅具有说明特性，而多种改变则处于本发明的范围内。例如，子层320...320d的其中一层或者更多层可能是以交替方式而设有硅锗层的硅层。
在一具体实施例中，晶体管组件300可能是部份耗尽型，而且它可能有利于将一层或者更多层硅锗子层放置于沟道区域中，以提供足够的电子供应于此子层中，以″馈给″复合机制。第二半导体层或者其中一子层的位置的控制可能藉由在硅锗层(子层320d)上外延生长硅层(子层320a..320c可能予以视为单一硅层)而完成，其中硅层320a...320c的厚度合并第一半导体层321的厚度(第4c图)决定最后获得主动区域302中子层320d深度方向的位置。在其它具体实施例中，第二半导体层320的成分可能会连续地改变，以得到随着深度而连续改变的点缺陷的浓度。
上述揭露的特定具体实施例仅供说明用，而对于本领域技术人员而言，于阅读本说明书知晓其揭示的技术内容后，当可了解本发明可以诸多不同而等效的方式来修改与实施。例如，以上所述的工艺步骤可能以不同顺序来进行。而且，并不打算将在此所示的结构或者设计细节限制，除了以下权利要求书中所说明的以外。因此明显的是，以上所揭露的特别具体实施例可能受到改变或者修改，而且所有此种改变均可认为是在本发明的范围与精神内。于是，在此所寻求的保护系陈述于以下的权利要求书中。
Claims (8)
1.一种在基板上形成晶体管组件的方法，该方法包含：
设置一基板，在该基板上形成一绝缘层；
形成第一与第二晶状半导体层，该第一与第二单晶半导体层具有不同的晶格常数，以在该第二半导体层中产生应力；以及
在该第一与第二晶状半导体层里面与上面形成一晶体管组件，其中在该晶体管组件形成期间内的一种或者更多种的热处理降低该应力，并且在该第二半导体层中产生密度高于第一半导体层中点缺陷密度的点缺陷。
2.如权利要求1所述的方法，其中形成该第一与第二半导体层包含：
在一晶状施体基板上外延生长第二半导体层；以及
将该基板与该晶状施体基板彼此黏合，使该第二半导体层设置于该绝缘层上。
3.如权利要求2所述的方法，进一步包括使该晶状施体基板变薄，以形成该第一半导体层。
4.如权利要求2所述的方法，在将该基板与该晶状施体基板黏合之前，进一步包括：
将氢离子以穿过该第二半导体层的方式植入于该晶状施体基板内，以形成植入区域；以及
在黏合之后，劈开在该植入区域的该晶状施体基板。
5.如权利要求2所述的方法，其中该第二半导体层包含具有化合物SixGe1-x的硅锗层，其中x在0.2＞x＞0.8的范围中。
6.如权利要求2所述的方法，其中该第二半导体层具有大约5至50纳米的范围内的厚度。
7.如权利要求5所述的方法，进一步包括在该晶状施体基板上外延生长多层子层，至少一些该多层子层在构造、层厚度和材料类型三者中至少有一种是相互不同的。
8.如权利要求5所述的方法，进一步包括在外延生长的同时，改变该第二半导体层的成分。
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