JPH0750417A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0750417A JPH0750417A JP21354893A JP21354893A JPH0750417A JP H0750417 A JPH0750417 A JP H0750417A JP 21354893 A JP21354893 A JP 21354893A JP 21354893 A JP21354893 A JP 21354893A JP H0750417 A JPH0750417 A JP H0750417A
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- Japan
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- layer
- substrate
- semiconductor device
- soi
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Abstract
(57)【要約】
【目的】 キャリアの高移動度とキャリアの寿命の短縮
化との両立を図った半導体装置を得る。 【構成】 絶縁面上の半導体薄膜の少なくとも一部を活
性領域１０２として用いる半導体装置において、前記活
性領域１０２の少なくとも一部に接する、キャリアライ
フタイムが前記活性領域より小さい低ライフタイム領域
１２０を設ける。
化との両立を図った半導体装置を得る。 【構成】 絶縁面上の半導体薄膜の少なくとも一部を活
性領域１０２として用いる半導体装置において、前記活
性領域１０２の少なくとも一部に接する、キャリアライ
フタイムが前記活性領域より小さい低ライフタイム領域
１２０を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に絶縁面上の半導体薄膜の少なくとも一部を活性領域と
して用いる半導体装置に関するものである。
に絶縁面上の半導体薄膜の少なくとも一部を活性領域と
して用いる半導体装置に関するものである。
【０００２】
【従来の技術】絶縁基板上の薄膜半導体層を用いる半導
体装置の中でも、近年、ガラス基板又は石英基板上にシ
リコン薄膜を用いたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒ
ａｎｓｉｓｔｏｒ）をマトリクス状に配置し、液晶をア
クティブに駆動する所謂液晶表示パネルは、その利用分
野の広さにより、集積性、性能を大いに向上させてい
る。
体装置の中でも、近年、ガラス基板又は石英基板上にシ
リコン薄膜を用いたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒ
ａｎｓｉｓｔｏｒ）をマトリクス状に配置し、液晶をア
クティブに駆動する所謂液晶表示パネルは、その利用分
野の広さにより、集積性、性能を大いに向上させてい
る。
【０００３】液晶表示装置の画素数が増加し、画面が大
きくなると、液晶の駆動回路にはより大きなドライブ能
力が必要とされる。駆動回路には一般にＭＯＳＦＥＴが
用いられるので、駆動能力を向上させるために半導体層
のキャリア移動度を大きくする努力が払われている。半
導体層として一般に用いられるポリシリコン又はアモル
ファスシリコンのキャリア移動度は、電子移動度がそれ
ぞれ１〜１００cm2 ／ｖ・ｓ、０．１〜１cm2 ／ｖ・ｓ
であり、単結晶と比べて数分の１から数百分の１であ
る。これらを向上させるためには、 ポリシリコン、アモルファスシリコンの堆積方法の
工夫 低温の長時間アニールによるラージグレイン化 レーザー再結晶による単結晶化 などの方法がある。特に、の方法によれば、単結晶と
ほぼ同じ移動度が得られる。
きくなると、液晶の駆動回路にはより大きなドライブ能
力が必要とされる。駆動回路には一般にＭＯＳＦＥＴが
用いられるので、駆動能力を向上させるために半導体層
のキャリア移動度を大きくする努力が払われている。半
導体層として一般に用いられるポリシリコン又はアモル
ファスシリコンのキャリア移動度は、電子移動度がそれ
ぞれ１〜１００cm2 ／ｖ・ｓ、０．１〜１cm2 ／ｖ・ｓ
であり、単結晶と比べて数分の１から数百分の１であ
る。これらを向上させるためには、 ポリシリコン、アモルファスシリコンの堆積方法の
工夫 低温の長時間アニールによるラージグレイン化 レーザー再結晶による単結晶化 などの方法がある。特に、の方法によれば、単結晶と
ほぼ同じ移動度が得られる。
【０００４】一方、直接単結晶を用いる方法もある。即
ち、単結晶層が絶縁性基板上に形成されたＳＯＩ基板を
用いることで、〜の処理なしに単結晶並の移動度が
得られる。ＳＯＩ基板を得る方法としては、例えばＳＩ
ＭＯＸ法、基板どうしの貼り合わせによる方法等が知ら
れている。ＳＯＩ基板を用いたＮＭＯＳＦＥＴの断面図
を図２７、そのＩ−Ｖ特性を図２８に示す。ＮＭＯＳＦ
ＥＴは、絶縁性基板２０１上のｐ型チャネル領域２０
２、ｎ+ 型ソース領域２０５、ｎ+ 型ドレイン領域２０
４、ゲート絶縁膜２１１、ポリシリコンゲート２０８に
より構成されている。２１０はソース電極、２０９はド
レイン電極であり、ＮＭＯＳＦＥＴのまわりは絶縁膜２
０３で囲われ、表面側は層間絶縁膜２０６、表面保護膜
２０７で覆れている。
ち、単結晶層が絶縁性基板上に形成されたＳＯＩ基板を
用いることで、〜の処理なしに単結晶並の移動度が
得られる。ＳＯＩ基板を得る方法としては、例えばＳＩ
ＭＯＸ法、基板どうしの貼り合わせによる方法等が知ら
れている。ＳＯＩ基板を用いたＮＭＯＳＦＥＴの断面図
を図２７、そのＩ−Ｖ特性を図２８に示す。ＮＭＯＳＦ
ＥＴは、絶縁性基板２０１上のｐ型チャネル領域２０
２、ｎ+ 型ソース領域２０５、ｎ+ 型ドレイン領域２０
４、ゲート絶縁膜２１１、ポリシリコンゲート２０８に
より構成されている。２１０はソース電極、２０９はド
レイン電極であり、ＮＭＯＳＦＥＴのまわりは絶縁膜２
０３で囲われ、表面側は層間絶縁膜２０６、表面保護膜
２０７で覆れている。
【０００５】
【発明が解決しようとする課題】上記のＭＯＳＦＥＴで
は、ドレイン−ソース電圧が高くなると、ドレイン近傍
のチャネルで発生したホールがｐ型層２０２に蓄積し、
ｐ型層２０２のポテンシャルを上昇させる。この結果、
チャネル表面のしきい値が下降し、電流を増大させる。
更に蓄積が進むと、ソースｎ+ 部２０５とｐ型層２０２
との間の内蔵電位が０に近くなり、ソース側からチャネ
ルに電子が注入され、さらにｐ型層のポテンシャルが上
昇するという正のフィードバック効果により、ＮＭＯＳ
ＦＥＴのドレイン電流を急激に増大させ、耐圧を劣化さ
せる。
は、ドレイン−ソース電圧が高くなると、ドレイン近傍
のチャネルで発生したホールがｐ型層２０２に蓄積し、
ｐ型層２０２のポテンシャルを上昇させる。この結果、
チャネル表面のしきい値が下降し、電流を増大させる。
更に蓄積が進むと、ソースｎ+ 部２０５とｐ型層２０２
との間の内蔵電位が０に近くなり、ソース側からチャネ
ルに電子が注入され、さらにｐ型層のポテンシャルが上
昇するという正のフィードバック効果により、ＮＭＯＳ
ＦＥＴのドレイン電流を急激に増大させ、耐圧を劣化さ
せる。
【０００６】上記のポテンシャル上昇は、ｐ型層中のホ
ールの寿命に大きく依存し、寿命が長くなると、ポテン
シャル上昇が起こりやすい。従って、ポリシリコンＴＦ
Ｔにおいて、ポリシリコン中のキャリア移動度を上昇さ
せるために結晶性を向上させてゆくと、同じ構造でのト
ランジスタの耐圧は、劣化してゆく。
ールの寿命に大きく依存し、寿命が長くなると、ポテン
シャル上昇が起こりやすい。従って、ポリシリコンＴＦ
Ｔにおいて、ポリシリコン中のキャリア移動度を上昇さ
せるために結晶性を向上させてゆくと、同じ構造でのト
ランジスタの耐圧は、劣化してゆく。
【０００７】この様なポテンシャル上昇を抑制させる方
法として、ＦＥＴの側方よりｐ型チャネルのコンタクト
をとる方法がある。この“基板コンタクト”により、チ
ャネル部に蓄積したホールを有効にはき出すことができ
る。
法として、ＦＥＴの側方よりｐ型チャネルのコンタクト
をとる方法がある。この“基板コンタクト”により、チ
ャネル部に蓄積したホールを有効にはき出すことができ
る。
【０００８】しかしながら、上記の方法でも、ＦＥＴの
チャネル幅（Ｗ）が大きいとコンタクトから遠いチャネ
ル部のホールが排出しにくくなるという問題を生じる。
その結果、図２８に示す様に、ＦＥＴのチャネル幅
（Ｗ）が大きくなるにつれ、基板コンタクトの効果が薄
れてゆく。図２８で示す様に、チャネル長（Ｌ）が１μ
ｍのＮＭＯＳＦＥＴでも５ボルト以上のソース・ドレイ
ン耐圧が得られない。
チャネル幅（Ｗ）が大きいとコンタクトから遠いチャネ
ル部のホールが排出しにくくなるという問題を生じる。
その結果、図２８に示す様に、ＦＥＴのチャネル幅
（Ｗ）が大きくなるにつれ、基板コンタクトの効果が薄
れてゆく。図２８で示す様に、チャネル長（Ｌ）が１μ
ｍのＮＭＯＳＦＥＴでも５ボルト以上のソース・ドレイ
ン耐圧が得られない。
【０００９】以上より、従来のＮＭＯＳＦＥＴの課題
は、 チャネル部のポテンシャル上昇により充分なソース
・ドレイン耐圧が得られない。
は、 チャネル部のポテンシャル上昇により充分なソース
・ドレイン耐圧が得られない。
【００１０】 基板コンタクトをとるとコンタクト部
形成のために余分な面積をとり、集積化の障害となる。
形成のために余分な面積をとり、集積化の障害となる。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
絶縁面上の半導体薄膜の少なくとも一部を活性領域とし
て用いる半導体装置において、前記活性領域の少なくと
も一部に接する、キャリアライフタイムが前記活性領域
より小さい低ライフタイム領域を設けたことを特徴とす
る。
絶縁面上の半導体薄膜の少なくとも一部を活性領域とし
て用いる半導体装置において、前記活性領域の少なくと
も一部に接する、キャリアライフタイムが前記活性領域
より小さい低ライフタイム領域を設けたことを特徴とす
る。
【００１２】
【作用】本発明は、活性領域の少なくとも一部に接す
る、キャリアライフタイムが前記活性領域より小さい低
ライフタイム領域を設けることにより、キャリアの高移
動度とキャリアの寿命の短縮化との両立を図ったもので
ある。本発明によれば、例えば、高移動度と高耐圧とを
両立したＭＯＳＦＥＴを提供し、高集積、高性能のＳＯ
Ｉ集積回路又は液晶表示装置を実現することができる。
る、キャリアライフタイムが前記活性領域より小さい低
ライフタイム領域を設けることにより、キャリアの高移
動度とキャリアの寿命の短縮化との両立を図ったもので
ある。本発明によれば、例えば、高移動度と高耐圧とを
両立したＭＯＳＦＥＴを提供し、高集積、高性能のＳＯ
Ｉ集積回路又は液晶表示装置を実現することができる。
【００１３】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 〈第１の実施例〉本発明の第１の実施例を図１（ａ），
（ｂ）を用いて説明する。図１（ａ）は本発明によるＮ
ＭＯＳＦＥＴの断面図、図１（ｂ）は図１（ａ）のＮＭ
ＯＳＦＥＴのＩ−Ｖ特性である。
詳細に説明する。 〈第１の実施例〉本発明の第１の実施例を図１（ａ），
（ｂ）を用いて説明する。図１（ａ）は本発明によるＮ
ＭＯＳＦＥＴの断面図、図１（ｂ）は図１（ａ）のＮＭ
ＯＳＦＥＴのＩ−Ｖ特性である。
【００１４】図１（ａ）のＮＭＯＳＦＥＴは、絶縁性基
板１０１上のｐ型チャネル領域１０２（活性領域とな
る）、ｎ+ 型ソース領域１０５、ｎ+ ドレイン領域１０
４、ゲート絶縁膜１１１、ポリシリコンゲート１０８に
より構成されている。１１０はソース電極、１０９はド
レイン電極であり、ＮＭＯＳＦＥＴのまわりは絶縁膜１
０３で囲われ、表面側は層間絶縁膜１０６、表面保護膜
１０７で覆われている。
板１０１上のｐ型チャネル領域１０２（活性領域とな
る）、ｎ+ 型ソース領域１０５、ｎ+ ドレイン領域１０
４、ゲート絶縁膜１１１、ポリシリコンゲート１０８に
より構成されている。１１０はソース電極、１０９はド
レイン電極であり、ＮＭＯＳＦＥＴのまわりは絶縁膜１
０３で囲われ、表面側は層間絶縁膜１０６、表面保護膜
１０７で覆われている。
【００１５】本実施例における本発明の特徴は、ソース
−チャネル−ドレインを形成している半導体層のうち、
ゲート絶縁膜１０８に近い表面側を単結晶又はそれに準
ずる結晶性を有するものとし、絶縁性基板１０１に近い
部分を多結晶、アモルファスなどの低ライフタイム層１
２０とした点にある。
−チャネル−ドレインを形成している半導体層のうち、
ゲート絶縁膜１０８に近い表面側を単結晶又はそれに準
ずる結晶性を有するものとし、絶縁性基板１０１に近い
部分を多結晶、アモルファスなどの低ライフタイム層１
２０とした点にある。
【００１６】以下、本実施例のＮＭＯＳＦＥＴの動作を
説明する。ゲート電極１０８の電位を上昇させ、チャネ
ル領域１０２表面にｎ型チャネルを誘起し、ドレイン→
ソースに電流を流す動作は図２７に示した従来例と全く
同じである。ドレイン−ソース間電圧ＶDSと、ゲート−
ソース間電圧ＶGSとの関係がＶDS＞ＶGS−ＶT （但し、
ＶT はチャネル領域１０２の反転電圧）となると、ＮＭ
ＯＳＦＥＴは５極管領域に入り、チャネル領域１０２の
うちドレイン領域１０４近傍に電界が集中する。高電界
中にチャネルを流れる電子が注入されると衝突電離を起
こし、ホール／電子対を発生する。発生したホールはポ
テンシャルの関係でｐ型チャネル領域１０２に蓄積さ
れ、やがて消滅する。従来例で述べた様に高品質のＳＯ
Ｉ−ＮＭＯＳＦＥＴではホールの寿命が長いために、蓄
積がすすみやがてｐ型チャネル領域のポテンシャルを上
昇させるので耐圧劣化、しきい値変動をひきおこす。本
実施例においては、低ライフタイム層１２０がホールの
蓄積を抑制する働きをする。即ちホールは低ライフタイ
ム層１２０で即座に消滅するので、キャリアの蓄積によ
る耐圧劣化、ＶT 変動を抑制できる。
説明する。ゲート電極１０８の電位を上昇させ、チャネ
ル領域１０２表面にｎ型チャネルを誘起し、ドレイン→
ソースに電流を流す動作は図２７に示した従来例と全く
同じである。ドレイン−ソース間電圧ＶDSと、ゲート−
ソース間電圧ＶGSとの関係がＶDS＞ＶGS−ＶT （但し、
ＶT はチャネル領域１０２の反転電圧）となると、ＮＭ
ＯＳＦＥＴは５極管領域に入り、チャネル領域１０２の
うちドレイン領域１０４近傍に電界が集中する。高電界
中にチャネルを流れる電子が注入されると衝突電離を起
こし、ホール／電子対を発生する。発生したホールはポ
テンシャルの関係でｐ型チャネル領域１０２に蓄積さ
れ、やがて消滅する。従来例で述べた様に高品質のＳＯ
Ｉ−ＮＭＯＳＦＥＴではホールの寿命が長いために、蓄
積がすすみやがてｐ型チャネル領域のポテンシャルを上
昇させるので耐圧劣化、しきい値変動をひきおこす。本
実施例においては、低ライフタイム層１２０がホールの
蓄積を抑制する働きをする。即ちホールは低ライフタイ
ム層１２０で即座に消滅するので、キャリアの蓄積によ
る耐圧劣化、ＶT 変動を抑制できる。
【００１７】図１（ｂ）は、低ライフタイム層１２０の
ホールの寿命τh をパラメータとして、ドレイン電流
（ＩD ）対ドレイン−ソース電圧（ＶDS）の関係を示し
たものである。τh が短いほど、ドレイン電流の飽和性
が良く、ドレイン−ソース間の耐圧が高いことがわか
る。また、図２８の従来例で見られた様なゲート幅に対
する依存性もない（τh ＝１０-9（ｓｅｃ））。
ホールの寿命τh をパラメータとして、ドレイン電流
（ＩD ）対ドレイン−ソース電圧（ＶDS）の関係を示し
たものである。τh が短いほど、ドレイン電流の飽和性
が良く、ドレイン−ソース間の耐圧が高いことがわか
る。また、図２８の従来例で見られた様なゲート幅に対
する依存性もない（τh ＝１０-9（ｓｅｃ））。
【００１８】なお、図１（ａ）の構造では、チャネル−
ドレインのｐｎ接合に生じる空乏層中からの発生電流が
懸念される。即ち、空乏層のうち、低ライフタイム層１
２０を含む領域は、キャリアの発生ライフタイムも短く
なるためにｐｎ接合に通常より大きな逆方向電流を生じ
させる。本実施例では、この影響を極力小さくするた
め、低ライフタイム層１２０の厚さをチャネル領域１０
２の厚さに比べて数分の１から数十分の１と充分小さく
した。その結果、チャネルＯＦＦ時のドレイン−ソース
リーク電流は図２７の従来例より数倍の増加程度に抑え
られた。このレベルは実用上ほとんどさしつかえない。
また、低ライフタイム層１２０を薄くしてもホール消滅
の効果は不変であった。
ドレインのｐｎ接合に生じる空乏層中からの発生電流が
懸念される。即ち、空乏層のうち、低ライフタイム層１
２０を含む領域は、キャリアの発生ライフタイムも短く
なるためにｐｎ接合に通常より大きな逆方向電流を生じ
させる。本実施例では、この影響を極力小さくするた
め、低ライフタイム層１２０の厚さをチャネル領域１０
２の厚さに比べて数分の１から数十分の１と充分小さく
した。その結果、チャネルＯＦＦ時のドレイン−ソース
リーク電流は図２７の従来例より数倍の増加程度に抑え
られた。このレベルは実用上ほとんどさしつかえない。
また、低ライフタイム層１２０を薄くしてもホール消滅
の効果は不変であった。
【００１９】次に、図２〜図８を用いて、図１（ａ）の
構造を実現する方法を説明する。本実施例においては、
ＳＯＩ基板は、ＥＬＴＲＡＮ法（基板どうしを貼り合わ
せてＳＯＩ基板を作製する方法の１つであり、例えば、
特開平５−２１３３８号公報に開示されている。）を応
用して作製した。図２にはシリコン単結晶基板３０１が
示されている。図３に示すように、ＨＦとＣ2 Ｈ5 ＯＨ
の混合溶液中で単結晶基板３０１表面を陽極化成するこ
とにより、多孔質シリコン層３０２を形成する。次に図
４に示すように、エピタキシャル成長炉でノンドープの
シリコンエピタキシャル層３０３を多孔質シリコン層３
０２上に成長させる。シリコンエピタキシャル層３０３
の厚さは、ＭＯＳＦＥＴを形成する単結晶の厚さに応じ
て任意に選べるが０．５〜５μｍ程度が適当である。
又、エピタキシャル形成層の前に多孔質シリコン３０２
表面を４００℃〜５００℃で６０分間程酸化しておく
と、エピタキシャル成長中に多孔質シリコンが構造変化
を起こしにくい。次に図５に示すように、表面に絶縁層
３０４を有するシリコン単結晶基板３０５を用意し、そ
の上にポリシリコン３０６を堆積し、絶縁層３０４表面
と、エピタキシャル層表面３０３を貼り合わせた。基板
としては表面が絶縁されたものであり、高温に耐えられ
るものであればよく、例えば石英基板なども可能であ
る。またポリシリコン表面に軽い研磨を施せば平坦性が
向上し、ボイドを生じない。貼り合わせた後、７００℃
以上の熱処理をおこなうことで、貼り合わせの密着性は
向上する。次に図６に示すように、グラインディングと
ウェットエッチングにより、単結晶シリコン基板３０
１、多孔質シリコン層３０２を順次除去する。多孔質シ
リコンを選択的に除去する溶液としては、Ｈ2 Ｏ2 とＨ
Ｆとの混合液を好適に用いることができる。以上により
表面に薄い単結晶層３０３を有するＳＯＩ基板が完成し
た。
構造を実現する方法を説明する。本実施例においては、
ＳＯＩ基板は、ＥＬＴＲＡＮ法（基板どうしを貼り合わ
せてＳＯＩ基板を作製する方法の１つであり、例えば、
特開平５−２１３３８号公報に開示されている。）を応
用して作製した。図２にはシリコン単結晶基板３０１が
示されている。図３に示すように、ＨＦとＣ2 Ｈ5 ＯＨ
の混合溶液中で単結晶基板３０１表面を陽極化成するこ
とにより、多孔質シリコン層３０２を形成する。次に図
４に示すように、エピタキシャル成長炉でノンドープの
シリコンエピタキシャル層３０３を多孔質シリコン層３
０２上に成長させる。シリコンエピタキシャル層３０３
の厚さは、ＭＯＳＦＥＴを形成する単結晶の厚さに応じ
て任意に選べるが０．５〜５μｍ程度が適当である。
又、エピタキシャル形成層の前に多孔質シリコン３０２
表面を４００℃〜５００℃で６０分間程酸化しておく
と、エピタキシャル成長中に多孔質シリコンが構造変化
を起こしにくい。次に図５に示すように、表面に絶縁層
３０４を有するシリコン単結晶基板３０５を用意し、そ
の上にポリシリコン３０６を堆積し、絶縁層３０４表面
と、エピタキシャル層表面３０３を貼り合わせた。基板
としては表面が絶縁されたものであり、高温に耐えられ
るものであればよく、例えば石英基板なども可能であ
る。またポリシリコン表面に軽い研磨を施せば平坦性が
向上し、ボイドを生じない。貼り合わせた後、７００℃
以上の熱処理をおこなうことで、貼り合わせの密着性は
向上する。次に図６に示すように、グラインディングと
ウェットエッチングにより、単結晶シリコン基板３０
１、多孔質シリコン層３０２を順次除去する。多孔質シ
リコンを選択的に除去する溶液としては、Ｈ2 Ｏ2 とＨ
Ｆとの混合液を好適に用いることができる。以上により
表面に薄い単結晶層３０３を有するＳＯＩ基板が完成し
た。
【００２０】次にこの基板を用いてＭＯＳＦＥＴを形成
する。まず、図７に示すように、選択酸化により単結晶
シリコン層１０２（エピタキシャル層３０３に対応す
る）及びポリシリコンによる低ライフタイム層１２０
（ポリシリコン３０６に対応する）を選択的に酸化し、
分離層１０３を形成する。なお、図７においては、図６
の絶縁層３０４及び単結晶シリコン３０５をまとめて、
絶縁性基板１０１と記してある。次にボロンのイオン注
入、熱拡散をおこない、単結晶シリコン層１０２及び低
ライフタイム層１２０をｐ型とする。次に図８に示すよ
うに、ゲート酸化膜１１１を形成し、ポリシリコンゲー
ト電極１０８を堆積、パターニングする。ポリシリコン
ゲート電極１０８は、所望のしきい値に応じ、ｎ型又は
ｐ型にドーピングしておく。ゲート電極１０８をマスク
にして、ヒ素又はリンをイオン注入し、活性化熱処理を
おこないソース領域１０５、ドレイン領域１０４を形成
する。
する。まず、図７に示すように、選択酸化により単結晶
シリコン層１０２（エピタキシャル層３０３に対応す
る）及びポリシリコンによる低ライフタイム層１２０
（ポリシリコン３０６に対応する）を選択的に酸化し、
分離層１０３を形成する。なお、図７においては、図６
の絶縁層３０４及び単結晶シリコン３０５をまとめて、
絶縁性基板１０１と記してある。次にボロンのイオン注
入、熱拡散をおこない、単結晶シリコン層１０２及び低
ライフタイム層１２０をｐ型とする。次に図８に示すよ
うに、ゲート酸化膜１１１を形成し、ポリシリコンゲー
ト電極１０８を堆積、パターニングする。ポリシリコン
ゲート電極１０８は、所望のしきい値に応じ、ｎ型又は
ｐ型にドーピングしておく。ゲート電極１０８をマスク
にして、ヒ素又はリンをイオン注入し、活性化熱処理を
おこないソース領域１０５、ドレイン領域１０４を形成
する。
【００２１】更に絶縁層１０６を堆積後、ドレインソー
スのコンタクト孔を空け、アルミニウムを堆積、パター
ニングしソース電極１１０、ドレイン電極１０９を形成
する。最後にシリコン窒化膜などの保護膜１０７を堆積
し、図１（ａ）の構造を得る。
スのコンタクト孔を空け、アルミニウムを堆積、パター
ニングしソース電極１１０、ドレイン電極１０９を形成
する。最後にシリコン窒化膜などの保護膜１０７を堆積
し、図１（ａ）の構造を得る。
【００２２】なお、図５で低ライフタイム層となるポリ
シリコン３０６は絶縁膜３０４を堆積した基板３０５上
に堆積させたが、エピタキシャル膜３０３上に堆積して
もよい。
シリコン３０６は絶縁膜３０４を堆積した基板３０５上
に堆積させたが、エピタキシャル膜３０３上に堆積して
もよい。
【００２３】又、ＮＭＯＳＦＥＴはソース，ドレインの
ｎ+ 層とｐ型チャネル層１０２が直接隣接する所謂シン
グル・ドレイン構造としたが、両者の間に電界緩和のた
めのｎ- 層を挿入する“ＬＤＤ構造”も可能であり、本
発明の効果を充分に発揮する。
ｎ+ 層とｐ型チャネル層１０２が直接隣接する所謂シン
グル・ドレイン構造としたが、両者の間に電界緩和のた
めのｎ- 層を挿入する“ＬＤＤ構造”も可能であり、本
発明の効果を充分に発揮する。
【００２４】又、ＰＭＯＳＦＥＴでも同様の構造をとる
ことができ、発明の効果は発揮されるものの、元来ＰＭ
ＯＳＦＥＴはドレイン−チャネル近傍でのキャリア発生
はＮＭＯＳＦＥＴより２ケタほど小さいため、より微細
なトランジスタで大きな効果が発揮される。
ことができ、発明の効果は発揮されるものの、元来ＰＭ
ＯＳＦＥＴはドレイン−チャネル近傍でのキャリア発生
はＮＭＯＳＦＥＴより２ケタほど小さいため、より微細
なトランジスタで大きな効果が発揮される。
【００２５】更に、低ライフタイム層１２０の形成法と
して、酸素のイオン注入による方法がある。即ち、ＳＯ
Ｉ基板製造工程の図５において、ポリシリコン３４０６
を使用せず、単結晶のみのＳＯＩ基板を作製した後、単
結晶表面より酸素イオンをイオン注入する。酸素イオン
の注入深さにより、低ライフタイム層の厚さを決める。
またイオン注入量により酸素濃度を抑制し、ライフタイ
ムを決めることができる。一例として、酸素イオンを１
×１０14（個／cm-2）注入し、１０００℃×６ｈｏｕｒ
の熱処理をすることで、ホールのライフタイムを単結晶
層の約１０分の１とすることができる。
して、酸素のイオン注入による方法がある。即ち、ＳＯ
Ｉ基板製造工程の図５において、ポリシリコン３４０６
を使用せず、単結晶のみのＳＯＩ基板を作製した後、単
結晶表面より酸素イオンをイオン注入する。酸素イオン
の注入深さにより、低ライフタイム層の厚さを決める。
またイオン注入量により酸素濃度を抑制し、ライフタイ
ムを決めることができる。一例として、酸素イオンを１
×１０14（個／cm-2）注入し、１０００℃×６ｈｏｕｒ
の熱処理をすることで、ホールのライフタイムを単結晶
層の約１０分の１とすることができる。
【００２６】本実施例の効果を列挙すると、 ＳＯＩ−ＭＯＳＦＥＴの課題であった低耐圧を解決
でき、サブミクロンの超微細のＭＯＳＦＥＴでも充分な
ソース・ドレイン耐圧が得られる。
でき、サブミクロンの超微細のＭＯＳＦＥＴでも充分な
ソース・ドレイン耐圧が得られる。
【００２７】 チャネル部のコンタクトをとらなくと
もチャネル部の電位が上昇することがないので、ＭＯＳ
ＦＥＴのしきい値変動が起こらない。従って回路動作の
不安定を生じない。またチャネル部のコンタクト、配線
に要する面積が不要であるので、回路を微細化できる。
実際に１０万個のＭＯＳＦＥＴを有する回路で２０〜４
０％のチップ面積縮小効果があった。
もチャネル部の電位が上昇することがないので、ＭＯＳ
ＦＥＴのしきい値変動が起こらない。従って回路動作の
不安定を生じない。またチャネル部のコンタクト、配線
に要する面積が不要であるので、回路を微細化できる。
実際に１０万個のＭＯＳＦＥＴを有する回路で２０〜４
０％のチップ面積縮小効果があった。
【００２８】 ＴＦＴを用いたマトリクス型液晶表示
装置に本実施例の構成を用いると、高駆動力・高耐圧の
液晶駆動回路を集積した液晶表示装置を提供できる。単
結晶シリコンの移動度が得られるので、トランジスタサ
イズを従来の１０分の１に縮小できる。また多数の画素
を駆動することが可能となったので、高密度、高階調の
液晶表示パネルを実現できる。
装置に本実施例の構成を用いると、高駆動力・高耐圧の
液晶駆動回路を集積した液晶表示装置を提供できる。単
結晶シリコンの移動度が得られるので、トランジスタサ
イズを従来の１０分の１に縮小できる。また多数の画素
を駆動することが可能となったので、高密度、高階調の
液晶表示パネルを実現できる。
【００２９】 本実施例はあらゆる作製法によるＳＯ
Ｉ基板に適用できる。特に、ＥＬＴＲＡＮ法によれば、
結晶欠陥のない、均一なＳＯＩ基板を本発明に適用でき
るので、ＳＯＩを用いたＭＯＳ集積回路を高歩留り、再
現性良く製造することが可能となる。
Ｉ基板に適用できる。特に、ＥＬＴＲＡＮ法によれば、
結晶欠陥のない、均一なＳＯＩ基板を本発明に適用でき
るので、ＳＯＩを用いたＭＯＳ集積回路を高歩留り、再
現性良く製造することが可能となる。
【００３０】 ポリシリコンの堆積条件、酸素イオン
の注入条件を適当に選択することで、低ライフタイム層
のライフタイムを制御することができる。従って、接合
リークと耐圧の組合せを回路の仕様に応じて最適化する
ことが可能となる。
の注入条件を適当に選択することで、低ライフタイム層
のライフタイムを制御することができる。従って、接合
リークと耐圧の組合せを回路の仕様に応じて最適化する
ことが可能となる。
【００３１】 トランジスタの耐圧、Ｉ−Ｖ特性のゲ
ート幅依存性が解消され、回路設計の制約がなくなり、
回路設計の自由度が増す。従ってＳＯＩ基板でより複雑
な回路が実現できる。
ート幅依存性が解消され、回路設計の制約がなくなり、
回路設計の自由度が増す。従ってＳＯＩ基板でより複雑
な回路が実現できる。
【００３２】 従来ＳＯＩ集積回路の製造工程で困難
であった不純物ゲッタリング効果が得られる。即ち、Ｓ
ＯＩ基板を用いた集積回路の製造中に混入する重金属、
アルカリ金属などの汚染不純物がポリシリコン又は酸素
注入層に有効に集められ、ＭＯＳＦＥＴの表面付近への
汚染の影響が極力排除できる。これはやはり歩留りの向
上、ＭＯＳＦＥＴの信頼性の向上に寄与する。 〈第２の実施例〉本発明の第２の実施例を図９，図１０
を用いて説明する。
であった不純物ゲッタリング効果が得られる。即ち、Ｓ
ＯＩ基板を用いた集積回路の製造中に混入する重金属、
アルカリ金属などの汚染不純物がポリシリコン又は酸素
注入層に有効に集められ、ＭＯＳＦＥＴの表面付近への
汚染の影響が極力排除できる。これはやはり歩留りの向
上、ＭＯＳＦＥＴの信頼性の向上に寄与する。 〈第２の実施例〉本発明の第２の実施例を図９，図１０
を用いて説明する。
【００３３】本実施例は、レーザー再結晶化法を用い
て、単結晶／ポリシリコンの２層膜を得て、ポリシリコ
ン層を低ライフタイム層として利用するものである。
て、単結晶／ポリシリコンの２層膜を得て、ポリシリコ
ン層を低ライフタイム層として利用するものである。
【００３４】図９に示すように、絶縁性又は透明基板４
０１上にポリシリコン４０２を２０００〜１００００Å
堆積する。次にレーザー照射により、ポリシリコン４０
２の一部を再結晶化する。従来、再結晶化は、全てのポ
リシリコンが単結晶化するエネルギーを与えるが、本実
施例においては、エネルギーを従来の半分以下とするこ
とで、ポリシリコン４０２の一部をポリシリコン層とし
て残し、他を単結晶化する。その結果、図１０に示す様
に、単結晶層４０２ｂとポリシリコン層４０２ａを得
た。この基板を第１の実施例で示したＭＯＳＦＥＴの製
作に応用したところ、第１の実施例と同様な効果が得ら
れた。
０１上にポリシリコン４０２を２０００〜１００００Å
堆積する。次にレーザー照射により、ポリシリコン４０
２の一部を再結晶化する。従来、再結晶化は、全てのポ
リシリコンが単結晶化するエネルギーを与えるが、本実
施例においては、エネルギーを従来の半分以下とするこ
とで、ポリシリコン４０２の一部をポリシリコン層とし
て残し、他を単結晶化する。その結果、図１０に示す様
に、単結晶層４０２ｂとポリシリコン層４０２ａを得
た。この基板を第１の実施例で示したＭＯＳＦＥＴの製
作に応用したところ、第１の実施例と同様な効果が得ら
れた。
【００３５】本実施例によれば、従来より用いられてい
るレーザー再結晶化のレーザー出力の調整のみで、簡便
にＳＯＩ基板を作製することができる。 〈第３の実施例〉本発明の第３の実施例を図１１を用い
て説明する。
るレーザー再結晶化のレーザー出力の調整のみで、簡便
にＳＯＩ基板を作製することができる。 〈第３の実施例〉本発明の第３の実施例を図１１を用い
て説明する。
【００３６】本実施例は、ソース領域５０５、ドレイン
領域５０４の接合を単結晶シリコン内に設け、低キャリ
ア層５２０内への空乏層の広がりを極力抑えた例であ
る。単結晶層５０２の厚さを２０００〜８０００Å、低
ライフタイム層５２０の厚さを５００〜２０００Åとし
た。また第１，第２の実施例と同様に、ゲート酸化膜５
１１上のポリシリコンをゲート電極５０８としている。
分離層５０３は図１１では、表面から基板５０１に達し
ているが、必ずしもその必要性はない。また第１の実施
例と同様低ライフタイム層５２０を酸素イオンの注入に
より形成することも可能である。またＰＭＯＳＦＥＴに
適用できることも言うまでもない。
領域５０４の接合を単結晶シリコン内に設け、低キャリ
ア層５２０内への空乏層の広がりを極力抑えた例であ
る。単結晶層５０２の厚さを２０００〜８０００Å、低
ライフタイム層５２０の厚さを５００〜２０００Åとし
た。また第１，第２の実施例と同様に、ゲート酸化膜５
１１上のポリシリコンをゲート電極５０８としている。
分離層５０３は図１１では、表面から基板５０１に達し
ているが、必ずしもその必要性はない。また第１の実施
例と同様低ライフタイム層５２０を酸素イオンの注入に
より形成することも可能である。またＰＭＯＳＦＥＴに
適用できることも言うまでもない。
【００３７】本実施例によれば、ソース・ドレインのｐ
ｎ接合間に伸びた空乏層が低ライフタイム層５２０内に
入りにくいので、ＭＯＳＦＥＴのリーク電流を従来と同
レベルに維持したまま、第１の実施例で説明した本発明
による効果を享受できる。 〈第４の実施例〉本発明の第４の実施例を図１２〜図１
４を用いて説明する。
ｎ接合間に伸びた空乏層が低ライフタイム層５２０内に
入りにくいので、ＭＯＳＦＥＴのリーク電流を従来と同
レベルに維持したまま、第１の実施例で説明した本発明
による効果を享受できる。 〈第４の実施例〉本発明の第４の実施例を図１２〜図１
４を用いて説明する。
【００３８】本実施例は、図１２に示すように、低ライ
フタイム層６２０をゲート電極６０８の直下のみに配置
し、ソース領域６０５、ドレイン領域６０４から離した
例である。ＮＭＯＳＦＥＴはゲート電極６０８、ゲート
絶縁膜６１１、ｐ型チャネル領域６０２、ｎ+ 型ソース
領域６０５、ドレイン領域６０４より成り、基板６０１
上に形成され、分離層６０３により、隣接素子と分離さ
れている。
フタイム層６２０をゲート電極６０８の直下のみに配置
し、ソース領域６０５、ドレイン領域６０４から離した
例である。ＮＭＯＳＦＥＴはゲート電極６０８、ゲート
絶縁膜６１１、ｐ型チャネル領域６０２、ｎ+ 型ソース
領域６０５、ドレイン領域６０４より成り、基板６０１
上に形成され、分離層６０３により、隣接素子と分離さ
れている。
【００３９】図１３，図１４は本実施例のＳＯＩ基板の
作製法を示している。図１３に示すように、シリコン基
板６００上に開口部６２０をあけた後、ポリシリコン６
２１を全面に堆積し、図１４に示すように、エッチバッ
ク、或いは研磨により、開口部以外のポリシリコンを除
去する。この基板６００を別に用意した基板６０１と貼
り合わせた後、基板６００側を研磨し、所望のＳＯＩ基
板を得る。基板６００として、多孔質層上に成長させた
エピタキシャル層を有する基板を用いれば、第１の実施
例と同様にして、膜厚の均一な高品質ＳＯＩ基板が得ら
れる。
作製法を示している。図１３に示すように、シリコン基
板６００上に開口部６２０をあけた後、ポリシリコン６
２１を全面に堆積し、図１４に示すように、エッチバッ
ク、或いは研磨により、開口部以外のポリシリコンを除
去する。この基板６００を別に用意した基板６０１と貼
り合わせた後、基板６００側を研磨し、所望のＳＯＩ基
板を得る。基板６００として、多孔質層上に成長させた
エピタキシャル層を有する基板を用いれば、第１の実施
例と同様にして、膜厚の均一な高品質ＳＯＩ基板が得ら
れる。
【００４０】また、図１４の構造を得る方法として、シ
リコン基板６００にフォトリソグラフィーと酸素イオン
注入法を用いて、低ライフタイム層６２０を形成するこ
とができる。本実施例がＰＭＯＳＦＥＴにも適用できる
ことは言うまでもない。
リコン基板６００にフォトリソグラフィーと酸素イオン
注入法を用いて、低ライフタイム層６２０を形成するこ
とができる。本実施例がＰＭＯＳＦＥＴにも適用できる
ことは言うまでもない。
【００４１】本実施例によれば、ソース、ドレインｐｎ
接合の空乏層が低ライフタイム層に伸びにくく、かつｎ
+ 型層が基板６０１に達しているので、ＭＯＳＦＥＴの
リーク電流、接合容量を従来と同じレベルに維持したま
ま、第１の実施例で説明した本発明による効果を享受で
きる。 〈第５の実施例〉本発明の第５の実施例を図１５〜図１
９を用いて説明する。
接合の空乏層が低ライフタイム層に伸びにくく、かつｎ
+ 型層が基板６０１に達しているので、ＭＯＳＦＥＴの
リーク電流、接合容量を従来と同じレベルに維持したま
ま、第１の実施例で説明した本発明による効果を享受で
きる。 〈第５の実施例〉本発明の第５の実施例を図１５〜図１
９を用いて説明する。
【００４２】本実施例では、低ライフタイム層７２０を
基板７０１に埋め込んだ構造をとることにより、ＭＯＳ
ＦＥＴのリーク電流を極力抑えている。図１５において
７０１は基板、７２０は低ライフタイム層、７０２はｐ
型チャネル領域、７０５はｎ+ ソース領域、７０４はｎ
+ ドレイン領域、７１１はゲート絶縁膜、７０８はポリ
シリコンゲート電極、７０３は分離層である。チャネル
領域７０２とドレイン領域７０４間に生ずる空乏層は、
低ライフタイム層７２０にほとんどかからないのでリー
ク電流の増加量は従来例の数十％増に抑えられる。
基板７０１に埋め込んだ構造をとることにより、ＭＯＳ
ＦＥＴのリーク電流を極力抑えている。図１５において
７０１は基板、７２０は低ライフタイム層、７０２はｐ
型チャネル領域、７０５はｎ+ ソース領域、７０４はｎ
+ ドレイン領域、７１１はゲート絶縁膜、７０８はポリ
シリコンゲート電極、７０３は分離層である。チャネル
領域７０２とドレイン領域７０４間に生ずる空乏層は、
低ライフタイム層７２０にほとんどかからないのでリー
ク電流の増加量は従来例の数十％増に抑えられる。
【００４３】図１６〜図１９は図１５の作製方法を示す
図である。ＳＯＩの単結晶はＥＬＴＲＡＮ法により作製
した。即ち、図１６に示すように、単結晶シリコン基板
７３０表面をＨＦとＣ2 Ｈ5 ＯＨ混合溶液中で陽極化成
することで、多孔質シリコン層７３１を得る。次に図１
７に示すように、多孔質シリコン層７３１上にエピタキ
シャル成長により、エピタキシャル単結晶層７３２を形
成する。一方、貼り合せに用いるもう１枚の基板とし
て、図１８に示すように、絶縁性基板７０１上に開口部
７２０を設け、ポリシリコン７２１を全面に堆積した。
次に図１９に示すように、研磨法又はエッチングによ
り、開口部７２０以外のポリシリコン７２１を除去す
る。開口部のポリシリコンが低ライフタイム層となる。
次に図１７のエピタキシャル面と図１８の低ライフタイ
ム層面を貼り合わせ面として貼り合わせ、７００℃以上
の熱処理をおこない密着度を向上させる。その後、単結
晶基板７３０、多孔質シリコン層７３１を順次除去し
て、所望のＳＯＩ基板とする。図１５の構造は、低ライ
フタイム層７２０を位置合わせマークとして従来例と全
く同じ工程で作製することができる。本実施例もＰＭＯ
ＳＦＥＴに適用できることは言うまでもない。
図である。ＳＯＩの単結晶はＥＬＴＲＡＮ法により作製
した。即ち、図１６に示すように、単結晶シリコン基板
７３０表面をＨＦとＣ2 Ｈ5 ＯＨ混合溶液中で陽極化成
することで、多孔質シリコン層７３１を得る。次に図１
７に示すように、多孔質シリコン層７３１上にエピタキ
シャル成長により、エピタキシャル単結晶層７３２を形
成する。一方、貼り合せに用いるもう１枚の基板とし
て、図１８に示すように、絶縁性基板７０１上に開口部
７２０を設け、ポリシリコン７２１を全面に堆積した。
次に図１９に示すように、研磨法又はエッチングによ
り、開口部７２０以外のポリシリコン７２１を除去す
る。開口部のポリシリコンが低ライフタイム層となる。
次に図１７のエピタキシャル面と図１８の低ライフタイ
ム層面を貼り合わせ面として貼り合わせ、７００℃以上
の熱処理をおこない密着度を向上させる。その後、単結
晶基板７３０、多孔質シリコン層７３１を順次除去し
て、所望のＳＯＩ基板とする。図１５の構造は、低ライ
フタイム層７２０を位置合わせマークとして従来例と全
く同じ工程で作製することができる。本実施例もＰＭＯ
ＳＦＥＴに適用できることは言うまでもない。
【００４４】本実施例によれば、ソース、ドレインｐｎ
接合の空乏層が低ライフタイム層にほとんど伸びること
がなく、かつｎ+ 型層が基板７０１に達しているので、
ＭＯＳＦＥＴのリーク電流、接合容量を従来例と同じレ
ベルに維持したまま第１の実施例で説明した本発明によ
る効果を享受できる。 〈第６の実施例〉本発明の第６の実施例を図２０〜図２
２を用いて説明する。
接合の空乏層が低ライフタイム層にほとんど伸びること
がなく、かつｎ+ 型層が基板７０１に達しているので、
ＭＯＳＦＥＴのリーク電流、接合容量を従来例と同じレ
ベルに維持したまま第１の実施例で説明した本発明によ
る効果を享受できる。 〈第６の実施例〉本発明の第６の実施例を図２０〜図２
２を用いて説明する。
【００４５】本実施例では、低ライフタイム層をウエハ
全面に残し、ソース領域８０５、ドレイン領域８０４を
チャネル領域８０２より上部にもちあげ、ソース−ドレ
イン抵抗を小さくした。
全面に残し、ソース領域８０５、ドレイン領域８０４を
チャネル領域８０２より上部にもちあげ、ソース−ドレ
イン抵抗を小さくした。
【００４６】図２０において、８０１は基板、８２０は
低ライフタイム層、８０２はｐ型チャネル領域、８０５
はｎ+ ソース領域、８０４はｎ+ ドレイン領域、８１１
はゲート絶縁膜、８０８はポリシリコンゲート電極、８
０３は分離層である。ソース，ドレインはチャネルより
上部にもちあがっており、充分な厚さをとれるので抵抗
が従来例より低い。また空乏層が低ライフタイム層に伸
びにくく、かつ、短チャネルに強い構造となっている。
低ライフタイム層、８０２はｐ型チャネル領域、８０５
はｎ+ ソース領域、８０４はｎ+ ドレイン領域、８１１
はゲート絶縁膜、８０８はポリシリコンゲート電極、８
０３は分離層である。ソース，ドレインはチャネルより
上部にもちあがっており、充分な厚さをとれるので抵抗
が従来例より低い。また空乏層が低ライフタイム層に伸
びにくく、かつ、短チャネルに強い構造となっている。
【００４７】図２１，図２２は図２０の作製工程の簡略
図である。８０１は絶縁性基板、８２０はポリシリコン
又は酸素イオンをドープした低ライフタイム層、８０２
は単結晶シリコンであり、イオン注入により、ｐ型にド
ープしてある。図２１に示すように、ゲート電極を埋め
込む領域に開口部８０３を設ける。次に、図２２に示す
ように、選択酸化により絶縁分離層８０４を形成する。
次に表面を酸化してゲート酸化膜８１１を形成する。次
にポリシリコンを堆積し、ゲート電極８０８を形成す
る。イオン注入法及び熱処理によりソース・ドレインの
ｎ+ 型層８０５，８０４を形成して図２０の構造を得
る。
図である。８０１は絶縁性基板、８２０はポリシリコン
又は酸素イオンをドープした低ライフタイム層、８０２
は単結晶シリコンであり、イオン注入により、ｐ型にド
ープしてある。図２１に示すように、ゲート電極を埋め
込む領域に開口部８０３を設ける。次に、図２２に示す
ように、選択酸化により絶縁分離層８０４を形成する。
次に表面を酸化してゲート酸化膜８１１を形成する。次
にポリシリコンを堆積し、ゲート電極８０８を形成す
る。イオン注入法及び熱処理によりソース・ドレインの
ｎ+ 型層８０５，８０４を形成して図２０の構造を得
る。
【００４８】ＳＯＩ基板はＥＬＴＲＡＮ法、レーザー再
結晶法、研磨法などが適用できる。又、本構造をＰＭＯ
ＳＦＥＴにも同様に適用できる事は言うまでもない。
結晶法、研磨法などが適用できる。又、本構造をＰＭＯ
ＳＦＥＴにも同様に適用できる事は言うまでもない。
【００４９】本実施例によれば、ドレイン−チャネル間
の空乏層が低ライフタイム層にほとんど伸びず、かつ第
１の実施例よりソース抵抗、ドレイン抵抗が小さく、短
チャネル効果が抑制されたＮＭＯＳＦＥＴを提供でき
る。 〈第７の実施例〉本発明の第７の実施例を図２３〜図２
６を用いて説明する。
の空乏層が低ライフタイム層にほとんど伸びず、かつ第
１の実施例よりソース抵抗、ドレイン抵抗が小さく、短
チャネル効果が抑制されたＮＭＯＳＦＥＴを提供でき
る。 〈第７の実施例〉本発明の第７の実施例を図２３〜図２
６を用いて説明する。
【００５０】本実施例では、低ライフタイム層を１つの
ＮＭＯＳＦＥＴの半導体領域をとり囲む様に形成した。
ＮＭＯＳＦＥＴの半導体領域をとり囲む様に形成した。
【００５１】図２３（ａ）は本実施例のＮＭＯＳＦＥＴ
の平面図、図２３（ｂ）は（ａ）のＡＡ′断面図、図２
３（ｃ）は（ａ）のＢＢ′断面図である。
の平面図、図２３（ｂ）は（ａ）のＡＡ′断面図、図２
３（ｃ）は（ａ）のＢＢ′断面図である。
【００５２】活性層９０２は絶縁性基板９０１上に形成
され、トランジスタの周囲は一部がエッチング除去さ
れ、絶縁分離膜９０３で囲まれている。トランジスタ周
辺の段差部には低ライフタイム層９２０がトランジスタ
を囲む層に形成され、例えばＢＢ′断面図に見られる様
に、チャネル幅方向の側方において活性層９０２と接し
ている。ＭＯＳＦＥＴはゲート電極９０８、その直下の
ゲート絶縁膜９１１、及びゲート電極の両側、活性層内
にソース領域９０５、ドレイン領域９０４が形成されて
いる。
され、トランジスタの周囲は一部がエッチング除去さ
れ、絶縁分離膜９０３で囲まれている。トランジスタ周
辺の段差部には低ライフタイム層９２０がトランジスタ
を囲む層に形成され、例えばＢＢ′断面図に見られる様
に、チャネル幅方向の側方において活性層９０２と接し
ている。ＭＯＳＦＥＴはゲート電極９０８、その直下の
ゲート絶縁膜９１１、及びゲート電極の両側、活性層内
にソース領域９０５、ドレイン領域９０４が形成されて
いる。
【００５３】なお、本実施例においては、低ライフタ
イム層９２０が活性層９０２と接する部分を増大させる
ために、分離層９０３の直下に活性層と接続している半
導体領域を残し、ホールの排出を効率よく行うために
ソース領域９０５、ドレイン領域９０４のｐｎ接合を基
板９０１から離し、ｎ+ ソース，ドレインを低ライフ
タイム層間で電流リーク、耐圧低下が起こらない様にソ
ース，ドレインと低ライフタイム層とを離しているが、
〜の構成のいずれも本実施例に必須な条件ではな
い。
イム層９２０が活性層９０２と接する部分を増大させる
ために、分離層９０３の直下に活性層と接続している半
導体領域を残し、ホールの排出を効率よく行うために
ソース領域９０５、ドレイン領域９０４のｐｎ接合を基
板９０１から離し、ｎ+ ソース，ドレインを低ライフ
タイム層間で電流リーク、耐圧低下が起こらない様にソ
ース，ドレインと低ライフタイム層とを離しているが、
〜の構成のいずれも本実施例に必須な条件ではな
い。
【００５４】次に図２４〜図２６を用いて、本実施例の
作製方法を説明する。図２４は絶縁基板９０１上に半導
体薄膜層が設けられた基板を示す。この薄膜層はＭＯＳ
ＦＥＴの活性層９０２となる。次にトランジスタとなる
領域をレジスト等で覆い、周囲の半導体薄膜層を一部エ
ッチング除去する。前述した様に、絶縁性基板が露出す
るまで、半導体薄膜層を完全に除去してもよい。次に図
２５に示すように、全面に半導体薄膜の段差程度の厚さ
のポリシリコン９２０を堆積する。これが後に低ライフ
タイム層となる。次に異方性エッチングにより平坦部の
ポリシリコン９２０を除去し、段差部にポリシリコン９
２０を残存させる。この方法はＬＤＤ（Lightly Doped
Drain ）のＭＯＳＦＥＴの作製方法で用いられ、ＬＳＩ
製造において充分確立した技術である。その後、選択酸
化、或は絶縁膜の埋め戻し技術等により、トランジスタ
領域の周囲を絶縁分離膜で覆う。
作製方法を説明する。図２４は絶縁基板９０１上に半導
体薄膜層が設けられた基板を示す。この薄膜層はＭＯＳ
ＦＥＴの活性層９０２となる。次にトランジスタとなる
領域をレジスト等で覆い、周囲の半導体薄膜層を一部エ
ッチング除去する。前述した様に、絶縁性基板が露出す
るまで、半導体薄膜層を完全に除去してもよい。次に図
２５に示すように、全面に半導体薄膜の段差程度の厚さ
のポリシリコン９２０を堆積する。これが後に低ライフ
タイム層となる。次に異方性エッチングにより平坦部の
ポリシリコン９２０を除去し、段差部にポリシリコン９
２０を残存させる。この方法はＬＤＤ（Lightly Doped
Drain ）のＭＯＳＦＥＴの作製方法で用いられ、ＬＳＩ
製造において充分確立した技術である。その後、選択酸
化、或は絶縁膜の埋め戻し技術等により、トランジスタ
領域の周囲を絶縁分離膜で覆う。
【００５５】その後、酸化によりゲート酸化膜、ポリシ
リコンの堆積、パターンニングによりゲート電極を形成
し、図２３（ａ）〜（ｃ）の構造を得る。
リコンの堆積、パターンニングによりゲート電極を形成
し、図２３（ａ）〜（ｃ）の構造を得る。
【００５６】本実施例は、低ライフタイム層を後から形
成できるので、比較的簡便な工程でＭＯＳＦＥＴの耐圧
向上効果が得られる利点がある。
成できるので、比較的簡便な工程でＭＯＳＦＥＴの耐圧
向上効果が得られる利点がある。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
キャリアの高移動度とキャリアの寿命の短縮化との両立
を図ることができる半導体装置を提供できる。
キャリアの高移動度とキャリアの寿命の短縮化との両立
を図ることができる半導体装置を提供できる。
【００５８】より具体的には、本発明をＳＯＩ−ＭＯＳ
ＦＥＴに用いた場合、次の効果を得ることができる。
ＦＥＴに用いた場合、次の効果を得ることができる。
【００５９】 ＳＯＩ−ＭＯＳＦＥＴの課題であった
低耐圧の問題を解決できる。サブミクロンの超微細のＭ
ＯＳＦＥＴでも充分なソース・ドレイン耐圧が得られ
る。
低耐圧の問題を解決できる。サブミクロンの超微細のＭ
ＯＳＦＥＴでも充分なソース・ドレイン耐圧が得られ
る。
【００６０】 チャネル部のコンタクトをとらなくと
もチャネル部の電位が上昇することがないので、ＭＯＳ
ＦＥＴのしきい値変動が起こらない。従って回路動作の
不安定を生じない。またチャネル部のコンタクト、配線
に要する面積が不要であるので、回路を微細化できる。
実際に１０万個のＭＯＳトランジスタを有する回路で２
０〜４０％のチップ面積縮小効果があった。
もチャネル部の電位が上昇することがないので、ＭＯＳ
ＦＥＴのしきい値変動が起こらない。従って回路動作の
不安定を生じない。またチャネル部のコンタクト、配線
に要する面積が不要であるので、回路を微細化できる。
実際に１０万個のＭＯＳトランジスタを有する回路で２
０〜４０％のチップ面積縮小効果があった。
【００６１】 ＴＦＴを用いたマトリクス型液晶表示
装置に本発明を用いると、高駆動力・高耐圧の液晶駆動
回路を集積した液晶表示装置を提供できる。単結晶シリ
コンの移動度が得られるので、トランジスタサイズを従
来の１０分の１に縮小できる。また多数の画素を駆動す
ることが可能となったので、高密度、高階調の液晶表示
パネルを実現できる。
装置に本発明を用いると、高駆動力・高耐圧の液晶駆動
回路を集積した液晶表示装置を提供できる。単結晶シリ
コンの移動度が得られるので、トランジスタサイズを従
来の１０分の１に縮小できる。また多数の画素を駆動す
ることが可能となったので、高密度、高階調の液晶表示
パネルを実現できる。
【００６２】 本発明はあらゆる作製法によるＳＯＩ
基板に適用できる。特に、ＥＬＴＲＡＮ法によれば、結
晶欠陥のない、均一なＳＯＩ基板を本発明に適用できる
ので、ＳＯＩを用いたＭＯＳ集積回路を高歩留り、再現
性良く製造することが可能となる。
基板に適用できる。特に、ＥＬＴＲＡＮ法によれば、結
晶欠陥のない、均一なＳＯＩ基板を本発明に適用できる
ので、ＳＯＩを用いたＭＯＳ集積回路を高歩留り、再現
性良く製造することが可能となる。
【００６３】 ポリシリコンの堆積条件、酸素イオン
の注入条件を適当に選択することで、低ライフタイム層
のライフタイムを制御することができる。従って、接合
リークと耐圧の組合せを回路の仕様に応じて最適化する
ことが可能となる。
の注入条件を適当に選択することで、低ライフタイム層
のライフタイムを制御することができる。従って、接合
リークと耐圧の組合せを回路の仕様に応じて最適化する
ことが可能となる。
【００６４】 トランジスタの耐圧、Ｉ−Ｖ特性のゲ
ート幅依存性が解消され、回路設計の制約がなくなり、
回路設計の自由度が増す。従ってＳＯＩ基板でより複雑
な回路が実現できる。
ート幅依存性が解消され、回路設計の制約がなくなり、
回路設計の自由度が増す。従ってＳＯＩ基板でより複雑
な回路が実現できる。
【００６５】 従来ＳＯＩ集積回路の製造工程で困難
であった不純物ゲッタリング効果が得られる。即ち、Ｓ
ＯＩ基板を用いた集積回路の製造中に混入する重金属、
アルカリ金属などの汚染不純物がポリシリコン又は酸素
注入層に有効に集められ、ＭＯＳＦＥＴの表面付近への
汚染の影響が極力排除できる。これはやはり歩留りの向
上、ＭＯＳＦＥＴの信頼性の向上に寄与する。
であった不純物ゲッタリング効果が得られる。即ち、Ｓ
ＯＩ基板を用いた集積回路の製造中に混入する重金属、
アルカリ金属などの汚染不純物がポリシリコン又は酸素
注入層に有効に集められ、ＭＯＳＦＥＴの表面付近への
汚染の影響が極力排除できる。これはやはり歩留りの向
上、ＭＯＳＦＥＴの信頼性の向上に寄与する。
【図１】（ａ）は本発明の第１の実施例によるＳＯＩ−
ＮＭＯＳＦＥＴの断面図である。（ｂ）は本発明の第１
の実施例によるＳＯＩ−ＮＭＯＳＦＥＴのＩ−Ｖ特性で
ある。
ＮＭＯＳＦＥＴの断面図である。（ｂ）は本発明の第１
の実施例によるＳＯＩ−ＮＭＯＳＦＥＴのＩ−Ｖ特性で
ある。
【図２】本発明の第１の実施例によるＳＯＩ−ＮＭＯＳ
ＦＥＴの製造工程図である。
ＦＥＴの製造工程図である。
【図３】本発明の第１の実施例によるＳＯＩ−ＮＭＯＳ
ＦＥＴの製造工程図である。
ＦＥＴの製造工程図である。
【図４】本発明の第１の実施例によるＳＯＩ−ＮＭＯＳ
ＦＥＴの製造工程図である。
ＦＥＴの製造工程図である。
【図５】本発明の第１の実施例によるＳＯＩ−ＮＭＯＳ
ＦＥＴの製造工程図である。
ＦＥＴの製造工程図である。
【図６】本発明の第１の実施例によるＳＯＩ−ＮＭＯＳ
ＦＥＴの製造工程図である。
ＦＥＴの製造工程図である。
【図７】本発明の第１の実施例によるＳＯＩ−ＮＭＯＳ
ＦＥＴの製造工程図である。
ＦＥＴの製造工程図である。
【図８】本発明の第１の実施例によるＳＯＩ−ＮＭＯＳ
ＦＥＴの製造工程図である。
ＦＥＴの製造工程図である。
【図９】本発明の第２の実施例によるＳＯＩ−ＮＭＯＳ
ＦＥＴの製造工程図である。
ＦＥＴの製造工程図である。
【図１０】本発明の第２の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの製造工程図である。
ＳＦＥＴの製造工程図である。
【図１１】本発明の第３の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの断面図である。
ＳＦＥＴの断面図である。
【図１２】本発明の第４の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの断面図である。
ＳＦＥＴの断面図である。
【図１３】本発明の第４の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの製造工程図である。
ＳＦＥＴの製造工程図である。
【図１４】本発明の第４の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの製造工程図である。
ＳＦＥＴの製造工程図である。
【図１５】本発明の第５の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの断面図である。
ＳＦＥＴの断面図である。
【図１６】本発明の第５の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの製造工程図である。
ＳＦＥＴの製造工程図である。
【図１７】本発明の第５の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの製造工程図である。
ＳＦＥＴの製造工程図である。
【図１８】本発明の第５の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの製造工程図である。
ＳＦＥＴの製造工程図である。
【図１９】本発明の第５の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの製造工程図である。
ＳＦＥＴの製造工程図である。
【図２０】本発明の第６の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの断面図である。
ＳＦＥＴの断面図である。
【図２１】本発明の第６の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの製造工程図である。
ＳＦＥＴの製造工程図である。
【図２２】本発明の第６の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの製造工程図である。
ＳＦＥＴの製造工程図である。
【図２３】（ａ）は本発明の第７の実施例によるＳＯＩ
−ＮＭＯＳＦＥＴの平面図、（ｂ）は（ａ）はＡＡ′断
面図、（ｃ）はＢＢ′断面図である。
−ＮＭＯＳＦＥＴの平面図、（ｂ）は（ａ）はＡＡ′断
面図、（ｃ）はＢＢ′断面図である。
【図２４】本発明の第７の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの製造工程図である。
ＳＦＥＴの製造工程図である。
【図２５】本発明の第７の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの製造工程図である。
ＳＦＥＴの製造工程図である。
【図２６】本発明の第７の実施例によるＳＯＩ−ＮＭＯ
ＳＦＥＴの製造工程図である。
ＳＦＥＴの製造工程図である。
【図２７】従来例によるＳＯＩ−ＮＭＯＳＦＥＴの断面
図である。
図である。
【図２８】従来例によるＳＯＩ−ＮＭＯＳＦＥＴのＩ−
Ｖ特性である。
Ｖ特性である。
１０１，５０１，６０１，７０１，８０１，９０１ 絶
縁性基板 １０２，６０２，７０２，８０２， ｐ型チャネル領域 １０３，５０３，６０３，７０３，８０３，９０３ 絶
縁分離膜 １０４，５０４，６０４，７０４，８０４，９０４ ｎ
+ ドレイン領域 １０５，５０５，６０５，７０５，８０５，９０５ ｎ
+ 型ソース領域 １０６ 層間絶縁膜 １０７ 表面保護膜 １０８，５０８，６０８，７０８，８０８，９０８ ゲ
ート電極 １０９ ドレイン電極 １１０ ソース電極 １１１，５１１，６１１，７１１，８１１，９１１ ゲ
ート絶縁膜 １２０，５２０，６２０，７２０，８２０，９２０ 低
ライフタイム層 ５０２ 単結晶層 ９０２ 活性層
縁性基板 １０２，６０２，７０２，８０２， ｐ型チャネル領域 １０３，５０３，６０３，７０３，８０３，９０３ 絶
縁分離膜 １０４，５０４，６０４，７０４，８０４，９０４ ｎ
+ ドレイン領域 １０５，５０５，６０５，７０５，８０５，９０５ ｎ
+ 型ソース領域 １０６ 層間絶縁膜 １０７ 表面保護膜 １０８，５０８，６０８，７０８，８０８，９０８ ゲ
ート電極 １０９ ドレイン電極 １１０ ソース電極 １１１，５１１，６１１，７１１，８１１，９１１ ゲ
ート絶縁膜 １２０，５２０，６２０，７２０，８２０，９２０ 低
ライフタイム層 ５０２ 単結晶層 ９０２ 活性層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｂ
Claims (7)
- 【請求項１】 絶縁面上の半導体薄膜の少なくとも一部
を活性領域として用いる半導体装置において、 前記活性領域の少なくとも一部に接する、キャリアライ
フタイムが前記活性領域より小さい低ライフタイム領域
を設けたことを特徴とする半導体装置。 - 【請求項２】 前記半導体装置は前記活性領域をチャネ
ル領域として用いるＮ型絶縁ゲート電界効果トランンジ
スタである請求項１記載の半導体装置。 - 【請求項３】 前記活性領域は前記低ライフタイム領域
と同じ半導体物質をレーザー再結晶化して形成した請求
項１記載の半導体装置。 - 【請求項４】 前記低ライフタイム領域はポリシリコン
である請求項１記載の半導体装置。 - 【請求項５】 前記低ライフタイム領域はアモルファス
シリコンである請求項１記載の半導体装置。 - 【請求項６】 前記低ライフタイム領域は、単結晶シリ
コン中に酸素イオン注入して形成した請求項１記載の半
導体装置。 - 【請求項７】 前記半導体装置は絶縁面上に前記低ライ
フタイム領域、前記活性領域を積層する構造をとり、該
構造は絶縁性基板と半導体基板との貼り合わせにより形
成した請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21354893A JPH0750417A (ja) | 1993-08-06 | 1993-08-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21354893A JPH0750417A (ja) | 1993-08-06 | 1993-08-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0750417A true JPH0750417A (ja) | 1995-02-21 |
Family
ID=16641029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21354893A Pending JPH0750417A (ja) | 1993-08-06 | 1993-08-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750417A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004004015A3 (en) * | 2002-06-28 | 2004-04-08 | Advanced Micro Devices Inc | Soi field effect transistor element having a recombination region and method of forming same |
| US6770517B2 (en) | 1997-06-19 | 2004-08-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6812074B2 (en) | 2002-06-28 | 2004-11-02 | Advanced Micro Devices, Inc. | SOI field effect transistor element having a recombination region and method of forming same |
| JP2009044144A (ja) * | 2007-07-19 | 2009-02-26 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| TWI463134B (zh) * | 2010-06-30 | 2014-12-01 | Kobe Steel Ltd | Evaluation method of oxide semiconductor thin film, and quality management method of oxide semiconductor thin film |
-
1993
- 1993-08-06 JP JP21354893A patent/JPH0750417A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6770517B2 (en) | 1997-06-19 | 2004-08-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| WO2004004015A3 (en) * | 2002-06-28 | 2004-04-08 | Advanced Micro Devices Inc | Soi field effect transistor element having a recombination region and method of forming same |
| US6812074B2 (en) | 2002-06-28 | 2004-11-02 | Advanced Micro Devices, Inc. | SOI field effect transistor element having a recombination region and method of forming same |
| JP2006517338A (ja) * | 2002-06-28 | 2006-07-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 再結合領域を有するｓｏｉ電解効果トランジスタ素子及びその形成方法 |
| JP4667865B2 (ja) * | 2002-06-28 | 2011-04-13 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 異なる再結合中心密度を有する結晶性半導体層を備えた電界効果トランジスタ及びその形成方法 |
| JP2009044144A (ja) * | 2007-07-19 | 2009-02-26 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| TWI463134B (zh) * | 2010-06-30 | 2014-12-01 | Kobe Steel Ltd | Evaluation method of oxide semiconductor thin film, and quality management method of oxide semiconductor thin film |
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