JP3103159B2

JP3103159B2 - 半導体装置

Info

Publication number: JP3103159B2
Application number: JP03274136A
Authority: JP
Inventors: 克彦稗田; 稔高橋; 信吉見
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-07-08
Filing date: 1991-10-22
Publication date: 2000-10-23
Anticipated expiration: 2015-10-23
Also published as: JPH0567785A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳＦＥＴ素子に係
り、特にＦＥＴ素子特性の改善をはかった薄膜ＳＯＩ
ＭＯＳＦＥＴの構造に関する。

【０００２】

【従来の技術】ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓ
ｕｌａｔｏｒ）膜上に形成したＭＯＳＦＥＴは、ラッチ
アップフリー、低浮容量等の利点を有する点で有望な素
子である。特に、動作状態においてチャネル領域が全て
空乏化するようにＳＯＩ膜を薄くすると、パンチスルー
耐性の向上、パンチスルー効果の減少等の性能が改善さ
れることが、報告されている（ＩＥＤＭ：Ｔｅｃｈｎｉ
ｃａｌＤｉｇｅｓｔ．ｐ１０７、１９８２）。

【０００３】図４０はこの様な半導体装置の素子構造の
ＭＯＳＦＥＴを示した断面図である。すなわち、シリコ
ン膜１上にＳｉＯ₂絶縁膜２を有し、このＳｉＯ₂絶縁
膜２上にＳＯＩ膜３が構成される。このＳＯＩ膜３表面
にはゲート酸化膜６を介してゲート電極８が形成され、
このゲート電極８の両側にはソース・ドレイン領域５
ｎ、チャネル領域１６ｐが形成されている。

【０００４】図４０の９は絶縁膜、１０は電極である。

【０００５】ここで、素子の動作状態においてチャネル
領域１６ｐが全て空乏化する様に、ＳＯＩ膜３は５００
Åの厚さに薄膜化されている。

【０００６】そこで本発明者等が前記の従来の素子の特
性をシミュレーション及び実測により詳細に調べた結
果、素子が微細になるに伴い、ドレイン電流が、ドレイ
ン電圧と共に急激に増大するが故にドレイン破壊が起き
易く、その結果使用出来る電源電圧に著しい制限が加わ
ることが明らかになった。この原因はソースとチャネル
ＳＯＩ部の境界に電位の低い領域が形成され、ドレイン
近傍のインパクトイオン化によって発生した正孔がその
領域に蓄積する事が原因である。即ち、ソース・チャネ
ルＳＯＩ間に正孔が蓄積すると、ソース・チャネルＳＯ
Ｉ間のエネルギー障壁を低下させ過剰の電流が流れ、ド
レイン破壊に至る。

【０００７】一方、ＳＯＩ膜を薄くした場合、上述した
問題以外に次のような問題も生じる。即ち、ＳＯＩ膜を
薄くすると、このＳＯＩ膜に形成するソース・ドレイン
拡散領域も必然的に薄くなり、拡散領域の抵抗が増大し
て電流増幅率の低下を招く。さらに、薄い拡散領域へコ
ンタクトホールをドライエッチング法を用いて開口する
際、コンタクトホール部のＳＯＩ膜が削り取られて、そ
の後の電気配線が不能になる問題がある。つまり、ＳＯ
Ｉ膜の薄膜化に伴うＭＯＳトランジスタの能力を十分に
引出すことは困難であった。

【０００８】

【発明が解決しようとする課題】このように従来、薄い
ＳＯＩ膜にＭＯＳトランジスタを形成した半導体装置で
は、素子が微細化するに伴いドレイン破壊電圧が低下す
るという問題があった。また、ＳＯＩ膜の薄膜化に伴う
拡散領域の抵抗増大、コンタクトホール開口時の拡散領
域消滅によるコンタクト不良を招く問題があった。

【０００９】本発明は、前記問題を解決するためになさ
れたもので、目的とするところは、ＳＯＩ膜に形成した
ＭＯＳトランジスタのドレイン破壊電圧を向上させ、動
作速度の高速化をはかり得る半導体装置を提供すること
にある。

【００１０】また本発明の他の目的は、ＳＯＩ膜の薄膜
化に伴うソース・ドレイン拡散領域の抵抗増大及びコン
タクトホール開口時における拡散領域の消滅によるコン
タクト不良を防止することができ、ＳＯＩ膜の薄膜化に
伴うＭＯＳトランジスタの能力を十分に引出すことので
きる半導体装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明の骨子は、素子の
動作状態において完全に空乏化する条件をみたすように
半導体層（ＳＯＩ層）の膜厚を設定すると共に、チャネ
ルおよびソース・ドレインの導電性や厚みを最適に設定
することにある。

【００１２】即ち本発明に係る半導体装置の第１の特徴
は、基板上に絶縁膜を介して溝を有する半導体層が形成
され、この半導体層の溝にゲート絶縁膜を介してゲート
電極が形成され、このゲート電極の両側にソース・ドレ
インが形成され、この溝の底部の半導体層の厚さＴは、
溝の底部の前記半導体層の不純物濃度をＮｓｕｂ（ｃｍ
^−３）、誘電率をε、フェルミエネルギーをφ_Ｆ（ｅ
Ｖ）、電子の基本電荷をｑ（クーロン）とする時、Ｔ≦
[２εφ_Ｆ／（ｑＮｓｕｂ）]^１／２の条件をみたすこと
である。また、ソース・ドレインと絶縁膜とは半導体層
により分離されており、かつソース・ドレインは半導体
層の溝の底部を含む平面よりも上に形成されている。し
たがって、ソース・ドレインは、素子の動作状態におい
て半導体層の溝の底部に形成されるチャネルよりも上に
形成されることになる。ここで、「Ｔ≦[２εφ_Ｆ／
（ｑＮｓｕｂ）]^１／２」は、素子の動作状態において
完全に空乏化する膜厚の条件式である。つまり、チャネ
ルの一部となる溝の底部の半導体層の厚さＴがこの条件
式を満たすことで、溝の底部の半導体層は空乏化する。

【００１３】本発明に係る半導体装置の第２の特徴は、
ソース・ドレインとゲート電極の間にそれぞれ形成さ
れ、ソース・ドレインに比して同一導電型の低濃度の不
純物が添加されている低濃度ソース・ドレインをさらに
有する、いわゆるＬＤＤ構造を有することである。たと
えば、ソース・ドレインがそれぞれ高濃度のｎ型不純物
が添加されたｎ^＋層であれば、低濃度ソース・ドレイン
はそれぞれ低濃度のｎ型不純物が添加されたｎ⁻層であ
る。逆に、ソース・ドレインがそれぞれ高濃度のｎ型不
純物が添加されたｎ^＋層であれば、低濃度ソース・ドレ
インはそれぞれ低濃度のｎ型不純物が添加されたｎ⁻層
である。

【００１４】本発明に係る半導体装置の第３の特徴は、
ソース・ドレインと絶縁膜を分離する半導体層に、溝の
底部の半導体層に比して同一導電型の低濃度の不純物が
添加されていることである。すなわち、ソース・ドレイ
ンの下に、チャネルが形成される溝底部の半導体層より
も高濃度の不純物半導体層が形成されていることであ
る。たとえば、溝底部の半導体層が低濃度のｐ⁻型半導
体層であれば、ソース・ドレインの下にある半導体層に
高濃度のｐ型不純物半導体層を形成する。逆に、溝底部
の半導体層が低濃度のｎ⁻型半導体層であれば、ソース
・ドレインの下にある半導体層に高濃度のｎ型不純物半
導体層を形成する。なお、溝底部の半導体層は、ｐ⁻型
／ｎ⁻型の半導体層の代わりに、ｎ型とｐ型のキャリア
濃度が同じでイントリンジックな半導体としての特性を
示すｉ型半導体層であってもよい。

【００１５】

【作用】本発明の第1の特徴によれば、溝の底部の半導
体層に形成されるチャネルは空乏化しており、またソー
ス・ドレインと絶縁膜とは半導体層により分離されてい
るので、インパクトイオン化により電子・ホールが発生
しても、従来のようにソース近傍のチャネルに電子ある
いはホールがたまったりせず、チャネルから離れたソー
ス・ドレイン−絶縁膜間の半導体層に大部分が集まり、
チャネルに影響をおよぼしにくい構造を得ることができ
る。したがって、ドレイン近傍の電界が緩和されるた
め、ソース−ドレイン間の印加することができる電圧、
いわゆるドレイン破壊電圧を向上させ、動作速度の高速
化をはかり得る半導体装置を提供することができる。な
お、本発明の第１の特徴において、基板に対して接地電
圧や負電位を印加することで、電子あるいはホールの移
動速度を増大させてチャネルからホールを減少させるこ
とができる。

【００１６】導体層の溝にゲート絶縁膜を介してゲート
電極が形成され、このゲート電極の両側にソース・ドレ
インが形成され、かつ、ソース・ドレインは半導体層の
溝の底部を含む平面よりも上に形成されている構成を有
することにより、いかに示す３つの作用効果を同時に奏
する。（１）上記構成によれば、チャネルは溝の底部だけでな
く溝の側面にも形成されるため、ソース・ドレインから
の空乏層は、溝の底部にまで深く浸入することはない。
したがって、ソース・ドレインから伸びる空乏層の広が
りに伴うパンチスルーを抑え、ショートチャンネル効果
の影響を極力抑制することが可能となる。（２）また、上記構成によれば、溝底部の半導体層の厚
さよりもソース・ドレインと絶縁膜とを分離する半導体
層の方が厚く形成され、溝の側面にもチャネルの一部が
形成される。したがって、インパクトイオン化で発生し
た電子あるいはホールは、溝の底部に形成されるチャネ
ルよりも広いソース・ドレイン−絶縁膜間の半導体層に
分散するため、ドレイン破壊電圧を向上させる効果がさ
らに増す。（３）さらに、ソース・ドレインの深さＸ_ｊが従来のよ
うにチャネルが形成される半導体層の膜厚に制約される
ことなく、ソース・ドレインの深さを深く設計できるた
め、ソース・ドレインの拡散層抵抗やコンタクト抵抗を
小さく出来る。すなわち、寄生抵抗の増加によるドレイ
ン電流の減少という素子特性の劣化を防ぐことができ
る。

【００１７】本発明の第２の特徴によれば、ＬＤＤ構造
を有することによりドレイン近傍の電界をさらに緩和す
ることができ、ドレイン破壊電圧がさらに向上する。

【００１８】本発明の第３の特徴によれば、インパクト
イオン化で発生した電子あるいはホールを溝底部の半導
体層からソース・ドレイン下の不純物半導体層に集める
ことができる。したがって、ドレイン近傍の電界をさら
に緩和することができ、ドレイン破壊電圧がさらに向上
する。またこのとき、半導体装置の閾値電圧Ｖｔｈは、
半導体層の溝の側面できまるため、ソース・ドレイン下
の不純物半導体層の濃度をコントロールすることにより
閾値Ｖｔｈを設定することができる。

【００１９】

【実施例】以下本発明の半導体装置の第１の実施例を図
面を用いて詳細に説明する。

【００２０】図１、図２、図３は本発明による第１の実
施例のＭＯＳＦＥＴの平面図とそのＡ−Ａ’断面図、Ｂ
−Ｂ’断面図である。図２に示すようにＳｉ基板１上に
は薄膜０．４μｍ程度のＳｉＯ₂層（絶縁膜）２が形成
され、この上には０．３μｍ程度の膜厚で、不純物濃度
１×１０¹⁶ｃｍ^-3程度のｐ型Ｓｉ層３が形成されここに
ＭＯＳＦＥＴが形成される。このｐ型Ｓｉ層３は素子分
離絶縁膜７で分離され、この領域内に、不純物濃度５×
１０¹⁸ｃｍ^-3程度、拡散層深さ０．１５μｍ程度のｎ^-
型拡散層４ｎが形成されていて、その中に深さｄ＝０．
２３μｍ程度のくぼみ（溝）が形成されている。ここで
素子分離絶縁膜７とＳｉＯ₂層２の間には約０．１μｍ
程度の間があいたものとなっている。さらに、この領域
には、通常のバルク型ＭＯＳＦＥＴと同じ様にチャネル
反転防止用のフィルドイオン注入層２４が形成されてい
る。

【００２１】溝の底部領域Ｓｉ層３は、ＳｉＯ₂層２の
上に非常に薄く形成され、その部分の膜厚はＴ₁であ
る。チャネル領域は、この薄いＳｉ層３と溝の底部側面
で構成される。ソース・ドレイン拡散層５を形成するＳ
ｉ層３の膜厚はＴ₂である。また、溝の上を覆うように
前記Ｓｉ層３表面にゲート絶縁膜６を介してゲート電極
８が形成されている。図の９は絶縁膜、１０は電極であ
る。ここで、ソース・ドレイン５と、ゲート電極８が対
面する絶縁膜１１の膜厚は、結合容量をへらすためにゲ
ート絶縁膜より厚く形成してもよい。例えば溝内で１５
ｎｍ、基板上面で１００ｎｍ厚である。

【００２２】また、ソース・ドレイン５はｎ型不純物濃
度５×１０²⁰ｃｍ^-3、拡散層深さ０．１５μｍ程度にゲ
ート電極８をマスクに自己整合的に形成されている。ま
た、溝底部でのＳｉ層３の厚さＴ₁は例えば７００Åで
あり、これは素子の動作状態においてチャネル領域の一
部となる溝の底部領域が完全に空乏化する厚さより薄く
なっている。すなわち、Ｔ≦［２εφ_F／（ｑＮｓｕ
ｂ）］^1/2の条件をみたすようになっている。尚、ここ
でＮｓｕｂはシリコン層３の不純物濃度（ｃｍ^-3）、ε
は誘電率、φ_Fはフェルミエネルギー（ｅＶ）、ｑは電
子の基本電荷（クーロン）を示している。

【００２３】図４は、本実施例をｐ^-チャネルＭＯＳＦ
ＥＴに応用した場合の変形例で、図１のＡ−Ａ’断面に
対応している。この実施例は半導体層３ｎがｎ^-層であ
り、ソース・ドレイン５ｐがｐ⁺層、くぼみの側壁の拡
散層４ｐがｐ^-層であることを除いて先の実施例と同様
であるので他の部分の符号は、同じ符号を付した。

【００２４】次に、図５〜図１１を用いて、このような
ＭＯＳＦＥＴの製造工程の一実施例を説明する。すなわ
ち、図５〜図１１は、図１乃至図３に示した実施例の図
２に対応する製造工程断面図である。

【００２５】まず図５に示すように、Ｓｉ基板１上に例
えば厚み４０００Å程度のＳｉＯ₂膜２と、その上に膜
厚３０００Å程度、不純物濃度１×１０¹⁶ｃｍ^-3程度の
ｐ^-型Ｓｉ層３ｐを形成する。

【００２６】この様なＳＯＩ基板を形成する方法として
Ｓｉ基板１どうしを酸化膜２を介して張り合わせ、そ
の後片方のＳｉ基板１をラッピングして鏡面削磨する、
いわゆる張り合わせ法、酸素イオンを高ドーズ、高加
速でイオン注入し、その後高温でアニールする、いわゆ
るＳＩＭＯＸ法。

【００２７】電子ビーム等によりＳｉＯ₂膜２上の多
結晶シリコン膜を溶融再結晶化した後、エッチングして
薄膜化する、いわゆる電子ビームアニール法などがある
が、どの方法を用いても良い。又、ＳｉＯ₂膜２の膜厚
もこれに限られることはない。

【００２８】次に図６に示すようにｎチャネル型ＭＯＳ
ＦＥＴを作る領域にのみｎ^-型の拡散層４ｎを例えばリ
ン（ｐ⁺）イオンの注入を１００Ｋｅｖ、４×１０¹³ｃ
ｍ^-2程度行ない形成する。この工程はその後形成する２
０ｎｍの熱酸化膜を通して行なっても良い（図示せ
ず）。又、次の工程であるＳｉ層３を素子形成領域パタ
ーンに加工した後に行なっても良い。Ｓｉ層３のパター
ン加工は、素子形成領域以外の部分で、約０．１μｍの
膜厚を残すようにエッチングした。

【００２９】すなわち、全面に例えば膜厚１０ｎｍ程度
のＣＶＤ−ＳｉＯ₂膜から成るマスク層１１を形成した
後、ホトリソグラフィによりレジスト（図示せず）をパ
ターニングし、こレジストをマスクにして反応性イオン
エッチング（以降ＲＩＥと略す）法等によりまずマスク
層１１をエッチングし、次いで例えば塩素系、または弗
素系ガスを用いたＲＩＥによりＳｉ層３をエッチングし
て各素子形成領域ごとに分割する。

【００３０】このＳｉ層３のエッチング前にレジストを
除去しても良い。

【００３１】このマスク層１１は、ＲＩＥ時のマスク材
として用いられるが、後の工程のエッチングストッパと
しても用いられ、このマスク層は他にＣＶＤ−Ｓｉ₃Ｎ
₄膜か、それらとの複合膜などでも良い。

【００３２】次に図７に示すように各素子形成領域のＳ
ｉ層３の側面を熱酸化して、例えば２０ｎｍ程度のＳｉ
Ｏ₂膜１２を形成した後、フィールド反転防止用に例え
ばボロンを３０ＫｅＶ、１×１０¹³ｃｍ^-2程度イオン注
入し、素子分離用の溝の底面のみに選択的にｐ型層２４
ｐを形成し、さらにＣＶＤ−ＳｉＯ₂膜などを全面に堆
積し、レジスト等を用いたいわゆるエッチバック平坦化
法を用いることにより、先に形成した各素子領域間の分
離のための絶縁膜７形成を行なう。

【００３３】さらに全面にレジスト膜１３を形成したの
ち、ホトリソグラフィによりレジスト膜１３をパターニ
ングして、これをマスクにしてＲＩＥ法によりまずマス
ク層１１、次いでＳｉ層３をエッチングし、Ｓｉ層３中
に溝１４を形成する。このとき溝１４の底面に残置する
Ｓｉ層３の膜厚Ｔ₁は重要で、例えば７００Å程度に十
分コントロールされる必要がある。すなわち、この膜厚
は、前述したように素子の動作状態で完全に空乏化する
条件をみたすように設定する。

【００３４】次に図８に示すように溝１４の内壁のＲＩ
Ｅによるダメージ層を例えばドライＯ₂酸化とＮＨ₄Ｆ
液によるエッチングで除去した後、例えば、熱酸化膜１
５を形成し、その後、例えばボロン（Ｂ⁺）イオンを１
０ＫｅＶ、５×１０¹¹ｃｍ^-2程度イオン注入し、溝の底
部領域にのみ選択的にｐ型チャネル不純物層１６ｐを形
成しても良い。この熱酸化膜１５の膜厚を調整すること
によって溝の底部に選択的にｐ型層１６ｐを形成するこ
とができる。イオン注入はチャネリング防止のため、わ
ずかに傾けて行なっても良いし、溝底面のみに注入する
ため垂直イオン注入法を用いても良い。この工程は薄膜
ＳＯＩトランジスタの特徴としてチャネルイオン注入が
Ｖｔｈ制御に効果を与えなくなってきているので省略し
ても良い。

【００３５】次に前記熱酸化膜１５を選択除去したの
ち、図９に示すように約１５ｎｍ程度のゲート絶縁膜
（ＳｉＯ₂膜）６を形成し、これを介して例えば不純物
をドープしたボリＳｉ膜を堆積し、パターニングするこ
とによりゲート電極８を形成する。

【００３６】この後、例えば８５０℃のＯ₂／Ｈ₂Ｏ雰
囲気で熱酸化することによりポリＳｉゲート電極８の表
面に１５０ｎｍ程度の厚い酸化膜１７を形成する。これ
は、ポリＳｉゲート電極８の対イオン注入時のマスク性
を向上させる役割をもつ。次にソース・ドレイン領域の
マスク層１１を除去し、露出させた後、例えば熱酸化膜
１８を１０ｎｍ程度形成し、これを介して、例えばヒ素
（Ａｓ⁺）を５０ＫｅＶ、５×１０¹⁵ｃｍ^-2程度イオン
注入して、ｎ⁺型不純物拡散層５ｎを形成する（図１
０）。

【００３７】次に図１１に示すように、全面に層間絶縁
膜１９としてＣＶＤ−ＳｉＯ₂／ＢＰＳＧ膜を６００ｎ
ｍ程度形成し、８５０℃、６０分程度のＢＰＳＧメルト
工程を行ない全面を平坦化した後、ソース・ドレイン、
ゲート電極へのコンタクトホール２０を開け、例えばＡ
ｌ膜を全面に堆積してホトリソグラフィ技術とＲＩＥ法
によりＡｌ膜をパターニングして配線層１０を形成す
る。このようにして本発明の実施例によるＭＯＳＦＥＴ
が得られる。

【００３８】かくして得られた実施例による素子と従来
素子とで、ドレイン電流−ドレイン電圧特性の比較を行
った結果を図３２に示す。本実施例の素子では、チャネ
ル長０．３μｍのｎチャネルＭＯＳＦＥＴにおいて、ド
レイン破壊電圧は２．５Ｖが６Ｖに大幅に向上した。こ
の理由は、ドレイン近傍での電界が本発明の構造により
緩和されているためである。

【００３９】また本発明の実施例の構造は、チャネルＳ
ｉ層の薄膜化にもかかわらず、ソース・ドレイン拡散層
深さＸ_jが従来例のようにチャネル領域のＳｉ層の膜厚
に制約されることなく拡散層の深さを深く設計できるた
め、ソース・ドレインの拡散層抵抗やコンタクト抵抗を
小さく出来る。すなわち、寄生抵抗の増加によるドレイ
ン電流の減少という素子特性の劣化を防ぐことができ
る。

【００４０】また本発明の実施例の構造は、ソース・ド
レイン領域がチャネル領域より上にあるので、ドレイン
からの空乏層の伸びの影響が抑えられソース・ドレイン
間のパンチスルーに対して強い構造であり短チャネル効
果が改善される。

【００４１】また本発明の実施例の構造は、チャネルＳ
ｉ層の膜厚をエッチングで制御できるため、各素子のＳ
ｉ層の膜厚を一律でなく、個々に変える事も可能とな
り、その結果素子設計の自由度が上がり回路の設計が容
易となり、性能が向上する。

【００４２】また本発明の実施例の構造はドレイン近傍
での電界緩和によるインパクトイオン化率の低減ばかり
でなくたとえば、インパクトイオン化によりエレクトロ
ン、ホールが発生しても、従来のようにチャネル部のソ
ース近傍にホールがたまったりせず、チャネル領域から
離れたソース領域の下に大部分が集まり、チャネルに影
響をおよぼしにくい構造となる。ここで図２に示すよう
に素子分離絶縁膜７をＳｉＯ²層２に接しないように
し、これら蓄積ホール（ｎ- チャネルの場合）、蓄積エ
レクトロン（ｐ- チャンネルの場合）の逃げ道を形成す
るようにすればさらなる効果を得ることができる。

【００４３】図１２〜図２２は、本発明の他の実施例を
説明するための断面図であり、図１のＡ−Ａ’断面図に
対応した図面である。

【００４４】まず図１２に本発明による第２の実施例を
示す。図１では、ソース・ドレイン領域がいわゆるＬＤ
Ｄ（ＬｉｇｈｔｌｙＤｏｐｅｄＤａｉｎ）構造をも
つように設計されていたが、図１２のように、いわゆる
ＧＤＤ（ＧｒａｄｅｄＤｉｆｆｕｓｅｄＤｒａｉ
ｎ）構造となるようにしても良い。この時は、ソース・
ドレインへの不純物注入の際（図６の工程）にｎ^-拡散
層４ｎだけでなくｎ⁺拡散層５ｎも同時に形成する様に
工程を変更すれば良い。

【００４５】このようにすると、後でｎ⁺拡散層を形成
する工程（特にＣＭＯＳの場合は、レジスト工程を用い
てｎ⁺、ｐ⁺を別々に形成するので複雑である）が省略
できるという工程簡略化のメリットがある。

【００４６】次に本発明による第３の実施例を図１３を
用いて説明する。第１の実施例では図２に示すようにソ
ース・ドレイン領域が、いわゆるＬＤＤ構造となり、ド
レイン近傍の電界を緩和していたが、本実施例の図１３
のように凹型ＭＯＳＦＥＴの場合にはこの構造自体にお
いてドレイン電界を緩和する効果があるのでＬＤＤでは
なくシングルソース・ドレイン２２の構造であっても、
通常の薄膜ＳＯＩＭＯＳＦＥＴにくらべてドレイン
電界の緩和によるドレイン耐圧が向上する。

【００４７】ソース・ドレインの寄生抵抗やコンタク
ト抵抗の上昇によるドレイン電流の減少という特性劣化
の防止できる。

【００４８】ソース・ドレイン用のパンチスルーを抑
えた短チャネル効果の低減を図れる。

【００４９】薄膜Ｓｉチャネル層を持ったＳＯＩＭ
ＯＳＦＥＴの実現とＳｉチャネル層の任意、膜厚設計可
能となるなどの特徴が実現できる。

【００５０】次に本発明による第４の実施例を図１４を
用いて説明する。この実施例は、第１の実施例と異な
り、ゲート電極８ａがソース・ドレイン部に張り出して
おらず、溝の中だけにゲート電極をとどめたものであ
る。このようにすることによって、ゲート電極８とソー
ス・ドレインのコンタクト・ホールの間隔を小さくする
ことができ、微細化に向いた構造となる。

【００５１】図１５は第４の実施例の変形例でゲート電
極８を完全に溝の中に埋込んだ実施例である。このよう
にすることにより段差を減少させ、平坦性が向上し、上
の層の加工をより容易にすることができる。

【００５２】図１４、図１５ではソース・ドレインの構
造はシングル、ソース・ドレイン構造を示したが、側壁
残しで形成したスペーサー材を用いたＬＤＤ構造や、マ
スク合わせを用いたＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅ
ｄＤｒａｉｎ）構造を用いても良い。

【００５３】次に、本発明による第５の実施例を図１６
を用いて説明する。第１の実施例ではいわゆるトレンチ
分離法を素子分離に用いたが、他に図１６に示すよう
な、いわゆる選択酸化法（ＬＯＣＯＳ法）を用いても良
い。この時、選択酸化法で形成した厚いフィールド酸化
膜２３が基板絶縁膜層２に接する様にする。この様にす
ると、フィールド反転防止用の不純物形成工程が必要な
くなり工程簡略化ができる。このようにフィールド酸化
膜をＳｉＯ₂層２に接しないようにする構造は前述した
実施例及び以下述べる実施例においても適用可能であ
る。

【００５４】又、第５の実施例の変形例として図１７に
示すような実施例もある。この時、フィールド酸化膜２
３は基板絶縁膜層２に接しておらずフィールド反転防止
用の不純物層２４ｐが必要となるが、比較的薄いフィー
ルド酸化膜２３で良く、工程の短縮化、簡略化が図れ
る。

【００５５】次に本発明による第６の実施例を図１８を
用いて説明する。第１の実施例ではチャネル・イオン注
入層の形成については詳しく述べなかったが、図９と同
様に、薄膜Ｓｉチャネル層のみにｐ層２５を形成しても
良い。これには、溝の側面に保護膜を設けておき垂直イ
オン注入法を用いて形成する。本発明の構造によれば、
溝の底面に選択的にｐ層２５があるため、ここで閾値Ｖ
ｔｈは決まり、溝の他の側面のチャネル領域はＶｔｈ決
定に寄与しない。つまり、溝の底部の閾値は溝の側面の
ｐ^-領域の閾値より高い。このため、動作時、側面部の
抵抗は小さく、ソース・ドレイン領域が主なチャネル領
域である溝底部のＰ層２５より上部にあるためソース・
ドレインからの空乏層の伸びの影響を受けにくい。この
ため、短チャネル効果を防止できると同時に、同じチャ
ネル長のＭＯＳＦＥＴにくらべて大きな駆動能力を得る
ことができる。

【００５６】更に図１９に本発明の第７の実施例を示
す。第１の実施例では、ＳＯＩ層の中のソース・ドレイ
ン拡散層にコンタクトを開けていたが、本実施例ではＳ
ＯＩ基板のソース・ドレイン層上に不純物をドープした
多結晶シリコン層２６を形成して電気的に接続しそれに
ソース・ドレインコンタクトを開口している。このよう
にすると、素子分離領域上にソース・ドレインのための
コンタクトを延在させることができ、素子の高密度化に
適する。２７は電極である。５ｎは、多結晶シリコン層
２６からのｎ⁺不純物拡散層又は電気的接続を確実にす
るためのｎ⁺不純物イオン注入により生じたｎ⁺拡散層
である。

【００５７】更に図２０に本発明の第８の実施例を示
す。第１の実施例では、薄いチャネル層とソース・ドレ
イン領域に深い拡散層を得るためにＳＯＩ基板に溝を掘
って両方を実現したが、この実施例では、その構造を選
択エピタキシャル成長（ＳＥＧ）を用いて実現するよう
にしたものである。２９は絶縁膜、２７は電極である。

【００５８】すなわち、薄いＳＯＩ膜３（膜厚＝Ｔ₁）
でソース・ドレインの拡散層深さＸ_jがＴ₁より浅くな
る様形成して、ソース・ドレイン部の露出した表面のみ
選択エピタキシャル成長法を用いてソース・ドレインに
エピタキシャルシリコン層２８を形成する。この層２８
は多結晶シリコン層でもよい。この選択エピタキシャル
シリコン層２８をドーピングして、ソース・ドレインと
電気的に接続しこれにソース・ドレイン・コンタクトを
開けるものである。この様にすると、薄膜ＳＯＩ層のチ
ャネルシリコン膜厚Ｔ₁より浅くソース・ドレイン拡散
層を形成しても、その上に選択エピタキシャルシリコン
層が厚く形成されているので、ソース・ドレイン拡散層
としての抵抗が高くなる事はない。またＳＯＩ基板をエ
ッチングしなくとも同様の効果が得られる。

【００５９】更に図２１、図２２に本発明の第９及び第
１０の実施例を示す。図２１、図２２はそれぞれ第８の
実施例の図２０の選択エピタキシャルシリコン成長をゲ
ート電極３０形成し、このゲート電極３０を絶縁膜３１
でおおった後に行なうもので、ソース・ドレインのｎ⁺
拡散層３１及びｎ^-拡散層４ｎをチャネル面より上にす
る場合（図２１）とソース・ドレインのｎ^-拡散層３２
ｎをチャネル面より下で、基板絶縁膜２より上に設定し
た場合（図２２）である。図２２の６は絶縁膜である。

【００６０】どちらの場合も薄膜ＳＯＩＭＯＳＦＥＴ
を実現するのにＳｉ層をエッチングするする必要がない
というメリットに加え、図２１に示した第９の実施例は
ｎ⁺及びｎ^-不純物層の深さＸ_jを３ｐのチャネル領域
に張り出させないため、短チャネル効果を抑えることが
できるという特徴がある。

【００６１】次に図２３に本発明の第１１の実施例を示
す。この実施例は、ｐ型半導体層３ｐの代わりにｉ型半
導体層３３（ｎ型とｐ型のキャリア濃度（ドナー濃度、
マクセプター濃度）が同じでイントリンシックな半導体
としての特性を示す）を絶縁膜上の半導体層として用
い、チャネル領域にｉ型半導体層３３を残しているＭＯ
ＳＦＥＴ構造である。またソース・ドレイン領域の下部
にはｐ型Ｓｉ層３４ｐを形成している。

【００６２】このｐ型層３４がソース・ドレイン領域の
下にあることにより、インパクトイオン化で発生したホ
ールがチャネル領域にたまることなくｐ型Ｓｉ層３４ｐ
に集めることや、素子分離膜下のｐ型不純物層２４ｐを
通して排出ができるため、信頼性の高いＭＯＳＦＥＴが
薄膜ＭＯＳＦＥＴでも実現できる。またこの時、閾値は
溝側面で決まり、ｐ型Ｓｉ層３４ｐの濃度をコントロー
ルすることにより閾値を設定できる。

【００６３】図２４〜図２５は図２３の第１１の実施例
におけるｐ型層３４ｐの位置関係を示す図であり、図２
３の様にｐ型層３４ｐが薄膜チャネル領域（ｉ型Ｓｉ層
３３）の端部まであるものと異なり、図２４のようにｐ
型層３４ｐが薄膜チャネル領域より離れている構造、図
２５の様にｐ型層３４ｐ薄膜チャネル領域３３の中に入
り込んでいる構造である。いずれの場合も同様な効果を
有する。

【００６４】更に図２６に本発明の第１１の実施例の変
形例を示す。図２３〜図２５ではｉ型Ｓｉ層３３に凹部
を形成することによって薄膜ｉ型ＭＯＳＦＥＴとソース
・ドレイン領域下のｐ型Ｓｉ層３４ｐを実現したが、こ
れ以外の方法でも同様の構造を実現できる。その例が図
２６である。

【００６５】まず薄膜のｉ型Ｓｉ層３３（膜厚Ｔ）を形
成し、ゲート絶縁膜６を介してゲート電極８を形成した
後、ｎ^-層４ｎ、ｐ型層３４ｐを形成する。この時、問
題となるソース・ドレイン抵抗の増大（寄生抵抗増大）
を防ぐために選択エピタキシャル成長等を用いてソース
・ドレインの開口部にＳｉ層３５を形成してソース・ド
レインとする。この様な方法により図２３〜図２４を同
様の効果を持つ構造を得ることができる。この構造だと
図２３〜図２５にくらべてｉ型Ｓｉ層３３をエッチング
する必要がないのでｉ型Ｓｉ層３３の膜厚の制御が容易
である。

【００６６】次に本発明の第１２の実施例を説明する。
図２７は図２３の構造をｐチャネル薄膜ＳＯＩＭＯＳ
ＦＥＴに適用した例である。この場合図２３におけるｐ
型層３４の代わりにｎ型層３６を用いることになる。本
構造はインパクト・イオン化によって発生したエレクト
ロンをｎ型層３６に集める効果がありＭＯＳＦＥＴの信
頼性を向上させることができる。３８はｐ⁺層、３７は
ｐ^-層である。

【００６７】次に図２３に示した第１１の実施例の製造
方法について説明する。図２８、図２９、図３０、図３
１はその工程断面図である。

【００６８】まず、絶縁膜２上に薄膜３０００Å程度の
ｉ型Ｓｉ層３３が形成されたものを用意し（図２８）、
このｉ型Ｓｉ３３層にｎ^-型層４ｎを形成した後これを
マスク層３９を用いて加工し、フィールド反転防止のｐ
型層２４を形成した後、次いで素子分離領域に素子分離
様絶縁膜７を埋込む（図２９）。次にＭＯＳＦＥＴの薄
いチャネル領域（膜厚Ｔ）を形成するため、例えばＲＩ
Ｅ法を用いてｉ型層３３及びｎ^-層４の一部をエッチン
グし、所望の膜厚Ｔにする（図３０）。この後、マスク
層３９を除去した後、ゲート絶縁膜６を介してゲート電
極８を形成し、ｐ型層３４ｐ、ソース・ドレイン層とな
るｎ⁺拡散層５ｎを順次イオン注入法などを用いて形成
する（図３１）。ｐ型層３４ｐの範囲はイオン注入条件
とその後の熱工程の調整によって実現でき、図２３、図
２４、図２５のいずれの構造も対応できる。

【００６９】次に図３３、図３４に本発明の第１２及び
第１３の実施例を示す。この例は先の実施例、例えば図
２３〜図２５等においてソース・ドレインｎ型層４ｎ，
５ｎの下にｐ型層３４ｐが形成されていたが、その下に
さらにｉ型層４０が存在する構造についてのものであ
る。この様にするとｐ型層３４ｐの形成をｎ^-型層４ｎ
下に安定して形成できるという利点がある。また図３
３、図３４は、薄膜チャネル領域（薄膜Ｔ）がｐ型層３
４ｐ下のｉ型層４０より薄くなっている場合（図３３）
と、ｐ型層３４ｐの下のｉ型層４０が薄膜チャネル領域
（膜厚Ｔ）と同じになっている場合（図３４）を示して
いる。どちらも同じ効果を有している。

【００７０】この場合、溝側壁部のｐ層（３４ｐ）で閾
値を決めることができる。

【００７１】次にこれら実施例の製造方法について説明
する。

【００７２】図３５、図３６、図３７は、図３３、図３
４の構造を実現するための工程断面図を示したものであ
る。まず、図３５に示すようにｉ型層４０の全面にｎ^-
型層４ｎとｐ型層３４ｐを例えばイオン注入法等で形成
し、ｎ型層の下に全面にｐ型層３４ｐを安定に形成す
る。このｐ型層３４ｐはこのＭＯＳＦＥＴの閾値電圧を
決定するためのチャネル不純物層に相当する。次にマス
ク層４１を用いて素子形成領域毎に島状に加工した後、
フィールド反転防止不純物層２４ｐ、素子分離用の絶縁
膜７を素子分離領域に埋め込み形成する。次に薄膜チャ
ネル領域となる凹部溝を形成する。このとき溝の底は膜
厚Ｔとなる様にする（図３６）。この後、ゲート絶縁膜
６を介してゲート電極８を形成した後、ソース・ドレイ
ンのｎ⁺型拡散層５ｎを形成し、層間絶縁膜１９を全面
に堆積し、コンタクトホールをあけて、メタル配線１０
を形成する。ここではＬＤＤ構造をとったが、ｎ⁺だけ
のシングルドレイン構造にしても良い。

【００７３】また、ゲート電極８は前述してきた本実施
例では閾値Ｖｔｈの設定（例えば、ｎ- チャネルＭＯＳ
ＦＥＴ＋０．２〜１．０Ｖ程度、ｐ- チャネルＭＯＳＦ
ＥＴ−０．２〜−１．００Ｖ程度）からｎ- チャネルで
はｐ⁺ポリＳｉ電極、ｐ- チャネルではＮ⁺ポリＳｉ電
極を用いるが、例えば閾値を所望の値にするためにメタ
ルゲート（Ｗなど）でも良いし、基板１にバックゲート
バイアスを印加しても良い。

【００７４】前記実施例ではＭＯＳＦＥＴの主要部につ
いて図面を用いて説明してきたが、図３８の斜視図に示
すようにしてもよい。前述した実施例と対応する部分は
同じ符号を付し、詳細な説明は省略する。図に示すよう
に、ＳｉＯ₂層２上のｐ層３ｐはトランジスタとは別に
設けられたｐ⁺層よりなるボディコンタクト領域４２ｐ
に接続されている。このボディコンタクト領域４２ｐは
通常接地電位又は負電位とするが、場合によっては閾値
調整等のために負電位に設定する。

【００７５】このようなボディコンタクト領域４２ｐを
設けることによって、図３９の模式図に示すように素子
動作中に生じたホール等を極めて良好に排出することが
可能となるため、素子特性への悪影響を除くことができ
る。

【００７６】図４１は本発明のＭＯＳＦＥＴを用いてＣ
ＭＯＳインバーター回路（図４６）を構成したときのチ
ャネル長方向の断面図である。

【００７７】この実施例では、ｎ- チャネルＭＯＳＦＥ
Ｔ、ｐ- チャネルＭＯＳＦＥＴの閾値はそれぞれ溝の底
部のｐ領域１６ｐとｎ領域１６ｎで決まっている。また
ｎ-チャネルＭＯＳＦＥＴ、ｐ- チャネルＭＯＳＦＥＴ
を電気的に分離する素子分離絶縁膜７の下には、それぞ
れフィールド反転防止用のｐ型不純物層２４ｐ及びｎ型
不純物層２４ｎが形成されている。また、それぞれのＭ
ＯＳＦＥＴにはチャネル領域に発生した蓄積ホール（ｎ
- チャネル）あるいは蓄積エレクトロン（ｐ-チャネ
ル）をチャネル領域から逃がすためにいわゆる通常のバ
ルクＭＯＳＦＥＴの基板コンタクトに相当するボディコ
ンタクト（ｂｃ）をｐ⁺領域４２ｐ、ｎ⁺領域４２ｎと
して形成している。このような構造をとることにより素
子動作中に生じたホールやエレクトロン等を極めて良好
にチャネル領域以外に排出することが可能となり、素子
特性への悪影響を除くことができる。

【００７８】またこの時、素子分離絶縁膜７の直下でフ
ィールド反転防止用のｐ型不純物層２４ｐとｎ型不純物
層２４ｎが接する事があり得る事は図中の通りである。

【００７９】次に図４２に本発明の第２の実施例を示
す。図４２は、図４１においてｎ- チャネルＭＯＳＦＥ
Ｔとｐ- チャネルＭＯＳＦＥＴに分離する素子分離絶縁
膜７ａが基板中の絶縁膜２に接するように形成されてい
る構造についてのものである。この様にすると、この部
分だけ絶縁膜を埋込む溝の深さを深くする必要が生じる
が、確実にｎ- チャネルＭＯＳＦＥＴとｐ- チャネルＭ
ＯＳＦＥＴを分離でき、ラッチアップや寄生バイポーラ
効果を完全に防止できるという利点がある。

【００８０】次に図４３に本発明の第３の実施例を示
す。図４３は、図４１において全ての素子分離絶縁膜７
ａが基板中の絶縁膜２に接する様に形成された構造であ
る。

【００８１】この様にすると、各素子間の分離を完全に
行なう事が出来る利点がある。

【００８２】以上、図４１、図４２、図４３に共通する
構造は、各ｎ- チャネルＭＯＳＦＥＴ、ｐ- チャネルＭ
ＯＳＦＥＴにおいて、閾値は溝底部のｐ層１６ｐ、およ
びｎ層１６ｎで決まっていることである。また、各チャ
ネルの主要な領域（ｐ層１６ｐ、ｎ層１６ｎ）は動作時
に完全に空乏化する様な膜厚Ｔ₁に設定されていること
も共通の構造である。基板１側のバックゲート電圧（Ｖ
ｂｇ）は各々のＭＯＳＦＥＴの閾値電圧の調整などに用
いられる。

【００８３】またゲート電極材料８は、ｎ- チャネルＭ
ＯＳＦＥＴにはｐ⁺型多結晶シリコン膜、ｐ- チャネル
ＭＯＳＦＥＴにはｎ⁺型多結晶シリコン膜を一般に用い
るが、閾値を所望の値にするためにメタルゲート（Ｗな
ど）を用いても良い。

【００８４】次に図４４に本発明の第３の実施例を示
す。図４４は、図４１においてＭＯＳＦＥＴのチャネル
における不純物の配置が変わったものである。すなわ
ち、ｎ-チャネルＭＯＳＦＥＴであればソース・ドレイ
ンｎ型層４ｎ，５ｎの下にｐ型層３４ｐが形成されてい
るが、その下にさらにｉ型層４０が存在する構造であ
り、ｐ- チャネルＭＯＳＦＥＴであればソース・ドレイ
ンｐ型層４ｐ，５ｐの下にｎ型層３４ｎ、さらにその下
にｉ型層４０が存在する構造である。これらのＭＯＳＦ
ＥＴを用いてＣＭＯＳインバーターを構成したのが図４
４である。

【００８５】この様にすると、主要なチャネル領域
（溝の底部）はｉ型半導体層となり不純物濃度が濃くな
いため電子及びホールの移動度が大きくなり素子特性が
向上する。また、Ｔ₁の厚みも比較的厚く出来るため
プロセス制御性のマージンが上がり製品の歩留りも向上
する利点がある。さらにまた、この様なＭＯＳＦＥＴ
の閾値は溝の側壁部のｎ- チャネルの場合はｐ層３４ｐ
（ｐ- チャネルの場合はｎ層３４ｎ）で決まり、閾値の
制御性が向上する。またソース・ドレイン近傍にある
ｐ層３４ｐは凹型の溝底部のｉ型層４０で分断されてお
り、ソース側のｐ層３４ｐはドレインからの空気欠乏層
の伸びの影響を受けにくい構造になっており、ショート
チャネル効果に強い構造となっている。またチャネル
領域近傍で発生したイオンパクトイオン化によるエレク
トロン及びホールは、素子特性に影響を与えない様にそ
れぞれのボディコンタクト（ｂｏｄｙｃｏｎｔａｃ
ｔ）領域（４２ｐ，４２ｎ）に通常接地電位、又は負電
位（ｎ- チャネル）、正電位（ｐ- チャネル）を印加す
ることにより良好に排出することが可能となっている。

【００８６】次に図４５に本発明の第４の実施例を示
す。図４５は、図４４において、ｐ型層３４ｐ、ｎ型層
３４ｎの形成をゲート電極８の形成後に例えばイオン注
入法と熱拡散法を組み合わせることにより実現した構造
である。この構造では、溝の底のチャネル領域にしかｉ
型層４０はなく、シース・ドレイン層の下にはｐ型層３
４ｐ（ｎ- チャネルの場合）又はｎ型層３４ｎ（ｐ- チ
ャネルの場合）が形成されている。

【００８７】この様にするとチャネルの一部にｉ型層
があるのでエレクトロン又はホールの移動度が向上し、
素子特性が向上する。またＴ₁の膜厚が比較的厚く出
来るので溝形成時のエッチング制御性が向上する。また
閾値は溝側壁のｐ層３４ｐ（ｎ- チャネル）、又はｎ
層３４ｎ（ｐ- チャネル）の濃度で決まるので制御性が
向上する。またショートチャネル効果にも強く、蓄
積ホールやエレクトロンを放出する場合のソース・ドレ
イン下の抵抗を下げる事ができるので効率良く行なえる
などの利点がある。

【００８８】次に図４７に本発明の図４１の変形例を示
す。図４１から図４５までは、素子分離絶縁膜は埋込み
型の絶縁膜を用いた例を示したが、図４７に示すように
従来の選択酸化法（いわゆるＬＯＣＯＳ法）を用いても
良い。この例ではＬＯＣＯＳ酸化膜は基板中の絶縁膜２
に接していないが、接する様に形成しても良いことは言
うまでもない。

【００８９】このようなボディコンタクト領域４２を設
けることによって、図３９の模式図に示すように素子動
作中に生じたホール等を極めて良好に排出することが可
能なため、素子特性への悪影響を除くことができる。

【００９０】以上、本発明を種々の実施例により説明し
たが、これに限られるものではない。構造上も種々変形
が可能で、例えばチャネル領域のｐ型不純物層も溝底部
にのみ存在する必要はなく、例えば溝の中程まで浸透し
ても良い。また、非常に低濃度のチャネル不純物層を用
いても良い。

【００９１】また、本実施例はｎ- チャネルＭＯＳＦＥ
Ｔをもとに不純物型を例示したが、ｐ- チャネルＭＯＳ
ＦＥＴの場合は、逆導電型の不純物に変更すれば良い。

【００９２】尚、各領域の不純物濃度も例示したものの
他のものでもよく、ｐ型半導体基板１は１×１０¹⁵〜５
×１０¹⁷ｃｍ^-3、チャネルのｐ型不純物は１×１０¹⁵〜
５×１０¹⁷ｃｍ^-3、ソース・ドレインのｎ^-型不純物層
４は１×１０¹⁸〜１×１０²⁰ｃｍ^-3、ｎ⁺型不純物層１
６は１×１０²⁰〜１×１０²¹ｃｍ^-3から選ばれる。

【００９３】その他の本発明の趣旨を逸脱しない範囲で
種々変形して実施できる。

【００９４】

【発明の効果】以上述べたように本発明によれば従来の
薄膜ＳＯＩ−ＭＯＦＥＴの問題点を改善し、ドレイン耐
圧向上、ソース・ドレインの寄生抵抗抑制、ショートチ
ャネル効果防止、イオンパクトイオンにより発生したホ
ールやエレクトロンのトランジスタ特性への影響防止、
高性能なＣＭＯＳインバータ回路の実現など高性能で信
頼性の良いＭＯＳＦＥＴを得ることが出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の平面図である。

【図２】本発明の第１の実施例のＡ−Ａ’図である。

【図３】本発明の第１の実施例のＢ−Ｂ’図である。

【図４】本発明の第１の実施例の変形例を示す断面図で
ある。

【図５】本発明の実施例の製造方法を説明する工程断面
図である。

【図６】本発明の実施例の製造方法を説明する工程断面
図である。

【図７】本発明の実施例の製造方法を説明する工程断面
図である。

【図８】本発明の実施例の製造方法を説明する工程断面
図である。

【図９】本発明の実施例の製造方法を説明する工程断面
図である。

【図１０】本発明の実施例の製造方法を説明する工程断
面図である。

【図１１】本発明の実施例の製造方法を説明する工程断
面図である。

【図１２】本発明の実施例の製造方法を説明する工程断
面図である。

【図１３】本発明の第３の実施例を説明するための断面
図である。

【図１４】本発明の第４の実施例を説明するための断面
図である。

【図１５】本発明の第４のの実施例の変形例を説明する
ための断面図である。

【図１６】本発明の第５の実施例を説明するための断面
図である。

【図１７】本発明の第５の実施例変形例を説明する断面
図である。

【図１８】本発明の第６の実施例を説明するための断面
図である。

【図１９】本発明の第７の実施例を説明するための断面
図である。

【図２０】本発明の第８の実施例を説明するための断面
図である。

【図２１】本発明の第９の実施例を説明するための断面
図である。

【図２２】本発明の第１０の実施例を説明するための断
面図である。

【図２３】本発明の第１１の実施例を説明するための断
面図である。

【図２４】本発明の第１１の実施例を説明するための断
面図である。

【図２５】本発明の第１１の実施例を説明するための断
面図である。

【図２６】本発明の第１１の実施例変形例説明するため
の断面図である。

【図２７】本発明の第１２の実施例を説明するための断
面図である。

【図２８】本発明の第１２の実施例を説明するための工
程断面図である。

【図２９】本発明の第１２の実施例を説明するための工
程断面図である。

【図３０】本発明の第１２の実施例を説明するための工
程断面図である。

【図３１】本発明の第１２の実施例を説明するための工
程断面図である。

【図３２】本発明の実施例のＭＯＳＦＥＴの特性を説明
する説明図である。

【図３３】本発明の第１３の実施例を説明するための断
面図である。

【図３４】本発明の第１４の実施例を説明するための断
面図である。

【図３５】本発明の実施例を説明するための工程断面図
である。

【図３６】本発明の実施例を説明するための工程断面図
である。

【図３７】本発明の実施例を説明するための工程断面図
である。

【図３８】本発明の実施例を説明するための斜視図であ
る。

【図３９】本発明の実施例を説明するための模式図であ
る。

【図４０】従来の問題点を説明するための説明図であ
る。

【図４１】本発明の第１の実施例であるＣＭＯＳインバ
ータ回路のチャネル方向の断面図である。

【図４２】本発明の第２の実施例を説明するＣＭＯＳイ
ンバータ回路のチャネル方向の断面図である。

【図４３】本発明の第３の実施例を説明するＣＭＯＳイ
ンバータ回路のチャネル方向の断面図である。

【図４４】本発明の第４の実施例を説明するＣＭＯＳイ
ンバータ回路のチャネル方向の断面図である。

【図４５】本発明の第５の実施例を説明するＣＭＯＳイ
ンバータ回路のチャネル方向の断面図である。

【図４６】ＣＭＯＳインバータ回路の等価回路図であ
る。

【図４７】本発明の第１の実施例の変形例を示す断面図
である。

【符号の説明】

１半導体基板（ｐ型またはｎ型Ｓｉ基板）２絶縁膜（ＳｉＯ₂層）３半導体層（Ｓｉ層）３ｐ半導体層（ｐ^-型Ｓｉ層）３ｎ半導体層（ｎ^-型Ｓｉ層）４ｎｎ^-型Ｓｉ基板ソース・ドレイン拡散層４ｐｐ^-型Ｓｉ基板ソース・ドレイン拡散層５ｎｎ⁺型Ｓｉ基板ソース・ドレイン拡散層５ｐｐ⁺型Ｓｉ基板ソース・ドレイン拡散層６ゲート絶縁膜（ＳｉＯ₂膜）７素子分離絶縁膜７ａ絶縁膜２に接する素子分離絶縁膜８ゲート電極９フィールド酸化膜１０配線層１１ＳｉＯ₂層１２絶縁膜１３レジスト層１４溝１５絶縁膜１６ｐ高濃度ｐ層（チャネル部ｐ層）１６ｎ高濃度ｎ層（チャネル部ｎ層）１７絶縁膜１８絶縁膜１９層間絶縁膜２０コンタクトホール２２ｎ⁺層２３フィールド絶縁膜２４ｐフィールド反転防止用ｐ型不純物層２４ｎフィールド反転防止用ｎ型不純物層２５高濃度ｐ層２６ドープト多結晶シリコン層２７電極２８エピタキシャルシリコン層２９絶縁膜３０ゲート電極３１ｎ⁺層３２ｎ^-層３３ｉ型半導体層３４ｐｐ型半導体層（Ｖｔｈ決定領域）３４ｎｎ型半導体層（Ｖｔｈ決定領域）３５Ｓｉ層３６ｎ層３７ｐ^-層３８ｐ⁺層４０ｉ層４２ｐｐ⁺型ボディコンタクト領域４２ｎｎ⁺型ボディコンタクト領域

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平３−66168（ＪＰ，Ａ) 特開平２−159767（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786

Claims

(57)【特許請求の範囲】

【請求項１】基板上に絶縁膜を介して溝を有する半導
体層が形成され、この半導体層の溝にゲート絶縁膜を介
してゲート電極が形成され、このゲート電極の両側にソ
ース・ドレインが形成され、前記溝の底部の前記半導体層の厚さＴは、当該溝の底部
の前記半導体層の不純物濃度をＮｓｕｂ（ｃｍ^−３）、
誘電率をε、フェルミエネルギーをφ_Ｆ（ｅＶ）、電子
の基本電荷をｑ（クーロン）とする時、Ｔ≦[２εφ_Ｆ／（ｑＮｓｕｂ）]^１／２であり、かつ前記ソース・ドレインと前記絶縁膜とは前記半導体
層により分離され、かつ前記ソース・ドレインは、前記溝の底部を含む平面
よりも上に形成されていることを特徴とする半導体装
置。
【請求項２】前記ソース・ドレインと前記ゲート電極
の間にそれぞれ形成され、当該ソース・ドレインに比し
て同一導電型の低濃度の不純物が添加されている低濃度
ソース・ドレインをさらに有することを特徴とする請求
項１記載の半導体装置。
【請求項３】前記ソース・ドレインと前記絶縁膜を分
離する前記半導体層に、前記溝の底部の前記半導体層に
比して同一導電型の低濃度の不純物が添加されているこ
とを特徴とする請求項１または２記載の半導体装置。