JP5084262B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、高電圧動作が可能であり、かつ高出力を実現できる半導体装置に関する。
従来から、ＡｌＧａＮ／ＧａＮ ＨＪＦＥＴ構造においては、ゲートリーク電流を低減でき、また正に印加するゲート・バイアスを大きくでき、大電流が得やすいことから、高出力用途への応用が期待されており、ソース−ドレイン間に絶縁膜を形成し、その上にゲート電極を形成するＭＩＳＦＥＴ構造が報告されている。
例えば、アジバラハンらは、アイイーイーイー・エレクトロン・デバイス・レターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ．２４， Ｎｏ．９， ｐｐ５４１ （２００３））にて、ＡｌＧａＮ／ＧａＮ上にＳｉ３Ｎ４膜を絶縁膜として用いた構造について報告している。
図６は、アジバラハンらにより報告された電界効果トランジスタの構造を示す断面図である。図６に示すように、４Ｈ−ＳｉＣ基板１００１上に、膜厚５０ｎｍのＡｌＮ層１００２、膜厚１．５μｍのＧａＮ層１００３、膜厚２５ｎｍのＡｌＧａＮ層１００４を積層後、ソース電極１００５、ドレイン電極１００６として、Ｔｉ／Ａｌ／Ｔｉ／Ａｕを積層し、８５０℃、１分間の熱処理を行っている。
更に、Ｓｉ３Ｎ４膜１００７を積層後、Ｎｉ／Ａｕからなるゲート電極１００８を形成し、最後に、Ｓｉ３Ｎ４膜により保護膜１００９を形成している。このように、半導体層とゲート電極の間に絶縁膜を挿入しＭＩＳＦＥＴ構造とすることで、ゲートリーク電流が低減でき、また、正に印加できるゲート・バイアスを大きくすることも可能となり、高出力を得ることが出来ている。
しかしながら、従来技術のように、プレーナー構造では絶縁膜形成による利得低下を抑制するためにＡｌＧａＮ層を薄くすると、シート抵抗が高くなり、電流が低くなる上、窒化物半導体の自発分極効果及びピエゾ効果に起因して、大きな電流コラプスが発生し、高周波動作時に期待の出力が出せないという問題があった。
一方、電流コラプスを抑制するためにＡｌＧａＮを厚くすると、ゲート電極と２次元電子ガスの距離が遠くなるため、利得が低くなるという問題があった。更に、絶縁膜上のゲート電極のドレイン端に電界が集中するため、絶縁膜形成による利得の低下を抑制するために絶縁膜を薄くした場合には、ゲート電極に正の電圧のみならず、負の高電圧を印加した時も、絶縁が破壊されるという問題もあった。
そこで、本発明は上記従来技術の問題点に鑑みて成されたものであり、その目的は、ゲートリーク電流を低減し、かつ電流コラプスを抑制できることで、高電圧動作が可能であり、かつ高出力を実現できる半導体装置を提供することにある。
本発明の半導体装置は、
III−Ｖ族窒化物半導体からなり、ゲート電極と半導体層の間に絶縁膜を具備する電界効果トランジスタにおいて、
該ゲート電極と半導体層の間に配された絶縁膜の厚さが二段階以上に変化することを特徴とする。
前記半導体装置においては、
ゲート電極と半導体層の間に配された絶縁膜の厚さが連続的に変化することを特徴とする。
本発明の半導体装置は、
III−Ｖ族窒化物半導体からなり、ゲート電極と半導体層の間に絶縁膜を具備する電界効果トランジスタにおいて、
III−Ｖ族窒化物半導体層の一部、又は該絶縁膜の一部を除去したリセス構造を備え、
該リセス領域の一部もしくは全部に該ゲート電極および該絶縁膜が配置されていることを特徴とする。
前記半導体装置においては、
該リセス領域の絶縁膜の膜厚は、リセス領域以外の絶縁膜の膜厚より薄いことを特徴とする。
前記半導体装置においては、
該III−Ｖ族窒化物半導体層中に、III−Ｖ族窒化物半導体からなるキャリア走行層又はキャリア供給層を含み、
該リセス構造は、該III−Ｖ族窒化物半導体からなるキャリア走行層又はキャリア供給層の３０％〜９０％を除去することで形成されることを特徴とする。
前記半導体装置においては、
該リセス構造は、該絶縁膜の３０％〜９０％を除去することで形成されることを特徴とする。
本発明にかかる半導体装置においては、
ゲート電極と半導体層との最近接部以外のゲート電極部が、ソース電極側よりもドレイン電極側に長くなっていることを特徴とする半導体装置である。
本発明では、ゲート電極と半導体層間の絶縁膜が、最近接部分の薄い部分と、より厚い部分があり、最近接部分のみがゲート電極として働き、より厚い部分は、ゲート電極のドレイン端における電界集中を緩和する働きがあるため、最近接部分の絶縁膜を薄くしても、絶縁破壊電圧が低下することはない。
また、本発明でリセス構造を用いた場合も同様に、リセスのドレイン端で電界集中が緩和されるため、絶縁破壊電圧の低下を抑制することが出来る。更に、窒化物半導体では、ピエゾ効果により電流コラプスの影響が大きいが、リセス構造を用いることで、ゲート電極近傍のみがキャリア走行層に近く、それ以外の領域がキャリア走行層から離れているため、電流コラプスの影響を低減する効果があるのに加え、リセス構造により利得が向上するという効果もある。
図１は、本発明にかかる第１の実施の形態における、半導体装置の構造を示す断面図である。 図２は、本発明にかかる第２の実施の形態における、半導体装置の構造を示す断面図である。 図３は、本発明にかかる第３の実施の形態における、半導体装置の構造を示す断面図である。 図４は、本発明にかかる第４の実施の形態における、半導体装置の構造を示す断面図である。 図５は、本発明にかかる第５の実施の形態における、半導体装置の構造を示す断面図である。 図６は、従来技術における、半導体装置の構造を示す断面図である。
符号の説明
１０１、２０１、３０１、４０１、５０１ 基板
１０２、２０２、３０２、４０２、５０２ 第一のＧａＮ系半導体からなるバッファ層
１０３、２０３、３０３、４０３、５０３ 第二のＧａＮ系半導体からなるキャリア走行層
１０４、３０４、４０４、５０４ 第三のＧａＮ系半導体からなるキャリア供給層
１０５、２０４、３０５、４０７、５０６ ソース電極
１０６、２０５、３０６、４０８、５０７ ドレイン電極
１０７、２０６、４０９、５０８ 第一の絶縁膜
１０８、２０７、４１０ リセス領域
１０９、２０８、３０７、４１１、５１２ ゲート絶縁膜
１１０、２０９、３０９、４１２、５１３ ゲート電極
１１１、２１０、３１０、４１３、５１４ 保護膜
２１１、４１４、５１５ 核形成層
３０８ 溝（絶縁膜リセス領域）
４０５ 第四のＧａＮ系半導体からなるエッチング・ストッパ層
４０６ 第五のＧａＮ系半導体からなるオーミック・コンタクト層
５０５ 第四のＧａＮ系半導体からなるオーミック・コンタクト層
５０９ 第一のリセス領域
５１０ 第二の絶縁膜
５１１ 第二のリセス領域
１００１ ＳｉＣ基板
１００２ ＡｌＮバッファ層
１００３ ＧａＮ層
１００４ ＡｌＧａＮ層層
１００５ ソース電極
１００６ ドレイン電極
１００７ 絶縁膜
１００８ ゲート電極
１００９ 保護膜
本発明の実施の形態について、図面を参照して説明する。
上記本発明の半導体装置は、例えば、該ゲート電極と半導体層の間に配された絶縁膜の厚さが、少なくとも、二つ異なる膜厚の間で変化している構成でもよい。前記二つ異なる膜厚ｔ１、ｔ２（但し、ｔ１＞ｔ２）は、各絶縁膜の誘電率ε、その膜厚ｔとの積（ε・ｔ）の比率として、１０／７≦（ε・ｔ１）／（ε・ｔ２）≦１０／１の範囲に選択することができる。なお、ゲート電極と半導体層の間に配された絶縁膜の厚さが変化する領域は、連続的に変化する領域を含んでいる場合もある。
あるいは、本発明の半導体装置は、例えば、リセス領域の絶縁膜の膜厚ｔ４は、リセス領域以外の絶縁膜厚ｔ３より薄くする際、各絶縁膜の誘電率ε、その膜厚ｔとの積（ε・ｔ）の比率として、１０／７≦（ε・ｔ３）／（ε・ｔ４）≦１０／１の範囲に選択することができる。また、該リセス構造は、該III−Ｖ族窒化物半導体からなるキャリア走行層又はキャリア供給層を除去することで形成する場合、通常、リセス構造のキャリア走行層又はキャリア供給層の表面に、ゲート絶縁膜が接する形態とする。
（第１の実施の形態）
本発明にかかる第１の実施の形態の一例を図１に示す。図１は、本発明の実施の一形態を示す断面構造図である。本実施形態の電界効果トランジスタは、基板１０１上に、第一のＧａＮ系半導体からなるバッファ層１０２、第二のＧａＮ系半導体からなるキャリア走行層１０３、第三のＧａＮ系半導体からなるキャリア供給層１０４を形成する。その後、ソース電極１０５、ドレイン電極１０６を形成し、更に、第一の絶縁膜１０７を成膜する。
その後、ソース電極１０５、ドレイン電極１０６間の一部の絶縁膜１０７及びキャリア供給層１０４の一部を除去し、リセス構造１０８を作製する。次に、ゲート絶縁膜１０９を成膜し、更に、リセス部分１０８を埋め込み、かつ第一の絶縁膜の残っている領域に、ソース電極側と比較してドレイン電極側が長くなるようにゲート電極１１０を形成する。最後に、保護膜１１１を成膜することで電界効果トランジスタが製作される。
本実施の形態の基板１０１としては、例えばサファイア、炭化シリコン、ＧａＮ、ＡｌＮなどがある。
また、第一のＧａＮ系半導体１０２としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。ただし、第一の半導体形成のために、基板１０１と第一の半導体１０２の間に、ＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、あるいは、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるがＧａＮ系半導体混晶からなる核形成層を挟んでも良い。また、第一のＧａＮ系半導体１０２中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
また、第二のＧａＮ系半導体１０３としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。また、第二のＧａＮ系半導体１０３中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。ただし、第二のＧａＮ系半導体１０３中の不純物濃度が高くなると、クーロン散乱の影響により電子の移動度が低下するため、不純物濃度は1×１０１７ｃｍ−３以下が望ましい。
また、第三のＧａＮ系半導体１０４としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。ただし、本発明の実施の形態では、第二のＧａＮ系半導体１０３より電子親和力は小さい物質または組成である。また、第三のＧａＮ系半導体１０４中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
また、第二のＧａＮ系半導体からなるキャリア走行層１０３と第三のＧａＮ系半導体からなるキャリア供給層１０４との界面には、ヘテロ接合が形成されることが好ましい。キャリア走行層１０３を走行するキャリアに電子を選択する際には、第二のＧａＮ系半導体の伝導帯エネルギーＥｃを、第三のＧａＮ系半導体の伝導帯エネルギーＥｃより低くし、バンド不連続ΔＥｃが存在する態様とすることが好ましい。キャリア走行層１０３を走行するキャリアに正孔を選択する際には、第二のＧａＮ系半導体の価電子帯エネルギーＥｖを、第三のＧａＮ系半導体の価電子帯エネルギーＥｖより高くし、バンド不連続ΔＥｖが存在する態様とすることが好ましい。
また、第一の絶縁膜１０７としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。また、ゲート絶縁膜１０９としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。また、保護膜１１１としては。Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質、もしくは有機材料がある。
（実施例１）
本発明の第１の実施形態の一実施例を示す。本実施例の電界効果トランジスタは、基板１０１としてｃ面（（０００１）面）炭化シリコン（ＳｉＣ）基板、第一のＧａＮ系半導体１０２としてＡｌＮ層（膜厚２００ｎｍ）、第二のＧａＮ系半導体１０３としてＧａＮキャリア走行層（膜厚５００〜２０００ｎｍ）、第三のＧａＮ系半導体１０４としてＡｌＧａＮキャリア供給層（Ａｌ組成比０．３、膜厚３５ｎｍ）、ソース電極、ドレイン電極としてＴｉ／Ａｌ（Ｔｉ層の膜厚１０ｎｍ、Ａｌ層の膜厚２００ｎｍ）、第一の絶縁膜としてＳｉＯＮ膜（膜厚８０ｎｍ）、リセスとして、第一の絶縁膜１０７と、第三のＧａＮ系半導体１０４のうち２５ｎｍを除去、ゲート絶縁膜１０９としてＳｉＯＮ膜（膜厚１０ｎｍ）、ゲート電極１１０としてＮｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚２００ｎｍ）、保護膜１１１としてＳｉＯＮ膜（膜厚８０ｎｍ）を用いることにより作製される。
このような構造であれば、ゲート電極直下のみ、リセスによりＡｌＧａＮキャリア供給層が薄くする事ができ、高利得を得ることができた。同時に、リセス領域以外のＡｌＧａＮ層が厚いため、ＳｉＯＮ膜／ＡｌＧａＮ界面の電位変動の影響がキャリア供給層に伝わりにくく、電流コラプスも抑制することが出来る。また、ゲート電極のドレイン電極側に延びた部分がゲート電極のドレイン端における電界集中を緩和するため、１０ｎｍという薄いゲート絶縁膜であっても、２００Ｖ以上の破壊耐圧を実現することが出来た。
なお、本実施例では、基板としてＳｉＣを用いたが、サファイアなど他の任意の基板を用いることができる。更に、本実施例では、ＳｉＣ基板のｃ面（（０００１）面）を用いたが、ＧａＮ系半導体がｃ軸配向して成長し、ピエゾ効果が本実施の形態と同じ向きに発生する面であれば良く、任意の方向に約５５°まで傾斜させることができる。ただし、傾斜角が大きくなると、良好な結晶性を得ることが困難になるため、任意の方向に１０°以内の傾斜とすることが好ましい。
同様に、本実施例では、キャリア走行層としてＧａＮ層を用いたが、キャリア走行層としては、ＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶を用いることができる。同様に、各層の膜厚に関しても、所望の厚さとすることができる。ただし、本実施例の第二、第三の各層の格子定数は、第一層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
また、本実施例では、ＧａＮキャリア走行層中に不純物は添加していないが、ｎ型不純物として例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として例えばＢｅ、Ｃなどを添加することも可能である。ただし、キャリア走行層中の不純物濃度が高くなると、クーロン散乱の影響により移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下が望ましい。
また、本実施例では、ソース電極１０５、ドレイン電極１０６としてＴｉ／Ａｌを用いたが、ソース電極、ドレイン電極は、本実施例中、キャリア供給層１０４であるＡｌＧａＮとオーミック接触する金族であればよく、例えばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
同様に、本実施例では、ゲート金属１１０としてＮｉ／Ａｕを用いたが、本発明では、ゲート電極が半導体層と直接接していないので、所望の金属とすることが出来る。但し、ゲート絶縁膜と反応しないことが望ましい。
また、本実施例では、リセス構造作製の際、第三のＧａＮ系半導体のうち２５ｎｍを除去したが、リセスで除去する半導体厚は任意の厚さとすることが出来、第三のＧａＮ系半導体の厚さまで除去することが可能である。但し、除去する半導体厚が薄いと、リセス構造による耐圧向上の効果及び電流コラプス低減の効果が少なくなり、除去する半導体厚が厚いと、ゲート下のキャリア減少により抵抗が高くなるため、除去する半導体厚は、元々成膜された半導体厚の３０％〜９０％が好ましい。
また、本実施例では、ゲート電極１１０でリセス部分１０８を埋め込むと記載しているが、作製の過程で、ゲート電極とリセス側壁部分に微小な隙間が出来ていてもよい。
また、走行するキャリアに電子を選択している態様のため、本実施例では、ゲート電極の庇が、ソース電極側よりドレイン電極側に長くなるように形成したが、ソース側の庇は、本発明の効果には関与しないため、ドレイン電極側の庇と等しいか長くすることも可能である。ただし、ソース側の庇が長くなると、耐圧の向上や電流コラプス低減の効果に対し、ゲート容量の増大による、利得低下が大きくなるため、ドレイン電極側の庇よりも短いことが好ましい。
本実施例においては、第一の絶縁膜と、キャリア供給層の一部を除去することで、リセス構造としている。リセス領域のキャリア供給層を薄くすることで、高利得が得られる。また、ゲート電極をドレイン電極側に延ばすことによりドレイン電界の集中を緩和させることで、高耐圧を実現できる。
なお、走行するキャリアに正孔を選択している態様では、走行するキャリアに電子を選択している態様とは、電界の集中する部位が逆転するため、ゲート電極の庇を設ける側も逆転させる。
（第２の実施の形態）
本発明にかかる第２の実施の形態の一例を図２に示す。図２は、本発明の実施の一形態を示す断面構造図である。本実施形態の電界効果トランジスタは、基板２０１上に、第一のＧａＮ系半導体からなるバッファ層２０２、第二のＧａＮ系半導体からなるキャリア走行層２０３を形成する。その後、ソース電極２０４、ドレイン電極２０５を形成し、更に第一の絶縁膜２０６を成膜する。その後、ソース電極２０４、ドレイン電極２０５間の一部の絶縁膜２０６を等方エッチングなどによりテーパーがつく様に除去し、更に、キャリア走行層２０３の一部を除去し、リセス構造２０７を作製する。
次に、ゲート絶縁膜２０８を成膜し、更に、リセス部分２０７を埋め込み、かつ第一の絶縁膜の残っている領域に、ソース電極側と比較してドレイン電極側が長くなるようにゲート電極２０９を形成する。最後に、保護膜２１０を成膜することで電界効果トランジスタが製作される。
本実施の形態の基板２０１としては、例えばサファイア、炭化シリコン、ＧａＮ、ＡｌＮなどがある。また、第一のＧａＮ系半導体２０２としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。ただし、第一の半導体形成のために、基板２０１と第一の半導体２０２の間に、ＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、あるいは、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶からなる核形成層２１１を挟んでも良い。また、第一のＧａＮ系半導体２０２中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
また、第二のＧａＮ系半導体２０３としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。また、第二のＧａＮ系半導体２０３中にｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
また、第一のＧａＮ系半導体からなるバッファ層２０２と第二のＧａＮ系半導体からなるキャリア走行層２０３との界面には、ヘテロ接合が形成されることが好ましい。キャリア走行層２０３を走行するキャリアに電子を選択する際には、第二のＧａＮ系半導体の伝導帯エネルギーＥｃを、第一のＧａＮ系半導体の伝導帯エネルギーＥｃより低くし、バンド不連続ΔＥｃが存在する態様とすることが好ましい。キャリア走行層２０３を走行するキャリアに正孔を選択する際には、第二のＧａＮ系半導体の価電子帯エネルギーＥｖを、第一のＧａＮ系半導体の価電子帯エネルギーＥｖより高くし、バンド不連続ΔＥｖが存在する態様とすることが好ましい。
また、第一の絶縁膜２０６としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。また、ゲート絶縁膜２０８としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。また、保護膜２１０としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質、もしくは有機材料がある。
（実施例２）
本発明の第２の実施形態の一実施例を示す。本実施例の電界効果トランジスタは、基板２０１としてc面（（０００１）面）炭化シリコン（ＳｉＣ）基板、核形成層２１１としてＡｌＮ層（膜厚１００ｎｍ）、第一のＧａＮ系半導体２０２としてＧａＮ層（膜厚２０００ｎｍ）、第二のＧａＮ系半導体２０３としてＳｉを添加したＧａＮキャリア走行層（膜厚１００ｎｍ、Ｓｉ添加量１×１０１８ｃｍ−３）、ソース電極、ドレイン電極としてＴｉ／Ａｌ（Ｔｉ層の膜厚１０ｎｍ、Ａｌ層の膜厚２００ｎｍ）、第一の絶縁膜２０６としてＳｉＯＮ膜（膜厚８０ｎｍ）、リセスとして、等方エッチングとしてＳＦ６ガスを用いたドライエッチングにより第一の絶縁膜を除去し、ＢＣｌ３ガスを用いたドライエッチングにより第二のＧａＮ系半導体２０３のうち５０ｎｍを除去、ゲート絶縁膜２０８としてＳｉＯＮ膜（膜厚２０ｎｍ）、ゲート電極２０９としてＮｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚２００ｎｍ）、保護膜２１０としてＳｉＯＮ膜（膜厚８０ｎｍ）を用いることにより作製される。
このような構造であれば、ゲート電極直下のみ、リセスによりＧａＮキャリア走行層が薄くする事ができ、高利得を得ることができた。同時に、リセス領域以外のＧａＮキャリア走行層が厚いため、ＳｉＯＮ膜／ＡｌＧａＮ界面の電位変動の影響がキャリア供給層に伝わりにくく、電流コラプスも抑制することが出来る。また、ゲート電極のドレイン電極側に延びた部分がゲート電極のドレイン端における電界集中を緩和するため、２０ｎｍという薄いゲート絶縁膜であっても、２００Ｖ以上の破壊耐圧を実現することが出来た。
なお、本実施例では、基板としてＳｉＣを用いたが、サファイアなど他の任意の基板を用いることができる。更に、本実施例では、ＳｉＣ基板のｃ面（（０００１）面）を用いたが、ＧａＮ系半導体がｃ軸配向して成長し、ピエゾ効果が本実施の形態と同じ向きに発生する面であれば良く、任意の方向に約５５°まで傾斜させることができる。ただし、傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に１０°以内の傾斜とすることが好ましい。
同様に、本実施例では、キャリア走行層としてＧａＮ層を用いたが、キャリア走行層としては、ＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、あるいは、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶を用いることができる。同様に、各層の膜厚に関しても、所望の厚さとすることができる。
また、本実施例では、ＧａＮキャリア走行層中に、１×１０１８ｃｍ−３のＳｉを添加したが、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃなどを添加することも可能である。ただし、キャリア走行層中の不純物濃度が高くなると、クーロン散乱の影響により移動度が低下し、かつ耐圧も低下する傾向があり、また、キャリア走行層中の不純物濃度が低くなると、走行するキャリアが少なく電流密度が低くなるため、不純物濃度は１×１０１７ｃｍ−３以上３×１０１８ｃｍ−３以下が望ましい。
また、本実施例では、ソース電極２０４、ドレイン電極２０５としてＴｉ／Ａｌを用いたが、ソース電極、ドレイン電極は、本実施例中、キャリア走行層２０３であるＧａＮとオーミック接触する金属であればよく、例えばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
同様に、本実施例では、ゲート金属２０９としてＮｉ／Ａｕを用いたが、本発明では、ゲート電極が半導体と直接接していないので、所望の金属とすることが出来る。但し、ゲート絶縁膜と反応しないことが望ましい。
また、本実施例では、リセス構造作製の際、第二のＧａＮ系半導体のうち５０ｎｍを除去したが、リセスで除去する半導体厚は任意の厚さとすることが出来、第二のＧａＮ系半導体の厚さまで除去することが可能である。但し、除去する半導体厚が薄いと、リセス構造による耐圧向上の効果及び電流コラプス低減の効果が少なくなり、除去する半導体厚が厚いと、ゲート下のキャリア減少により抵抗が高くなるため、除去する半導体厚は、元々成膜された半導体厚の３０％〜９０％が好ましい。
また、本実施例では、ゲート電極２０９でリセス部分２０７を埋め込むと記載しているが、作製の過程で、ゲート電極とリセス側壁部分に微小な隙間が出来ていてもよい。
また、走行するキャリアに電子を選択している態様のため、本実施例では、ゲート電極の庇がソース電極側よりドレイン電極側に長くなるように形成したが、ソース側の庇は、本発明の効果には関与しないため、ドレイン電極側の庇と等しいか長くすることも可能である。ただし、ソース側の庇が長くなると、耐圧の向上や電流コラプス低減の効果に対し、ゲート容量の増大による、利得低下が大きくなるため、ドレイン電極側の庇よりも短いことが好ましい。
本実施例においては、第一の絶縁膜と、キャリア走行層の一部を除去することで、リセス構造としている。リセス領域のキャリア走行層を薄くすることで、高利得が得られる。また、ゲート電極をドレイン電極側に延ばすことによりドレイン電界の集中を緩和させることで、高耐圧を実現できる。
なお、走行するキャリアに正孔を選択している態様では、走行するキャリアに電子を選択している態様とは、電界の集中する部位が逆転するため、ゲート電極の庇を設ける側も逆転させる。
（第３の実施の形態）
本発明にかかる第３の実施の形態の一例を図３に示す。図３は、本発明の実施の一形態を示す断面構造図である。本実施形態の電界効果トランジスタは、基板３０１上に、第一のＧａＮ系半導体からなるバッファ層３０２、第二のＧａＮ系半導体からなるキャリア走行層３０３、第三のＧａＮ系半導体からなるキャリア供給層３０４を形成する。
その後、ソース電極３０５、ドレイン電極３０６を形成し、更に、ゲート絶縁膜３０７を成膜する。その後、ソース電極３０５、ドレイン電極３０６間の一部のゲート絶縁膜３０７の一部を除去し、ゲート電極を埋め込む溝３０８を作製する。次に、溝部分３０８を埋め込み、また、ゲート絶縁膜３０７の一部が除去されていない領域にも、ソース電極側と比較してドレイン電極側が長くなるようにゲート電極３０９を形成する。最後に、保護膜３１０を成膜することで電界効果トランジスタが製作される。
本実施の形態の基板３０１としては、例えばサファイア、炭化シリコン、ＧａＮ、ＡｌＮなどがある。
また、第一のＧａＮ系半導体３０２としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。ただし、第一の半導体形成のために、基板３０１と第一の半導体３０２の間にＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、あるいは、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶からなる核形成層を挟んでも良い。また、第一のＧａＮ系半導体３０２中にｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
また、第二のＧａＮ系半導体３０３としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。また、第二のＧａＮ系半導体３０３中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。ただし、第二のＧａＮ系半導体３０３中の不純物濃度が高くなると、クーロン散乱の影響により電子の移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下が望ましい。
また、第三のＧａＮ系半導体３０４としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。ただし、本発明の実施の形態では、第二のＧａＮ系半導体３０３より電子親和力は小さい物質または組成である。また、第三のＧａＮ系半導体３０４中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
従って、第二のＧａＮ系半導体からなるキャリア走行層３０３と第三のＧａＮ系半導体からなるキャリア供給層３０４との界面には、ヘテロ接合が形成されることが好ましい。キャリア走行層３０３を走行するキャリアに電子を選択する際には、第二のＧａＮ系半導体の伝導帯エネルギーＥｃを、第三のＧａＮ系半導体の伝導帯エネルギーＥｃより低くし、バンド不連続ΔＥｃが存在する態様とすることが好ましい。キャリア走行層３０３を走行するキャリアに正孔を選択する際には、第二のＧａＮ系半導体の価電子帯エネルギーＥｖを、第三のＧａＮ系半導体の価電子帯エネルギーＥｖより高くし、バンド不連続ΔＥｖが存在する態様とすることが好ましい。
また、ゲート絶縁膜３０７としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。また、保護膜３１０としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質、もしくは有機材料がある。
（実施例３）
本発明の第３の実施形態の一実施例を示す。本実施例の電界効果トランジスタは、基板３０１としてｃ面（（０００１）面）炭化シリコン（ＳｉＣ）基板、第一のＧａＮ系半導体３０２としてＡｌＮ層（膜厚２００ｎｍ）、第二のＧａＮ系半導体３０３としてＧａＮキャリア走行層（膜厚５００〜２０００ｎｍ）、第三のＧａＮ系半導体３０４としてＡｌＧａＮキャリア供給層（Ａｌ組成比０．３、膜厚３５ｎｍ）、ソース電極３０５、ドレイン電極３０６としてＴｉ／Ａｌ（Ｔｉ層の膜厚１０ｎｍ、Ａｌ層の膜厚２００ｎｍ）、ゲート絶縁膜３０７としてＳｉＯＮ膜（膜厚８０ｎｍ）、ゲート電極が配される溝として、ゲート絶縁膜３０７の内７０ｎｍを除去、ゲート電極３０９としてＮｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚２００ｎｍ）、保護膜３１０としてＳｉＯＮ膜（膜厚８０ｎｍ）を用いることにより作製される。
このような構造であれば、ゲート電極直下のみ、絶縁膜が薄くする事ができ、高利得を得ることができた。同時に、溝以外のゲート絶縁膜が厚いため、電流コラプスを低減することが出来る。また、ゲート電極のドレイン電極側に延びた部分が、ゲート電極のドレイン端における電界集中を緩和するため、１０ｎｍという薄いゲート絶縁膜であっても２００Ｖ以上の破壊耐圧を実現することが出来た。
なお、本実施例では、基板としてＳｉＣを用いたが、サファイアなど他の任意の基板を用いることができる。更に、本実施例では、ＳｉＣ基板のｃ面（（０００１）面）を用いたが、ＧａＮ系半導体がｃ軸配向して成長し、ピエゾ効果が本実施の形態と同じ向きに発生する面であれば良く、任意の方向に約５５°まで傾斜させることができる。ただし、傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に１０°以内の傾斜とすることが好ましい。
同様に、本実施例では、キャリア走行層としてＧａＮ層を用いたが、キャリア走行層としては、ＩｎＧａＮ層など、ＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、あるいは、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶を用いることができる。同様に、各層の膜厚に関しても、所望の厚さとすることができる。ただし、本実施例の第二、第三の各層の格子定数は、第一層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
また、本実施例では、ＧａＮキャリア走行層中に不純物は添加していないが、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃなどを添加することも可能である。ただし、キャリア走行層中の不純物濃度が高くなると、クーロン散乱の影響により移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下が望ましい。
また、本実施例では、ソース電極３０５、ドレイン電極３０６としてＴｉ／Ａｌを用いたが、ソース電極、ドレイン電極は、本実施例中、キャリア供給層３０４であるＡｌＧａＮとオーミック接触する金属であればよく、例えばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
同様に、本実施例では、ゲート金属３０９としてＮｉ／Ａｕを用いたが、本発明では、ゲート電極が半導体と直接接していないので、所望の金属とすることが出来る。但し、ゲート絶縁膜と反応しないことが望ましい。
また、本実施例では、ゲート電極が配される溝作製の際、ゲート絶縁膜のうち７０ｎｍを除去したが、ゲート電極が配される溝形成のため除去するゲート絶縁膜厚は、任意の厚さとすることが出来る。但し、除去するゲート絶縁膜厚が薄いと、ゲート電極直下の絶縁膜が厚くなるか、あるいは溝以外の絶縁膜厚さが薄くなることとなり、高利得と電流コラプス低減を同時に実現することが困難になるため、除去するゲート絶縁膜厚は、元々成膜されたゲート絶縁膜厚の３０％〜９０％が好ましい。
また、走行するキャリアに電子を選択している態様のため、本実施例では、ゲート電極３０９で溝部分３０８を埋め込むと記載しているが、作製の過程で、ゲート電極とリセス側壁部分に微小な隙間が出来ていてもよい。
また、本実施例では、ゲート電極の庇が、ソース電極側よりドレイン電極側に長くなるように形成したが、ソース側の庇は、本発明の効果には関与しないため、ドレイン電極側の庇と等しいか長くすることも可能である。ただし、ソース側の庇が長くなると、耐圧の向上や電流コラプス低減の効果に対し、ゲート容量の増大による、利得低下が大きくなるため、ドレイン電極側の庇よりも短いことが好ましい。
本実施例においては、ゲート絶縁膜の一部を除去することで、リセス構造としている。リセス領域のゲート酸化膜を薄くし、ゲート電極とキャリア走行層までの距離を近くすることで、高利得が得られる。また、ゲート電極をドレイン電極側に延ばすことにより、ドレイン電界の集中を緩和させることで、高耐圧を実現できる。
なお、走行するキャリアに正孔を選択している態様では、走行するキャリアに電子を選択している態様とは、電界の集中する部位が逆転するため、ゲート電極の庇を設ける側も逆転させる。
（第４の実施の形態）
本発明にかかる第４の実施の形態の一例を図４に示す。図４は、本発明の実施の一形態を示す断面構造図である。本実施形態の電界効果トランジスタは、基板４０１上に、第一のＧａＮ系半導体からなるバッファ層４０２、第二のＧａＮ系半導体からなるキャリア走行層４０３、第三のＧａＮ系半導体からなるキャリア供給層４０４、第四のＧａＮ系半導体からなるエッチング・ストッパ層４０５、第五のＧａＮ系半導体からなるオーミック・コンタクト層４０６を形成する。
その後、ソース電極４０７、ドレイン電極４０８を形成し、更に第一の絶縁膜４０９を成膜する。その後、ソース電極４０７、ドレイン電極４０８間の一部の絶縁膜４０９を、等方エッチングなどにより、テーパーがつく様に除去し、更に、絶縁膜４０９が開口された領域のオーミック・コンタクト層４０６を除去し、リセス構造４１０を作製する。次に、ゲート絶縁膜４１１を成膜し、更に、リセス部分４１０を埋め込み、かつ第一の絶縁膜の残っている領域に、ソース電極側と比較してドレイン電極側が長くなるようにゲート電極４１２を形成する。最後に、保護膜４１３を成膜することで電界効果トランジスタが製作される。
本実施の形態の基板４０１としては、例えばサファイア、炭化シリコン、ＧａＮ、ＡｌＮなどがある。
また、第一のＧａＮ系半導体４０２としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。ただし、第一の半導体形成のために、基板４０１と第一の半導体４０２の間にＧａＮ、ＩｎＮ、ＡｌＮ及び上記三種のＧａＮ系半導体の混合物等からなる核形成層４１４を挟んでも良い。また、第一のＧａＮ系半導体４０２中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
また、第二のＧａＮ系半導体４０３としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。また、第二のＧａＮ系半導体４０３中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。ただし、第二のＧａＮ系半導体中の不純物濃度が高くなると、クーロン散乱の影響により電子の移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下が望ましい。
また、第三のＧａＮ系半導体４０４としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。ただし、本発明の実施の形態では、第二のＧａＮ系半導体４０３より電子親和力は小さい物質または組成である。また、第三のＧａＮ系半導体４０４中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
従って、第二のＧａＮ系半導体からなるキャリア走行層４０３と第三のＧａＮ系半導体からなるキャリア供給層４０４との界面には、ヘテロ接合が形成されることが好ましい。キャリア走行層４０３を走行するキャリアに電子を選択する際には、第二のＧａＮ系半導体の伝導帯エネルギーＥｃを、第三のＧａＮ系半導体の伝導帯エネルギーＥｃより低くし、バンド不連続ΔＥｃが存在する態様とすることが好ましい。キャリア走行層４０３を走行するキャリアに正孔を選択する際には、第二のＧａＮ系半導体の価電子帯エネルギーＥｖを、第三のＧａＮ系半導体の価電子帯エネルギーＥｖより高くし、バンド不連続ΔＥｖが存在する態様とすることが好ましい。
また、第四のＧａＮ系半導体４０５としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。ただし、本発明の実施の形態では、第三、第五のＧａＮ系半導体と構成物質または組成が異なっている必要がある。また、第四のＧａＮ系半導体４０５中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
また、第五のＧａＮ系半導体４０６としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。ただし、本発明の実施の形態では、第四のＧａＮ系半導体４０５と構成物質または組成が異なっている必要がある。また、第五のＧａＮ系半導体４０６中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
また、第一の絶縁膜４０９としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。また、ゲート絶縁膜４１１としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。
また、保護膜４１３としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質、もしくは有機材料がある。
（実施例４）
本発明の第４の実施形態の一実施例を示す。本実施例の電界効果トランジスタは、基板４０１としてｃ面（（０００１）面）炭化シリコン（ＳｉＣ）基板、核形成層４１４としてＡｌＮ層（膜厚２００ｎｍ）、第一のＧａＮ系半導体４０２としてＧａＮ層（膜厚２０００ｎｍ）、第二のＧａＮ系半導体４０３としてＩｎＧａＮキャリア走行層（Ｉｎ組成比０．１５、膜厚１５ｎｍ）、第三のＧａＮ系半導体４０４としてＡｌＧａＮキャリア供給層（Ａｌ組成比０．２、膜厚１５ｎｍ）、第四のＧａＮ系半導体４０５としてＡｌＧａＮエッチング・ストッパ層（Ａｌ組成比０．６、膜厚５ｎｍ）、第五のＧａＮ系半導体４０６としてＳｉを添加したＡｌＧａＮオーミック・コンタクト層（Ａｌ組成比０．３、膜厚１０ｎｍ、Ｓｉ添加量１×１０１９ｃｍ−３）、ソース電極４０７、ドレイン電極４０８としてＴｉ／Ａｌ（Ｔｉ層の膜厚１０ｎｍ、Ａｌ層の膜厚２００ｎｍ）、第一の絶縁膜４０９としてＳｉＯＮ膜（膜厚８０ｎｍ）、リセスとして、等方エッチングとしてＳＦ６ガスを用いたドライエッチングにより第一の絶縁膜を除去し、ＢＣｌ３とＳＦ６の混合ガスを用いたドライエッチングにより第五のＧａＮ系半導体４０６を除去、ゲート絶縁膜４１１としてＳｉＯＮ膜（膜厚１０ｎｍ）、ゲート電極４１２としてＮｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚２００ｎｍ）、保護膜４１３としてＳｉＯＮ膜（膜厚６０ｎｍ）を用いることにより作製される。
このような構造であれば、ゲート電極直下のみ、リセスにより電極とキャリア走行層までの距離を近くする事ができ、高利得を得ることができた。同時に、リセス領域以外の領域では、半導体表面とキャリア走行層の距離が遠いため、ＳｉＯＮ膜／ＡｌＧａＮ界面の電位変動の影響がキャリア供給層に伝わりにくく、電流コラプスも抑制することが出来る。
また、ゲート電極のドレイン電極側に延びた部分がゲート電極のドレイン端における電界集中を緩和するため、１０ｎｍという薄いゲート絶縁膜であっても、２００Ｖ以上の破壊耐圧を実現することが出来た。更に、本実施例では、エッチング・ストッパ層によりリセス深さを制御しているため、面内均一性・再現性が向上することができた。
なお、本実施例では、基板としてＳｉＣを用いたが、サファイアなど他の任意の基板を用いることができる。更に、本実施例では、ＳｉＣ基板のｃ面（(０００１)面）を用いたが、ＧａＮ系半導体がｃ軸配向して成長し、ピエゾ効果が本実施の形態と同じ向きに発生する面であれば良く、任意の方向に約５５°まで傾斜させることができる。ただし、傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に１０°以内の傾斜とすることが好ましい。
同様に、本実施例では、キャリア走行層としてＩｎ組成比０．１５のＩｎＧａＮ層を用いたが、キャリア走行層としては、ＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶を用いることができる。ただし、キャリア蓄積のため、キャリア走行層に用いる半導体の禁制帯幅は、少なくともキャリア供給層の禁制帯幅以下であることが好ましい。
同様に、各層の膜厚に関しても、所望の厚さとすることができる。ただし、本実施例の第二、第三、第四、第五の各層の格子定数は第一層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
また、本実施例では、ＩｎＧａＮキャリア走行層中に不純物は添加していないが、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃなどを添加することも可能である。ただし、キャリア走行層中の不純物濃度が高くなると、クーロン散乱の影響により移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下が望ましい。
また、本実施例では、ソース電極４０７、ドレイン電極４０８としてＴｉ／Ａｌを用いたが、ソース電極、ドレイン電極は、本実施例中、オーミック・コンタクト層４０６であるＡｌＧａＮとオーミック接触する金属であればよく、例えばＷ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
同様に、本実施例では、ゲート電極４１２としてＮｉ／Ａｕを用いたが、本発明では、ゲート電極が半導体と直接接していないので、所望の金属とすることが出来る。但し、ゲート絶縁膜と反応しないことが望ましい。
また、本実施例では、ゲート電極４１２でリセス部分４１０を埋め込むと記載しているが、作製の過程で、ゲート電極とリセス側壁部分に微小な隙間が出来ていてもよい。
また、走行するキャリアに電子を選択している態様のため、本実施例では、ゲート電極の庇がソース電極側よりドレイン電極側に長くなるように形成したが、ソース電極側の庇は本発明の効果には関与しないため、ドレイン電極側の庇と等しいか長くすることも可能である。ただし、ソース側の庇が長くなると、耐圧の向上や電流コラプス低減の効果に対し、ゲート容量の増大による、利得低下が大きくなるため、ドレイン電極側の庇よりも短いことが好ましい。
本実施例においては、第一の絶縁膜とオーミック・コンタクト層を除去することでリセス構造としている。リセス領域のゲート電極とキャリア走行層までの距離を近くすることで高利得が得られる。また、ゲート電極をドレイン電極側に延ばすことによりドレイン電界の集中を緩和させることで高耐圧を実現できる。
なお、走行するキャリアに正孔を選択している態様では、走行するキャリアに電子を選択している態様とは、電界の集中する部位が逆転するため、ゲート電極の庇を設ける側も逆転させる。
（第５の実施の形態）
本発明にかかる第５の実施の形態の一例を図５に示す。図５は、本発明の実施の一形態を示す断面構造図である。本実施形態の電界効果トランジスタは、基板５０１上に、第一のＧａＮ系半導体からなるバッファ層５０２、第二のＧａＮ系半導体からなるキャリア走行層５０３、第三のＧａＮ系半導体からなるキャリア供給層５０４、第四のＧａＮ系半導体からなるオーミック・コンタクト層５０５を形成する。
その後、ソース電極５０６、ドレイン電極５０７を形成し、更に第一の絶縁膜５０８を成膜する。その後、ソース電極５０６、ドレイン電極５０７間の一部の絶縁膜５０８とオーミック・コンタクト層５０５とを除去し、第一のリセス領域５０９を形成する。更に、第二の絶縁膜５１０を形成し、リセス領域５０９内の一部の絶縁膜５１０を、等方エッチングなどにより、テーパーがつく様に除去し、更に、絶縁膜５０９が開口された領域のキャリア供給層５０４を除去し、第二のリセス構造５１１を作製する。
次に、ゲート絶縁膜５１２を成膜し、更に、リセス部分５１１を埋め込み、かつ第二の絶縁膜５１０の残っている領域に、ソース電極側と比較してドレイン電極側が長くなるようにゲート電極５１３を形成する。最後に、保護膜５１４を成膜することで電界効果トランジスタが製作される。
本実施の形態の基板５０１としては、例えばサファイア、炭化シリコン、ＧａＮ、ＡｌＮなどがある。
また、第一のＧａＮ系半導体５０２としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。ただし、第一の半導体形成のために、基板５０１と第一の半導体５０２の間にＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、あるいは、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶からなる核形成層５１５を挟んでも良い。また、第一のＧａＮ系半導体５０２中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
また、第二のＧａＮ系半導体５０３としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。また、第二のＧａＮ系半導体５０３中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。ただし、第二のＧａＮ系半導体５０３中の不純物濃度が高くなると、クーロン散乱の影響により電子の移動度が低下するため、不純物濃度は１×１０１７ｃｍ−３以下が望ましい。
また、第三のＧａＮ系半導体５０４としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。ただし、本発明の実施の形態では、第二のＧａＮ系半導体５０３より電子親和力は小さい物質または組成である。また、第三のＧａＮ系半導体５０４中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
従って、第二のＧａＮ系半導体からなるキャリア走行層５０３と第三のＧａＮ系半導体からなるキャリア供給層５０４との界面には、ヘテロ接合が形成されることが好ましい。キャリア走行層５０３を走行するキャリアに電子を選択する際には、第二のＧａＮ系半導体の伝導帯エネルギーＥｃを、第三のＧａＮ系半導体の伝導帯エネルギーＥｃより低くし、バンド不連続ΔＥｃが存在する態様とすることが好ましい。キャリア走行層５０３を走行するキャリアに正孔を選択する際には、第二のＧａＮ系半導体の価電子帯エネルギーＥｖを、第三のＧａＮ系半導体の価電子帯エネルギーＥｖより高くし、バンド不連続ΔＥｖが存在する態様とすることが好ましい。
また、第四のＧａＮ系半導体５０５としては、例えばＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶がある。ただし、本発明の実施の形態では第三のＧａＮ系半導体５０４と構成物質または組成が異なっている必要がある。また、第四のＧａＮ系半導体５０５中に、ｎ型不純物として、例えばＳｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えばＢｅ、Ｃ、Ｍｇなどを添加することも可能である。
また、第一の絶縁膜５０８、第二の絶縁膜５１０としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。また、ゲート絶縁膜５１２としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質がある。
また、保護膜５１４としては、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質、もしくは有機材料がある。
（実施例５）
本発明の第５の実施形態の一実施例を示す。本実施例の電界効果トランジスタは、基板５０１としてｃ面（(０００１)面）炭化シリコン（ＳｉＣ）基板、核形成層５１５としてＡｌＮ層（膜厚２００ｎｍ）、第一のＧａＮ系半導体５０２としてＧａＮ層（膜厚２０００ｎｍ）、第二のＧａＮ系半導体５０３としてＩｎＧａＮキャリア走行層（Ｉｎ組成比０．１５、膜厚１５ｎｍ）、第三のＧａＮ系半導体５０４としてＡｌＧａＮキャリア供給層（Ａｌ組成比０．２５、膜厚４０ｎｍ）、第四のＧａＮ系半導体５０５としてＳｉを添加したＧａＮオーミック・コンタクト層（膜厚５０ｎｍ、Ｓｉ添加量１×１０１９ｃｍ−３）、ソース電極５０６、ドレイン電極５０７としてＴｉ／Ａｌ（Ｔｉ層の膜厚１０ｎｍ、Ａｌ層の膜厚２００ｎｍ）、第一の絶縁膜５０８としてＳｉＯＮ膜（膜厚８０ｎｍ）、第一のリセス５０９として、ＳＦ６ガスを用いたドライエッチングにより第一の絶縁膜を除去し、ＢＣｌ３とＳＦ６の混合ガスを用いたドライエッチングにより第四のＧａＮ系半導体５０５を除去、第二の絶縁膜５１０としてＳｉＯＮ膜（膜厚８０ｎｍ）、第二のリセス５１１として、等方エッチングとしてＳＦ６ガスを用いたドライエッチングにより第一の絶縁膜を除去し、ＢＣｌ３を用いたドライエッチングにより第三のＧａＮ系半導体５０４のうち２０ｎｍを除去、ゲート絶縁膜５１２としてＳｉＯＮ膜（膜厚１０ｎｍ）、ゲート電極５１３としてＮｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚２００ｎｍ）、保護膜５１４としてＳｉＯＮ膜（膜厚５０ｎｍ）を用いることにより作製される。
このような構造であれば、ゲート電極直下のみ、リセスにより電極とキャリア走行層までの距離を近くする事ができ、高利得を得ることができた。同時に、リセス領域以外の領域では半導体表面とキャリア走行層の距離が遠いため、ＳｉＯＮ膜／ＡｌＧａＮ界面の電位変動の影響がキャリア供給層に伝わりにくく、電流コラプスも抑制することが出来る。更に、Ｓｉを添加しｎ型となっているオーミック・コンタクト層とゲート電極が近接していないため、低コンタクト抵抗を維持しつつ、高耐圧を実現することが出来た。
また、ゲート電極のドレイン電極側に延びた部分が、ゲート電極のドレイン端における電界集中を緩和するため、１０ｎｍという薄いゲート絶縁膜であっても、２００Ｖ以上の破壊耐圧を実現することが出来た。更に、本実施例では、ＧａＮオーミック・コンタクト層とＡｌＧａＮキャリア供給層で選択的なエッチングができ、第一のリセス深さを制御できるため、面内均一性・再現性が向上することができた。
なお、本実施例では、基板としてＳｉＣを用いたが、サファイアなど他の任意の基板を用いることができる。更に、本実施例では、ＳｉＣ基板のｃ面（(０００１)面）を用いたが、ＧａＮ系半導体がｃ軸配向して成長し、ピエゾ効果が、本実施の形態と同じ向きに発生する面であれば良く、任意の方向に約５５°まで傾斜させることができる。ただし、傾斜角が大きくなると、良好な結晶性を得ることが困難になるため、任意の方向に１０°以内の傾斜とすることが好ましい。
同様に、本実施例では、キャリア走行層としてＩｎ組成比０．１５のＩｎＧａＮ層を用いたが、キャリア走行層としては、ＧａＮ、ＩｎＮ、ＡｌＮのIII族窒化物半導体、ならびに、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で示されるＧａＮ系半導体混晶を用いることができる。ただし、キャリア蓄積のため、キャリア走行層に用いる半導体の禁制帯幅は、少なくともキャリア供給層の禁制帯幅以下であることが好ましい。
同様に、各層の膜厚に関しても、所望の厚さとすることができる。ただし、本実施例の第二、第三、第四の各層の格子定数は第一層の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
また、本実施例では、ＩｎＧａＮキャリア走行層中に不純物は添加していないが、ｎ型不純物として、例えば、Ｓｉ、Ｓ、Ｓｅなど、ｐ型不純物として、例えば、Ｂｅ、Ｃなどを添加することも可能である。ただし、キャリア走行層中の不純物濃度が高くなると、クーロン散乱の影響により移動度が低下するため、不純物濃度は、１×１０１７ｃｍ−３以下が望ましい。
また、本実施例では、ソース電極５０６、ドレイン電極５０７として、Ｔｉ／Ａｌを用いたが、ソース電極、ドレイン電極は、本実施例中、オーミック・コンタクト層５０５であるＧａＮとオーミック接触する金属であればよく、例えば、Ｗ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ｎｂ、Ａｌ、Ａｕ等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
同様に、本実施例では、ゲート電極５１３としてＮｉ／Ａｕを用いたが、本発明では、ゲート電極が半導体と直接接していないので、所望の金属とすることが出来る。但し、ゲート絶縁膜と反応しないことが望ましい。
また、本実施例では、第二のリセス構造作製の際、第三のＧａＮ系半導体のうち２０ｎｍを除去したが、リセスで除去する半導体厚は任意の厚さとすることが出来、第三のＧａＮ系半導体の厚さまで除去することが可能である。但し、除去する半導体厚が薄いと、リセス構造による耐圧向上の効果及び電流コラプス低減の効果が少なくなり、除去する半導体厚が厚いと、ゲート下のキャリア減少により抵抗が高くなるため、除去する半導体厚は、元々成膜された半導体厚の３０％〜９０％が好ましい。
また、本実施例では、ゲート電極５１３で第二のリセス部分５１１を埋め込むと記載しているが、作製の過程で、ゲート電極とリセス側壁部分に微小な隙間が出来ていてもよい。
また、走行するキャリアに電子を選択している態様のため、本実施例では、ゲート電極の庇が、ソース電極側よりドレイン電極側に長くなるように形成したが、ソース側の庇は、本発明の効果には関与しないため、ドレイン電極側の庇と等しいか長くすることも可能である。ただし、ソース側の庇が長くなると、耐圧の向上や電流コラプス低減の効果に対し、ゲート容量の増大による、利得低下が大きくなるため、ドレイン電極側の庇よりも短いことが好ましい。
本実施例においては、第二の絶縁膜と、キャリア供給層の一部を除去することで、リセス構造としている。リセス領域のキャリア供給層を薄くすることで高利得が得られる。また、ゲート電極をドレイン電極側に延ばすことにより、ドレイン電界の集中を緩和させることで、高耐圧を実現できる。
なお、走行するキャリアに正孔を選択している態様では、走行するキャリアに電子を選択している態様とは、電界の集中する部位が逆転するため、ゲート電極の庇を設ける側も逆転させる。
以上、本願発明を実施例に基づき具体的に説明したが、本願発明は、前記実施例の態様に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、第一の絶縁膜、第二の絶縁膜、及びゲート絶縁膜は、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質により形成されると説明している。また、保護膜は、Ｓｉ、Ｍｇ、Ｈｆ、Ａｌ、Ｔｉ、Ｔａのいずれか１以上とＯ、Ｎのいずれか１以上からなる物質、もしくは有機材料で形成されると説明している。しかし、これら第一の絶縁膜、第二の絶縁膜、ゲート絶縁膜、及び保護膜を、上記した膜のうち二種類以上の層により形成することも出来る。

Claims (6)

  1. ゲート電極とIII−Ｖ族窒化物半導体層の間に絶縁膜を具備する電界効果トランジスタにおいて、
    該III−Ｖ族窒化物半導体層の一部、又は該絶縁膜の一部を除去したリセス構造を備え、
    該リセス構造に、該ゲート電極が配置されており、
    該リセス構造における該ゲート電極と該III−Ｖ族窒化物半導体層の間に配された該絶縁膜の膜厚は、前記リセス構造以外の該ゲート電極と該III−Ｖ族窒化物半導体層の間に配された該絶縁膜の膜厚より薄く形成されており、
    前記ゲート電極と前記III−Ｖ族窒化物半導体層の間に配された絶縁膜は、少なくともゲート絶縁膜を含み、
    前記ゲート電極は、前記ゲート絶縁膜上のみに形成されている
    ことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ゲート電極と前記III−Ｖ族窒化物半導体層の間に配された前記絶縁膜は、テーパーにより厚さが連続的に変化する領域を含む
    ことを特徴とする半導体装置。
  3. ゲート電極とIII−Ｖ族窒化物半導体層の間に絶縁膜を具備する電界効果トランジスタにおいて、
    該III−Ｖ族窒化物半導体層の一部、又は該絶縁膜の一部を除去したリセス構造を備え、
    該リセス構造に、該ゲート電極が配置されており、
    該リセス構造における該ゲート電極と該III−Ｖ族窒化物半導体層の間に配された該絶縁膜の膜厚は、前記リセス構造以外の該ゲート電極と該III−Ｖ族窒化物半導体層の間に配された該絶縁膜の膜厚より薄く形成されており、
    かつ、前記リセス構造から離れるに連れて、前記ゲート電極と前記III−Ｖ族窒化物半導体層の間に配された前記絶縁膜の膜厚が厚くなっており、
    前記ゲート電極と前記III−Ｖ族窒化物半導体層の間に配された絶縁膜は、少なくともゲート絶縁膜を含み、
    前記ゲート電極は、前記ゲート絶縁膜上のみに形成されている
    ことを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記III−Ｖ族窒化物半導体層中に、III−Ｖ族窒化物半導体からなるキャリア走行層又はキャリア供給層を含み、
    前記リセス構造は、前記III−Ｖ族窒化物半導体からなるキャリア走行層又はキャリア供給層の３０％〜９０％を除去することで形成される
    ことを特徴とする半導体装置。
  5. 請求項３記載の半導体装置において、
    前記リセス構造は、前記絶縁膜の３０％〜９０％を除去することで形成される
    ことを特徴とする半導体装置。
  6. 請求項１〜５のいずれか一項に記載の半導体装置において、
    前記ゲート電極と前記III−Ｖ族窒化物半導体層との最近接部以外のゲート電極部が、ソース電極側よりもドレイン電極側に長くなっている
    ことを特徴とする半導体装置。
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Families Citing this family (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5110762B2 (ja) * 2004-09-24 2012-12-26 日本碍子株式会社 半導体積層構造およびｈｅｍｔ素子
JP2006245317A (ja) * 2005-03-03 2006-09-14 Fujitsu Ltd 半導体装置およびその製造方法
JP4751150B2 (ja) * 2005-08-31 2011-08-17 株式会社東芝 窒化物系半導体装置
JP2007165478A (ja) * 2005-12-12 2007-06-28 National Univ Corp Shizuoka Univ 光電面及び光検出器
JP4890055B2 (ja) * 2006-03-06 2012-03-07 シャープ株式会社 電子デバイス
EP2677544B1 (en) * 2006-03-16 2015-04-22 Fujitsu Limited Compound Semiconductor Device and Manufacturing Method of the Same
TW200742076A (en) * 2006-03-17 2007-11-01 Sumitomo Chemical Co Semiconductor field effect transistor and method of manufacturing the same
JP2007281453A (ja) * 2006-03-17 2007-10-25 Sumitomo Chemical Co Ltd 半導体電界効果トランジスタ及びその製造方法
JP5400266B2 (ja) 2006-04-17 2014-01-29 パナソニック株式会社 電界効果トランジスタ
US8476125B2 (en) * 2006-12-15 2013-07-02 University Of South Carolina Fabrication technique for high frequency, high power group III nitride electronic devices
JP2008166640A (ja) * 2007-01-04 2008-07-17 Sharp Corp 整流素子とそれを含む電力変換装置
US9076852B2 (en) * 2007-01-19 2015-07-07 International Rectifier Corporation III nitride power device with reduced QGD
US7838904B2 (en) * 2007-01-31 2010-11-23 Panasonic Corporation Nitride based semiconductor device with concave gate region
JP2008211172A (ja) * 2007-01-31 2008-09-11 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP5332113B2 (ja) 2007-02-15 2013-11-06 富士通株式会社 半導体装置及びその製造方法
JP5348364B2 (ja) * 2007-08-27 2013-11-20 サンケン電気株式会社 ヘテロ接合型電界効果半導体装置
US7915643B2 (en) 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
CN101897029B (zh) * 2007-12-10 2015-08-12 特兰斯夫公司 绝缘栅e模式晶体管
US20100006895A1 (en) * 2008-01-10 2010-01-14 Jianjun Cao Iii-nitride semiconductor device
US8519438B2 (en) 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
JP4789973B2 (ja) * 2008-05-22 2011-10-12 シャープ株式会社 Ｍｏｓ電界効果トランジスタおよびその製造方法
CN101604704B (zh) * 2008-06-13 2012-09-05 西安能讯微电子有限公司 Hemt器件及其制造方法
JP5337415B2 (ja) * 2008-06-30 2013-11-06 シャープ株式会社 ヘテロ接合電界効果トランジスタおよびヘテロ接合電界効果トランジスタの製造方法
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
US8289065B2 (en) 2008-09-23 2012-10-16 Transphorm Inc. Inductive load power switching circuits
JP5304134B2 (ja) * 2008-09-24 2013-10-02 三菱電機株式会社 窒化物半導体装置およびその製造方法
US7898004B2 (en) 2008-12-10 2011-03-01 Transphorm Inc. Semiconductor heterostructure diodes
JP5566670B2 (ja) * 2008-12-16 2014-08-06 古河電気工業株式会社 ＧａＮ系電界効果トランジスタ
JP5564791B2 (ja) 2008-12-26 2014-08-06 富士通株式会社 化合物半導体装置及びその製造方法
JP5487631B2 (ja) * 2009-02-04 2014-05-07 富士通株式会社 化合物半導体装置及びその製造方法
JP2010258441A (ja) * 2009-03-31 2010-11-11 Furukawa Electric Co Ltd:The 電界効果トランジスタ
JP2010245240A (ja) * 2009-04-06 2010-10-28 Sanken Electric Co Ltd ヘテロ接合型電界効果半導体装置及びその製造方法
US8742459B2 (en) 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
JP4794655B2 (ja) * 2009-06-09 2011-10-19 シャープ株式会社 電界効果トランジスタ
US8390000B2 (en) 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
JP5530682B2 (ja) * 2009-09-03 2014-06-25 パナソニック株式会社 窒化物半導体装置
US8258543B2 (en) * 2009-12-07 2012-09-04 Intel Corporation Quantum-well-based semiconductor devices
JP5037594B2 (ja) * 2009-12-08 2012-09-26 シャープ株式会社 電界効果トランジスタ
US9378965B2 (en) * 2009-12-10 2016-06-28 Infineon Technologies Americas Corp. Highly conductive source/drain contacts in III-nitride transistors
US8389977B2 (en) 2009-12-10 2013-03-05 Transphorm Inc. Reverse side engineered III-nitride devices
US8242510B2 (en) * 2010-01-28 2012-08-14 Intersil Americas Inc. Monolithic integration of gallium nitride and silicon devices and circuits, structure and method
JP5638846B2 (ja) * 2010-06-14 2014-12-10 古河電気工業株式会社 電界効果トランジスタ
US8809987B2 (en) * 2010-07-06 2014-08-19 The Hong Kong University Of Science And Technology Normally-off III-nitride metal-2DEG tunnel junction field-effect transistors
JP5636867B2 (ja) 2010-10-19 2014-12-10 富士通株式会社 半導体装置及び半導体装置の製造方法
KR102065115B1 (ko) * 2010-11-05 2020-01-13 삼성전자주식회사 Ｅ-모드를 갖는 고 전자 이동도 트랜지스터 및 그 제조방법
WO2012066701A1 (ja) * 2010-11-19 2012-05-24 パナソニック株式会社 窒化物半導体装置
JP5810518B2 (ja) 2010-12-03 2015-11-11 富士通株式会社 化合物半導体装置及びその製造方法
JP5761976B2 (ja) * 2010-12-08 2015-08-12 株式会社アドバンテスト 半導体装置、試験装置、および製造方法
JP5728922B2 (ja) 2010-12-10 2015-06-03 富士通株式会社 半導体装置及び半導体装置の製造方法
US8742460B2 (en) * 2010-12-15 2014-06-03 Transphorm Inc. Transistors with isolation regions
US8643062B2 (en) 2011-02-02 2014-02-04 Transphorm Inc. III-N device structures and methods
US8716141B2 (en) 2011-03-04 2014-05-06 Transphorm Inc. Electrode configurations for semiconductor devices
US8772842B2 (en) 2011-03-04 2014-07-08 Transphorm, Inc. Semiconductor diodes with low reverse bias currents
US9373688B2 (en) * 2011-05-04 2016-06-21 Infineon Technologies Austria Ag Normally-off high electron mobility transistors
KR101813177B1 (ko) * 2011-05-06 2017-12-29 삼성전자주식회사 고전자이동도 트랜지스터 및 그 제조방법
JP2013041969A (ja) * 2011-08-15 2013-02-28 Advantest Corp 半導体装置、半導体装置の製造方法、および試験装置
US8901604B2 (en) 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
US9257547B2 (en) 2011-09-13 2016-02-09 Transphorm Inc. III-N device structures having a non-insulating substrate
US8598937B2 (en) 2011-10-07 2013-12-03 Transphorm Inc. High power semiconductor electronic components with increased reliability
US8884308B2 (en) 2011-11-29 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor structure with improved breakdown voltage performance
JP2013131650A (ja) * 2011-12-21 2013-07-04 Fujitsu Ltd 半導体装置及びその製造方法
US9165766B2 (en) 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
US8860088B2 (en) * 2012-02-23 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
JP2013197247A (ja) * 2012-03-19 2013-09-30 Nippon Telegr & Teleph Corp <Ntt> 電界効果トランジスタ
WO2013155108A1 (en) 2012-04-09 2013-10-17 Transphorm Inc. N-polar iii-nitride transistors
US9093420B2 (en) 2012-04-18 2015-07-28 Rf Micro Devices, Inc. Methods for fabricating high voltage field effect transistor finger terminations
US10700201B2 (en) 2012-05-23 2020-06-30 Hrl Laboratories, Llc HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same
US9000484B2 (en) * 2012-05-23 2015-04-07 Hrl Laboratories, Llc Non-uniform lateral profile of two-dimensional electron gas charge density in type III nitride HEMT devices using ion implantation through gray scale mask
US9379195B2 (en) * 2012-05-23 2016-06-28 Hrl Laboratories, Llc HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same
US8680536B2 (en) * 2012-05-23 2014-03-25 Hrl Laboratories, Llc Non-uniform two dimensional electron gas profile in III-Nitride HEMT devices
JP2014003222A (ja) * 2012-06-20 2014-01-09 Toshiba Corp 電界効果トランジスタ
US9184275B2 (en) 2012-06-27 2015-11-10 Transphorm Inc. Semiconductor devices with integrated hole collectors
JP2014011292A (ja) * 2012-06-29 2014-01-20 Advantest Corp 半導体装置、試験装置、および半導体装置の製造方法
WO2014010405A1 (ja) * 2012-07-13 2014-01-16 株式会社村田製作所 トランジスタおよびトランジスタの製造方法
US9917080B2 (en) * 2012-08-24 2018-03-13 Qorvo US. Inc. Semiconductor device with electrical overstress (EOS) protection
US9147632B2 (en) 2012-08-24 2015-09-29 Rf Micro Devices, Inc. Semiconductor device having improved heat dissipation
JP5619854B2 (ja) * 2012-11-21 2014-11-05 古河電気工業株式会社 電界効果トランジスタ
CN105164811B (zh) 2013-02-15 2018-08-31 创世舫电子有限公司 半导体器件的电极及其形成方法
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9245992B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
US9773884B2 (en) * 2013-03-15 2017-09-26 Hrl Laboratories, Llc III-nitride transistor with engineered substrate
US9443938B2 (en) 2013-07-19 2016-09-13 Transphorm Inc. III-nitride transistor including a p-type depleting layer
JP6193677B2 (ja) 2013-08-28 2017-09-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2015056457A (ja) 2013-09-10 2015-03-23 株式会社東芝 半導体装置
JP6133191B2 (ja) 2013-10-18 2017-05-24 古河電気工業株式会社 窒化物半導体装置、ダイオード、および電界効果トランジスタ
US9455327B2 (en) 2014-06-06 2016-09-27 Qorvo Us, Inc. Schottky gated transistor with interfacial layer
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
US9536803B2 (en) 2014-09-05 2017-01-03 Qorvo Us, Inc. Integrated power module with improved isolation and thermal conductivity
US9536966B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Gate structures for III-N devices
US9536967B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
JP6401053B2 (ja) * 2014-12-26 2018-10-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US10615158B2 (en) 2015-02-04 2020-04-07 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
JP6591168B2 (ja) * 2015-02-04 2019-10-16 株式会社東芝 半導体装置及びその製造方法
US10062684B2 (en) 2015-02-04 2018-08-28 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
JP2017059621A (ja) 2015-09-15 2017-03-23 三菱電機株式会社 半導体装置及びその製造方法
WO2017105384A1 (en) * 2015-12-14 2017-06-22 Intel Corporation Geometric manipulation of 2deg region in source/drain extension of gan transistor
CN108604597B (zh) 2016-01-15 2021-09-17 创世舫电子有限公司 具有al(1-x)sixo栅极绝缘体的增强模式iii-氮化物器件
CN107230707A (zh) * 2016-03-25 2017-10-03 北京大学 半导体器件及制造方法
CN107230629A (zh) * 2016-03-25 2017-10-03 北京大学 氮化镓场效应晶体管的制作方法及氮化镓场效应晶体管
TWI762486B (zh) 2016-05-31 2022-05-01 美商創世舫科技有限公司 包含漸變空乏層的三族氮化物裝置
CN107516673A (zh) * 2017-08-16 2017-12-26 英诺赛科（珠海）科技有限公司 GaN半导体器件及其制备方法和应用
US20210367047A1 (en) * 2017-09-29 2021-11-25 Intel Corporation Group iii-nitride (iii-n) devices with reduced contact resistance and their methods of fabrication
US11054760B2 (en) 2019-09-12 2021-07-06 Toshiba Tec Kabushiki Kaisha Image forming apparatus
JP7450446B2 (ja) 2020-04-13 2024-03-15 株式会社アドバンテスト 半導体装置、半導体装置の製造方法、および試験装置
JPWO2023276575A1 (ja) * 2021-06-29 2023-01-05

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6387773A (ja) * 1986-09-30 1988-04-19 Nec Corp シヨツトキバリア型電界効果トランジスタ
JPH05326563A (ja) * 1992-05-21 1993-12-10 Toshiba Corp 半導体装置
JPH10223901A (ja) * 1996-12-04 1998-08-21 Sony Corp 電界効果型トランジスタおよびその製造方法
JP2000174285A (ja) * 1998-12-07 2000-06-23 Nec Corp 電界効果トランジスタ
JP2001308196A (ja) * 2000-04-25 2001-11-02 Furukawa Electric Co Ltd:The 絶縁ゲート型半導体装置
JP2002118122A (ja) * 2000-10-06 2002-04-19 Nec Corp ショットキゲート電界効果トランジスタ
JP2002319674A (ja) * 2001-02-27 2002-10-31 Internatl Business Mach Corp <Ibm> 二元的な厚さの誘電体層を有する半導体デバイスおよびその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0821682B2 (ja) * 1987-04-24 1996-03-04 株式会社日立製作所 半導体装置の製造方法
JP3103159B2 (ja) 1991-07-08 2000-10-23 株式会社東芝 半導体装置
JPH05291573A (ja) 1992-04-07 1993-11-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH06224225A (ja) * 1993-01-27 1994-08-12 Fujitsu Ltd 電界効果半導体装置
KR100571071B1 (ko) * 1996-12-04 2006-06-21 소니 가부시끼 가이샤 전계효과트랜지스터및그제조방법
US6160290A (en) * 1997-11-25 2000-12-12 Texas Instruments Incorporated Reduced surface field device having an extended field plate and method for forming the same
JP2000012843A (ja) 1998-06-18 2000-01-14 Rohm Co Ltd Ｍｏｓ型半導体装置およびその製造方法
JP3180776B2 (ja) * 1998-09-22 2001-06-25 日本電気株式会社 電界効果型トランジスタ
JP4228250B2 (ja) 1998-12-02 2009-02-25 富士通株式会社 化合物半導体装置
JP4224737B2 (ja) 1999-03-04 2009-02-18 ソニー株式会社 半導体素子
JP4577460B2 (ja) 1999-04-01 2010-11-10 ソニー株式会社 半導体素子およびその製造方法
US6521961B1 (en) * 2000-04-28 2003-02-18 Motorola, Inc. Semiconductor device using a barrier layer between the gate electrode and substrate and method therefor
JP4186032B2 (ja) * 2000-06-29 2008-11-26 日本電気株式会社 半導体装置
JP2002324813A (ja) 2001-02-21 2002-11-08 Nippon Telegr & Teleph Corp <Ntt> ヘテロ構造電界効果トランジスタ
US6867078B1 (en) * 2003-11-19 2005-03-15 Freescale Semiconductor, Inc. Method for forming a microwave field effect transistor with high operating voltage

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6387773A (ja) * 1986-09-30 1988-04-19 Nec Corp シヨツトキバリア型電界効果トランジスタ
JPH05326563A (ja) * 1992-05-21 1993-12-10 Toshiba Corp 半導体装置
JPH10223901A (ja) * 1996-12-04 1998-08-21 Sony Corp 電界効果型トランジスタおよびその製造方法
JP2000174285A (ja) * 1998-12-07 2000-06-23 Nec Corp 電界効果トランジスタ
JP2001308196A (ja) * 2000-04-25 2001-11-02 Furukawa Electric Co Ltd:The 絶縁ゲート型半導体装置
JP2002118122A (ja) * 2000-10-06 2002-04-19 Nec Corp ショットキゲート電界効果トランジスタ
JP2002319674A (ja) * 2001-02-27 2002-10-31 Internatl Business Mach Corp <Ibm> 二元的な厚さの誘電体層を有する半導体デバイスおよびその製造方法

Also Published As

Publication number Publication date
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