JP2000012843A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- JP2000012843A JP2000012843A JP10171768A JP17176898A JP2000012843A JP 2000012843 A JP2000012843 A JP 2000012843A JP 10171768 A JP10171768 A JP 10171768A JP 17176898 A JP17176898 A JP 17176898A JP 2000012843 A JP2000012843 A JP 2000012843A
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- gate electrode
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- gate
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Abstract
(57)【要約】
【構成】 ゲート電極３０の下方の酸化膜２４ａを等方
性のウェットエッチングよりエッチングすると、ゲート
電極３０の中央部に対応する酸化膜２４ａが島状に残っ
てその周囲に空部５０が形成され、空部５０にゲート電
極３０のエッジ部５２が露出される。したがって、その
後の酸化工程では、空部５０に露出された部分からもエ
ッジ部５２の酸化が進行し、酸化されたエッジ部５２が
ゲート酸化膜と一体化される。 【効果】 周縁部の肉厚が中央部の肉厚よりも大きいゲ
ート酸化膜２４を形成できるので、電流駆動能力の向上
とドレイン漏洩電流の減少とを同時に達成できる。
性のウェットエッチングよりエッチングすると、ゲート
電極３０の中央部に対応する酸化膜２４ａが島状に残っ
てその周囲に空部５０が形成され、空部５０にゲート電
極３０のエッジ部５２が露出される。したがって、その
後の酸化工程では、空部５０に露出された部分からもエ
ッジ部５２の酸化が進行し、酸化されたエッジ部５２が
ゲート酸化膜と一体化される。 【効果】 周縁部の肉厚が中央部の肉厚よりも大きいゲ
ート酸化膜２４を形成できるので、電流駆動能力の向上
とドレイン漏洩電流の減少とを同時に達成できる。
Description
【０００１】
【産業上の利用分野】この発明はＭＯＳ型半導体装置お
よびその製造方法に関し、特にたとえば半導体基板上に
ゲート酸化膜を介してゲート電極が形成された、ＭＯＳ
型半導体装置およびその製造方法に関する。
よびその製造方法に関し、特にたとえば半導体基板上に
ゲート酸化膜を介してゲート電極が形成された、ＭＯＳ
型半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】図５に示すこの種の従来のＭＯＳ型半導
体装置１はシリコン基板２を含み、シリコン基板２の上
面には素子分離のためのフィールド酸化膜３が形成され
る。そして、フィールド酸化膜３によって囲まれた領域
には膜厚が均一なゲート酸化膜４が形成され、ゲート酸
化膜４の上にはゲート電極５が形成される。また、シリ
コン基板２の上部には、ゲート電極５に関連してソース
領域６およびドレイン領域７が互いに所定の間隔を隔て
て形成される。
体装置１はシリコン基板２を含み、シリコン基板２の上
面には素子分離のためのフィールド酸化膜３が形成され
る。そして、フィールド酸化膜３によって囲まれた領域
には膜厚が均一なゲート酸化膜４が形成され、ゲート酸
化膜４の上にはゲート電極５が形成される。また、シリ
コン基板２の上部には、ゲート電極５に関連してソース
領域６およびドレイン領域７が互いに所定の間隔を隔て
て形成される。
【０００３】
【発明が解決しようとする課題】一般に、ＭＯＳ型半導
体装置では、その性能を左右する要素として電流駆動能
力（飽和電流）とドレイン漏洩電流(GIDL:Gate Induced
Drain Leakage) とが重要である。このうち電流駆動能
力はゲート電極の中央部に対応するゲート酸化膜の膜厚
に影響されるものであり、電流駆動能力を向上させるた
めにはその膜厚を薄くしなければならない。一方、ドレ
イン漏洩電流はゲート電極とドレイン領域とが近接する
部分におけるバンドツーバンド・トンネリング(Band-to
-band tunneling)によって発生する漏洩電流であり、ド
レイン漏洩電流を減少させるためにはゲート電極とドレ
イン領域とが近接する部分におけるゲート酸化膜の膜厚
すなわちゲート酸化膜の周縁部分の膜厚を厚くしなけれ
ばならない。
体装置では、その性能を左右する要素として電流駆動能
力（飽和電流）とドレイン漏洩電流(GIDL:Gate Induced
Drain Leakage) とが重要である。このうち電流駆動能
力はゲート電極の中央部に対応するゲート酸化膜の膜厚
に影響されるものであり、電流駆動能力を向上させるた
めにはその膜厚を薄くしなければならない。一方、ドレ
イン漏洩電流はゲート電極とドレイン領域とが近接する
部分におけるバンドツーバンド・トンネリング(Band-to
-band tunneling)によって発生する漏洩電流であり、ド
レイン漏洩電流を減少させるためにはゲート電極とドレ
イン領域とが近接する部分におけるゲート酸化膜の膜厚
すなわちゲート酸化膜の周縁部分の膜厚を厚くしなけれ
ばならない。
【０００４】ところが、従来技術では、ゲート酸化膜４
を均一な膜厚で形成していたため、電流駆動能力の向上
とドレイン漏洩電流の減少とを同時に達成することがで
きなかった。それゆえに、この発明の主たる目的は、電
流駆動能力の向上とドレイン漏洩電流の減少とを同時に
達成できる、ＭＯＳ型半導体装置の製造方法を提供する
ことである。
を均一な膜厚で形成していたため、電流駆動能力の向上
とドレイン漏洩電流の減少とを同時に達成することがで
きなかった。それゆえに、この発明の主たる目的は、電
流駆動能力の向上とドレイン漏洩電流の減少とを同時に
達成できる、ＭＯＳ型半導体装置の製造方法を提供する
ことである。
【０００５】
【課題を解決するための手段】第１の発明は、半導体基
板上に酸化膜を介してゲート電極を形成した、ＭＯＳ型
半導体装置において、酸化膜をウエットエッチング法に
よりエッチングしてゲート電極の周縁部下方に空部を形
成し、ゲート電極のエッジ部を空部に露出された部分か
ら熱酸化させたことを特徴とする、ＭＯＳ型半導体装置
である。
板上に酸化膜を介してゲート電極を形成した、ＭＯＳ型
半導体装置において、酸化膜をウエットエッチング法に
よりエッチングしてゲート電極の周縁部下方に空部を形
成し、ゲート電極のエッジ部を空部に露出された部分か
ら熱酸化させたことを特徴とする、ＭＯＳ型半導体装置
である。
【０００６】第２の発明は、(a) 半導体基板上に第１酸
化膜を形成し、(b) 第１酸化膜の上にゲート電極を形成
し、(c) 第１酸化膜をウエットエッチング法によりエッ
チングして半導体基板の上面とゲート電極のエッジ部と
を露出させ、(d) 半導体基板の上面とエッジ部とを熱酸
化法により酸化させて第２酸化膜を形成し、(e) 第２酸
化膜をエッチングして周縁部の肉厚が中央部の肉厚より
も大きいゲート酸化膜を形成する、ＭＯＳ型半導体装置
の製造方法である。
化膜を形成し、(b) 第１酸化膜の上にゲート電極を形成
し、(c) 第１酸化膜をウエットエッチング法によりエッ
チングして半導体基板の上面とゲート電極のエッジ部と
を露出させ、(d) 半導体基板の上面とエッジ部とを熱酸
化法により酸化させて第２酸化膜を形成し、(e) 第２酸
化膜をエッチングして周縁部の肉厚が中央部の肉厚より
も大きいゲート酸化膜を形成する、ＭＯＳ型半導体装置
の製造方法である。
【０００７】
【作用】ゲート電極の下方の酸化膜を等方性のウェット
エッチング法よりエッチングすると、ゲート電極の中央
部に対応する酸化膜が島状に残ってゲート電極の周縁部
下方に空部が形成され、その空部にゲート電極のエッジ
部が露出される。したがって、その後の酸化工程では、
空部に露出された部分からエッジ部の酸化が進行し、酸
化されたエッジ部がゲート酸化膜と一体化されて、周縁
部の肉厚が中央部の肉厚よりも大きいゲート酸化膜が形
成される。
エッチング法よりエッチングすると、ゲート電極の中央
部に対応する酸化膜が島状に残ってゲート電極の周縁部
下方に空部が形成され、その空部にゲート電極のエッジ
部が露出される。したがって、その後の酸化工程では、
空部に露出された部分からエッジ部の酸化が進行し、酸
化されたエッジ部がゲート酸化膜と一体化されて、周縁
部の肉厚が中央部の肉厚よりも大きいゲート酸化膜が形
成される。
【０００８】
【発明の効果】この発明によれば、周縁部の肉厚が中央
部の肉厚よりも大きいゲート酸化膜を形成できるので、
電流駆動能力の向上とドレイン漏洩電流の減少とを同時
に達成できる。また、一般的なウエットエッチング法と
熱酸化法とを用いて簡単に製造できる。
部の肉厚よりも大きいゲート酸化膜を形成できるので、
電流駆動能力の向上とドレイン漏洩電流の減少とを同時
に達成できる。また、一般的なウエットエッチング法と
熱酸化法とを用いて簡単に製造できる。
【０００９】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【００１０】
【実施例】図１に示すこの実施例のＭＯＳ型半導体装置
１０は、この発明をＮチャネルＭＯＳＦＥＴ１２とＰチ
ャネルＭＯＳＦＥＴ１４とを有するＣＭＯＳＦＥＴに適
用したものである。ＭＯＳ型半導体装置１０は、シリコ
ン（Ｓｉ）等からなる半導体基板１６を含み、半導体基
板１６の上部には、ＮチャネルＭＯＳＦＥＴ１２を構成
するＰウェル１８およびＰチャネルＭＯＳＦＥＴ１４を
構成するＮウェル２０が形成され、Ｐウェル１８とＮウ
ェル２０との境界部上面には素子分離のためのフィール
ド酸化膜２２が形成される。
１０は、この発明をＮチャネルＭＯＳＦＥＴ１２とＰチ
ャネルＭＯＳＦＥＴ１４とを有するＣＭＯＳＦＥＴに適
用したものである。ＭＯＳ型半導体装置１０は、シリコ
ン（Ｓｉ）等からなる半導体基板１６を含み、半導体基
板１６の上部には、ＮチャネルＭＯＳＦＥＴ１２を構成
するＰウェル１８およびＰチャネルＭＯＳＦＥＴ１４を
構成するＮウェル２０が形成され、Ｐウェル１８とＮウ
ェル２０との境界部上面には素子分離のためのフィール
ド酸化膜２２が形成される。
【００１１】そして、Ｐウェル１８およびＮウェル２０
の上面のフィールド酸化膜２２によって囲まれた領域に
は、周縁部の肉厚が中央部の肉厚よりも大きいゲート酸
化膜（ＳｉＯ2 ）２４が形成され、ゲート酸化膜２４の
上には、ポリシリコン膜（Ｐｏｌｙ−Ｓｉ）２６と金属
シリサイド膜２８とを含むゲート電極３０が形成され、
ゲート電極３０の側面にはサイドウォール３２が形成さ
れる。また、Ｐウェル１８およびＮウェル２０のそれぞ
れの上部には、ゲート電極３０に関連してソース領域３
４およびドレイン領域３６が互いに所定の間隔を隔てて
形成される。
の上面のフィールド酸化膜２２によって囲まれた領域に
は、周縁部の肉厚が中央部の肉厚よりも大きいゲート酸
化膜（ＳｉＯ2 ）２４が形成され、ゲート酸化膜２４の
上には、ポリシリコン膜（Ｐｏｌｙ−Ｓｉ）２６と金属
シリサイド膜２８とを含むゲート電極３０が形成され、
ゲート電極３０の側面にはサイドウォール３２が形成さ
れる。また、Ｐウェル１８およびＮウェル２０のそれぞ
れの上部には、ゲート電極３０に関連してソース領域３
４およびドレイン領域３６が互いに所定の間隔を隔てて
形成される。
【００１２】そして、半導体基板１６の上には、ゲート
電極３０を覆うようにして第１層間絶縁膜３８および第
２層間絶縁膜４０が形成され、第１層間絶縁膜３８およ
び第２層間絶縁膜４０には、ソース領域３４およびドレ
イン領域３６のそれぞれに連通するコンタクトホール４
２が形成され、コンタクトホール４２の内部には配線４
４が埋め込まれる。さらに、第２層間絶縁膜４０の上に
は、パッシベーション（Passivation)膜４６が形成され
る。
電極３０を覆うようにして第１層間絶縁膜３８および第
２層間絶縁膜４０が形成され、第１層間絶縁膜３８およ
び第２層間絶縁膜４０には、ソース領域３４およびドレ
イン領域３６のそれぞれに連通するコンタクトホール４
２が形成され、コンタクトホール４２の内部には配線４
４が埋め込まれる。さらに、第２層間絶縁膜４０の上に
は、パッシベーション（Passivation)膜４６が形成され
る。
【００１３】以下には、図２〜図４に従って、ＭＯＳ型
半導体装置１０の具体的な製造方法を説明する。まず、
図２（Ａ）に示すように、半導体基板１６の上部にフッ
化ボロン（ＢＦ2 ）を拡散させることによってＰウェル
１８を形成するとともに、リン（Ｐ）を拡散させること
によってＮウェル２０を形成し、Ｐウェル１８とＮウェ
ル２０との境界部上面にフィールド酸化膜２２をＬＯＣ
ＯＳ法によって形成する。また、Ｐウェル１８およびＮ
ウェル２０のそれぞれの上面に閾値電圧を調整するため
のフッ化ボロン（ＢＦ2 ）をイオン注入法によって導入
（以下、「イオン注入」という。）する。そして、半導
体基板１６の上面に生じた酸化膜（フィールド酸化膜２
２を除く。）４８をエッチングによって除去した後、図
２（Ｂ）に示すように、半導体基板１６の上面に１００
〜５００Å程度の膜厚を有する酸化膜２４ａを熱酸化法
によって形成し、その上に１５００〜２０００Å程度の
膜厚を有するポリシリコン膜２６ａをＣＶＤ法によって
形成し、さらにその上に、１０００〜２０００Å程度の
膜厚を有する金属シリサイド膜２８ａをスパッタリング
によって形成する。そして、図２（Ｃ）に示すように、
金属シリサイド膜２８ａおよびポリシリコン膜２６ａを
パターン形成した図示しないレジストでマスクし、異方
性の反応性イオンエッチング法（ＲＩＥ）によりエッチ
ングしてゲート電極３０を形成する。
半導体装置１０の具体的な製造方法を説明する。まず、
図２（Ａ）に示すように、半導体基板１６の上部にフッ
化ボロン（ＢＦ2 ）を拡散させることによってＰウェル
１８を形成するとともに、リン（Ｐ）を拡散させること
によってＮウェル２０を形成し、Ｐウェル１８とＮウェ
ル２０との境界部上面にフィールド酸化膜２２をＬＯＣ
ＯＳ法によって形成する。また、Ｐウェル１８およびＮ
ウェル２０のそれぞれの上面に閾値電圧を調整するため
のフッ化ボロン（ＢＦ2 ）をイオン注入法によって導入
（以下、「イオン注入」という。）する。そして、半導
体基板１６の上面に生じた酸化膜（フィールド酸化膜２
２を除く。）４８をエッチングによって除去した後、図
２（Ｂ）に示すように、半導体基板１６の上面に１００
〜５００Å程度の膜厚を有する酸化膜２４ａを熱酸化法
によって形成し、その上に１５００〜２０００Å程度の
膜厚を有するポリシリコン膜２６ａをＣＶＤ法によって
形成し、さらにその上に、１０００〜２０００Å程度の
膜厚を有する金属シリサイド膜２８ａをスパッタリング
によって形成する。そして、図２（Ｃ）に示すように、
金属シリサイド膜２８ａおよびポリシリコン膜２６ａを
パターン形成した図示しないレジストでマスクし、異方
性の反応性イオンエッチング法（ＲＩＥ）によりエッチ
ングしてゲート電極３０を形成する。
【００１４】続いて、図３（Ｄ）に示すように、半導体
基板１６の上面に露出した酸化膜２４ａを等方性のウェ
ットエッチング法によりエッチングして除去する。この
とき、酸化膜２４ａに対するエッチングは等方的に進行
するため、ゲート電極３０の周縁部下方においては、酸
化膜２４ａがゲート電極３０の中央部へ向けて凹となる
ように除去される。したがって、ゲート電極３０の周縁
部下方には空部５０が形成され、この空部５０において
ゲート電極３０のエッジ部５２が露出される。そして、
図３（Ｅ）に示すように、半導体基板１６の上面に３０
０〜５００Å程度の膜厚を有する酸化膜２４ｂを熱酸化
法によって形成する。このとき、ゲート電極３０におい
ては、空部５０に露出された部分からエッジ部５２へ熱
酸化が進行するため、ゲート電極３０の周縁部が大きく
酸化されて酸化膜２４ｂと一体化される。そして、Ｐウ
ェル１８の上部にゲート電極３０をマスクとしてリン
（Ｐ）を所定の条件（たとえば、加速エネルギ：３０〜
７０ＫｅＶ、ドーズ量：１〜５Ｅ１３atoms/cm2 ）でイ
オン注入するとともに、Ｎウェル２０の上部にフッ化ボ
ロン（ＢＦ2 ）を所定の条件（たとえば、加速エネル
ギ：３０〜７０ＫｅＶ、ドーズ量：１〜５Ｅ１３atoms/
cm2 ）でイオン注入する。続いて、図３（Ｆ）に示すよ
うに、酸化膜２４ｂおよびゲート電極３０の上に、１５
００〜３０００Å程度の膜厚を有する酸化膜（Ｓｉ
Ｏ2 ）３２ａをＣＶＤ法によって形成する。
基板１６の上面に露出した酸化膜２４ａを等方性のウェ
ットエッチング法によりエッチングして除去する。この
とき、酸化膜２４ａに対するエッチングは等方的に進行
するため、ゲート電極３０の周縁部下方においては、酸
化膜２４ａがゲート電極３０の中央部へ向けて凹となる
ように除去される。したがって、ゲート電極３０の周縁
部下方には空部５０が形成され、この空部５０において
ゲート電極３０のエッジ部５２が露出される。そして、
図３（Ｅ）に示すように、半導体基板１６の上面に３０
０〜５００Å程度の膜厚を有する酸化膜２４ｂを熱酸化
法によって形成する。このとき、ゲート電極３０におい
ては、空部５０に露出された部分からエッジ部５２へ熱
酸化が進行するため、ゲート電極３０の周縁部が大きく
酸化されて酸化膜２４ｂと一体化される。そして、Ｐウ
ェル１８の上部にゲート電極３０をマスクとしてリン
（Ｐ）を所定の条件（たとえば、加速エネルギ：３０〜
７０ＫｅＶ、ドーズ量：１〜５Ｅ１３atoms/cm2 ）でイ
オン注入するとともに、Ｎウェル２０の上部にフッ化ボ
ロン（ＢＦ2 ）を所定の条件（たとえば、加速エネル
ギ：３０〜７０ＫｅＶ、ドーズ量：１〜５Ｅ１３atoms/
cm2 ）でイオン注入する。続いて、図３（Ｆ）に示すよ
うに、酸化膜２４ｂおよびゲート電極３０の上に、１５
００〜３０００Å程度の膜厚を有する酸化膜（Ｓｉ
Ｏ2 ）３２ａをＣＶＤ法によって形成する。
【００１５】そして、図４（Ｇ）に示すように、酸化膜
３２ａおよび酸化膜２４ｂを異方性の反応性イオンエッ
チング法（ＲＩＥ）によりエッチングしてサイドウォー
ル３２およびゲート酸化膜２４を形成する。続いて、Ｐ
ウェル１８の上部にゲート電極３０およびサイドウォー
ル３２をマスクとしてヒ素（Ａｓ）を所定の条件（たと
えば、加速エネルギ：４０〜７０ＫｅＶ、ドーズ量：３
〜７Ｅ１５atoms/cm2）でイオン注入するとともに、Ｎ
ウェル２０の上部にフッ化ボロン（ＢＦ2 ）を所定の条
件（たとえば、加速エネルギ：３０〜６０ＫｅＶ、ドー
ズ量：２〜６Ｅ１５atoms/cm2 ）でイオン注入する。そ
して、図４（Ｈ）に示すように、半導体基板１６の上に
１０００〜２０００Å程度の膜厚を有する酸化シリコン
（ＳｉＯ 2 ）からなる第１層間絶縁膜３８をＣＶＤ法に
よって形成し、その上に５０００〜８０００Å程度の膜
厚を有するボロン・リン含有シリカガラス（ＢＰＳＧ）
からなる第２層間絶縁膜４０をＣＶＤ法によって形成す
る。その後、８５０〜９００℃程度の温度で半導体基板
１６を熱処理（アニール）して、ソース領域３４および
ドレイン領域３６を形成する。
３２ａおよび酸化膜２４ｂを異方性の反応性イオンエッ
チング法（ＲＩＥ）によりエッチングしてサイドウォー
ル３２およびゲート酸化膜２４を形成する。続いて、Ｐ
ウェル１８の上部にゲート電極３０およびサイドウォー
ル３２をマスクとしてヒ素（Ａｓ）を所定の条件（たと
えば、加速エネルギ：４０〜７０ＫｅＶ、ドーズ量：３
〜７Ｅ１５atoms/cm2）でイオン注入するとともに、Ｎ
ウェル２０の上部にフッ化ボロン（ＢＦ2 ）を所定の条
件（たとえば、加速エネルギ：３０〜６０ＫｅＶ、ドー
ズ量：２〜６Ｅ１５atoms/cm2 ）でイオン注入する。そ
して、図４（Ｈ）に示すように、半導体基板１６の上に
１０００〜２０００Å程度の膜厚を有する酸化シリコン
（ＳｉＯ 2 ）からなる第１層間絶縁膜３８をＣＶＤ法に
よって形成し、その上に５０００〜８０００Å程度の膜
厚を有するボロン・リン含有シリカガラス（ＢＰＳＧ）
からなる第２層間絶縁膜４０をＣＶＤ法によって形成す
る。その後、８５０〜９００℃程度の温度で半導体基板
１６を熱処理（アニール）して、ソース領域３４および
ドレイン領域３６を形成する。
【００１６】そして、図４（Ｉ）に示すように、第１層
間絶縁膜３８および第２層間絶縁膜４０にソース領域３
４およびドレイン領域３６のそれぞれに連通するコンタ
クトホール４２をエッチングによって形成し、このコン
タクトホール４２の内部に配線４４を埋め込む。すなわ
ち、コンタクトホール４２の内面に１５００Å程度の膜
厚を有するバリアメタル膜４４ａをスパッタリングによ
って形成し、ＲＴＡ処理を行った後、バリアメタル膜４
４ａの内面に４０００〜８０００Å程度の膜厚を有する
アルミ合金膜４４ｂをスパッタリングによって形成し、
さらに、アルミ合金膜４４ｂの上面に３００〜５００Å
程度の膜厚を有する高融点金属膜４４ｃをスパッタリン
グによって形成する。そして、これらをパターン形成し
たレジストでマスクして不要部分をエッチングにより除
去する。
間絶縁膜３８および第２層間絶縁膜４０にソース領域３
４およびドレイン領域３６のそれぞれに連通するコンタ
クトホール４２をエッチングによって形成し、このコン
タクトホール４２の内部に配線４４を埋め込む。すなわ
ち、コンタクトホール４２の内面に１５００Å程度の膜
厚を有するバリアメタル膜４４ａをスパッタリングによ
って形成し、ＲＴＡ処理を行った後、バリアメタル膜４
４ａの内面に４０００〜８０００Å程度の膜厚を有する
アルミ合金膜４４ｂをスパッタリングによって形成し、
さらに、アルミ合金膜４４ｂの上面に３００〜５００Å
程度の膜厚を有する高融点金属膜４４ｃをスパッタリン
グによって形成する。そして、これらをパターン形成し
たレジストでマスクして不要部分をエッチングにより除
去する。
【００１７】続いて、第２層間絶縁膜４０の上に、１０
０００Å程度の膜厚を有する絶縁膜をＣＶＤ法により積
層して図１に示すパッシベーション膜４６を形成する。
この実施例によれば、ゲート酸化膜２４における周縁部
の肉厚を中央部の肉厚よりも大きくしているので、電流
駆動能力の向上とドレイン漏洩電流の減少とを同時に達
成できる。また、ゲート酸化膜２４の肉厚の大きい部分
をウェットエッチング法とその後の熱酸化法とによって
簡単に形成できる。
０００Å程度の膜厚を有する絶縁膜をＣＶＤ法により積
層して図１に示すパッシベーション膜４６を形成する。
この実施例によれば、ゲート酸化膜２４における周縁部
の肉厚を中央部の肉厚よりも大きくしているので、電流
駆動能力の向上とドレイン漏洩電流の減少とを同時に達
成できる。また、ゲート酸化膜２４の肉厚の大きい部分
をウェットエッチング法とその後の熱酸化法とによって
簡単に形成できる。
【図１】この発明の一実施例を示す図解図である。
【図２】図１実施例の製造方法を示す工程図である。
【図３】図１実施例の製造方法を示す工程図である。
【図４】図１実施例の製造方法を示す工程図である。
【図５】従来技術を示す図解図である。
１０ …ＭＯＳ型半導体装置 １６ …半導体基板 ２４ …ゲート酸化膜 ３０ …ゲート電極 ３４ …ソース領域 ３６ …ドレイン領域 ４２ …コンタクトホール ４４ …配線
Claims (2)
- 【請求項１】半導体基板上に酸化膜を介してゲート電極
を形成した、ＭＯＳ型半導体装置において、 前記酸化膜をウエットエッチング法によりエッチングし
て前記ゲート電極の周縁部下方に空部を形成し、前記ゲ
ート電極のエッジ部を前記空部に露出された部分から熱
酸化させたことを特徴とする、ＭＯＳ型半導体装置。 - 【請求項２】(a) 半導体基板上に第１酸化膜を形成し、 (b) 前記第１酸化膜の上にゲート電極を形成し、 (c) 前記第１酸化膜をウエットエッチング法によりエッ
チングして前記半導体基板の上面と前記ゲート電極のエ
ッジ部とを露出させ、 (d) 前記半導体基板の上面と前記エッジ部とを熱酸化法
により酸化させて第２酸化膜を形成し、 (e) 前記第２酸化膜をエッチングして周縁部の肉厚が中
央部の肉厚よりも大きいゲート酸化膜を形成する、ＭＯ
Ｓ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10171768A JP2000012843A (ja) | 1998-06-18 | 1998-06-18 | Ｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10171768A JP2000012843A (ja) | 1998-06-18 | 1998-06-18 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012843A true JP2000012843A (ja) | 2000-01-14 |
Family
ID=15929326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10171768A Pending JP2000012843A (ja) | 1998-06-18 | 1998-06-18 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000012843A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094062A (ja) * | 2000-07-12 | 2002-03-29 | Denso Corp | 半導体装置の製造方法 |
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
| US7859014B2 (en) | 2004-06-24 | 2010-12-28 | Nec Corporation | Semiconductor device |
-
1998
- 1998-06-18 JP JP10171768A patent/JP2000012843A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002094062A (ja) * | 2000-07-12 | 2002-03-29 | Denso Corp | 半導体装置の製造方法 |
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
| US7859014B2 (en) | 2004-06-24 | 2010-12-28 | Nec Corporation | Semiconductor device |
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|
| A977 | Report on retrieval |
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|
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