JP2001015749A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001015749A JP2001015749A JP11188644A JP18864499A JP2001015749A JP 2001015749 A JP2001015749 A JP 2001015749A JP 11188644 A JP11188644 A JP 11188644A JP 18864499 A JP18864499 A JP 18864499A JP 2001015749 A JP2001015749 A JP 2001015749A
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- forming
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Abstract
(57)【要約】
【課題】 埋め込みゲート構造のゲート長の微細化を図
るとともにゲートと低濃度不純物領域とのいわゆるオー
バラップ容量の低減を図ることにある。 【解決手段】 半導体基板１１のトランジスタ形成領域
にダミーゲートパターン１４を形成する工程と、ダミー
ゲートパターン１４をマスクにしてトランジスタ形成領
域に不純物を導入し、電気的活性領域（低濃度不純物領
域１５，１６）を形成する工程と、半導体基板１１上で
かつダミーゲートパターン１４の側周にサイドウォール
１７，１８と絶縁膜２１を形成する工程と、ダミーゲー
トパターン１４を選択的に除去して凹部２２を形成する
工程と、凹部２２の側壁にオフセット絶縁膜２４，２５
を形成する工程と、凹部２２の底部の半導体基板１１上
にゲート絶縁膜２６を形成する工程と、凹部２２の内部
に導電性膜２７を埋め込むことでゲート電極３０を形成
する工程とを備えた半導体装置の製造方法である。
るとともにゲートと低濃度不純物領域とのいわゆるオー
バラップ容量の低減を図ることにある。 【解決手段】 半導体基板１１のトランジスタ形成領域
にダミーゲートパターン１４を形成する工程と、ダミー
ゲートパターン１４をマスクにしてトランジスタ形成領
域に不純物を導入し、電気的活性領域（低濃度不純物領
域１５，１６）を形成する工程と、半導体基板１１上で
かつダミーゲートパターン１４の側周にサイドウォール
１７，１８と絶縁膜２１を形成する工程と、ダミーゲー
トパターン１４を選択的に除去して凹部２２を形成する
工程と、凹部２２の側壁にオフセット絶縁膜２４，２５
を形成する工程と、凹部２２の底部の半導体基板１１上
にゲート絶縁膜２６を形成する工程と、凹部２２の内部
に導電性膜２７を埋め込むことでゲート電極３０を形成
する工程とを備えた半導体装置の製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくはゲート長の短い高速トランジスタ
を形成する半導体装置の製造方法に関する。
方法に関し、詳しくはゲート長の短い高速トランジスタ
を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】いわゆる半導体製造におけるスケーリン
グ則にしたがって微細化され続けている絶縁ゲート型電
界効果トランジスタ（以下、ＦＥＴと記す）は、さまざ
まな問題を抱えている。
グ則にしたがって微細化され続けている絶縁ゲート型電
界効果トランジスタ（以下、ＦＥＴと記す）は、さまざ
まな問題を抱えている。
【０００３】その一つとして、ゲート絶縁膜にシリコン
酸化膜を用いているＦＥＴでは、素子の性能を高める重
要な技術として、ゲート絶縁膜の薄膜化が行われている
が、例えばゲート絶縁膜の膜厚が３ｎｍ以下になると、
ダイレクトトンネル電流によるトランジスタのリーク電
流の発生が実用上の問題となるとされている。
酸化膜を用いているＦＥＴでは、素子の性能を高める重
要な技術として、ゲート絶縁膜の薄膜化が行われている
が、例えばゲート絶縁膜の膜厚が３ｎｍ以下になると、
ダイレクトトンネル電流によるトランジスタのリーク電
流の発生が実用上の問題となるとされている。
【０００４】その対策の一つとして、ゲート絶縁膜に酸
化シリコンよりも誘電率の高い材料として、例えば酸化
タンタルもしくは窒化シリコンを用いることにより、実
効的な酸化膜厚を低減させるとともにゲートリーク電流
を低減させる構成が提案されている。
化シリコンよりも誘電率の高い材料として、例えば酸化
タンタルもしくは窒化シリコンを用いることにより、実
効的な酸化膜厚を低減させるとともにゲートリーク電流
を低減させる構成が提案されている。
【０００５】しかしながら、高誘電体膜をゲート絶縁膜
に用いた構成のＦＥＴでは、半導体基板の活性領域を形
成する際の熱処理、例えばソース、ドレイン領域をイオ
ン注入により形成した後に１０００℃で１０秒間程度行
うＲＴＡ（Rapid Thermal Annealing ）等の高温熱プロ
セスを経ると、高誘電体膜がシリコンもしくは酸化シリ
コン膜と反応して、高誘電体膜が劣化し、それによって
ゲートリーク電流の発生、ゲート絶縁膜の信頼性低下等
の問題を生じる。
に用いた構成のＦＥＴでは、半導体基板の活性領域を形
成する際の熱処理、例えばソース、ドレイン領域をイオ
ン注入により形成した後に１０００℃で１０秒間程度行
うＲＴＡ（Rapid Thermal Annealing ）等の高温熱プロ
セスを経ると、高誘電体膜がシリコンもしくは酸化シリ
コン膜と反応して、高誘電体膜が劣化し、それによって
ゲートリーク電流の発生、ゲート絶縁膜の信頼性低下等
の問題を生じる。
【０００６】上記問題を解決する方法として、埋め込み
ゲート構造のＦＥＴが提案されている。
ゲート構造のＦＥＴが提案されている。
【０００７】上記埋め込みゲート構造のＦＥＴは、半導
体基板上のゲート電流の形成領域にダミーゲートパター
ンを形成することで、そのダミーゲートパターンをマス
クにして半導体基板に不純物活性領域を自己整合的に形
成する。次いで、ダミーゲートパターンの側周に層間絶
縁膜を形成した後、ダミーゲートパターンを除去して層
間絶縁膜に凹部を形成する。次いでその凹部の底部もし
くは底部と側壁にゲート絶縁膜を形成した後、その凹部
内をゲート電極材料を埋め込むことにより形成される。
このため、ゲート絶縁膜は、ソース、ドレイン領域を活
性化するための高温熱プロセスを経ないことが特徴とな
っている。
体基板上のゲート電流の形成領域にダミーゲートパター
ンを形成することで、そのダミーゲートパターンをマス
クにして半導体基板に不純物活性領域を自己整合的に形
成する。次いで、ダミーゲートパターンの側周に層間絶
縁膜を形成した後、ダミーゲートパターンを除去して層
間絶縁膜に凹部を形成する。次いでその凹部の底部もし
くは底部と側壁にゲート絶縁膜を形成した後、その凹部
内をゲート電極材料を埋め込むことにより形成される。
このため、ゲート絶縁膜は、ソース、ドレイン領域を活
性化するための高温熱プロセスを経ないことが特徴とな
っている。
【０００８】次に、従来の埋め込みゲート構造の半導体
装置の製造方法を、図２の製造工程図によって具体的に
説明する。
装置の製造方法を、図２の製造工程図によって具体的に
説明する。
【０００９】図２の（１）に示すように、通常の素子分
離領域の形成技術によって、半導体基板（例えばｎ型も
しくはｐ型のシリコン基板）１１１に、トランジスタ形
成領域を分離する素子分離領域１１２を形成する。この
素子分離領域１１２は、例えばトレンチ法もしくは局所
酸化法〔例えば、ＬＯＣＯＳ（Local Oxidation of Sil
icon）法〕により形成する。
離領域の形成技術によって、半導体基板（例えばｎ型も
しくはｐ型のシリコン基板）１１１に、トランジスタ形
成領域を分離する素子分離領域１１２を形成する。この
素子分離領域１１２は、例えばトレンチ法もしくは局所
酸化法〔例えば、ＬＯＣＯＳ（Local Oxidation of Sil
icon）法〕により形成する。
【００１０】次いで、上記素子分離領域１１２に区画さ
れた上記半導体基板１１１のｎ型ＦＥＴとなる活性領域
にｐ型ウエル領域１１３を形成する。一方、図示はしな
いが、上記半導体基板１１１のｎ型ＦＥＴとなる活性領
域にｐ型ウエル領域を形成する。
れた上記半導体基板１１１のｎ型ＦＥＴとなる活性領域
にｐ型ウエル領域１１３を形成する。一方、図示はしな
いが、上記半導体基板１１１のｎ型ＦＥＴとなる活性領
域にｐ型ウエル領域を形成する。
【００１１】次いで、半導体基板１１１をエッチングよ
り保護するためにシリコン酸化膜（図示せず）を形成し
た後、ダミーゲートパターンを形成する。このダミーゲ
ートパターンを形成するには、まず、例えば化学的気相
成長（以下ＣＶＤという、ＣＶＤはChemical Vapor Dep
osition の略）法によって、半導体基板１１１上にダミ
ーゲート電極層１３１を、例えばポリシリコンを２００
ｎｍの厚さに堆積して形成する。
り保護するためにシリコン酸化膜（図示せず）を形成し
た後、ダミーゲートパターンを形成する。このダミーゲ
ートパターンを形成するには、まず、例えば化学的気相
成長（以下ＣＶＤという、ＣＶＤはChemical Vapor Dep
osition の略）法によって、半導体基板１１１上にダミ
ーゲート電極層１３１を、例えばポリシリコンを２００
ｎｍの厚さに堆積して形成する。
【００１２】次いで、レジスト塗布技術およびリソグラ
フィー技術により、ダミーゲート電極層１３１上にダミ
ーゲートパターンを形成するためのマスクとなるレジス
トパターン１３３を形成する。
フィー技術により、ダミーゲート電極層１３１上にダミ
ーゲートパターンを形成するためのマスクとなるレジス
トパターン１３３を形成する。
【００１３】その後、上記レジストパターン１３３をエ
ッチングマスクに用いた、例えば反応性イオンエッチン
グによりダミーゲート電極層１３１を異方性加工して、
図２の（２）に示すように、ダミーゲートパターン１１
４を形成する。その後、上記レジストパターン１３３を
除去する。なお、図２の（２）では、レジストパターン
１３３を除去した後の状態を示した。
ッチングマスクに用いた、例えば反応性イオンエッチン
グによりダミーゲート電極層１３１を異方性加工して、
図２の（２）に示すように、ダミーゲートパターン１１
４を形成する。その後、上記レジストパターン１３３を
除去する。なお、図２の（２）では、レジストパターン
１３３を除去した後の状態を示した。
【００１４】次いで図２の（３）に示すように、上記ダ
ミーゲートパターン１１４をマスクにしてイオン注入法
により、ダミーゲートパターン１１４の両側における半
導体基板１１１に不純物を低濃度に導入して低濃度不純
物領域１１５、１１６を形成する。一例としては、ｎ型
ＦＥＴの領域には、加速エネルギーが１０ｋｅＶ、ドー
ズ量が８×１０14個／ｃｍ2 となる条件でヒ素イオン
（Ａｓ+ ）を注入し、ｐ型ＦＥＴの領域には、加速エネ
ルギーが例えば１０ｋｅＶ、ドーズ量が８×１０14個／
ｃｍ2 となる条件で二フッ化ホウ素イオン（ＢＦ2 + ）
を注入して、低濃度不純物領域を形成する。
ミーゲートパターン１１４をマスクにしてイオン注入法
により、ダミーゲートパターン１１４の両側における半
導体基板１１１に不純物を低濃度に導入して低濃度不純
物領域１１５、１１６を形成する。一例としては、ｎ型
ＦＥＴの領域には、加速エネルギーが１０ｋｅＶ、ドー
ズ量が８×１０14個／ｃｍ2 となる条件でヒ素イオン
（Ａｓ+ ）を注入し、ｐ型ＦＥＴの領域には、加速エネ
ルギーが例えば１０ｋｅＶ、ドーズ量が８×１０14個／
ｃｍ2 となる条件で二フッ化ホウ素イオン（ＢＦ2 + ）
を注入して、低濃度不純物領域を形成する。
【００１５】次いで図２の（４）に示すように、例えば
９５０℃で１０秒間のＲＴＡを行って半導体基板１１１
に導入した上記不純物を拡散させる。この際、不純物が
いわゆる横方向にも拡散することにより、低濃度不純物
領域１１５、１１６上の一部にダミーゲートパターン１
１４の一部がオーバラップする状態となる。
９５０℃で１０秒間のＲＴＡを行って半導体基板１１１
に導入した上記不純物を拡散させる。この際、不純物が
いわゆる横方向にも拡散することにより、低濃度不純物
領域１１５、１１６上の一部にダミーゲートパターン１
１４の一部がオーバラップする状態となる。
【００１６】次いで、例えばＣＶＤ法によって、上記半
導体基板１１１上に上記ダミーゲートパターン１１４を
被覆する状態に絶縁膜を成膜した後、その絶縁膜を全面
エッチバックすることで、ダミーゲートパターン１１４
の側壁に上記絶縁膜のサイドウォール１１７、１１８を
形成する。この絶縁膜は、例えば窒化シリコン膜もしく
は酸化シリコン膜で形成する。ここでは、窒化シリコン
膜で形成した。
導体基板１１１上に上記ダミーゲートパターン１１４を
被覆する状態に絶縁膜を成膜した後、その絶縁膜を全面
エッチバックすることで、ダミーゲートパターン１１４
の側壁に上記絶縁膜のサイドウォール１１７、１１８を
形成する。この絶縁膜は、例えば窒化シリコン膜もしく
は酸化シリコン膜で形成する。ここでは、窒化シリコン
膜で形成した。
【００１７】次いで図２の（５）に示すように、上記ダ
ミーゲートパターン１１４およびサイドウォール１１
７、１１８をマスクにしてイオン注入法により、ダミー
ゲートパターン１１４の両側にサイドウォール１１７、
１１８を介して半導体基板１１１に不純物を高濃度に導
入して、ＦＥＴのソース、ドレイン領域となる高濃度不
純物領域１１９、１２０を形成する。一例としては、ｎ
型ＦＥＴの領域には、加速エネルギーが５０ｋｅＶ、ド
ーズ量が３×１０15個／ｃｍ2 となる条件でヒ素イオン
（Ａｓ+ ）を注入し、ｐ型ＦＥＴの領域には、加速エネ
ルギーが例えば２０ｋｅＶ、ドーズ量が３×１０15個／
ｃｍ2 となる条件で二フッ化ホウ素イオン（ＢＦ2 + ）
を注入して、上記高濃度不純物領域を形成する。
ミーゲートパターン１１４およびサイドウォール１１
７、１１８をマスクにしてイオン注入法により、ダミー
ゲートパターン１１４の両側にサイドウォール１１７、
１１８を介して半導体基板１１１に不純物を高濃度に導
入して、ＦＥＴのソース、ドレイン領域となる高濃度不
純物領域１１９、１２０を形成する。一例としては、ｎ
型ＦＥＴの領域には、加速エネルギーが５０ｋｅＶ、ド
ーズ量が３×１０15個／ｃｍ2 となる条件でヒ素イオン
（Ａｓ+ ）を注入し、ｐ型ＦＥＴの領域には、加速エネ
ルギーが例えば２０ｋｅＶ、ドーズ量が３×１０15個／
ｃｍ2 となる条件で二フッ化ホウ素イオン（ＢＦ2 + ）
を注入して、上記高濃度不純物領域を形成する。
【００１８】その後図２の（６）に示すように、例えば
１０００℃で１０秒間のＲＴＡを行って半導体基板１１
１に導入した不純物の活性化を図る。その際、高濃度不
純物領域１１９、１２０の不純物はいわゆる横方向にも
拡散される。
１０００℃で１０秒間のＲＴＡを行って半導体基板１１
１に導入した不純物の活性化を図る。その際、高濃度不
純物領域１１９、１２０の不純物はいわゆる横方向にも
拡散される。
【００１９】次いで、図２の（７）に示すように、例え
ばＣＶＤ法によって、半導体基板１１１上にダミーゲー
トパターン１１４およびサイドウォール１１７、１１８
等を覆う層間絶縁膜１２１を、例えば酸化シリコン膜で
形成する。その後、化学的機械研磨（以下ＣＭＰとい
う、ＣＭＰはChemical Mechanical Polishing の略）に
よって、ダミーゲートパターン１１４が露出するまで層
間絶縁膜１２１を研磨して層間絶縁膜１２１の表面を平
坦化する。
ばＣＶＤ法によって、半導体基板１１１上にダミーゲー
トパターン１１４およびサイドウォール１１７、１１８
等を覆う層間絶縁膜１２１を、例えば酸化シリコン膜で
形成する。その後、化学的機械研磨（以下ＣＭＰとい
う、ＣＭＰはChemical Mechanical Polishing の略）に
よって、ダミーゲートパターン１１４が露出するまで層
間絶縁膜１２１を研磨して層間絶縁膜１２１の表面を平
坦化する。
【００２０】次いで例えばエッチングによりダミーパタ
ーン１１４を選択的に除去して、図１の（８）に示すよ
うに、凹部１２２を形成した後、上記凹部１２２の底部
にあたる半導体基板１１１にゲート絶縁膜１２３を形成
する。このゲート絶縁膜１２３は、例えばＣＶＤ法によ
って酸化タンタル膜で形成する。または熱酸化法によっ
て酸化シリコン膜で形成してもよい。
ーン１１４を選択的に除去して、図１の（８）に示すよ
うに、凹部１２２を形成した後、上記凹部１２２の底部
にあたる半導体基板１１１にゲート絶縁膜１２３を形成
する。このゲート絶縁膜１２３は、例えばＣＶＤ法によ
って酸化タンタル膜で形成する。または熱酸化法によっ
て酸化シリコン膜で形成してもよい。
【００２１】続いて、図２の（９）に示すように、上記
凹部１２２を埋め込むようにゲート電極となる導電性膜
１２４を形成する。その導電性膜１２４は、例えばタン
グステン、アルミニウム、銅、タンタル等の金属膜、も
しくは窒化タングステン、窒化チタン等の金属化合物
膜、もしくはポリシリコン膜、もしくはそれらの積層膜
で形成する。
凹部１２２を埋め込むようにゲート電極となる導電性膜
１２４を形成する。その導電性膜１２４は、例えばタン
グステン、アルミニウム、銅、タンタル等の金属膜、も
しくは窒化タングステン、窒化チタン等の金属化合物
膜、もしくはポリシリコン膜、もしくはそれらの積層膜
で形成する。
【００２２】その後、ＣＭＰによって、層間絶縁膜１２
１上の余分な上記導電性膜１２４を除去して、図２の
（１０）に示すように、上記凹部１２２内に上記導電性
膜１２４を残すことでゲート電極１２５を形成する。こ
のようにして、埋め込みゲートが形成される。
１上の余分な上記導電性膜１２４を除去して、図２の
（１０）に示すように、上記凹部１２２内に上記導電性
膜１２４を残すことでゲート電極１２５を形成する。こ
のようにして、埋め込みゲートが形成される。
【００２３】その後、図示はしないが、さらに層間絶縁
膜を積層した後、その層間絶縁膜に配線とトランジスタ
部とを接続するコンタクトホールを形成する。そして、
所定の配線を形成する配線工程を行って、半導体装置が
形成される。
膜を積層した後、その層間絶縁膜に配線とトランジスタ
部とを接続するコンタクトホールを形成する。そして、
所定の配線を形成する配線工程を行って、半導体装置が
形成される。
【００２４】このように、層間絶縁膜１２１を酸化シリ
コン膜で形成し、サイドウォール１１７、１１８を窒化
シリコン膜で形成することにより、サイドウォール１１
７、１１８がソース、ドレイン領域となる高濃度不純物
領域１１９、１２０を形成する際のイオン注入マスクに
なるとともに、活性領域のコンタクトホール、すなわち
ソース、ドレイン領域とその上部に形成される金属配線
とを接続させるためのコンタクトホールを形成する際の
エッチングストッパともなる。また、サイドウォール１
１７、１１８は、コンタクトホール内に埋め込まれる導
電性材料とゲート電極１２５の側壁とが接触しないよう
にする作用も有する。
コン膜で形成し、サイドウォール１１７、１１８を窒化
シリコン膜で形成することにより、サイドウォール１１
７、１１８がソース、ドレイン領域となる高濃度不純物
領域１１９、１２０を形成する際のイオン注入マスクに
なるとともに、活性領域のコンタクトホール、すなわち
ソース、ドレイン領域とその上部に形成される金属配線
とを接続させるためのコンタクトホールを形成する際の
エッチングストッパともなる。また、サイドウォール１
１７、１１８は、コンタクトホール内に埋め込まれる導
電性材料とゲート電極１２５の側壁とが接触しないよう
にする作用も有する。
【００２５】
【発明が解決しようとする課題】しかしながら、従来の
技術による半導体装置の製造方法では、半導体基板の低
濃度不純物領域は、ＲＴＡの熱によってダミーゲートパ
ターンの端部よりその内側方向に拡がりを持って形成さ
れる。その後、ダミーゲートパターンを選択的に除去し
て凹部を形成し、その凹部の内部に導電性膜を埋め込む
ことでゲート電極を形成するため、低濃度不純物領域上
の一部にゲート絶縁膜を介してゲート電極がオーバラッ
プした状態に形成される。このような構成では、ゲート
と低濃度不純物領域との間で寄生容量を持つことにな
る。このため、ゲート長の微細化にともなって、ゲート
と低濃度不純物領域とのいわゆるオーバラップ容量の占
める割合は増大し、素子に与える影響は顕著になる。
技術による半導体装置の製造方法では、半導体基板の低
濃度不純物領域は、ＲＴＡの熱によってダミーゲートパ
ターンの端部よりその内側方向に拡がりを持って形成さ
れる。その後、ダミーゲートパターンを選択的に除去し
て凹部を形成し、その凹部の内部に導電性膜を埋め込む
ことでゲート電極を形成するため、低濃度不純物領域上
の一部にゲート絶縁膜を介してゲート電極がオーバラッ
プした状態に形成される。このような構成では、ゲート
と低濃度不純物領域との間で寄生容量を持つことにな
る。このため、ゲート長の微細化にともなって、ゲート
と低濃度不純物領域とのいわゆるオーバラップ容量の占
める割合は増大し、素子に与える影響は顕著になる。
【００２６】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法である。す
なわち、半導体基板のトランジスタ形成領域にダミーゲ
ートパターンを形成する工程と、ダミーゲートパターン
をマスクにして半導体基板のトランジスタ形成領域に不
純物を導入して電気的活性領域を形成する工程と、半導
体基板上でかつダミーゲートパターンの側周に絶縁膜を
形成する工程と、ダミーゲートパターンを選択的に除去
して前記絶縁膜に凹部を形成する工程と、凹部の側壁に
オフセット絶縁膜を形成する工程と、凹部の底部の半導
体基板上にゲート絶縁膜を形成する工程と、凹部の内部
に導電性膜を埋め込むことでゲート電極を形成する工程
とを備えた半導体装置の製造方法である。その際、半導
体基板に導入した不純物の拡がり部分はオフセット絶縁
膜の直下に位置するように形成する。
決するためになされた半導体装置の製造方法である。す
なわち、半導体基板のトランジスタ形成領域にダミーゲ
ートパターンを形成する工程と、ダミーゲートパターン
をマスクにして半導体基板のトランジスタ形成領域に不
純物を導入して電気的活性領域を形成する工程と、半導
体基板上でかつダミーゲートパターンの側周に絶縁膜を
形成する工程と、ダミーゲートパターンを選択的に除去
して前記絶縁膜に凹部を形成する工程と、凹部の側壁に
オフセット絶縁膜を形成する工程と、凹部の底部の半導
体基板上にゲート絶縁膜を形成する工程と、凹部の内部
に導電性膜を埋め込むことでゲート電極を形成する工程
とを備えた半導体装置の製造方法である。その際、半導
体基板に導入した不純物の拡がり部分はオフセット絶縁
膜の直下に位置するように形成する。
【００２７】上記半導体装置の製造方法では、ダミーゲ
ートパターンを除去して形成した凹部の側壁ににオフセ
ット絶縁膜を形成することにより、ダミーゲートパター
ンをマスクにして半導体基板のトランジスタ形成領域に
不純物を導入して電気的活性領域の横方向に拡散した部
分はオフセット絶縁膜下に存在することになる。その
後、オフセット絶縁膜を形成した後の凹部に導電性膜を
埋め込んでゲート電極を形成することから、電気的活性
領域上の一部にゲート絶縁膜を介してゲート電極がオー
バラップしている領域はなくなり、ゲートと電気的活性
領域間の寄生容量が低減される。このように、オフセッ
ト絶縁膜を形成してから導電性膜を埋め込むことでゲー
ト電極を形成するので、ゲート長の微細化が図れるとと
もに、寄生容量を低減することができるので、トランジ
スタの高速化が実現される。また、オフセット絶縁膜の
膜厚を制御することによりオフセット絶縁膜と電気的活
性領域とのオーバラップ量が調整される。
ートパターンを除去して形成した凹部の側壁ににオフセ
ット絶縁膜を形成することにより、ダミーゲートパター
ンをマスクにして半導体基板のトランジスタ形成領域に
不純物を導入して電気的活性領域の横方向に拡散した部
分はオフセット絶縁膜下に存在することになる。その
後、オフセット絶縁膜を形成した後の凹部に導電性膜を
埋め込んでゲート電極を形成することから、電気的活性
領域上の一部にゲート絶縁膜を介してゲート電極がオー
バラップしている領域はなくなり、ゲートと電気的活性
領域間の寄生容量が低減される。このように、オフセッ
ト絶縁膜を形成してから導電性膜を埋め込むことでゲー
ト電極を形成するので、ゲート長の微細化が図れるとと
もに、寄生容量を低減することができるので、トランジ
スタの高速化が実現される。また、オフセット絶縁膜の
膜厚を制御することによりオフセット絶縁膜と電気的活
性領域とのオーバラップ量が調整される。
【００２８】
【発明の実施の形態】本発明の実施の形態の一例を、図
１の製造工程図によって説明する。
１の製造工程図によって説明する。
【００２９】前記従来の技術で説明した製造方法と同様
の製造プロセスによって、図１の（１）に示すように、
通常の素子分離領域の形成技術によって、半導体基板
（例えばｎ型もしくはｐ型のシリコン基板）１１に、ト
ランジスタ形成領域を分離する素子分離領域１２を形成
する。この素子分離領域１２は、例えばトレンチ法もし
くはＬＯＣＯＳ（Local Oxidation of Silicon）法によ
り形成する。
の製造プロセスによって、図１の（１）に示すように、
通常の素子分離領域の形成技術によって、半導体基板
（例えばｎ型もしくはｐ型のシリコン基板）１１に、ト
ランジスタ形成領域を分離する素子分離領域１２を形成
する。この素子分離領域１２は、例えばトレンチ法もし
くはＬＯＣＯＳ（Local Oxidation of Silicon）法によ
り形成する。
【００３０】次いで、上記素子分離領域１２に区画され
た上記半導体基板１１のｎ型ＦＥＴとなる活性領域にｐ
型ウエル領域１３を形成する。一方、図示はしないが、
上記半導体基板１１のｎ型ＦＥＴとなる活性領域にｐ型
ウエル領域を形成する。
た上記半導体基板１１のｎ型ＦＥＴとなる活性領域にｐ
型ウエル領域１３を形成する。一方、図示はしないが、
上記半導体基板１１のｎ型ＦＥＴとなる活性領域にｐ型
ウエル領域を形成する。
【００３１】次いで、半導体基板１１をエッチングより
保護するために薄いシリコン酸化膜（図示せず）を形成
した後、ダミーゲートパターンを形成する。このダミー
ゲートパターンを形成するには、まず、例えばＣＶＤ法
によって、半導体基板１１上にダミーゲート電極層３１
（２点鎖線で示す部分も含む）を、例えばポリシリコン
を２００ｎｍの厚さに堆積して形成する。
保護するために薄いシリコン酸化膜（図示せず）を形成
した後、ダミーゲートパターンを形成する。このダミー
ゲートパターンを形成するには、まず、例えばＣＶＤ法
によって、半導体基板１１上にダミーゲート電極層３１
（２点鎖線で示す部分も含む）を、例えばポリシリコン
を２００ｎｍの厚さに堆積して形成する。
【００３２】次いで、レジスト塗布技術およびリソグラ
フィー技術により、ダミーゲート電極層３１上にダミー
ゲートパターンを形成するためのマスクとなるレジスト
パターン３３を形成する。
フィー技術により、ダミーゲート電極層３１上にダミー
ゲートパターンを形成するためのマスクとなるレジスト
パターン３３を形成する。
【００３３】その後、上記レジストパターン３３をエッ
チングマスクに用いた、例えば反応性イオンエッチング
によりダミーゲート電極層３１を異方性加工してダミー
ゲートパターン１４を形成する。その後、上記レジスト
パターン３３を除去する。
チングマスクに用いた、例えば反応性イオンエッチング
によりダミーゲート電極層３１を異方性加工してダミー
ゲートパターン１４を形成する。その後、上記レジスト
パターン３３を除去する。
【００３４】次いで、前記従来の技術で説明した製造方
法と同様の製造プロセスによって、図１の（２）に示す
ように、上記ダミーゲートパターン１４をマスクにして
イオン注入法により、ダミーゲートパターン１４の両側
における半導体基板１１に不純物を低濃度に導入して電
気的活性領域となる低濃度不純物領域１５、１６を形成
する。一例としては、ｎ型ＦＥＴの領域には、加速エネ
ルギーが１０ｋｅＶ、ドーズ量が８×１０14個／ｃｍ2
となる条件でヒ素イオン（Ａｓ+ ）を注入し、ｐ型ＦＥ
Ｔの領域には、加速エネルギーが例えば１０ｋｅＶ、ド
ーズ量が８×１０14個／ｃｍ2 となる条件で二フッ化ホ
ウ素イオン（ＢＦ2 + ）を注入して、上記低濃度不純物
領域を形成する。
法と同様の製造プロセスによって、図１の（２）に示す
ように、上記ダミーゲートパターン１４をマスクにして
イオン注入法により、ダミーゲートパターン１４の両側
における半導体基板１１に不純物を低濃度に導入して電
気的活性領域となる低濃度不純物領域１５、１６を形成
する。一例としては、ｎ型ＦＥＴの領域には、加速エネ
ルギーが１０ｋｅＶ、ドーズ量が８×１０14個／ｃｍ2
となる条件でヒ素イオン（Ａｓ+ ）を注入し、ｐ型ＦＥ
Ｔの領域には、加速エネルギーが例えば１０ｋｅＶ、ド
ーズ量が８×１０14個／ｃｍ2 となる条件で二フッ化ホ
ウ素イオン（ＢＦ2 + ）を注入して、上記低濃度不純物
領域を形成する。
【００３５】次いで、前記従来の技術で説明した製造方
法と同様の製造プロセスによって、図１の（３）に示す
ように、例えば９５０℃で１０秒間のＲＴＡを行って半
導体基板１１に導入した上記不純物を拡散させる。この
際、不純物はいわゆる横方向にも拡散することにより、
ダミーゲートパターン１４の一部と低濃度不純物領域１
５、１６の一部とがオーバラップする状態となる。
法と同様の製造プロセスによって、図１の（３）に示す
ように、例えば９５０℃で１０秒間のＲＴＡを行って半
導体基板１１に導入した上記不純物を拡散させる。この
際、不純物はいわゆる横方向にも拡散することにより、
ダミーゲートパターン１４の一部と低濃度不純物領域１
５、１６の一部とがオーバラップする状態となる。
【００３６】次いで、例えばＣＶＤ法によって、上記半
導体基板１１上に上記ダミーゲートパターン１４を被覆
する状態に絶縁膜を成膜した後、その絶縁膜を全面エッ
チバックすることで、ダミーゲートパターン１４の側壁
に上記絶縁膜のサイドウォール１７、１８を形成する。
この絶縁膜は、例えば窒化シリコン膜もしくは酸化シリ
コン膜で形成する。ここでは、窒化シリコン膜で形成し
た。
導体基板１１上に上記ダミーゲートパターン１４を被覆
する状態に絶縁膜を成膜した後、その絶縁膜を全面エッ
チバックすることで、ダミーゲートパターン１４の側壁
に上記絶縁膜のサイドウォール１７、１８を形成する。
この絶縁膜は、例えば窒化シリコン膜もしくは酸化シリ
コン膜で形成する。ここでは、窒化シリコン膜で形成し
た。
【００３７】次いで、上記ダミーゲートパターン１４お
よびサイドウォール１７、１８をマスクにしてイオン注
入法により、ダミーゲートパターン１４の両側にサイド
ウォール１７、１８を介して半導体基板１１に不純物を
高濃度に導入して、ＦＥＴの高濃度不純物領域（ソー
ス、ドレイン領域）１９、２０を形成する。一例として
は、ｎ型ＦＥＴの領域には、加速エネルギーが５０ｋｅ
Ｖ、ドーズ量が３×１０15個／ｃｍ2 となる条件でヒ素
イオン（Ａｓ+ ）を注入し、ｐ型ＦＥＴの領域には、加
速エネルギーが例えば２０ｋｅＶ、ドーズ量が３×１０
15個／ｃｍ2 となる条件で二フッ化ホウ素イオン（ＢＦ
2 + ）を注入して、上記高濃度不純物領域を形成する。
よびサイドウォール１７、１８をマスクにしてイオン注
入法により、ダミーゲートパターン１４の両側にサイド
ウォール１７、１８を介して半導体基板１１に不純物を
高濃度に導入して、ＦＥＴの高濃度不純物領域（ソー
ス、ドレイン領域）１９、２０を形成する。一例として
は、ｎ型ＦＥＴの領域には、加速エネルギーが５０ｋｅ
Ｖ、ドーズ量が３×１０15個／ｃｍ2 となる条件でヒ素
イオン（Ａｓ+ ）を注入し、ｐ型ＦＥＴの領域には、加
速エネルギーが例えば２０ｋｅＶ、ドーズ量が３×１０
15個／ｃｍ2 となる条件で二フッ化ホウ素イオン（ＢＦ
2 + ）を注入して、上記高濃度不純物領域を形成する。
【００３８】その後、前記従来の技術で説明した製造方
法と同様の製造プロセスによって、図１の（４）に示す
ように、例えば１０００℃で１０秒間のＲＴＡを行って
半導体基板１１に導入した不純物の活性化を図る。その
際、高濃度不純物領域１９、２０の不純物はいわゆる横
方向にも拡散される。
法と同様の製造プロセスによって、図１の（４）に示す
ように、例えば１０００℃で１０秒間のＲＴＡを行って
半導体基板１１に導入した不純物の活性化を図る。その
際、高濃度不純物領域１９、２０の不純物はいわゆる横
方向にも拡散される。
【００３９】次いで、例えばＣＶＤ法によって、半導体
基板１１上にダミーゲートパターン１４およびサイドウ
ォール１７、１８等を覆う絶縁膜２１を、例えば酸化シ
リコン膜で形成する。その後、例えばＣＭＰによって、
ダミーゲートパターン１４が露出するまで絶縁膜２１を
研磨して絶縁膜２１の表面を平坦化する。
基板１１上にダミーゲートパターン１４およびサイドウ
ォール１７、１８等を覆う絶縁膜２１を、例えば酸化シ
リコン膜で形成する。その後、例えばＣＭＰによって、
ダミーゲートパターン１４が露出するまで絶縁膜２１を
研磨して絶縁膜２１の表面を平坦化する。
【００４０】次いで、例えばエッチングによりダミーパ
ターン１４を選択的に除去して、図１の（５）に示すよ
うに、凹部２２を形成する。その後、凹部２２の内面に
オフセット絶縁膜を形成するための絶縁膜２３を、例え
ば２０ｎｍの厚さに形成する。この絶縁膜２３は、上記
絶縁膜２１を酸化シリコンで形成した場合には、酸化シ
リコンとエッチング選択比が取れる材料として、例えば
窒化シリコンで形成する。上記絶縁膜２３の膜厚は、ダ
ミーゲートゲート１４〔図１の（４）参照〕と低濃度不
純物領域１５、１６とがオーバラップする領域の幅ｗと
同等もしくはそれよりも大きくなる値となるようにす
る。
ターン１４を選択的に除去して、図１の（５）に示すよ
うに、凹部２２を形成する。その後、凹部２２の内面に
オフセット絶縁膜を形成するための絶縁膜２３を、例え
ば２０ｎｍの厚さに形成する。この絶縁膜２３は、上記
絶縁膜２１を酸化シリコンで形成した場合には、酸化シ
リコンとエッチング選択比が取れる材料として、例えば
窒化シリコンで形成する。上記絶縁膜２３の膜厚は、ダ
ミーゲートゲート１４〔図１の（４）参照〕と低濃度不
純物領域１５、１６とがオーバラップする領域の幅ｗと
同等もしくはそれよりも大きくなる値となるようにす
る。
【００４１】その後、上記絶縁膜２３を全面エッチバッ
クすることで、図１の（６）に示すように、凹部２２の
側壁に上記絶縁膜２３からなるオフセット絶縁膜２４、
２５を形成する。このオフセット絶縁膜２４、２５は上
記低濃度不純物領域１５、１６が直下に位置するように
形成する。なお、例えばオフセット絶縁膜端の２４ａと
低濃度不純物領域端１５ａ、およびオフセット絶縁膜端
の２５ａと低濃度不純物領域端１６ａが一致していても
よい。
クすることで、図１の（６）に示すように、凹部２２の
側壁に上記絶縁膜２３からなるオフセット絶縁膜２４、
２５を形成する。このオフセット絶縁膜２４、２５は上
記低濃度不純物領域１５、１６が直下に位置するように
形成する。なお、例えばオフセット絶縁膜端の２４ａと
低濃度不純物領域端１５ａ、およびオフセット絶縁膜端
の２５ａと低濃度不純物領域端１６ａが一致していても
よい。
【００４２】次いで、図１の（７）に示すように、上記
オフセット絶縁膜２４、２５を形成した上記凹部２２の
底部にあたる半導体基板１１にゲート絶縁膜２６を形成
する。このゲート絶縁膜２６は、例えば熱酸化法により
酸化シリコン膜で形成する。またはＣＶＤ法によって、
窒化タンタル膜、窒化タングステン膜、窒化チタン膜も
しくは酸化タンタル膜で形成してもよい。
オフセット絶縁膜２４、２５を形成した上記凹部２２の
底部にあたる半導体基板１１にゲート絶縁膜２６を形成
する。このゲート絶縁膜２６は、例えば熱酸化法により
酸化シリコン膜で形成する。またはＣＶＤ法によって、
窒化タンタル膜、窒化タングステン膜、窒化チタン膜も
しくは酸化タンタル膜で形成してもよい。
【００４３】続いて、上記オフセット絶縁膜２４、２５
を形成した上記凹部２２を埋め込むようにゲート電極と
なる導電性膜２７を形成する。上記導電性膜２７は、例
えばタングステン、アルミニウム、銅、タンタル等の金
属膜、もしくは窒化タングステン、窒化チタン、窒化タ
ンタル等の金属化合物膜、もしくはポリシリコン膜、も
しくはそれらの積層膜で形成する。図面では、一例とし
て、上記窒化金属膜でバリア層２８を形成し、その上に
上記金属膜２９を形成した例を示した。
を形成した上記凹部２２を埋め込むようにゲート電極と
なる導電性膜２７を形成する。上記導電性膜２７は、例
えばタングステン、アルミニウム、銅、タンタル等の金
属膜、もしくは窒化タングステン、窒化チタン、窒化タ
ンタル等の金属化合物膜、もしくはポリシリコン膜、も
しくはそれらの積層膜で形成する。図面では、一例とし
て、上記窒化金属膜でバリア層２８を形成し、その上に
上記金属膜２９を形成した例を示した。
【００４４】その後、ＣＭＰによって、絶縁膜２１上の
余分な上記導電性膜２７およびゲート絶縁膜２６を除去
して、図１の（８）に示すように、上記オフセット絶縁
膜２４、２５を形成した上記凹部２２内に上記導電性膜
２７を残すことでゲート電極３０を形成する。このよう
にして、埋め込みゲートが形成される。
余分な上記導電性膜２７およびゲート絶縁膜２６を除去
して、図１の（８）に示すように、上記オフセット絶縁
膜２４、２５を形成した上記凹部２２内に上記導電性膜
２７を残すことでゲート電極３０を形成する。このよう
にして、埋め込みゲートが形成される。
【００４５】その後、図示はしないが、さらに絶縁膜を
積層した後、その絶縁膜に配線とトランジスタ部とを接
続するコンタクトホールを形成する。そして、所定の配
線を形成する配線工程を行って、半導体装置が形成され
る。
積層した後、その絶縁膜に配線とトランジスタ部とを接
続するコンタクトホールを形成する。そして、所定の配
線を形成する配線工程を行って、半導体装置が形成され
る。
【００４６】このように、絶縁膜２１を酸化シリコン膜
で形成し、サイドウォール２４、２５を窒化シリコン膜
で形成することにより、サイドウォール２４、２５がソ
ース、ドレイン領域となる高濃度不純物領域１９、２０
を形成する際のイオン注入マスクになるとともに、活性
領域のコンタクトホール、すなわち高濃度不純物領域１
９、２０とその上部に形成される金属配線とを接続させ
るためのコンタクトホールを形成する際のエッチングス
トッパともなる。また、サイドウォール２４、２５は、
コンタクトホール内に埋め込まれる導電性材料とゲート
電極３０の側壁とが接触しないようにする作用も有す
る。
で形成し、サイドウォール２４、２５を窒化シリコン膜
で形成することにより、サイドウォール２４、２５がソ
ース、ドレイン領域となる高濃度不純物領域１９、２０
を形成する際のイオン注入マスクになるとともに、活性
領域のコンタクトホール、すなわち高濃度不純物領域１
９、２０とその上部に形成される金属配線とを接続させ
るためのコンタクトホールを形成する際のエッチングス
トッパともなる。また、サイドウォール２４、２５は、
コンタクトホール内に埋め込まれる導電性材料とゲート
電極３０の側壁とが接触しないようにする作用も有す
る。
【００４７】なお、上記製造方法において、ＬＤＤ（Li
ghtly Doped Drain ）構造を形成する必要がない場合に
は、ダミーゲートパターン１４をマスクにして半導体基
板１１に不純物を導入することで電気的活性領域を形成
した後、上記説明したサイドウォール１７、１８の形成
工程および高濃度不純物領域１９、２０の形成工程を行
わずにダミーゲートパターン１４の上部表面を露出させ
るようにした上記絶縁膜２１の形成工程を行う。その
後、上記説明したダミーゲートパターン１４を除去して
凹部２２を形成する工程以降を行えばよい。
ghtly Doped Drain ）構造を形成する必要がない場合に
は、ダミーゲートパターン１４をマスクにして半導体基
板１１に不純物を導入することで電気的活性領域を形成
した後、上記説明したサイドウォール１７、１８の形成
工程および高濃度不純物領域１９、２０の形成工程を行
わずにダミーゲートパターン１４の上部表面を露出させ
るようにした上記絶縁膜２１の形成工程を行う。その
後、上記説明したダミーゲートパターン１４を除去して
凹部２２を形成する工程以降を行えばよい。
【００４８】上記実施の形態で説明した製造方法では、
ダミーゲートパターン１４を除去して形成した凹部２２
の側壁ににオフセット絶縁膜２４、２５を形成すること
により、ダミーゲートパターン１４をマスクにして半導
体基板１１のトランジスタ形成領域に不純物を導入して
電気的活性領域となる低濃度不純物領域１５、１６の横
方向に拡散した部分はオフセット絶縁膜２４、２５下に
存在することになる。その後、オフセット絶縁膜２４、
２５を形成した後の凹部２２に導電性膜２７を埋め込ん
でゲート電極３０を形成することから、電気的活性領域
となる低濃度不純物領域１５、１６上の一部にゲート絶
縁膜２６を介してゲート電極３０がオーバラップしてい
る領域はなく、ゲート電極３０と低濃度不純物領域１
５、１６間の寄生容量が低減される。このように、オフ
セット絶縁膜２４、２５を形成してから凹部２２に導電
性膜２７を埋め込むことでゲート電極３０を形成するの
で、ゲート長の微細化が図れるとともに、寄生容量を低
減できるので、トランジスタの高速化が実現される。ま
た、オフセット絶縁膜２４、２５の膜厚を制御すること
によりオフセット絶縁膜２４、２５と電気的活性領域と
なる低濃度不純物領域１５、１６とのオーバラップ量が
調整される。
ダミーゲートパターン１４を除去して形成した凹部２２
の側壁ににオフセット絶縁膜２４、２５を形成すること
により、ダミーゲートパターン１４をマスクにして半導
体基板１１のトランジスタ形成領域に不純物を導入して
電気的活性領域となる低濃度不純物領域１５、１６の横
方向に拡散した部分はオフセット絶縁膜２４、２５下に
存在することになる。その後、オフセット絶縁膜２４、
２５を形成した後の凹部２２に導電性膜２７を埋め込ん
でゲート電極３０を形成することから、電気的活性領域
となる低濃度不純物領域１５、１６上の一部にゲート絶
縁膜２６を介してゲート電極３０がオーバラップしてい
る領域はなく、ゲート電極３０と低濃度不純物領域１
５、１６間の寄生容量が低減される。このように、オフ
セット絶縁膜２４、２５を形成してから凹部２２に導電
性膜２７を埋め込むことでゲート電極３０を形成するの
で、ゲート長の微細化が図れるとともに、寄生容量を低
減できるので、トランジスタの高速化が実現される。ま
た、オフセット絶縁膜２４、２５の膜厚を制御すること
によりオフセット絶縁膜２４、２５と電気的活性領域と
なる低濃度不純物領域１５、１６とのオーバラップ量が
調整される。
【００４９】
【発明の効果】以上、説明したように本発明によれば、
半導体基板上に形成したダミーゲートパターンをマスク
にして半導体基板に電気的活性領域を形成し、その後ダ
ミーゲートパターンを除去して形成した凹部の側壁にオ
フセット絶縁膜を形成した後、凹部に導電性膜を埋め込
んでゲート電極を形成するため、ゲート長の微細化が図
れるとともに、電気的活性領域の横方向に拡散した領域
上をオフセット絶縁膜で覆うことができる。そのため、
電気的活性領域上にゲート絶縁膜を介してゲート電極が
オーバラップする領域を少なくできることから、寄生容
量を低減することができる。よって、トランジスタの高
速化が実現できる。
半導体基板上に形成したダミーゲートパターンをマスク
にして半導体基板に電気的活性領域を形成し、その後ダ
ミーゲートパターンを除去して形成した凹部の側壁にオ
フセット絶縁膜を形成した後、凹部に導電性膜を埋め込
んでゲート電極を形成するため、ゲート長の微細化が図
れるとともに、電気的活性領域の横方向に拡散した領域
上をオフセット絶縁膜で覆うことができる。そのため、
電気的活性領域上にゲート絶縁膜を介してゲート電極が
オーバラップする領域を少なくできることから、寄生容
量を低減することができる。よって、トランジスタの高
速化が実現できる。
【図１】本発明の実施の形態の一例を説明する製造工程
図である。
図である。
【図２】従来の技術の一例を説明する製造工程図であ
る。
る。
１１…半導体基板、１４…ダミーゲートパターン、１
５，１６…高濃度不純物領域、２１…絶縁膜、２２…凹
部、２４，２５…オフセット絶縁膜、２６…ゲート絶縁
膜、２７…導電性膜、３０…ゲート電極
５，１６…高濃度不純物領域、２１…絶縁膜、２２…凹
部、２４，２５…オフセット絶縁膜、２６…ゲート絶縁
膜、２７…導電性膜、３０…ゲート電極
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB02 BB04 BB17 BB18 BB30 BB32 BB33 CC05 DD03 DD91 EE03 EE14 FF07 FF13 FF18 GG09 GG10 GG14 HH20 5F040 DA01 DA11 DB03 DC01 EC01 EC04 EC07 EC08 EC10 EC19 ED03 EF02 EF11 EK01 EK05 FA02 FB02 FB05 FC00 FC28
Claims (2)
- 【請求項１】 半導体基板のトランジスタ形成領域にダ
ミーゲートパターンを形成する工程と、 前記ダミーゲートパターンをマスクにして前記半導体基
板のトランジスタ形成領域に不純物を導入し、電気的活
性領域を形成する工程と、 前記半導体基板上でかつ前記ダミーゲートパターンの側
周に絶縁膜を形成する工程と、 前記ダミーゲートパターンを選択的に除去して前記絶縁
膜に凹部を形成する工程と、 前記凹部の側壁にオフセット絶縁膜を形成する工程と、 前記凹部の底部の前記半導体基板上にゲート絶縁膜を形
成する工程と、 前記凹部の内部に導電性膜を埋め込むことでゲート電極
を形成する工程とを備えた半導体装置の製造方法。 - 【請求項２】 前記半導体基板に導入した不純物の拡が
り部分は前記オフセット絶縁膜の直下に位置することを
特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11188644A JP2001015749A (ja) | 1999-07-02 | 1999-07-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11188644A JP2001015749A (ja) | 1999-07-02 | 1999-07-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001015749A true JP2001015749A (ja) | 2001-01-19 |
Family
ID=16227333
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11188644A Pending JP2001015749A (ja) | 1999-07-02 | 1999-07-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001015749A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334992A (ja) * | 2001-05-10 | 2002-11-22 | Kawasaki Microelectronics Kk | 半導体装置及びその製造方法 |
| JP2003046079A (ja) * | 2001-07-27 | 2003-02-14 | Hitachi Ltd | 半導体装置及びその製造方法 |
| CN100369207C (zh) * | 2005-03-31 | 2008-02-13 | 中国科学院微电子研究所 | 一种替代栅的制备方法 |
| KR100935773B1 (ko) | 2007-11-26 | 2010-01-06 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| JP2010287760A (ja) * | 2009-06-12 | 2010-12-24 | Sony Corp | 半導体装置およびその製造方法 |
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| US9508820B2 (en) | 2013-10-24 | 2016-11-29 | Samsung Electronics Company, Ltd. | Semiconductor devices and methods of manufacturing the same |
-
1999
- 1999-07-02 JP JP11188644A patent/JP2001015749A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4707259B2 (ja) * | 2001-05-10 | 2011-06-22 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
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