JP2003037115A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 素子分離領域におけるコンタクトと基板間リ
ークの発生を防止する。 【解決手段】 半導体基板にトレンチ分離構造の素子分
離領域を持つ半導体装置の製造方法において、素子分離
領域に隣接する素子形成領域にゲート電極を形成し、Ｌ
ＤＤ領域用の第１不純物拡散領域を形成する工程と、半
導体基板上に第１絶縁膜及び第２絶縁膜をこの順で形成
する工程と、第１絶縁膜をエッチングストッパとしてエ
ッチバックを行い、ゲート電極の側面上に第１絶縁膜を
介して第２絶縁膜からなる第１サイドウォールを形成す
る工程と、全面エッチバックを行い第１絶縁膜をエッチ
ングして、ゲート電極の側面上に第１絶縁膜からなる第
２サイドウォールを形成する工程と、ソース／ドレイン
領域用の第２不純物拡散領域を形成した後、半導体基板
上に層間絶縁膜を形成し、第２不純物拡散領域に達する
コンタクトホールを形成する工程を実施する。
ークの発生を防止する。 【解決手段】 半導体基板にトレンチ分離構造の素子分
離領域を持つ半導体装置の製造方法において、素子分離
領域に隣接する素子形成領域にゲート電極を形成し、Ｌ
ＤＤ領域用の第１不純物拡散領域を形成する工程と、半
導体基板上に第１絶縁膜及び第２絶縁膜をこの順で形成
する工程と、第１絶縁膜をエッチングストッパとしてエ
ッチバックを行い、ゲート電極の側面上に第１絶縁膜を
介して第２絶縁膜からなる第１サイドウォールを形成す
る工程と、全面エッチバックを行い第１絶縁膜をエッチ
ングして、ゲート電極の側面上に第１絶縁膜からなる第
２サイドウォールを形成する工程と、ソース／ドレイン
領域用の第２不純物拡散領域を形成した後、半導体基板
上に層間絶縁膜を形成し、第２不純物拡散領域に達する
コンタクトホールを形成する工程を実施する。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ分離構造
を有する半導体装置の製造方法に関する。
を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴い、素
子構造の微細化とともに素子分離構造に対しても微細化
が求められている。そこで、従来のＬＯＣＯＳ法に代わ
り、より微細な素子分離構造の形成に適したトレンチ分
離（Trench Isolation）法が提案されている。
子構造の微細化とともに素子分離構造に対しても微細化
が求められている。そこで、従来のＬＯＣＯＳ法に代わ
り、より微細な素子分離構造の形成に適したトレンチ分
離（Trench Isolation）法が提案されている。
【０００３】トレンチ分離法による素子分離構造の形成
は次のようにして行われている。まず、半導体基板を素
子間の隔離に必要な深さまでエッチングして凹部、すな
わちトレンチ（trench）を形成し、次にこのトレンチを
埋め込むようにシリコン酸化膜等の絶縁膜を形成した
後、化学的機械的研磨（ＣＭＰ）等により平坦化処理を
行いトレンチ内以外の絶縁膜を除去して、トレンチ内に
埋め込まれた絶縁膜（埋込絶縁膜）で構成される素子分
離領域を形成している。
は次のようにして行われている。まず、半導体基板を素
子間の隔離に必要な深さまでエッチングして凹部、すな
わちトレンチ（trench）を形成し、次にこのトレンチを
埋め込むようにシリコン酸化膜等の絶縁膜を形成した
後、化学的機械的研磨（ＣＭＰ）等により平坦化処理を
行いトレンチ内以外の絶縁膜を除去して、トレンチ内に
埋め込まれた絶縁膜（埋込絶縁膜）で構成される素子分
離領域を形成している。
【０００４】従来、ＳＲＡＭ等の半導体記憶装置の製造
において、このようなトレンチ分離構造が形成された半
導体基板上には、次のようにしてトランジスタが形成さ
れていた。
において、このようなトレンチ分離構造が形成された半
導体基板上には、次のようにしてトランジスタが形成さ
れていた。
【０００５】図１１〜１３に、ＬＤＤ（Lightly Doped
Drain）構造を有するＭＯＳトランジスタの工程断面図
を示す。
Drain）構造を有するＭＯＳトランジスタの工程断面図
を示す。
【０００６】まず、トレンチ分離構造の素子分離領域１
０２が形成されたシリコン基板１０１上に、ゲート絶縁
膜となる熱酸化膜（不図示）を形成した後、不純物導入
多結晶シリコン層を形成し、この多結晶シリコン層をリ
ソグラフィ技術とエッチング技術によりパターニングし
てゲート電極１０４を形成する（図１１（ａ））。
０２が形成されたシリコン基板１０１上に、ゲート絶縁
膜となる熱酸化膜（不図示）を形成した後、不純物導入
多結晶シリコン層を形成し、この多結晶シリコン層をリ
ソグラフィ技術とエッチング技術によりパターニングし
てゲート電極１０４を形成する（図１１（ａ））。
【０００７】次に、ゲート電極１０４をマスクとして、
低いドース量の不純物イオン注入を行って、基板とは反
対導電型のＬＤＤ領域用の低濃度不純物領域１０５を形
成する（図１１（ｂ））。
低いドース量の不純物イオン注入を行って、基板とは反
対導電型のＬＤＤ領域用の低濃度不純物領域１０５を形
成する（図１１（ｂ））。
【０００８】続いて、ゲート電極１０４を覆うシリコン
酸化膜１０６を形成し（図１１（ｃ））、このシリコン
酸化膜１０６をエッチバックしてゲート電極１０４の側
面に酸化シリコンからなるサイドウォール１０６ａを形
成する（図１２（ａ））。このエッチバック（以下適宜
「サイドウォールエッチバック」という。）は、シリコ
ン酸化膜１０６を異方性エッチングしてゲート電極１０
４及びシリコン基板１０１の上面が露出するように行わ
れる。その際、基板表面上のシリコン酸化膜を完全に除
去するために行うオーバーエッチングにより、素子分離
領域１０２のトレンチ内のシリコン酸化膜からなる埋込
絶縁膜がエッチングされ、結果、この埋込絶縁膜の上面
が基板平面より低くなる。
酸化膜１０６を形成し（図１１（ｃ））、このシリコン
酸化膜１０６をエッチバックしてゲート電極１０４の側
面に酸化シリコンからなるサイドウォール１０６ａを形
成する（図１２（ａ））。このエッチバック（以下適宜
「サイドウォールエッチバック」という。）は、シリコ
ン酸化膜１０６を異方性エッチングしてゲート電極１０
４及びシリコン基板１０１の上面が露出するように行わ
れる。その際、基板表面上のシリコン酸化膜を完全に除
去するために行うオーバーエッチングにより、素子分離
領域１０２のトレンチ内のシリコン酸化膜からなる埋込
絶縁膜がエッチングされ、結果、この埋込絶縁膜の上面
が基板平面より低くなる。
【０００９】次に、後に行うソース／ドレイン領域形成
用のイオン注入に際してチャネリングを防止するため
に、シリコン酸化膜からなるチャネリング防止膜１０７
を形成する（図１２（ｂ））。続いて、このチャネリン
グ防止膜１０７を介して高いドース量の不純物イオン注
入を行って、ソース／ドレイン領域となる高濃度不純物
領域１０８を形成する。その際、ゲート電極１０４とサ
イドウォール１０６ａがマスクとして機能し、サイドウ
ォール１０６ａ下の低濃度不純物領域１０５をＬＤＤ領
域１０５ａとするＬＤＤ構造が形成される。
用のイオン注入に際してチャネリングを防止するため
に、シリコン酸化膜からなるチャネリング防止膜１０７
を形成する（図１２（ｂ））。続いて、このチャネリン
グ防止膜１０７を介して高いドース量の不純物イオン注
入を行って、ソース／ドレイン領域となる高濃度不純物
領域１０８を形成する。その際、ゲート電極１０４とサ
イドウォール１０６ａがマスクとして機能し、サイドウ
ォール１０６ａ下の低濃度不純物領域１０５をＬＤＤ領
域１０５ａとするＬＤＤ構造が形成される。
【００１０】次に、シリコン窒化膜からなるエッチング
ストッパ膜１０９を形成した後、シリコン酸化膜等の層
間絶縁膜１１０を形成する（図１２（ｃ））。
ストッパ膜１０９を形成した後、シリコン酸化膜等の層
間絶縁膜１１０を形成する（図１２（ｃ））。
【００１１】次いで、リソグラフィ技術とエッチング技
術によりソース／ドレイン領域１０８に達するコンタク
トホール１１１を形成する（図１３（ａ））。その後、
スパッタリング法を用いてこのコンタクトホール内にバ
リア金属膜を形成し、続いてＣＶＤ法によりＷ等の金属
膜を埋め込んでコンタクトを形成する（不図示）。
術によりソース／ドレイン領域１０８に達するコンタク
トホール１１１を形成する（図１３（ａ））。その後、
スパッタリング法を用いてこのコンタクトホール内にバ
リア金属膜を形成し、続いてＣＶＤ法によりＷ等の金属
膜を埋め込んでコンタクトを形成する（不図示）。
【００１２】
【発明が解決しようとする課題】近年の微細化・高集積
化の要請から、素子分離領域とコンタクトとをより近接
して配置し、かつ、短チャンネル効果抑制等のためソー
ス／ドレイン領域の接合深さをより浅く形成する必要性
がますます高くなってきた。
化の要請から、素子分離領域とコンタクトとをより近接
して配置し、かつ、短チャンネル効果抑制等のためソー
ス／ドレイン領域の接合深さをより浅く形成する必要性
がますます高くなってきた。
【００１３】素子分離領域とコンタクトをより近接して
配置しようとすると、コンタクトホール形成工程におい
て、目合わせズレ等によりコンタクトホール１１１が素
子分離領域にかかるように形成されやすくなる。このと
き、ソース／ドレイン領域の接合深さが浅く形成されて
いると、図１３（ｂ）に示すように、コンタクトと基板
との間でリークが発生するという問題が生じる。
配置しようとすると、コンタクトホール形成工程におい
て、目合わせズレ等によりコンタクトホール１１１が素
子分離領域にかかるように形成されやすくなる。このと
き、ソース／ドレイン領域の接合深さが浅く形成されて
いると、図１３（ｂ）に示すように、コンタクトと基板
との間でリークが発生するという問題が生じる。
【００１４】この問題は、ソース／ドレイン領域の接合
深さをより浅く形成する設計において、図１２（ａ）に
示すように、サイドウォールエッチバックの際、オーバ
ーエッチングによって素子分離領域１０２のトレンチ内
の埋込絶縁膜上面が基板平面より低下することに起因し
ている。通常、オーバーエッチングは、被エッチング膜
の厚さ分のエッチングを行った後に、被エッチング膜の
厚さの５０％以上の同膜がエッチング可能なように行わ
れ、被エッチング膜が厚いほど長くエッチングが行われ
ることとなる。サイドウォール形成用のシリコン酸化膜
１０６は１００ｎｍ程度以上のかなりの厚さを有するた
め、サイドウォールエッチバックを長時間行うことにな
る。結果、素子分離領域の埋込絶縁膜上面は深い位置ま
で低下することとなる。さらに、ソース／ドレイン領域
上にシリサイド膜を形成する場合は、その前処理である
基板上の酸化膜除去処理によって埋め込み絶縁膜上面が
より一層深い位置まで低下する。
深さをより浅く形成する設計において、図１２（ａ）に
示すように、サイドウォールエッチバックの際、オーバ
ーエッチングによって素子分離領域１０２のトレンチ内
の埋込絶縁膜上面が基板平面より低下することに起因し
ている。通常、オーバーエッチングは、被エッチング膜
の厚さ分のエッチングを行った後に、被エッチング膜の
厚さの５０％以上の同膜がエッチング可能なように行わ
れ、被エッチング膜が厚いほど長くエッチングが行われ
ることとなる。サイドウォール形成用のシリコン酸化膜
１０６は１００ｎｍ程度以上のかなりの厚さを有するた
め、サイドウォールエッチバックを長時間行うことにな
る。結果、素子分離領域の埋込絶縁膜上面は深い位置ま
で低下することとなる。さらに、ソース／ドレイン領域
上にシリサイド膜を形成する場合は、その前処理である
基板上の酸化膜除去処理によって埋め込み絶縁膜上面が
より一層深い位置まで低下する。
【００１５】このように素子分離領域の埋込絶縁膜上面
が基板平面より低下していると、このような素子分離領
域１０２にかかるコンタクトホール１１１が形成される
場合、エッチングストッパ膜１０９等のホール底の絶縁
膜除去時のオーバーエッチングによってさらにトレンチ
内の埋込絶縁膜がエッチングされ、ソース／ドレイン領
域１０８の接合深さより低い（深い）位置まで彫り込ま
れてしまう。このソース／ドレイン領域１０８の接合深
さより深く彫り込まれた部分１１２でコンタクトと基板
間のリークが発生する。ソース／ドレイン領域の接合深
さをより浅く形成しようとするほど、このリークは発生
しやすくなる。
が基板平面より低下していると、このような素子分離領
域１０２にかかるコンタクトホール１１１が形成される
場合、エッチングストッパ膜１０９等のホール底の絶縁
膜除去時のオーバーエッチングによってさらにトレンチ
内の埋込絶縁膜がエッチングされ、ソース／ドレイン領
域１０８の接合深さより低い（深い）位置まで彫り込ま
れてしまう。このソース／ドレイン領域１０８の接合深
さより深く彫り込まれた部分１１２でコンタクトと基板
間のリークが発生する。ソース／ドレイン領域の接合深
さをより浅く形成しようとするほど、このリークは発生
しやすくなる。
【００１６】また、ドライエッチングによるサイドウォ
ールエッチバック時のオーバーエッチ時間の長時間化
は、上記リークの発生原因となることに加え、基板表面
へのプラズマ衝突により結晶欠陥が形成しやすくなるこ
とから、欠陥性リークの発生等、素子特性低下の原因と
なり得る。
ールエッチバック時のオーバーエッチ時間の長時間化
は、上記リークの発生原因となることに加え、基板表面
へのプラズマ衝突により結晶欠陥が形成しやすくなるこ
とから、欠陥性リークの発生等、素子特性低下の原因と
なり得る。
【００１７】そこで本発明の目的は、前記の素子分離領
域におけるコンタクトと基板間リークの発生が防止さ
れ、あるいはさらにドライエッチングによる基板表面へ
のプラズマダメージが抑えられ、前記の欠陥性リークの
発生が防止された良好な素子特性を有する半導体装置を
歩留まり良く製造可能な方法を提供することにある。
域におけるコンタクトと基板間リークの発生が防止さ
れ、あるいはさらにドライエッチングによる基板表面へ
のプラズマダメージが抑えられ、前記の欠陥性リークの
発生が防止された良好な素子特性を有する半導体装置を
歩留まり良く製造可能な方法を提供することにある。
【００１８】
【課題を解決するための手段】第１の発明は、半導体基
板に形成されたトレンチと前記トレンチ内に埋め込まれ
た埋込絶縁膜を有するトレンチ分離構造の素子分離領域
を備えた半導体装置の製造方法であって、前記半導体基
板上の前記素子分離領域に隣接する素子形成領域にゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て前記半導体基板にイオン注入を行ってＬＤＤ領域用の
第１不純物拡散領域を形成する工程と、前記ゲート電極
を含む前記半導体基板の主面の全面に、第１絶縁膜及び
第２絶縁膜をこの順で形成する工程と、前記第１絶縁膜
をエッチングストッパとしてエッチバックを行い、前記
ゲート電極の側面上に前記第１絶縁膜を介して前記第２
絶縁膜からなる第１サイドウォールを形成する工程と、
全面エッチバックを行い前記第１絶縁膜をエッチングし
て、前記ゲート電極の側面上に前記第１絶縁膜からなる
第２サイドウォールを形成する工程と、前記ゲート電極
ならびに前記第１および第２サイドウォールをマスクと
してイオン注入を行ってソース／ドレイン領域用の第２
不純物拡散領域を形成する工程と、前記半導体基板の主
面の全面に層間絶縁膜を形成する工程と、前記層間絶縁
膜上面から前記第２不純物拡散領域に達するコンタクト
ホールを形成する工程と、を有する半導体装置の製造方
法に関する。
板に形成されたトレンチと前記トレンチ内に埋め込まれ
た埋込絶縁膜を有するトレンチ分離構造の素子分離領域
を備えた半導体装置の製造方法であって、前記半導体基
板上の前記素子分離領域に隣接する素子形成領域にゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て前記半導体基板にイオン注入を行ってＬＤＤ領域用の
第１不純物拡散領域を形成する工程と、前記ゲート電極
を含む前記半導体基板の主面の全面に、第１絶縁膜及び
第２絶縁膜をこの順で形成する工程と、前記第１絶縁膜
をエッチングストッパとしてエッチバックを行い、前記
ゲート電極の側面上に前記第１絶縁膜を介して前記第２
絶縁膜からなる第１サイドウォールを形成する工程と、
全面エッチバックを行い前記第１絶縁膜をエッチングし
て、前記ゲート電極の側面上に前記第１絶縁膜からなる
第２サイドウォールを形成する工程と、前記ゲート電極
ならびに前記第１および第２サイドウォールをマスクと
してイオン注入を行ってソース／ドレイン領域用の第２
不純物拡散領域を形成する工程と、前記半導体基板の主
面の全面に層間絶縁膜を形成する工程と、前記層間絶縁
膜上面から前記第２不純物拡散領域に達するコンタクト
ホールを形成する工程と、を有する半導体装置の製造方
法に関する。
【００１９】第２の発明は、半導体基板に形成されたト
レンチと前記トレンチ内に埋め込まれた埋込絶縁膜を有
するトレンチ分離構造の素子分離領域を備えた半導体装
置の製造方法であって、前記半導体基板上の前記素子分
離領域に隣接する素子形成領域にゲート電極を形成する
工程と、前記ゲート電極をマスクとして前記半導体基板
にイオン注入を行ってＬＤＤ領域用の第１不純物拡散領
域を形成する工程と、前記ゲート電極を含む前記半導体
基板の主面の全面に、第１絶縁膜及び第２絶縁膜をこの
順で形成する工程と、前記第１絶縁膜をエッチングスト
ッパとしてエッチバックを行い、前記ゲート電極の側面
上に前記第１絶縁膜を介して前記第２絶縁膜からなる第
１サイドウォールを形成する工程と、全面エッチバック
を行い前記第１絶縁膜をエッチングして、前記ゲート電
極の側面上に前記第１絶縁膜からなる第２サイドウォー
ルを形成する工程と、前記ゲート電極ならびに前記第１
および第２サイドウォールをマスクとしてイオン注入を
行ってソース／ドレイン領域用の第２不純物拡散領域を
形成する工程と、前記半導体基板の主面の全面に第３絶
縁膜を形成する工程と、前記第３絶縁膜上に層間絶縁膜
を形成する工程と、前記第３絶縁膜をエッチングストッ
パとして前記層間絶縁膜を選択的にエッチングして前記
第３絶縁膜を露出させ、さらに前記第３絶縁膜を選択的
にエッチングして、前記層間絶縁膜上面から前記第２不
純物拡散領域に達するコンタクトホールを形成する工程
と、を有する半導体装置の製造方法に関する。
レンチと前記トレンチ内に埋め込まれた埋込絶縁膜を有
するトレンチ分離構造の素子分離領域を備えた半導体装
置の製造方法であって、前記半導体基板上の前記素子分
離領域に隣接する素子形成領域にゲート電極を形成する
工程と、前記ゲート電極をマスクとして前記半導体基板
にイオン注入を行ってＬＤＤ領域用の第１不純物拡散領
域を形成する工程と、前記ゲート電極を含む前記半導体
基板の主面の全面に、第１絶縁膜及び第２絶縁膜をこの
順で形成する工程と、前記第１絶縁膜をエッチングスト
ッパとしてエッチバックを行い、前記ゲート電極の側面
上に前記第１絶縁膜を介して前記第２絶縁膜からなる第
１サイドウォールを形成する工程と、全面エッチバック
を行い前記第１絶縁膜をエッチングして、前記ゲート電
極の側面上に前記第１絶縁膜からなる第２サイドウォー
ルを形成する工程と、前記ゲート電極ならびに前記第１
および第２サイドウォールをマスクとしてイオン注入を
行ってソース／ドレイン領域用の第２不純物拡散領域を
形成する工程と、前記半導体基板の主面の全面に第３絶
縁膜を形成する工程と、前記第３絶縁膜上に層間絶縁膜
を形成する工程と、前記第３絶縁膜をエッチングストッ
パとして前記層間絶縁膜を選択的にエッチングして前記
第３絶縁膜を露出させ、さらに前記第３絶縁膜を選択的
にエッチングして、前記層間絶縁膜上面から前記第２不
純物拡散領域に達するコンタクトホールを形成する工程
と、を有する半導体装置の製造方法に関する。
【００２０】第３の発明は、半導体基板に形成されたト
レンチと前記トレンチ内に埋め込まれた埋込絶縁膜を有
するトレンチ分離構造の素子分離領域を備えた半導体装
置の製造方法であって、前記半導体基板上の前記素子分
離領域に隣接する素子形成領域にゲート電極を形成する
工程と、前記ゲート電極をマスクとして前記半導体基板
にイオン注入を行ってＬＤＤ領域用の第１不純物拡散領
域を形成する工程と、前記ゲート電極を含む前記半導体
基板の主面の全面に、第１絶縁膜及び第２絶縁膜をこの
順で形成する工程と、前記第１絶縁膜をエッチングスト
ッパとしてエッチバックを行い、前記ゲート電極の側面
上に前記第１絶縁膜を介して前記第２絶縁膜からなる第
１サイドウォールを形成する工程と、前記素子分離領域
を覆うようにパターニングされたレジスト膜を形成する
工程と、前記レジスト膜をマスクとして全面エッチバッ
クを行い前記第１絶縁膜をエッチングして、前記ゲート
電極の側面上に前記第１絶縁膜からなる第２サイドウォ
ール、および前記素子分離領域を覆う前記第１絶縁膜か
らなるトレンチ分離カバーを形成する工程と、前記ゲー
ト電極ならびに前記第１および第２サイドウォールをマ
スクとしてイオン注入を行ってソース／ドレイン領域用
の第２不純物拡散領域を形成する工程と、前記半導体基
板の主面の全面に層間絶縁膜を形成する工程と、前記ト
レンチ分離カバーがエッチングストッパとして機能する
条件で前記層間絶縁膜を選択的にエッチングして、前記
層間絶縁膜上面から前記第２不純物拡散領域に達するコ
ンタクトホールを形成する工程と、を有する半導体装置
の製造方法に関する。
レンチと前記トレンチ内に埋め込まれた埋込絶縁膜を有
するトレンチ分離構造の素子分離領域を備えた半導体装
置の製造方法であって、前記半導体基板上の前記素子分
離領域に隣接する素子形成領域にゲート電極を形成する
工程と、前記ゲート電極をマスクとして前記半導体基板
にイオン注入を行ってＬＤＤ領域用の第１不純物拡散領
域を形成する工程と、前記ゲート電極を含む前記半導体
基板の主面の全面に、第１絶縁膜及び第２絶縁膜をこの
順で形成する工程と、前記第１絶縁膜をエッチングスト
ッパとしてエッチバックを行い、前記ゲート電極の側面
上に前記第１絶縁膜を介して前記第２絶縁膜からなる第
１サイドウォールを形成する工程と、前記素子分離領域
を覆うようにパターニングされたレジスト膜を形成する
工程と、前記レジスト膜をマスクとして全面エッチバッ
クを行い前記第１絶縁膜をエッチングして、前記ゲート
電極の側面上に前記第１絶縁膜からなる第２サイドウォ
ール、および前記素子分離領域を覆う前記第１絶縁膜か
らなるトレンチ分離カバーを形成する工程と、前記ゲー
ト電極ならびに前記第１および第２サイドウォールをマ
スクとしてイオン注入を行ってソース／ドレイン領域用
の第２不純物拡散領域を形成する工程と、前記半導体基
板の主面の全面に層間絶縁膜を形成する工程と、前記ト
レンチ分離カバーがエッチングストッパとして機能する
条件で前記層間絶縁膜を選択的にエッチングして、前記
層間絶縁膜上面から前記第２不純物拡散領域に達するコ
ンタクトホールを形成する工程と、を有する半導体装置
の製造方法に関する。
【００２１】第４の発明は、前記第２絶縁膜は、前記埋
込絶縁膜と被エッチング速度が実質的に同じ材料で形成
する第１、第２又は第３の発明の半導体装置の製造方法
に関する。
込絶縁膜と被エッチング速度が実質的に同じ材料で形成
する第１、第２又は第３の発明の半導体装置の製造方法
に関する。
【００２２】第５の発明は、前記第２絶縁膜および前記
埋込絶縁膜がシリコン酸化膜からなり、前記第１絶縁膜
および第３絶縁膜がシリコン窒化膜からなる第２の発明
の半導体装置の製造方法に関する。
埋込絶縁膜がシリコン酸化膜からなり、前記第１絶縁膜
および第３絶縁膜がシリコン窒化膜からなる第２の発明
の半導体装置の製造方法に関する。
【００２３】第６の発明は、前記第２絶縁膜および前記
埋込絶縁膜がシリコン酸化膜からなり、前記第１絶縁膜
がシリコン窒化膜からなる第１又は第３の発明の半導体
装置の製造方法に関する。
埋込絶縁膜がシリコン酸化膜からなり、前記第１絶縁膜
がシリコン窒化膜からなる第１又は第３の発明の半導体
装置の製造方法に関する。
【００２４】第７の発明は、前記ゲート電極を含む前記
半導体基板の主面の全面に下地絶縁膜を形成する工程を
有し、前記下地絶縁膜を形成した後に前記第１絶縁膜を
形成する第１〜第６のいずれかの発明の半導体装置の製
造方法に関する。
半導体基板の主面の全面に下地絶縁膜を形成する工程を
有し、前記下地絶縁膜を形成した後に前記第１絶縁膜を
形成する第１〜第６のいずれかの発明の半導体装置の製
造方法に関する。
【００２５】第８の発明は、前記第２サイドウォールを
形成するための全面エッチバックにおいて、前記第１絶
縁膜とともに前記下地絶縁膜をエッチングして、前記ゲ
ート電極上面および基板上面を露出させ、前記ゲート電
極の側面上に前記下地絶縁膜からなる第３サイドウォー
ルを形成する第７の発明の半導体装置の製造方法に関す
る。
形成するための全面エッチバックにおいて、前記第１絶
縁膜とともに前記下地絶縁膜をエッチングして、前記ゲ
ート電極上面および基板上面を露出させ、前記ゲート電
極の側面上に前記下地絶縁膜からなる第３サイドウォー
ルを形成する第７の発明の半導体装置の製造方法に関す
る。
【００２６】第９の発明は、前記第２不純物拡散領域の
形成は、少なくとも前記素子形成領域にチャネリング防
止膜を形成した後、前記ゲート電極ならびに前記第１、
第２および第３サイドウォールをマスクとして、前記チ
ャネリング防止膜を介してイオン注入を行って第２不純
物拡散領域を形成する第８の発明の半導体装置の製造方
法に関する。
形成は、少なくとも前記素子形成領域にチャネリング防
止膜を形成した後、前記ゲート電極ならびに前記第１、
第２および第３サイドウォールをマスクとして、前記チ
ャネリング防止膜を介してイオン注入を行って第２不純
物拡散領域を形成する第８の発明の半導体装置の製造方
法に関する。
【００２７】第１０の発明は、前記第２サイドウォール
を形成するための全面エッチバックにおいて、前記下地
絶縁膜が残るように前記第１絶縁膜をエッチングし、前
記下地絶縁膜を介してイオン注入を行ってソース／ドレ
イン領域用の第２不純物拡散領域を形成する第７の発明
の半導体装置の製造方法に関する。
を形成するための全面エッチバックにおいて、前記下地
絶縁膜が残るように前記第１絶縁膜をエッチングし、前
記下地絶縁膜を介してイオン注入を行ってソース／ドレ
イン領域用の第２不純物拡散領域を形成する第７の発明
の半導体装置の製造方法に関する。
【００２８】第１１の発明は、前記下地絶縁膜上にチャ
ネリング防止膜を形成し、前記下地絶縁膜および前記チ
ャンリング防止膜を介してイオン注入を行ってソース／
ドレイン領域用の第２不純物拡散領域を形成する第１０
の発明の半導体装置の製造方法に関する。
ネリング防止膜を形成し、前記下地絶縁膜および前記チ
ャンリング防止膜を介してイオン注入を行ってソース／
ドレイン領域用の第２不純物拡散領域を形成する第１０
の発明の半導体装置の製造方法に関する。
【００２９】第１２の発明は、前記第１不純物拡散領域
を形成するためのイオン注入は、前記下地絶縁膜を形成
した後であって前記第２絶縁膜を形成する前に行う第７
〜第１１のいずれかの発明の半導体装置の製造方法に関
する。
を形成するためのイオン注入は、前記下地絶縁膜を形成
した後であって前記第２絶縁膜を形成する前に行う第７
〜第１１のいずれかの発明の半導体装置の製造方法に関
する。
【００３０】第１３の発明は、前記第１不純物拡散領域
を形成するためのイオン注入は、前記第１絶縁膜を形成
した後であって前記第２絶縁膜を形成する前に行う第１
〜第１２のいずれかの発明の半導体装置の製造方法に関
する。
を形成するためのイオン注入は、前記第１絶縁膜を形成
した後であって前記第２絶縁膜を形成する前に行う第１
〜第１２のいずれかの発明の半導体装置の製造方法に関
する。
【００３１】第１４の発明は、前記コンタクトホール
は、前記第２不純物拡散領域と前記素子分離領域とにま
たがって形成される第１〜第１３のいずれかの発明の半
導体装置の製造方法に関する。
は、前記第２不純物拡散領域と前記素子分離領域とにま
たがって形成される第１〜第１３のいずれかの発明の半
導体装置の製造方法に関する。
【００３２】第１５の発明は、半導体基板に形成された
トレンチと前記トレンチ内に埋め込まれた埋込絶縁膜を
有するトレンチ分離構造の素子分離領域を備えた半導体
装置の製造方法であって、前記半導体基板上の前記素子
分離領域に隣接する素子形成領域にゲート電極を形成す
る工程と、前記ゲート電極をマスクとして前記半導体基
板にイオン注入を行ってＬＤＤ領域用の第１不純物拡散
領域を形成する工程と、前記半導体基板上に第１絶縁膜
を形成する工程と、全面エッチバックを行って前記ゲー
ト電極の側面上に前記第１絶縁膜からなるサイドウォー
ルを形成する工程と、前記ゲート電極および前記サイド
ウォールをマスクとしてイオン注入を行ってソース／ド
レイン領域用の第２不純物拡散領域を形成する工程と、
前記半導体基板の主面の全面に、第２絶縁膜を形成する
工程と、前記素子分離領域を覆うようにパターニングさ
れたレジスト膜を形成する工程と、前記レジスト膜をマ
スクとして前記第２絶縁膜をエッチングして、前記素子
分離領域を覆う前記第２絶縁膜からなるトレンチ分離カ
バーを形成する工程と、前記半導体基板の主面の全面に
層間絶縁膜を形成する工程と、前記トレンチ分離カバー
がエッチングストッパとして機能する条件で前記層間絶
縁膜を選択的にエッチングして、前記層間絶縁膜上面か
ら前記第２不純物拡散領域に達するコンタクトホールを
形成する工程と、を有する半導体装置の製造方法に関す
る。
トレンチと前記トレンチ内に埋め込まれた埋込絶縁膜を
有するトレンチ分離構造の素子分離領域を備えた半導体
装置の製造方法であって、前記半導体基板上の前記素子
分離領域に隣接する素子形成領域にゲート電極を形成す
る工程と、前記ゲート電極をマスクとして前記半導体基
板にイオン注入を行ってＬＤＤ領域用の第１不純物拡散
領域を形成する工程と、前記半導体基板上に第１絶縁膜
を形成する工程と、全面エッチバックを行って前記ゲー
ト電極の側面上に前記第１絶縁膜からなるサイドウォー
ルを形成する工程と、前記ゲート電極および前記サイド
ウォールをマスクとしてイオン注入を行ってソース／ド
レイン領域用の第２不純物拡散領域を形成する工程と、
前記半導体基板の主面の全面に、第２絶縁膜を形成する
工程と、前記素子分離領域を覆うようにパターニングさ
れたレジスト膜を形成する工程と、前記レジスト膜をマ
スクとして前記第２絶縁膜をエッチングして、前記素子
分離領域を覆う前記第２絶縁膜からなるトレンチ分離カ
バーを形成する工程と、前記半導体基板の主面の全面に
層間絶縁膜を形成する工程と、前記トレンチ分離カバー
がエッチングストッパとして機能する条件で前記層間絶
縁膜を選択的にエッチングして、前記層間絶縁膜上面か
ら前記第２不純物拡散領域に達するコンタクトホールを
形成する工程と、を有する半導体装置の製造方法に関す
る。
【００３３】第１６の発明は、半導体基板に形成された
トレンチと前記トレンチ内に埋め込まれた埋込絶縁膜を
有するトレンチ分離構造の素子分離領域を備えた半導体
装置の製造方法であって、前記半導体基板上の前記素子
分離領域に隣接する素子形成領域にゲート電極を形成す
る工程と、前記ゲート電極をマスクとして前記半導体基
板にイオン注入を行ってＬＤＤ領域用の第１不純物拡散
領域を形成する工程と、前記半導体基板上に第１絶縁膜
を形成する工程と、前記素子分離領域を覆うようにパタ
ーニングされたレジスト膜を形成する工程と、前記レジ
スト膜をマスクとして前記第１絶縁膜をエッチバックし
て、前記ゲート電極の側面上にサイドウォールを形成す
るとともに、前記素子分離領域を覆う前記第１絶縁膜か
らなるトレンチ分離カバーを形成する工程と、前記ゲー
ト電極および前記サイドウォールをマスクとしてイオン
注入を行ってソース／ドレイン領域用の第２不純物拡散
領域を形成する工程と、前記半導体基板の主面の全面に
第２絶縁膜を形成する工程と、前記半導体基板の主面の
全面に層間絶縁膜を形成する工程と、前記第２絶縁膜を
エッチングストッパとして前記層間絶縁膜を選択的にエ
ッチングして前記第２絶縁膜を露出させ、さらに前記第
２絶縁膜および前記チャネリング防止膜を選択的にエッ
チングして、前記層間絶縁膜上面から前記第２不純物拡
散領域に達するコンタクトホールを形成する工程と、を
有する半導体装置の製造方法に関する。
トレンチと前記トレンチ内に埋め込まれた埋込絶縁膜を
有するトレンチ分離構造の素子分離領域を備えた半導体
装置の製造方法であって、前記半導体基板上の前記素子
分離領域に隣接する素子形成領域にゲート電極を形成す
る工程と、前記ゲート電極をマスクとして前記半導体基
板にイオン注入を行ってＬＤＤ領域用の第１不純物拡散
領域を形成する工程と、前記半導体基板上に第１絶縁膜
を形成する工程と、前記素子分離領域を覆うようにパタ
ーニングされたレジスト膜を形成する工程と、前記レジ
スト膜をマスクとして前記第１絶縁膜をエッチバックし
て、前記ゲート電極の側面上にサイドウォールを形成す
るとともに、前記素子分離領域を覆う前記第１絶縁膜か
らなるトレンチ分離カバーを形成する工程と、前記ゲー
ト電極および前記サイドウォールをマスクとしてイオン
注入を行ってソース／ドレイン領域用の第２不純物拡散
領域を形成する工程と、前記半導体基板の主面の全面に
第２絶縁膜を形成する工程と、前記半導体基板の主面の
全面に層間絶縁膜を形成する工程と、前記第２絶縁膜を
エッチングストッパとして前記層間絶縁膜を選択的にエ
ッチングして前記第２絶縁膜を露出させ、さらに前記第
２絶縁膜および前記チャネリング防止膜を選択的にエッ
チングして、前記層間絶縁膜上面から前記第２不純物拡
散領域に達するコンタクトホールを形成する工程と、を
有する半導体装置の製造方法に関する。
【００３４】第１７の発明は、前記第１絶縁膜は、前記
埋込絶縁膜と被エッチング速度が実質的に同じ材料で形
成する第１５又は第１６の発明の半導体装置の製造方法
に関する。
埋込絶縁膜と被エッチング速度が実質的に同じ材料で形
成する第１５又は第１６の発明の半導体装置の製造方法
に関する。
【００３５】第１８の発明は、前記第１絶縁膜および前
記埋込絶縁膜がシリコン酸化膜からなり、前記第２絶縁
膜がシリコン窒化膜からなる第１５、第１６又は第１７
の発明の半導体装置の製造方法に関する。
記埋込絶縁膜がシリコン酸化膜からなり、前記第２絶縁
膜がシリコン窒化膜からなる第１５、第１６又は第１７
の発明の半導体装置の製造方法に関する。
【００３６】第１９の発明は、少なくとも前記素子形成
領域にチャネリング防止膜を形成する工程を有し、前記
チャネリング防止膜を介してイオン注入を行って前記第
２不純物領域を形成する第１５〜第１８のいずれかの発
明の半導体装置の製造方法に関する。
領域にチャネリング防止膜を形成する工程を有し、前記
チャネリング防止膜を介してイオン注入を行って前記第
２不純物領域を形成する第１５〜第１８のいずれかの発
明の半導体装置の製造方法に関する。
【００３７】第２０の発明は、前記コンタクトホール
は、前記第２不純物拡散領域と前記素子分離領域とにま
たがって形成される第１５〜第１９のいずれかの発明の
半導体装置の製造方法に関する。
は、前記第２不純物拡散領域と前記素子分離領域とにま
たがって形成される第１５〜第１９のいずれかの発明の
半導体装置の製造方法に関する。
【００３８】第２１の発明は半導体基板に形成されたト
レンチと前記トレンチ内に埋め込まれた埋込絶縁膜を有
するトレンチ分離構造の素子分離領域を備えた半導体装
置の製造方法であって、前記半導体基板の主面の全面に
絶縁膜を形成する工程と、前記素子分離領域を覆うよう
にパターニングされたレジスト膜を形成する工程と、前
記レジスト膜をマスクとして前記絶縁膜のエッチングを
行って前記素子分離領域を覆う前記絶縁膜からなるトレ
ンチ分離カバーを形成する工程と、前記半導体基板の主
面の全面に層間絶縁膜を形成する工程と、前記トレンチ
分離カバーがエッチングストッパとして機能する条件で
前記層間絶縁膜を選択的にエッチングして、前記層間絶
縁膜上面から前記第２不純物拡散領域に達するコンタク
トホールを形成する工程と、を有する半導体装置の製造
方法に関する。
レンチと前記トレンチ内に埋め込まれた埋込絶縁膜を有
するトレンチ分離構造の素子分離領域を備えた半導体装
置の製造方法であって、前記半導体基板の主面の全面に
絶縁膜を形成する工程と、前記素子分離領域を覆うよう
にパターニングされたレジスト膜を形成する工程と、前
記レジスト膜をマスクとして前記絶縁膜のエッチングを
行って前記素子分離領域を覆う前記絶縁膜からなるトレ
ンチ分離カバーを形成する工程と、前記半導体基板の主
面の全面に層間絶縁膜を形成する工程と、前記トレンチ
分離カバーがエッチングストッパとして機能する条件で
前記層間絶縁膜を選択的にエッチングして、前記層間絶
縁膜上面から前記第２不純物拡散領域に達するコンタク
トホールを形成する工程と、を有する半導体装置の製造
方法に関する。
【００３９】第２２の発明は、前記埋込絶縁膜がシリコ
ン酸化膜からなり、前記絶縁膜がシリコン窒化膜からな
る第２１の発明の半導体装置の製造方法に関する。
ン酸化膜からなり、前記絶縁膜がシリコン窒化膜からな
る第２１の発明の半導体装置の製造方法に関する。
【００４０】第２３の発明は、前記層間絶縁膜は、前記
埋込絶縁膜と被エッチング速度が実質的に同じ材料で形
成する第１〜第２２のいずれかの発明の半導体装置の製
造方法に関する。
埋込絶縁膜と被エッチング速度が実質的に同じ材料で形
成する第１〜第２２のいずれかの発明の半導体装置の製
造方法に関する。
【００４１】本発明によれば、素子分離領域にまたがる
コンタクトホールが形成された場合であってもトレンチ
内の埋込絶縁膜の減り（埋込絶縁膜上面の低下）が防止
あるいは抑制されるため、コンタクトと基板との間のリ
ークを防止することができる。その結果、素子特性が改
善された半導体装置を歩留まり良く製造できる。
コンタクトホールが形成された場合であってもトレンチ
内の埋込絶縁膜の減り（埋込絶縁膜上面の低下）が防止
あるいは抑制されるため、コンタクトと基板との間のリ
ークを防止することができる。その結果、素子特性が改
善された半導体装置を歩留まり良く製造できる。
【００４２】第１〜第３の発明によれば、第１サイドウ
ォールの形成工程の前に素子分離領域を含む基板全面に
ストッパ膜を形成しているため、第１サイドウォールの
形成工程のエッチバックにより、素子分離領域の埋込絶
縁膜がエッチングされることがない。そのため、後に基
板全面に形成した層間絶縁膜に、素子分離領域にまたが
るようにコンタクトホールが形成された場合であって
も、最終的な埋込絶縁膜の減りを抑えることができる。
また、そのストッパ膜は、第１サイドウォール形成工程
のエッチバックにおいてストッパ膜として機能し、基板
表面を保護することができるため、エッチバックによる
基板表面のプラズマダメージを防止でき、欠陥性リーク
の発生を抑えることができる。
ォールの形成工程の前に素子分離領域を含む基板全面に
ストッパ膜を形成しているため、第１サイドウォールの
形成工程のエッチバックにより、素子分離領域の埋込絶
縁膜がエッチングされることがない。そのため、後に基
板全面に形成した層間絶縁膜に、素子分離領域にまたが
るようにコンタクトホールが形成された場合であって
も、最終的な埋込絶縁膜の減りを抑えることができる。
また、そのストッパ膜は、第１サイドウォール形成工程
のエッチバックにおいてストッパ膜として機能し、基板
表面を保護することができるため、エッチバックによる
基板表面のプラズマダメージを防止でき、欠陥性リーク
の発生を抑えることができる。
【００４３】第３、第１５及び第２１の発明によれば、
層間絶縁膜の形成前に素子分離領域を覆うトレンチ分離
カバーを設けるため、素子分離領域にまたがるように層
間絶縁膜にコンタクトホールが形成された場合であって
も、このトレンチ分離カバーがストッパ膜として機能し
て素子分離領域が保護され、埋込絶縁膜の減りを防止す
ることができる。
層間絶縁膜の形成前に素子分離領域を覆うトレンチ分離
カバーを設けるため、素子分離領域にまたがるように層
間絶縁膜にコンタクトホールが形成された場合であって
も、このトレンチ分離カバーがストッパ膜として機能し
て素子分離領域が保護され、埋込絶縁膜の減りを防止す
ることができる。
【００４４】第１６の発明によれば、サイドウォールの
形成工程のエッチバック前に素子分離領域を覆うトレン
チ分離カバーを形成するため、素子分離領域にまたがる
ように層間絶縁膜にコンタクトホールが形成された場合
であっても、このトレンチ分離カバーにより素子分離領
域が保護され、埋込絶縁膜の減りを防止することができ
る。また、このトレンチ分離カバーは、サイドウォール
形成用の絶縁膜で形成するため、別途に成膜工程を付加
する必要がなく、簡便に形成することができる。
形成工程のエッチバック前に素子分離領域を覆うトレン
チ分離カバーを形成するため、素子分離領域にまたがる
ように層間絶縁膜にコンタクトホールが形成された場合
であっても、このトレンチ分離カバーにより素子分離領
域が保護され、埋込絶縁膜の減りを防止することができ
る。また、このトレンチ分離カバーは、サイドウォール
形成用の絶縁膜で形成するため、別途に成膜工程を付加
する必要がなく、簡便に形成することができる。
【００４５】
【発明の実施の形態】以下、本発明の好適な実施の形態
について説明する。
について説明する。
【００４６】第１の実施の形態
本発明の第１の実施の形態を図面を用いて説明する。図
１〜３は、ＬＤＤ構造を有するＭＯＳトランジスタの製
造工程断面図を示す。
１〜３は、ＬＤＤ構造を有するＭＯＳトランジスタの製
造工程断面図を示す。
【００４７】まず、半導体基板１の所定の領域に、通常
の方法でトレンチ内に埋め込まれたシリコン酸化膜（埋
込酸化膜）で構成される素子分離領域（トレンチ分離領
域）２を形成する。
の方法でトレンチ内に埋め込まれたシリコン酸化膜（埋
込酸化膜）で構成される素子分離領域（トレンチ分離領
域）２を形成する。
【００４８】このシリコン基板１上に、ゲート絶縁膜と
なる厚さ２〜１５ｎｍ程度の熱酸化膜（不図示）を形成
した後、厚さ１００〜２００ｎｍ程度の不純物導入多結
晶シリコン層を形成し、この多結晶シリコン層をリソグ
ラフィ技術とエッチング技術によりパターニングしてゲ
ート電極４を形成する（図１（ａ））。なお、不純物導
入多結晶シリコン膜上にＷシリサイド膜等のシリサイド
膜、及びシリコン酸化膜等の絶縁膜を形成した後にパタ
ーニングを行って、ゲート電極上にシリサイド膜および
キャップ絶縁膜を設けてもよい。
なる厚さ２〜１５ｎｍ程度の熱酸化膜（不図示）を形成
した後、厚さ１００〜２００ｎｍ程度の不純物導入多結
晶シリコン層を形成し、この多結晶シリコン層をリソグ
ラフィ技術とエッチング技術によりパターニングしてゲ
ート電極４を形成する（図１（ａ））。なお、不純物導
入多結晶シリコン膜上にＷシリサイド膜等のシリサイド
膜、及びシリコン酸化膜等の絶縁膜を形成した後にパタ
ーニングを行って、ゲート電極上にシリサイド膜および
キャップ絶縁膜を設けてもよい。
【００４９】次に、ゲート電極４をマスクとして、５〜
５０ｋｅＶ、１×１０12〜５×１０ 14／ｃｍ2 程度の比
較的低いドース量の不純物イオン注入を行って、基板と
は反対導電型のＬＤＤ領域用の低濃度不純物領域５を形
成する（図２（ｂ））。その際、ｐ型不純物としてはホ
ウ素（Ｂ）やＢＦ2、ｎ型不純物としてはリン（Ｐ）や
ヒ素（Ａｓ）を用いることができる。なお、低濃度不純
物領域５は、後に形成するシリコン酸化膜２１を形成し
た後、このシリコン酸化膜２１を介してイオン注入を行
って形成してもよく、また、後に形成するシリコン窒化
膜２２を形成した後、このシリコン窒化膜２２とシリコ
ン酸化膜２１を介してイオン注入を行って形成すること
もできる。
５０ｋｅＶ、１×１０12〜５×１０ 14／ｃｍ2 程度の比
較的低いドース量の不純物イオン注入を行って、基板と
は反対導電型のＬＤＤ領域用の低濃度不純物領域５を形
成する（図２（ｂ））。その際、ｐ型不純物としてはホ
ウ素（Ｂ）やＢＦ2、ｎ型不純物としてはリン（Ｐ）や
ヒ素（Ａｓ）を用いることができる。なお、低濃度不純
物領域５は、後に形成するシリコン酸化膜２１を形成し
た後、このシリコン酸化膜２１を介してイオン注入を行
って形成してもよく、また、後に形成するシリコン窒化
膜２２を形成した後、このシリコン窒化膜２２とシリコ
ン酸化膜２１を介してイオン注入を行って形成すること
もできる。
【００５０】次に、ゲート電極４を覆うように基板の上
面全体にＣＶＤ法により厚さ５〜１０ｎｍ程度のシリコ
ン酸化膜２１を形成し、この上に厚さ５〜１０ｎｍ程度
のシリコン窒化膜２２を積層する。続いて、基板全面に
ＣＶＤ法により厚さ５０〜２００ｎｍ程度のシリコン酸
化膜６を形成する（図１（ｃ））。例えば、シリコン酸
化膜２１、シリコン窒化膜２２及びシリコン酸化膜６の
厚さは、それぞれ１０ｎｍ、１０ｎｍ、１００ｎｍに設
定することができる。
面全体にＣＶＤ法により厚さ５〜１０ｎｍ程度のシリコ
ン酸化膜２１を形成し、この上に厚さ５〜１０ｎｍ程度
のシリコン窒化膜２２を積層する。続いて、基板全面に
ＣＶＤ法により厚さ５０〜２００ｎｍ程度のシリコン酸
化膜６を形成する（図１（ｃ））。例えば、シリコン酸
化膜２１、シリコン窒化膜２２及びシリコン酸化膜６の
厚さは、それぞれ１０ｎｍ、１０ｎｍ、１００ｎｍに設
定することができる。
【００５１】次に、このシリコン酸化膜６を、シリコン
窒化膜２２をエッチングストッパとして異方性エッチン
グによりエッチバックしてゲート電極側面にシリコン酸
化膜２１ａ及びシリコン窒化膜２２ａを介してサイドウ
ォール６ａを形成する（図２（ａ））。続いて、サイド
ウォール６ａをマスクとしてウェットエッチング或いは
ドライエッチングを行ってシリコン窒化膜２２及びシリ
コン酸化膜２１を除去し、ゲート電極４及びシリコン基
板の上面を露出させる。結果、ゲート電極４の側面にシ
リコン酸化膜２１ａ、シリコン窒化膜２２ａ、シリコン
酸化膜６ａがこの順で積層された積層膜からなるサイド
ウォール６ｂが形成される（図２（ｂ））。このとき、
シリコン窒化膜２２及びシリコン酸化膜２１は薄いた
め、従来技術のように厚い酸化膜を一度にエッチバック
してサイドウォールを形成する場合に比べてオーバーエ
ッチ量を小さくでき、そのため、素子分離領域２のトレ
ンチ内の埋込酸化膜の減り（埋込酸化膜上面の低下）を
抑えることができる。また、このようにオーバーエッチ
量が小さいと、ドライエッチングのプラズマ雰囲気にさ
らされる時間が短いため、基板表面のプラズマダメージ
を低減することができる。
窒化膜２２をエッチングストッパとして異方性エッチン
グによりエッチバックしてゲート電極側面にシリコン酸
化膜２１ａ及びシリコン窒化膜２２ａを介してサイドウ
ォール６ａを形成する（図２（ａ））。続いて、サイド
ウォール６ａをマスクとしてウェットエッチング或いは
ドライエッチングを行ってシリコン窒化膜２２及びシリ
コン酸化膜２１を除去し、ゲート電極４及びシリコン基
板の上面を露出させる。結果、ゲート電極４の側面にシ
リコン酸化膜２１ａ、シリコン窒化膜２２ａ、シリコン
酸化膜６ａがこの順で積層された積層膜からなるサイド
ウォール６ｂが形成される（図２（ｂ））。このとき、
シリコン窒化膜２２及びシリコン酸化膜２１は薄いた
め、従来技術のように厚い酸化膜を一度にエッチバック
してサイドウォールを形成する場合に比べてオーバーエ
ッチ量を小さくでき、そのため、素子分離領域２のトレ
ンチ内の埋込酸化膜の減り（埋込酸化膜上面の低下）を
抑えることができる。また、このようにオーバーエッチ
量が小さいと、ドライエッチングのプラズマ雰囲気にさ
らされる時間が短いため、基板表面のプラズマダメージ
を低減することができる。
【００５２】なお、シリコン酸化膜２１は、窒化膜を基
板上に直接形成した際に生じ得る界面準位を防止する目
的で下地絶縁膜として設けているが、ゲートエッチング
後にゲート酸化膜が基板表面に残存する場合、若しく
は、基板との間に界面準位を作らず且つシリコン酸化膜
６のエッチバック時にエッチングストッパとして働く絶
縁物をシリコン窒化膜２２の代わりに形成する場合は、
シリコン酸化膜２１は設けなくてもよい。
板上に直接形成した際に生じ得る界面準位を防止する目
的で下地絶縁膜として設けているが、ゲートエッチング
後にゲート酸化膜が基板表面に残存する場合、若しく
は、基板との間に界面準位を作らず且つシリコン酸化膜
６のエッチバック時にエッチングストッパとして働く絶
縁物をシリコン窒化膜２２の代わりに形成する場合は、
シリコン酸化膜２１は設けなくてもよい。
【００５３】また、シリコン窒化膜２２をエッチング除
去する際、シリコン酸化膜２１は残してもよい。この場
合、残したシリコン酸化膜２１が十分な厚さを持つとき
は後述のソース／ドレイン領域形成用のイオン注入に用
いるチャネリング防止膜とすることができる。あるい
は、シリコン窒化膜２２除去後のシリコン酸化膜２１上
に別途にシリコン酸化膜等の絶縁膜を積層し、この積層
膜をチャネリング防止膜とすることもできる。シリコン
酸化膜２１を残すことにより、基板表面がドライエッチ
ングのプラズマ雰囲気にさらされないため、基板表面に
プラズマダメージを受けることがない。
去する際、シリコン酸化膜２１は残してもよい。この場
合、残したシリコン酸化膜２１が十分な厚さを持つとき
は後述のソース／ドレイン領域形成用のイオン注入に用
いるチャネリング防止膜とすることができる。あるい
は、シリコン窒化膜２２除去後のシリコン酸化膜２１上
に別途にシリコン酸化膜等の絶縁膜を積層し、この積層
膜をチャネリング防止膜とすることもできる。シリコン
酸化膜２１を残すことにより、基板表面がドライエッチ
ングのプラズマ雰囲気にさらされないため、基板表面に
プラズマダメージを受けることがない。
【００５４】次に、後に行うソース／ドレイン領域形成
用のイオン注入に際してチャネリングを防止するため
に、シリコン酸化膜等からなる厚さ５〜３０ｎｍ程度の
チャネリング防止膜７を形成する。なお、このチャネリ
ング防止膜７は、他のチャネリング防止手段を採ること
ができる場合は設けなくともよい。続いて、このチャネ
リング防止膜７を介して、５〜６０ｋｅＶ、５×１０14
〜７×１０15／ｃｍ2 程度の比較的高いドース量の不純
物イオン注入を行って、ソース／ドレイン領域となる高
濃度不純物領域８を形成する（図２（ｃ））。その際、
ゲート電極４とサイドウォール６ａがマスクとして機能
し、サイドウォール６ａ下の低濃度不純物領域５をＬＤ
Ｄ領域５ａとするＬＤＤ構造が形成される。このとき、
ｐ型不純物としてはホウ素（Ｂ）やＢＦ2、ｎ型不純物
としてはリン（Ｐ）やヒ素（Ａｓ）を用いることができ
る。高濃度不純物領域の形成後、８００〜１０００℃程
度の熱処理により不純物の活性化を行う。最終的に形成
されるソース／ドレイン領域の接合深さは０．１〜０．
２μｍ程度に設定される。
用のイオン注入に際してチャネリングを防止するため
に、シリコン酸化膜等からなる厚さ５〜３０ｎｍ程度の
チャネリング防止膜７を形成する。なお、このチャネリ
ング防止膜７は、他のチャネリング防止手段を採ること
ができる場合は設けなくともよい。続いて、このチャネ
リング防止膜７を介して、５〜６０ｋｅＶ、５×１０14
〜７×１０15／ｃｍ2 程度の比較的高いドース量の不純
物イオン注入を行って、ソース／ドレイン領域となる高
濃度不純物領域８を形成する（図２（ｃ））。その際、
ゲート電極４とサイドウォール６ａがマスクとして機能
し、サイドウォール６ａ下の低濃度不純物領域５をＬＤ
Ｄ領域５ａとするＬＤＤ構造が形成される。このとき、
ｐ型不純物としてはホウ素（Ｂ）やＢＦ2、ｎ型不純物
としてはリン（Ｐ）やヒ素（Ａｓ）を用いることができ
る。高濃度不純物領域の形成後、８００〜１０００℃程
度の熱処理により不純物の活性化を行う。最終的に形成
されるソース／ドレイン領域の接合深さは０．１〜０．
２μｍ程度に設定される。
【００５５】ソース／ドレイン領域（高濃度不純物領
域）８およびゲート電極４上にはシリサイド膜を設けて
もよく、例えば次のようにして形成することができる。
域）８およびゲート電極４上にはシリサイド膜を設けて
もよく、例えば次のようにして形成することができる。
【００５６】まず、チャネリング防止膜７を除去して基
板およびゲート電極の上面を露出させるためウェットエ
ッチングを行う。その際、素子分離領域２の埋込酸化膜
の上部もエッチングされることとなるが、チャネリング
防止膜７は薄いためその影響は少ない。
板およびゲート電極の上面を露出させるためウェットエ
ッチングを行う。その際、素子分離領域２の埋込酸化膜
の上部もエッチングされることとなるが、チャネリング
防止膜７は薄いためその影響は少ない。
【００５７】その後、この基板上にスパッタリング法で
Ｃｏ等の金属膜を形成する。次いで、６００〜８００℃
程度で熱処理を行い、金属膜とゲート電極の多結晶シリ
コン、及びソース／ドレイン領域のシリコンとの間でシ
リサイド化反応を生じさせ素子分離領域やサイドウォー
ル上等の未反応金属膜はエッチング除去する。その結
果、自己整合的にシリサイド膜がゲート電極上、及びソ
ース／ドレイン上に形成される。なお、ゲート電極上に
キャップ絶縁膜が設けられている場合は、ゲート電極上
にはシリサイド膜は形成されない。
Ｃｏ等の金属膜を形成する。次いで、６００〜８００℃
程度で熱処理を行い、金属膜とゲート電極の多結晶シリ
コン、及びソース／ドレイン領域のシリコンとの間でシ
リサイド化反応を生じさせ素子分離領域やサイドウォー
ル上等の未反応金属膜はエッチング除去する。その結
果、自己整合的にシリサイド膜がゲート電極上、及びソ
ース／ドレイン上に形成される。なお、ゲート電極上に
キャップ絶縁膜が設けられている場合は、ゲート電極上
にはシリサイド膜は形成されない。
【００５８】次に、基板の上面全体にシリコン窒化膜か
らなる厚さ１０〜１００ｎｍ程度のエッチングストッパ
膜９を形成した後、続いてシリコン酸化膜等の厚さ３０
０〜１０００ｎｍ程度の層間絶縁膜１０を形成する（図
３（ａ））。
らなる厚さ１０〜１００ｎｍ程度のエッチングストッパ
膜９を形成した後、続いてシリコン酸化膜等の厚さ３０
０〜１０００ｎｍ程度の層間絶縁膜１０を形成する（図
３（ａ））。
【００５９】次に、リソグラフィ技術と異方性エッチン
グによりソース／ドレイン領域（高濃度不純物領域）８
に達するコンタクトホール１１を形成する（図３
（ｂ））。その際、ストッパ膜９で一旦エッチングを止
め、次いでストッパ膜９とチャンリング防止膜７をエッ
チング除去する。その後、ＣＶＤ法又はスパッタリング
法を用いてこのコンタクトホール１１内にバリア金属膜
を形成し、続いてＣＶＤ法によりＷ等の金属膜を埋め込
んでコンタクトを形成する（不図示）。
グによりソース／ドレイン領域（高濃度不純物領域）８
に達するコンタクトホール１１を形成する（図３
（ｂ））。その際、ストッパ膜９で一旦エッチングを止
め、次いでストッパ膜９とチャンリング防止膜７をエッ
チング除去する。その後、ＣＶＤ法又はスパッタリング
法を用いてこのコンタクトホール１１内にバリア金属膜
を形成し、続いてＣＶＤ法によりＷ等の金属膜を埋め込
んでコンタクトを形成する（不図示）。
【００６０】上述の方法によれば、サイドウォール形成
工程において、素子分離領域２のトレンチ内の埋込酸化
膜の減り（埋込酸化膜上面の低下）が抑えられているた
め（図２（ａ）、（ｂ））、素子分離領域２にかかるコ
ンタクトホールが形成された場合、エッチングストッパ
膜９等のホール底の絶縁膜除去時のオーバーエッチング
によってトレンチ内の埋込酸化膜が深く彫り込まれるこ
とがなく、コンタクトと基板間のリークを防止すること
ができる。
工程において、素子分離領域２のトレンチ内の埋込酸化
膜の減り（埋込酸化膜上面の低下）が抑えられているた
め（図２（ａ）、（ｂ））、素子分離領域２にかかるコ
ンタクトホールが形成された場合、エッチングストッパ
膜９等のホール底の絶縁膜除去時のオーバーエッチング
によってトレンチ内の埋込酸化膜が深く彫り込まれるこ
とがなく、コンタクトと基板間のリークを防止すること
ができる。
【００６１】第２の実施の形態
図４〜５に、本発明の第２の実施の形態の製造工程断面
図を示す。なお、図４（ａ）は図２（ａ）と同じ図であ
る。
図を示す。なお、図４（ａ）は図２（ａ）と同じ図であ
る。
【００６２】まず、第１の実施の形態の図１（ａ）〜図
２（ａ）に示す工程と同様にして図４（ａ）に示す構造
を形成する。
２（ａ）に示す工程と同様にして図４（ａ）に示す構造
を形成する。
【００６３】その後、リソグラフィ技術により、素子分
離領域２（すなわち、トレンチ内の埋込酸化膜領域）上
の領域を覆うようにパターニングされたレジスト膜３１
をシリコン窒化膜２２上に形成する（図４（ｂ））。レ
ジスト膜３１を形成するためのパターニングに際して
は、素子分離領域のトレンチ形成の際に用いたマスクの
パターンと同形状のパターンを持つマスクを用いて容易
に形成することができる。
離領域２（すなわち、トレンチ内の埋込酸化膜領域）上
の領域を覆うようにパターニングされたレジスト膜３１
をシリコン窒化膜２２上に形成する（図４（ｂ））。レ
ジスト膜３１を形成するためのパターニングに際して
は、素子分離領域のトレンチ形成の際に用いたマスクの
パターンと同形状のパターンを持つマスクを用いて容易
に形成することができる。
【００６４】続いて、サイドウォール６ａをマスクとし
てドライエッチングによってシリコン窒化膜２２及びシ
リコン酸化膜２１をエッチング除去し、ゲート電極４及
びシリコン基板の上面を露出させる。結果、ゲート電極
４の側面にシリコン酸化膜２１ａ、シリコン窒化膜２２
ａ、シリコン酸化膜６ａがこの順で積層された積層膜か
らなるサイドウォール６ｂが形成されるとともに、レジ
スト膜３１下にシリコン酸化膜２１ｂ及びシリコン窒化
膜２２ｂ（トレンチ分離カバー）が残る（図４
（ｃ））。このとき、レジスト膜３１はマスクとして機
能し、シリコン窒化膜２２ｂを残す。また、このとき、
第１の実施の形態にて説明したように従来技術と比較し
て基板表面のダメージが低減される。
てドライエッチングによってシリコン窒化膜２２及びシ
リコン酸化膜２１をエッチング除去し、ゲート電極４及
びシリコン基板の上面を露出させる。結果、ゲート電極
４の側面にシリコン酸化膜２１ａ、シリコン窒化膜２２
ａ、シリコン酸化膜６ａがこの順で積層された積層膜か
らなるサイドウォール６ｂが形成されるとともに、レジ
スト膜３１下にシリコン酸化膜２１ｂ及びシリコン窒化
膜２２ｂ（トレンチ分離カバー）が残る（図４
（ｃ））。このとき、レジスト膜３１はマスクとして機
能し、シリコン窒化膜２２ｂを残す。また、このとき、
第１の実施の形態にて説明したように従来技術と比較し
て基板表面のダメージが低減される。
【００６５】次に、レジスト膜３１を除去した後、後に
行うソース／ドレイン領域形成用イオン注入時のチャネ
リング防止膜として、厚さ５〜３０ｎｍ程度のシリコン
酸化膜７を形成する。なお、このシリコン酸化膜７は、
他のチャネリング防止手段をとることができる場合には
設けなくともよい。続いて、第１の実施の形態と同様に
して、シリコン酸化膜７を介して不純物イオン注入を行
い、ソース／ドレイン領域となる高濃度不純物領域８を
形成し、その後不純物活性化のための熱処理を行う（図
５（ａ））。
行うソース／ドレイン領域形成用イオン注入時のチャネ
リング防止膜として、厚さ５〜３０ｎｍ程度のシリコン
酸化膜７を形成する。なお、このシリコン酸化膜７は、
他のチャネリング防止手段をとることができる場合には
設けなくともよい。続いて、第１の実施の形態と同様に
して、シリコン酸化膜７を介して不純物イオン注入を行
い、ソース／ドレイン領域となる高濃度不純物領域８を
形成し、その後不純物活性化のための熱処理を行う（図
５（ａ））。
【００６６】なお、上記のようにチャネリング防止膜と
してシリコン酸化膜７を設ける代わりに、シリコン窒化
膜２２をドライエッチングによって除去する時にシリコ
ン酸化膜２１でエッチングを止め、このシリコン酸化膜
２１をチャネリング防止膜の代わりとすることもでき
る。この場合、ソース／ドレイン形成用のイオン注入
は、ドライエッチング後に連続して行い、レジスト３１
はイオン注入後、不純物活性化のための熱処理を行う前
に除去することとしてもよい。さらに、シリコン窒化膜
２２をドライエッチングによって除去する時に、シリコ
ン酸化膜２１でエッチングを止め、その後レジスト３１
を除去し、シリコン酸化膜２１上に別途にシリコン酸化
膜等の絶縁膜を積層し、この積層絶縁膜をチャネリング
防止膜として用いてソース／ドレイン形成用のイオン注
入を行うこともできる。このように、シリコン窒化膜２
２のドライエッチング除去において、シリコン酸化膜２
１を基板表面に残存させることにより、基板表面はドラ
イエッチングのプラズマ雰囲気にさらされることがな
く、基板表面へのプラズマダメージを低減させることが
できる。
してシリコン酸化膜７を設ける代わりに、シリコン窒化
膜２２をドライエッチングによって除去する時にシリコ
ン酸化膜２１でエッチングを止め、このシリコン酸化膜
２１をチャネリング防止膜の代わりとすることもでき
る。この場合、ソース／ドレイン形成用のイオン注入
は、ドライエッチング後に連続して行い、レジスト３１
はイオン注入後、不純物活性化のための熱処理を行う前
に除去することとしてもよい。さらに、シリコン窒化膜
２２をドライエッチングによって除去する時に、シリコ
ン酸化膜２１でエッチングを止め、その後レジスト３１
を除去し、シリコン酸化膜２１上に別途にシリコン酸化
膜等の絶縁膜を積層し、この積層絶縁膜をチャネリング
防止膜として用いてソース／ドレイン形成用のイオン注
入を行うこともできる。このように、シリコン窒化膜２
２のドライエッチング除去において、シリコン酸化膜２
１を基板表面に残存させることにより、基板表面はドラ
イエッチングのプラズマ雰囲気にさらされることがな
く、基板表面へのプラズマダメージを低減させることが
できる。
【００６７】また、上記のように形成したソース／ドレ
イン領域およびゲート電極の上面には、第１の実施の形
態と同様にして金属シリサイド膜を設けてもよい。
イン領域およびゲート電極の上面には、第１の実施の形
態と同様にして金属シリサイド膜を設けてもよい。
【００６８】次に、シリコン酸化膜等の厚さ３００〜１
０００ｎｍ程度の層間絶縁膜１０を形成した後、リソグ
ラフィ技術と異方性エッチングによりソース／ドレイン
領域８に達するコンタクトホール１１を形成する（図５
（ｂ））。このとき、素子分離領域２にかかるコンタク
トホール１１が形成されても、素子分離領域２を覆うシ
リコン窒化膜（トレンチ分離カバー）２２ｂがストッパ
膜として機能して素子分離領域２を保護するため、トレ
ンチ内の埋込酸化膜の減り（埋込酸化膜上面の低下）を
抑えることができる。また、コンタクトホール形成用の
エッチングストッパ膜を形成する必要がなく、成膜工程
の削減によって、製造コスト低減に寄与する。
０００ｎｍ程度の層間絶縁膜１０を形成した後、リソグ
ラフィ技術と異方性エッチングによりソース／ドレイン
領域８に達するコンタクトホール１１を形成する（図５
（ｂ））。このとき、素子分離領域２にかかるコンタク
トホール１１が形成されても、素子分離領域２を覆うシ
リコン窒化膜（トレンチ分離カバー）２２ｂがストッパ
膜として機能して素子分離領域２を保護するため、トレ
ンチ内の埋込酸化膜の減り（埋込酸化膜上面の低下）を
抑えることができる。また、コンタクトホール形成用の
エッチングストッパ膜を形成する必要がなく、成膜工程
の削減によって、製造コスト低減に寄与する。
【００６９】その後、ＣＶＤ法又はスパッタリング法を
用いてこのコンタクトホール１１内にバリア金属膜を形
成し、続いてＣＶＤ法によりＷ等の金属膜を埋め込んで
コンタクトを形成する（不図示）。
用いてこのコンタクトホール１１内にバリア金属膜を形
成し、続いてＣＶＤ法によりＷ等の金属膜を埋め込んで
コンタクトを形成する（不図示）。
【００７０】第１の実施の形態では、コンタクトホール
形成時のストッパ膜９およびチャネリング防止膜７をエ
ッチング除去する際、オーバーエッチによって若干、素
子分離領域２の埋込酸化膜上面が低下する（図３
（ｂ））。この埋込酸化膜上面の低下は、従来技術に比
較して十分に小さいため、この埋込酸化膜上面が拡散領
域８の深さより浅い限り問題はない。しかしながら、よ
り一層の素子の微細化により拡散領域の深さがさらに浅
くなった場合は、この若干の上面低下もリークにつなが
る虞がある。これに対して、第２の実施形態では、コン
タクトホールの形成時においても素子分離領域２の埋込
酸化膜上面が全く低下しないため（図５（ｂ））、より
浅い拡散領域を有しながらリークが防止された素子を形
成することができる。
形成時のストッパ膜９およびチャネリング防止膜７をエ
ッチング除去する際、オーバーエッチによって若干、素
子分離領域２の埋込酸化膜上面が低下する（図３
（ｂ））。この埋込酸化膜上面の低下は、従来技術に比
較して十分に小さいため、この埋込酸化膜上面が拡散領
域８の深さより浅い限り問題はない。しかしながら、よ
り一層の素子の微細化により拡散領域の深さがさらに浅
くなった場合は、この若干の上面低下もリークにつなが
る虞がある。これに対して、第２の実施形態では、コン
タクトホールの形成時においても素子分離領域２の埋込
酸化膜上面が全く低下しないため（図５（ｂ））、より
浅い拡散領域を有しながらリークが防止された素子を形
成することができる。
【００７１】第３の実施の形態
図６〜８に、本発明の第３の実施の形態の製造工程断面
図を示す。
図を示す。
【００７２】まず、半導体基板１の所定の領域に、通常
の方法でトレンチ内に埋め込まれたシリコン酸化膜（埋
込酸化膜）で構成される素子分離領域（トレンチ分離領
域）２を形成する。
の方法でトレンチ内に埋め込まれたシリコン酸化膜（埋
込酸化膜）で構成される素子分離領域（トレンチ分離領
域）２を形成する。
【００７３】このシリコン基板１上に、第１の実施の形
態と同様にして、ゲート絶縁膜となる熱酸化膜（不図
示）を形成した後、不純物導入多結晶シリコン層を形成
し、この多結晶シリコン層をリソグラフィ技術とエッチ
ング技術によりパターニングしてゲート電極４を形成す
る（図６（ａ））。
態と同様にして、ゲート絶縁膜となる熱酸化膜（不図
示）を形成した後、不純物導入多結晶シリコン層を形成
し、この多結晶シリコン層をリソグラフィ技術とエッチ
ング技術によりパターニングしてゲート電極４を形成す
る（図６（ａ））。
【００７４】次に、第１の実施の形態と同様にして、ゲ
ート電極４をマスクとして不純物イオン注入を行って、
基板とは反対導電型のＬＤＤ領域用の低濃度不純物領域
５を形成する（図６（ｂ））。
ート電極４をマスクとして不純物イオン注入を行って、
基板とは反対導電型のＬＤＤ領域用の低濃度不純物領域
５を形成する（図６（ｂ））。
【００７５】次に、ＣＶＤ法により、基板の上面全体に
ゲート電極４を覆う厚さ５０〜２００ｎｍ程度のシリコ
ン酸化膜６を形成し（図６（ｃ））、このシリコン酸化
膜６をエッチバックしてゲート電極４の側面に酸化シリ
コンからなるサイドウォール６ａを形成する（図７
（ａ））。このエッチバックは、シリコン酸化膜６を異
方性エッチングしてゲート電極４及びシリコン基板１の
上面が露出するように行われる。
ゲート電極４を覆う厚さ５０〜２００ｎｍ程度のシリコ
ン酸化膜６を形成し（図６（ｃ））、このシリコン酸化
膜６をエッチバックしてゲート電極４の側面に酸化シリ
コンからなるサイドウォール６ａを形成する（図７
（ａ））。このエッチバックは、シリコン酸化膜６を異
方性エッチングしてゲート電極４及びシリコン基板１の
上面が露出するように行われる。
【００７６】次に、後に行うソース／ドレイン領域形成
用のイオン注入に際してチャネリングを防止するため
に、シリコン酸化膜等からなる厚さ５〜３０ｎｍ程度の
チャネリング防止膜７を形成する。このチャネリング防
止膜７は、他のチャネリング防止手段を採ることができ
る場合は設けなくともよい。続いて、第１の実施の形態
と同様にして、このチャネリング防止膜７を介して不純
物イオン注入を行ってソース／ドレイン領域となる高濃
度不純物領域８を形成し、不純物の活性化のための熱処
理を行う（図７（ｂ））。なお、ソース／ドレイン領域
およびゲート電極上には、第１の実施の形態と同様にし
てシリサイド膜を設けてもよい。
用のイオン注入に際してチャネリングを防止するため
に、シリコン酸化膜等からなる厚さ５〜３０ｎｍ程度の
チャネリング防止膜７を形成する。このチャネリング防
止膜７は、他のチャネリング防止手段を採ることができ
る場合は設けなくともよい。続いて、第１の実施の形態
と同様にして、このチャネリング防止膜７を介して不純
物イオン注入を行ってソース／ドレイン領域となる高濃
度不純物領域８を形成し、不純物の活性化のための熱処
理を行う（図７（ｂ））。なお、ソース／ドレイン領域
およびゲート電極上には、第１の実施の形態と同様にし
てシリサイド膜を設けてもよい。
【００７７】次に、基板の上面全体にシリコン窒化膜か
らなる厚さ１０〜１００ｎｍ程度のエッチングストッパ
膜９を形成する（図７（ｃ））。
らなる厚さ１０〜１００ｎｍ程度のエッチングストッパ
膜９を形成する（図７（ｃ））。
【００７８】その後、リソグラフィ技術により、素子分
離領域２（すなわち、トレンチ内の埋込酸化膜領域）上
の領域を覆うようにパターニングされたレジスト膜４１
をシリコン窒化膜９上に形成する（図８（ａ））。レジ
スト膜４１を形成するためのパターニングに際しては、
素子分離領域のトレンチ形成の際に用いたマスクのパタ
ーンと同形状のパターンを持つマスクを用いて容易に形
成することができる。
離領域２（すなわち、トレンチ内の埋込酸化膜領域）上
の領域を覆うようにパターニングされたレジスト膜４１
をシリコン窒化膜９上に形成する（図８（ａ））。レジ
スト膜４１を形成するためのパターニングに際しては、
素子分離領域のトレンチ形成の際に用いたマスクのパタ
ーンと同形状のパターンを持つマスクを用いて容易に形
成することができる。
【００７９】続いて、ドライエッチングによってシリコ
ン窒化膜９及びシリコン酸化膜７をエッチング除去して
ゲート電極４及びシリコン基板の上面を露出させ、その
後、レジスト膜４１を除去する。結果、素子分離領域を
覆うシリコン酸化膜７ａ及びシリコン窒化膜９ａ（トレ
ンチ分離カバー）が残る（図８（ｂ））。このエッチン
グの際、レジスト膜４１はマスクとして機能し、シリコ
ン窒化膜９ａを残す。なお、図８（ｂ）では、ドライエ
ッチングによりシリコン窒化膜９と共にシリコン酸化膜
７を除去しているが、シリコン窒化膜９の除去時にドラ
イエッチングをシリコン酸化膜９で止め、基板表面にシ
リコン酸化膜７を残存させることとしてもよい。この場
合、基板表面はドライエッチングのプラズマ雰囲気にさ
らされることがなく、基板表面へのプラズマダメージを
低減させることができる。
ン窒化膜９及びシリコン酸化膜７をエッチング除去して
ゲート電極４及びシリコン基板の上面を露出させ、その
後、レジスト膜４１を除去する。結果、素子分離領域を
覆うシリコン酸化膜７ａ及びシリコン窒化膜９ａ（トレ
ンチ分離カバー）が残る（図８（ｂ））。このエッチン
グの際、レジスト膜４１はマスクとして機能し、シリコ
ン窒化膜９ａを残す。なお、図８（ｂ）では、ドライエ
ッチングによりシリコン窒化膜９と共にシリコン酸化膜
７を除去しているが、シリコン窒化膜９の除去時にドラ
イエッチングをシリコン酸化膜９で止め、基板表面にシ
リコン酸化膜７を残存させることとしてもよい。この場
合、基板表面はドライエッチングのプラズマ雰囲気にさ
らされることがなく、基板表面へのプラズマダメージを
低減させることができる。
【００８０】次に、シリコン酸化膜等の厚さ３００〜１
０００ｎｍ程度の層間絶縁膜１０を形成した後、リソグ
ラフィ技術と異方性エッチングによりソース／ドレイン
領域８に達するコンタクトホール１１を形成する（図８
（ｃ））。このとき、素子分離領域２にかかるコンタク
トホール１１が形成されても、素子分離領域２を覆うシ
リコン窒化膜（トレンチ分離カバー）９ａがストッパ膜
として機能して素子分離領域２を保護するため、トレン
チ内の埋込酸化膜の減り（埋込酸化膜上面の低下）を抑
えることができる。また、第２の実施の形態と同様、コ
ンタクトホール形成時にストッパ膜を除去する必要がな
いため、リークにつながる埋込酸化膜の上面低下を防止
できる。
０００ｎｍ程度の層間絶縁膜１０を形成した後、リソグ
ラフィ技術と異方性エッチングによりソース／ドレイン
領域８に達するコンタクトホール１１を形成する（図８
（ｃ））。このとき、素子分離領域２にかかるコンタク
トホール１１が形成されても、素子分離領域２を覆うシ
リコン窒化膜（トレンチ分離カバー）９ａがストッパ膜
として機能して素子分離領域２を保護するため、トレン
チ内の埋込酸化膜の減り（埋込酸化膜上面の低下）を抑
えることができる。また、第２の実施の形態と同様、コ
ンタクトホール形成時にストッパ膜を除去する必要がな
いため、リークにつながる埋込酸化膜の上面低下を防止
できる。
【００８１】その後、ＣＶＤ法又はスパッタリング法を
用いてこのコンタクトホール１１内にバリア金属膜を形
成し、続いてＣＶＤ法によりＷ等の金属膜を埋め込んで
コンタクトを形成する（不図示）。
用いてこのコンタクトホール１１内にバリア金属膜を形
成し、続いてＣＶＤ法によりＷ等の金属膜を埋め込んで
コンタクトを形成する（不図示）。
【００８２】第４の実施の形態
図９及び図１０に、本発明の第４の実施の形態の製造工
程断面図を示す。なお、図９（ａ）は図６（ｃ）と同じ
図である。
程断面図を示す。なお、図９（ａ）は図６（ｃ）と同じ
図である。
【００８３】まず、第３の実施の形態の図６（ａ）〜図
６（ｃ）に示す工程と同様にして図９（ａ）に示す構造
を形成する。
６（ｃ）に示す工程と同様にして図９（ａ）に示す構造
を形成する。
【００８４】その後、リソグラフィ技術により、素子分
離領域２（すなわち、トレンチ内の埋込酸化膜領域）上
の領域を覆うようにパターニングされたレジスト膜５１
をシリコン酸化膜６上に形成する（図９（ｂ））。レジ
スト膜５１を形成するためのパターニングに際しては、
素子分離領域のトレンチ形成の際に用いたマスクのパタ
ーンと同形状のパターンを持つマスクを用いて容易に形
成することができる。
離領域２（すなわち、トレンチ内の埋込酸化膜領域）上
の領域を覆うようにパターニングされたレジスト膜５１
をシリコン酸化膜６上に形成する（図９（ｂ））。レジ
スト膜５１を形成するためのパターニングに際しては、
素子分離領域のトレンチ形成の際に用いたマスクのパタ
ーンと同形状のパターンを持つマスクを用いて容易に形
成することができる。
【００８５】次に、シリコン酸化膜６を異方性エッチン
グによりエッチバックして、ゲート電極４の側面に酸化
シリコンからなるサイドウォール６ａを形成する（図９
（ｃ））。このとき、レジスト膜５１はマスクとして機
能し、その下にシリコン酸化膜６ｃ（トレンチ分離カバ
ー）を残すとともに、素子分離領域２のトレンチ内の埋
込酸化膜の減り（埋込酸化膜上面の低下）を防止する。
グによりエッチバックして、ゲート電極４の側面に酸化
シリコンからなるサイドウォール６ａを形成する（図９
（ｃ））。このとき、レジスト膜５１はマスクとして機
能し、その下にシリコン酸化膜６ｃ（トレンチ分離カバ
ー）を残すとともに、素子分離領域２のトレンチ内の埋
込酸化膜の減り（埋込酸化膜上面の低下）を防止する。
【００８６】レジスト膜５１を除去した後、後に行うソ
ース／ドレイン領域形成用のイオン注入に際してチャネ
リングを防止するために、シリコン酸化膜等からなる厚
さ５〜３０ｎｍ程度のチャネリング防止膜７を形成する
（図１０（ａ））。続いて、第１の実施の形態と同様に
して、このチャネリング防止膜７を介して不純物イオン
注入を行ってソース／ドレイン領域となる高濃度不純物
領域８を形成し、不純物の活性化のための熱処理を行
う。なお、ソース／ドレイン領域（高濃度不純物領域）
８およびゲート電極４上には、第１の実施の形態と同様
にしてシリサイド膜を設けてもよい。
ース／ドレイン領域形成用のイオン注入に際してチャネ
リングを防止するために、シリコン酸化膜等からなる厚
さ５〜３０ｎｍ程度のチャネリング防止膜７を形成する
（図１０（ａ））。続いて、第１の実施の形態と同様に
して、このチャネリング防止膜７を介して不純物イオン
注入を行ってソース／ドレイン領域となる高濃度不純物
領域８を形成し、不純物の活性化のための熱処理を行
う。なお、ソース／ドレイン領域（高濃度不純物領域）
８およびゲート電極４上には、第１の実施の形態と同様
にしてシリサイド膜を設けてもよい。
【００８７】なお、イオン注入のチャネリング防止膜と
してシリコン酸化膜７を形成する代わりに、他のチャネ
リング防止手段をとることができる場合、シリコン酸化
膜７は設けなくともよい。この場合、ソース／ドレイン
領域形成用のイオン注入は、シリコン酸化膜６のエッチ
バック後に連続して行い、イオン注入後、不純物活性化
のための熱処理前にレジスト膜５１を除去することとし
てもよい。
してシリコン酸化膜７を形成する代わりに、他のチャネ
リング防止手段をとることができる場合、シリコン酸化
膜７は設けなくともよい。この場合、ソース／ドレイン
領域形成用のイオン注入は、シリコン酸化膜６のエッチ
バック後に連続して行い、イオン注入後、不純物活性化
のための熱処理前にレジスト膜５１を除去することとし
てもよい。
【００８８】次に、基板の上面全体にシリコン窒化膜か
らなる厚さ１０〜１００ｎｍ程度のエッチングストッパ
膜９を形成する（図１０（ｂ））。
らなる厚さ１０〜１００ｎｍ程度のエッチングストッパ
膜９を形成する（図１０（ｂ））。
【００８９】続いて、第１の実施の形態と同様にして、
シリコン酸化膜等の層間絶縁膜１０を形成した後、リソ
グラフィ技術と異方性エッチングによりソース／ドレイ
ン領域８に達するコンタクトホール１１を形成する（図
１０（ｃ））。このとき、素子分離領域２にかかるコン
タクトホール１１が形成されても、トレンチ分離領域上
にはサイドウォールの形成に用いた十分に厚いシリコン
酸化膜からなるトレンチ分離カバー６ｃが形成されてい
るため、トレンチ内の埋込酸化膜の減り（埋込酸化膜上
面の低下）が防止される。
シリコン酸化膜等の層間絶縁膜１０を形成した後、リソ
グラフィ技術と異方性エッチングによりソース／ドレイ
ン領域８に達するコンタクトホール１１を形成する（図
１０（ｃ））。このとき、素子分離領域２にかかるコン
タクトホール１１が形成されても、トレンチ分離領域上
にはサイドウォールの形成に用いた十分に厚いシリコン
酸化膜からなるトレンチ分離カバー６ｃが形成されてい
るため、トレンチ内の埋込酸化膜の減り（埋込酸化膜上
面の低下）が防止される。
【００９０】その後、ＣＶＤ法又はスパッタリング法を
用いてこのコンタクトホール１１内にバリア金属膜を形
成し、続いてＣＶＤ法によりＷ等の金属膜を埋め込んで
コンタクトを形成する（不図示）。
用いてこのコンタクトホール１１内にバリア金属膜を形
成し、続いてＣＶＤ法によりＷ等の金属膜を埋め込んで
コンタクトを形成する（不図示）。
【００９１】
【発明の効果】以上の説明から明らかなように本発明に
よれば、素子分離領域にかかるコンタクトホールが形成
されてもトレンチ内の埋込絶縁膜の減り（埋込絶縁膜上
面の低下）が防止あるいは抑制されるため、コンタクト
と基板との間のリークを防止することができる。また、
積層膜からなるサイドウォールを形成する場合は、さら
に基板表面のプラズマダメージが抑えられ、欠陥性リー
クの発生を防止することができる。これらの結果、素子
特性が改善された半導体装置を歩留まり良く製造でき
る。
よれば、素子分離領域にかかるコンタクトホールが形成
されてもトレンチ内の埋込絶縁膜の減り（埋込絶縁膜上
面の低下）が防止あるいは抑制されるため、コンタクト
と基板との間のリークを防止することができる。また、
積層膜からなるサイドウォールを形成する場合は、さら
に基板表面のプラズマダメージが抑えられ、欠陥性リー
クの発生を防止することができる。これらの結果、素子
特性が改善された半導体装置を歩留まり良く製造でき
る。
【図１】本発明の半導体装置の製造方法の第１の実施形
態を示す工程断面図である。
態を示す工程断面図である。
【図２】本発明の半導体装置の製造方法の第１の実施形
態を示す工程断面図である。
態を示す工程断面図である。
【図３】本発明の半導体装置の製造方法の第１の実施形
態を示す工程断面図である。
態を示す工程断面図である。
【図４】本発明の半導体装置の製造方法の第２の実施形
態を示す工程断面図である。
態を示す工程断面図である。
【図５】本発明の半導体装置の製造方法の第２の実施形
態を示す工程断面図である。
態を示す工程断面図である。
【図６】本発明の半導体装置の製造方法の第３の実施形
態を示す工程断面図である。
態を示す工程断面図である。
【図７】本発明の半導体装置の製造方法の第３の実施形
態を示す工程断面図である。
態を示す工程断面図である。
【図８】本発明の半導体装置の製造方法の第３の実施形
態を示す工程断面図である。
態を示す工程断面図である。
【図９】本発明の半導体装置の製造方法の第４の実施形
態を示す工程断面図である。
態を示す工程断面図である。
【図１０】本発明の半導体装置の製造方法の第４の実施
形態を示す工程断面図である。
形態を示す工程断面図である。
【図１１】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図１２】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図１３】従来の半導体装置の製造方法によるコンタク
トホール形成後の状態を示す断面図である。
トホール形成後の状態を示す断面図である。
１、１０１ シリコン基板
２、１０２ 素子分離領域
４、１０４ ゲート電極
５、１０５ 低濃度不純物領域
５ａ、１０５ａ ＬＤＤ領域
６、１０６ シリコン酸化膜
６ａ、６ｂ、１０６ａ サイドウォール
６ｃ トレンチ分離カバー（シリコン酸化膜）
７、１０７ チャネリング防止膜（シリコン酸化膜）
７ａ シリコン酸化膜
８、１０８ 高濃度不純物領域（ソース／ドレイン領
域） ９、１０９ エッチングストッパ膜（シリコン窒化膜） ９ａ トレンチ分離カバー（シリコン窒化膜） １０、１１０ 層間絶縁膜（シリコン酸化膜） １１、１１１ コンタクトホール １２、１１２ リーク部分 ２１、２１ａ、２１ｂ シリコン酸化膜 ２２、２２ａ シリコン窒化膜 ２２ｂ トレンチ分離カバー（シリコン窒化膜） ３１、４１、５１ レジスト膜
域） ９、１０９ エッチングストッパ膜（シリコン窒化膜） ９ａ トレンチ分離カバー（シリコン窒化膜） １０、１１０ 層間絶縁膜（シリコン酸化膜） １１、１１１ コンタクトホール １２、１１２ リーク部分 ２１、２１ａ、２１ｂ シリコン酸化膜 ２２、２２ａ シリコン窒化膜 ２２ｂ トレンチ分離カバー（シリコン窒化膜） ３１、４１、５１ レジスト膜
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 21/76 Ｌ
27/088 29/78 ３０１Ｒ
29/78 21/90 Ｃ
Ｆターム(参考） 4M104 BB01 BB20 BB40 CC01 CC05
DD04 DD08 DD16 DD17 DD37
DD43 DD84 EE09 EE12 EE17
FF14 FF22 GG09 GG10 GG14
HH14
5F032 AA35 AA44 AA84 BA01 BB06
CA17 CA24 DA02 DA25
5F033 JJ19 KK01 KK25 NN07 PP15
QQ09 QQ10 QQ16 QQ21 QQ25
QQ31 QQ35 QQ37 QQ70 RR04
RR06 SS11 TT08 XX15 XX31
5F048 AA01 AA04 AA07 AB01 AC01
BB05 BB08 BC06 BF03 BF06
BF16 BG14 DA25 DA27 DA30
5F140 AA24 BE07 BF01 BF04 BF11
BF18 BG09 BG10 BG12 BG14
BG19 BG20 BG22 BG30 BG34
BG37 BG52 BG53 BG58 BH15
BJ08 BJ11 BJ17 BK02 BK11
BK13 BK21 BK27 BK29 BK34
CB04 CB10 CC01 CC03 CC08
CF00 CF04
Claims (23)
- 【請求項１】 半導体基板に形成されたトレンチと前記
トレンチ内に埋め込まれた埋込絶縁膜を有するトレンチ
分離構造の素子分離領域を備えた半導体装置の製造方法
であって、 前記半導体基板上の前記素子分離領域に隣接する素子形
成領域にゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板にイオン
注入を行ってＬＤＤ領域用の第１不純物拡散領域を形成
する工程と、 前記ゲート電極を含む前記半導体基板の主面の全面に、
第１絶縁膜及び第２絶縁膜をこの順で形成する工程と、 前記第１絶縁膜をエッチングストッパとしてエッチバッ
クを行い、前記ゲート電極の側面上に前記第１絶縁膜を
介して前記第２絶縁膜からなる第１サイドウォールを形
成する工程と、 全面エッチバックを行い前記第１絶縁膜をエッチングし
て、前記ゲート電極の側面上に前記第１絶縁膜からなる
第２サイドウォールを形成する工程と、 前記ゲート電極ならびに前記第１および第２サイドウォ
ールをマスクとしてイオン注入を行ってソース／ドレイ
ン領域用の第２不純物拡散領域を形成する工程と、 前記半導体基板の主面の全面に層間絶縁膜を形成する工
程と、 前記層間絶縁膜上面から前記第２不純物拡散領域に達す
るコンタクトホールを形成する工程と、を有する半導体
装置の製造方法。 - 【請求項２】 半導体基板に形成されたトレンチと前記
トレンチ内に埋め込まれた埋込絶縁膜を有するトレンチ
分離構造の素子分離領域を備えた半導体装置の製造方法
であって、 前記半導体基板上の前記素子分離領域に隣接する素子形
成領域にゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板にイオン
注入を行ってＬＤＤ領域用の第１不純物拡散領域を形成
する工程と、 前記ゲート電極を含む前記半導体基板の主面の全面に、
第１絶縁膜及び第２絶縁膜をこの順で形成する工程と、 前記第１絶縁膜をエッチングストッパとしてエッチバッ
クを行い、前記ゲート電極の側面上に前記第１絶縁膜を
介して前記第２絶縁膜からなる第１サイドウォールを形
成する工程と、 全面エッチバックを行い前記第１絶縁膜をエッチングし
て、前記ゲート電極の側面上に前記第１絶縁膜からなる
第２サイドウォールを形成する工程と、 前記ゲート電極ならびに前記第１および第２サイドウォ
ールをマスクとしてイオン注入を行ってソース／ドレイ
ン領域用の第２不純物拡散領域を形成する工程と、 前記半導体基板の主面の全面に第３絶縁膜を形成する工
程と、 前記第３絶縁膜上に層間絶縁膜を形成する工程と、 前記第３絶縁膜をエッチングストッパとして前記層間絶
縁膜を選択的にエッチングして前記第３絶縁膜を露出さ
せ、さらに前記第３絶縁膜を選択的にエッチングして、
前記層間絶縁膜上面から前記第２不純物拡散領域に達す
るコンタクトホールを形成する工程と、を有する半導体
装置の製造方法。 - 【請求項３】 半導体基板に形成されたトレンチと前記
トレンチ内に埋め込まれた埋込絶縁膜を有するトレンチ
分離構造の素子分離領域を備えた半導体装置の製造方法
であって、 前記半導体基板上の前記素子分離領域に隣接する素子形
成領域にゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板にイオン
注入を行ってＬＤＤ領域用の第１不純物拡散領域を形成
する工程と、 前記ゲート電極を含む前記半導体基板の主面の全面に、
第１絶縁膜及び第２絶縁膜をこの順で形成する工程と、 前記第１絶縁膜をエッチングストッパとしてエッチバッ
クを行い、前記ゲート電極の側面上に前記第１絶縁膜を
介して前記第２絶縁膜からなる第１サイドウォールを形
成する工程と、 前記素子分離領域を覆うようにパターニングされたレジ
スト膜を形成する工程と、 前記レジスト膜をマスクとして全面エッチバックを行い
前記第１絶縁膜をエッチングして、前記ゲート電極の側
面上に前記第１絶縁膜からなる第２サイドウォール、お
よび前記素子分離領域を覆う前記第１絶縁膜からなるト
レンチ分離カバーを形成する工程と、 前記ゲート電極ならびに前記第１および第２サイドウォ
ールをマスクとしてイオン注入を行ってソース／ドレイ
ン領域用の第２不純物拡散領域を形成する工程と、 前記半導体基板の主面の全面に層間絶縁膜を形成する工
程と、 前記トレンチ分離カバーがエッチングストッパとして機
能する条件で前記層間絶縁膜を選択的にエッチングし
て、前記層間絶縁膜上面から前記第２不純物拡散領域に
達するコンタクトホールを形成する工程と、を有する半
導体装置の製造方法。 - 【請求項４】 前記第２絶縁膜は、前記埋込絶縁膜と被
エッチング速度が実質的に同じ材料で形成する請求項
１、２又は３に記載の半導体装置の製造方法。 - 【請求項５】 前記第２絶縁膜および前記埋込絶縁膜が
シリコン酸化膜からなり、前記第１絶縁膜および第３絶
縁膜がシリコン窒化膜からなる請求項２に記載の半導体
装置の製造方法。 - 【請求項６】 前記第２絶縁膜および前記埋込絶縁膜が
シリコン酸化膜からなり、前記第１絶縁膜がシリコン窒
化膜からなる請求項１又は３に記載の半導体装置の製造
方法。 - 【請求項７】 前記ゲート電極を含む前記半導体基板の
主面の全面に下地絶縁膜を形成する工程を有し、前記下
地絶縁膜を形成した後に前記第１絶縁膜を形成する請求
項１〜６のいずれか１項に記載の半導体装置の製造方
法。 - 【請求項８】 前記第２サイドウォールを形成するため
の全面エッチバックにおいて、前記第１絶縁膜とともに
前記下地絶縁膜をエッチングして、前記ゲート電極上面
および基板上面を露出させ、前記ゲート電極の側面上に
前記下地絶縁膜からなる第３サイドウォールを形成する
請求項７に記載の半導体装置の製造方法。 - 【請求項９】 前記第２不純物拡散領域の形成は、少な
くとも前記素子形成領域にチャネリング防止膜を形成し
た後、前記ゲート電極ならびに前記第１、第２および第
３サイドウォールをマスクとして、前記チャネリング防
止膜を介してイオン注入を行って第２不純物拡散領域を
形成する請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記第２サイドウォールを形成するた
めの全面エッチバックにおいて、前記下地絶縁膜が残る
ように前記第１絶縁膜をエッチングし、 前記下地絶縁膜を介してイオン注入を行ってソース／ド
レイン領域用の第２不純物拡散領域を形成する請求項７
に記載の半導体装置の製造方法。 - 【請求項１１】 前記下地絶縁膜上にチャネリング防止
膜を形成し、前記下地絶縁膜および前記チャンリング防
止膜を介してイオン注入を行ってソース／ドレイン領域
用の第２不純物拡散領域を形成する請求項１０に記載の
半導体装置の製造方法。 - 【請求項１２】 前記第１不純物拡散領域を形成するた
めのイオン注入は、前記下地絶縁膜を形成した後であっ
て前記第２絶縁膜を形成する前に行う請求項７〜１１の
いずれか一項に記載の半導体装置の製造方法。 - 【請求項１３】 前記第１不純物拡散領域を形成するた
めのイオン注入は、前記第１絶縁膜を形成した後であっ
て前記第２絶縁膜を形成する前に行う請求項１〜１２の
いずれか一項に記載の半導体装置の製造方法。 - 【請求項１４】 前記コンタクトホールは、前記第２不
純物拡散領域と前記素子分離領域とにまたがって形成さ
れる請求項１〜１３のいずれか一項に記載の半導体装置
の製造方法。 - 【請求項１５】 半導体基板に形成されたトレンチと前
記トレンチ内に埋め込まれた埋込絶縁膜を有するトレン
チ分離構造の素子分離領域を備えた半導体装置の製造方
法であって、 前記半導体基板上の前記素子分離領域に隣接する素子形
成領域にゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板にイオン
注入を行ってＬＤＤ領域用の第１不純物拡散領域を形成
する工程と、 前記半導体基板上に第１絶縁膜を形成する工程と、 全面エッチバックを行って前記ゲート電極の側面上に前
記第１絶縁膜からなるサイドウォールを形成する工程
と、 前記ゲート電極および前記サイドウォールをマスクとし
てイオン注入を行ってソース／ドレイン領域用の第２不
純物拡散領域を形成する工程と、 前記半導体基板の主面の全面に、第２絶縁膜を形成する
工程と、 前記素子分離領域を覆うようにパターニングされたレジ
スト膜を形成する工程と、 前記レジスト膜をマスクとして前記第２絶縁膜をエッチ
ングして、前記素子分離領域を覆う前記第２絶縁膜から
なるトレンチ分離カバーを形成する工程と、 前記半導体基板の主面の全面に層間絶縁膜を形成する工
程と、 前記トレンチ分離カバーがエッチングストッパとして機
能する条件で前記層間絶縁膜を選択的にエッチングし
て、前記層間絶縁膜上面から前記第２不純物拡散領域に
達するコンタクトホールを形成する工程と、を有する半
導体装置の製造方法。 - 【請求項１６】 半導体基板に形成されたトレンチと前
記トレンチ内に埋め込まれた埋込絶縁膜を有するトレン
チ分離構造の素子分離領域を備えた半導体装置の製造方
法であって、 前記半導体基板上の前記素子分離領域に隣接する素子形
成領域にゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板にイオン
注入を行ってＬＤＤ領域用の第１不純物拡散領域を形成
する工程と、 前記半導体基板上に第１絶縁膜を形成する工程と、 前記素子分離領域を覆うようにパターニングされたレジ
スト膜を形成する工程と、 前記レジスト膜をマスクとして前記第１絶縁膜をエッチ
バックして、前記ゲート電極の側面上にサイドウォール
を形成するとともに、前記素子分離領域を覆う前記第１
絶縁膜からなるトレンチ分離カバーを形成する工程と、 前記ゲート電極および前記サイドウォールをマスクとし
てイオン注入を行ってソース／ドレイン領域用の第２不
純物拡散領域を形成する工程と、 前記半導体基板の主面の全面に第２絶縁膜を形成する工
程と、 前記半導体基板の主面の全面に層間絶縁膜を形成する工
程と、 前記第２絶縁膜をエッチングストッパとして前記層間絶
縁膜を選択的にエッチングして前記第２絶縁膜を露出さ
せ、さらに前記第２絶縁膜および前記チャネリング防止
膜を選択的にエッチングして、前記層間絶縁膜上面から
前記第２不純物拡散領域に達するコンタクトホールを形
成する工程と、を有する半導体装置の製造方法。 - 【請求項１７】 前記第１絶縁膜は、前記埋込絶縁膜と
被エッチング速度が実質的に同じ材料で形成する請求項
１５又は１６に記載の半導体装置の製造方法。 - 【請求項１８】 前記第１絶縁膜および前記埋込絶縁膜
がシリコン酸化膜からなり、前記第２絶縁膜がシリコン
窒化膜からなる請求項１５、１６又は１７に記載の半導
体装置の製造方法。 - 【請求項１９】 少なくとも前記素子形成領域にチャネ
リング防止膜を形成する工程を有し、前記チャネリング
防止膜を介してイオン注入を行って前記第２不純物領域
を形成する請求項１５〜１８のいずれか１項に記載の半
導体装置の製造方法。 - 【請求項２０】 前記コンタクトホールは、前記第２不
純物拡散領域と前記素子分離領域とにまたがって形成さ
れる請求項１５〜１９のいずれか一項に記載の半導体装
置の製造方法。 - 【請求項２１】 半導体基板に形成されたトレンチと前
記トレンチ内に埋め込まれた埋込絶縁膜を有するトレン
チ分離構造の素子分離領域を備えた半導体装置の製造方
法であって、 前記半導体基板の主面の全面に絶縁膜を形成する工程
と、 前記素子分離領域を覆うようにパターニングされたレジ
スト膜を形成する工程と、 前記レジスト膜をマスクとして前記絶縁膜のエッチング
を行って前記素子分離領域を覆う前記絶縁膜からなるト
レンチ分離カバーを形成する工程と、 前記半導体基板の主面の全面に層間絶縁膜を形成する工
程と、 前記トレンチ分離カバーがエッチングストッパとして機
能する条件で前記層間絶縁膜を選択的にエッチングし
て、前記層間絶縁膜上面から前記第２不純物拡散領域に
達するコンタクトホールを形成する工程と、を有する半
導体装置の製造方法。 - 【請求項２２】 前記埋込絶縁膜がシリコン酸化膜から
なり、前記絶縁膜がシリコン窒化膜からなる請求項２１
に記載の半導体装置の製造方法。 - 【請求項２３】 前記層間絶縁膜は、前記埋込絶縁膜と
被エッチング速度が実質的に同じ材料で形成する請求項
１〜２２のいずれか一項に記載の半導体装置の製造方
法。
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