JPH1168094A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH1168094A JPH1168094A JP21628797A JP21628797A JPH1168094A JP H1168094 A JPH1168094 A JP H1168094A JP 21628797 A JP21628797 A JP 21628797A JP 21628797 A JP21628797 A JP 21628797A JP H1168094 A JPH1168094 A JP H1168094A
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- etching
- film
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Abstract
(57)【要約】
【課題】 半導体集積回路装置の信頼度の向上および高
速化を実現することができる技術を提供する。 【解決手段】 ゲート電極９の側壁に酸化シリコン膜に
よって構成されるサイドウォールスペーサ１３を形成す
る際、上記酸化シリコン膜の下に形成されている窒化シ
リコン膜１１が酸化シリコン膜のエッチングストッパと
なって、埋め込み型浅溝アイソレーションを構成する酸
化シリコン膜５、半導体基板１の表面およびゲート電極
９がエッチングプラズマに晒されるのを防いでいるの
で、酸化シリコン膜５の削り込みを防止でき、さらに、
半導体基板１の表面およびゲート電極９の表面でのダメ
ージを抑えることができる。
速化を実現することができる技術を提供する。 【解決手段】 ゲート電極９の側壁に酸化シリコン膜に
よって構成されるサイドウォールスペーサ１３を形成す
る際、上記酸化シリコン膜の下に形成されている窒化シ
リコン膜１１が酸化シリコン膜のエッチングストッパと
なって、埋め込み型浅溝アイソレーションを構成する酸
化シリコン膜５、半導体基板１の表面およびゲート電極
９がエッチングプラズマに晒されるのを防いでいるの
で、酸化シリコン膜５の削り込みを防止でき、さらに、
半導体基板１の表面およびゲート電極９の表面でのダメ
ージを抑えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）を有する半導体集積回路装置の製造方法に関し、特
に、ＬＤＤ（Lightly Doped Drain ）構造のＭＩＳＦＥ
Ｔを有する半導体集積回路装置に適用して有効な技術に
関するものである。
tal Insulator Semiconductor Field Effect Transisto
r ）を有する半導体集積回路装置の製造方法に関し、特
に、ＬＤＤ（Lightly Doped Drain ）構造のＭＩＳＦＥ
Ｔを有する半導体集積回路装置に適用して有効な技術に
関するものである。
【０００２】
【従来の技術】ＭＩＳＦＥＴを高耐圧化するために用い
られる構造の一つとして、ソース領域、ドレイン領域の
一部を構成する低濃度半導体領域が、チャネル方向に向
かって、ソース領域、ドレイン領域の他の一部を構成す
る高濃度半導体領域よりも広がったＬＤＤ構造がある。
られる構造の一つとして、ソース領域、ドレイン領域の
一部を構成する低濃度半導体領域が、チャネル方向に向
かって、ソース領域、ドレイン領域の他の一部を構成す
る高濃度半導体領域よりも広がったＬＤＤ構造がある。
【０００３】ソース領域、ドレイン領域の一部を構成す
る低濃度半導体領域が、高耐圧化およびホットキャリア
の発生抑制に大きな効果をもっており、また、ゲート電
極の側壁に形成したサイドウォールスペーサによって、
ソース領域−ドレイン領域方向における低濃度半導体領
域と高濃度半導体領域との拡散深さの差が厳密に制御で
きることから、ＬＤＤ構造は１μｍ以下の加工技術を用
いた集積度の高い半導体集積回路装置のおいて用いられ
ている。
る低濃度半導体領域が、高耐圧化およびホットキャリア
の発生抑制に大きな効果をもっており、また、ゲート電
極の側壁に形成したサイドウォールスペーサによって、
ソース領域−ドレイン領域方向における低濃度半導体領
域と高濃度半導体領域との拡散深さの差が厳密に制御で
きることから、ＬＤＤ構造は１μｍ以下の加工技術を用
いた集積度の高い半導体集積回路装置のおいて用いられ
ている。
【０００４】次に、ＬＤＤ構造のｎチャネル型ＭＩＳＦ
ＥＴの製造方法を図９および図１０を用いて説明する。
ＥＴの製造方法を図９および図１０を用いて説明する。
【０００５】まず、図９に示すように、ｐ型シリコン単
結晶からなる半導体基板２１の主面上に形成された浅い
溝２２に酸化シリコン膜２３を埋め込むことによって素
子分離用の埋め込み型浅溝アイソレーションを形成した
後、半導体基板２１の表面にゲート絶縁膜２４を形成
し、次いで、半導体基板２１上にＣＶＤ（Chemical Vap
or Deposition ）法でリン（Ｐ）を添加した多結晶シリ
コン膜（図示せず）を堆積する。
結晶からなる半導体基板２１の主面上に形成された浅い
溝２２に酸化シリコン膜２３を埋め込むことによって素
子分離用の埋め込み型浅溝アイソレーションを形成した
後、半導体基板２１の表面にゲート絶縁膜２４を形成
し、次いで、半導体基板２１上にＣＶＤ（Chemical Vap
or Deposition ）法でリン（Ｐ）を添加した多結晶シリ
コン膜（図示せず）を堆積する。
【０００６】次に、パターニングされたフォトレジスト
をマスクにして上記多結晶シリコン膜をエッチングし、
多結晶シリコン膜によって構成されるゲート電極２５を
形成した後、ゲート電極２５をマスクにして半導体基板
２１にｎ型不純物（例えば、Ｐ）を導入し、ｎチャネル
型ＭＩＳＦＥＴのソース領域、ドレイン領域の一部を構
成する低濃度のｎ- 型半導体領域２６を形成する。次い
で、半導体基板２１上に５０〜２００ｎｍの厚さの酸化
シリコン膜２７をＣＶＤ法で堆積する。
をマスクにして上記多結晶シリコン膜をエッチングし、
多結晶シリコン膜によって構成されるゲート電極２５を
形成した後、ゲート電極２５をマスクにして半導体基板
２１にｎ型不純物（例えば、Ｐ）を導入し、ｎチャネル
型ＭＩＳＦＥＴのソース領域、ドレイン領域の一部を構
成する低濃度のｎ- 型半導体領域２６を形成する。次い
で、半導体基板２１上に５０〜２００ｎｍの厚さの酸化
シリコン膜２７をＣＶＤ法で堆積する。
【０００７】次に、図１０に示すように、ＲＩＥ（Reac
tive Ion Etching）法による異方性エッチングによっ
て、上記酸化シリコン膜２７を全面エッチングすること
により、ゲート電極２５の側壁のみに酸化シリコン膜２
７を残存させる。この酸化シリコン膜２７がオフセット
領域を形成するためのサイドウォールスペーサ２８とな
る。
tive Ion Etching）法による異方性エッチングによっ
て、上記酸化シリコン膜２７を全面エッチングすること
により、ゲート電極２５の側壁のみに酸化シリコン膜２
７を残存させる。この酸化シリコン膜２７がオフセット
領域を形成するためのサイドウォールスペーサ２８とな
る。
【０００８】次に、ゲート電極２５およびサイドウォー
ルスペーサ２８をマスクにして、半導体基板２１にｎ型
不純物（例えば、砒素（Ａｓ））を導入し、ｎチャネル
型ＭＩＳＦＥＴのソース領域、ドレイン領域の他の一部
を構成する高濃度のｎ+ 型半導体領域２９を形成する。
ルスペーサ２８をマスクにして、半導体基板２１にｎ型
不純物（例えば、砒素（Ａｓ））を導入し、ｎチャネル
型ＭＩＳＦＥＴのソース領域、ドレイン領域の他の一部
を構成する高濃度のｎ+ 型半導体領域２９を形成する。
【０００９】次に、半導体基板２１上に酸化シリコン膜
３０およびＢＰＳＧ膜３１をＣＶＤ法で順次堆積した
後、ＢＰＳＧ膜３１の表面を平坦化し、次いで、パター
ニングされたフォトレジストをマスクにしてＢＰＳＧ膜
３１および酸化シリコン膜３０を順次エッチングするこ
とにより、ｎ+ 型半導体領域２９に達するコンタクトホ
ール３２を形成する。この後、半導体基板２１上に堆積
した金属膜（図示せず）をエッチングして配線層３３を
形成する。
３０およびＢＰＳＧ膜３１をＣＶＤ法で順次堆積した
後、ＢＰＳＧ膜３１の表面を平坦化し、次いで、パター
ニングされたフォトレジストをマスクにしてＢＰＳＧ膜
３１および酸化シリコン膜３０を順次エッチングするこ
とにより、ｎ+ 型半導体領域２９に達するコンタクトホ
ール３２を形成する。この後、半導体基板２１上に堆積
した金属膜（図示せず）をエッチングして配線層３３を
形成する。
【００１０】なお、ＬＤＤ構造のＭＩＳＦＥＴについて
は、例えば、丸善株式会社発行「サブミクロンデバイ
ス」昭和６３年１月３０日発行、小柳光正著、Ｐ１８６
〜Ｐ１９８に記載がある。
は、例えば、丸善株式会社発行「サブミクロンデバイ
ス」昭和６３年１月３０日発行、小柳光正著、Ｐ１８６
〜Ｐ１９８に記載がある。
【００１１】
【発明が解決しようとする課題】本発明者は、前記ＬＤ
Ｄ構造のＭＩＳＦＥＴの製造方法において、以下の問題
点を見いだした。
Ｄ構造のＭＩＳＦＥＴの製造方法において、以下の問題
点を見いだした。
【００１２】すなわち、図１１に示すように、半導体基
板２１上に堆積された酸化シリコン膜２７を全面エッチ
ングして、ゲート電極２５の側壁にサイドウォールスペ
ーサ２８を形成する際、酸化シリコン膜２７のオーバエ
ッチングによって埋め込み型浅溝アイソレーションを構
成する酸化シリコン膜２３が削れてしまう。さらに、ゲ
ート電極２５と埋め込み型浅溝アイソレーションとの間
に合わせずれが生じていると、コンタクトホール３２を
形成する際のオーバエッチングによって、埋め込み型浅
溝アイソレーションの端部の酸化シリコン膜２３が削り
込まれる。
板２１上に堆積された酸化シリコン膜２７を全面エッチ
ングして、ゲート電極２５の側壁にサイドウォールスペ
ーサ２８を形成する際、酸化シリコン膜２７のオーバエ
ッチングによって埋め込み型浅溝アイソレーションを構
成する酸化シリコン膜２３が削れてしまう。さらに、ゲ
ート電極２５と埋め込み型浅溝アイソレーションとの間
に合わせずれが生じていると、コンタクトホール３２を
形成する際のオーバエッチングによって、埋め込み型浅
溝アイソレーションの端部の酸化シリコン膜２３が削り
込まれる。
【００１３】この結果、埋め込み型浅溝アイソレーショ
ンの端部で、ｎ+ 型半導体領域２９が形成されていない
半導体基板２１にコンタクトホール３２が達し、配線層
３３がｎ+ 型半導体領域２９とｐ型の半導体基板２１と
に接続されて、接合リークが生ずる。
ンの端部で、ｎ+ 型半導体領域２９が形成されていない
半導体基板２１にコンタクトホール３２が達し、配線層
３３がｎ+ 型半導体領域２９とｐ型の半導体基板２１と
に接続されて、接合リークが生ずる。
【００１４】さらに、サイドウォールスペーサ２８が形
成されない半導体基板２１の表面には、エッチングダメ
ージが生ずる。例えば、エッチングガスにＣＦ系のガス
を用いて上記酸化シリコン膜２７を全面エッチングした
場合は、ポリマー、カーボン系の汚染物質（例えば、Ｃ
x Ｆy ，ＳｉＣx ，ＳｉＣx ＯY ）および格子歪などか
らなるエッチングダメージが生ずる。
成されない半導体基板２１の表面には、エッチングダメ
ージが生ずる。例えば、エッチングガスにＣＦ系のガス
を用いて上記酸化シリコン膜２７を全面エッチングした
場合は、ポリマー、カーボン系の汚染物質（例えば、Ｃ
x Ｆy ，ＳｉＣx ，ＳｉＣx ＯY ）および格子歪などか
らなるエッチングダメージが生ずる。
【００１５】ポリマーはエッチング後のアッシャ処理に
より除去されるが、カーボン系の汚染物質および格子歪
は残り、これらによって配線層３３とｎ+ 型半導体領域
２９との間の接触抵抗が高くなってしまう。
より除去されるが、カーボン系の汚染物質および格子歪
は残り、これらによって配線層３３とｎ+ 型半導体領域
２９との間の接触抵抗が高くなってしまう。
【００１６】また、ｎ+ 型半導体領域２９の表面および
多結晶シリコン膜によって構成されるゲート電極２５の
表面に、自己整合法によってシリサイド層を形成する場
合、上記エッチングダメージがｎ+ 型半導体領域２９の
表面およびゲート電極２５の表面に生じていると、均一
にシリサイド化反応が進まず、不均一な厚さのシリサイ
ド層が形成されるので、シリサイド層形成によるｎ+ 型
半導体領域２９およびゲート電極２５の低抵抗化の効果
が低減してしまう。
多結晶シリコン膜によって構成されるゲート電極２５の
表面に、自己整合法によってシリサイド層を形成する場
合、上記エッチングダメージがｎ+ 型半導体領域２９の
表面およびゲート電極２５の表面に生じていると、均一
にシリサイド化反応が進まず、不均一な厚さのシリサイ
ド層が形成されるので、シリサイド層形成によるｎ+ 型
半導体領域２９およびゲート電極２５の低抵抗化の効果
が低減してしまう。
【００１７】本発明の目的は、半導体集積回路装置の信
頼度の向上および高速化を実現することができる技術を
提供することにある。
頼度の向上および高速化を実現することができる技術を
提供することにある。
【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２０】すなわち、本発明の半導体集積回路装置の
製造方法は、まず、シリコン単結晶によって構成された
半導体基板の主面上に素子分離用のフィールド絶縁膜を
形成した後、半導体基板上にゲート絶縁膜およびゲート
電極を順次形成し、次いで、半導体基板の全面に薄い窒
化シリコン膜および酸化シリコン膜を順次堆積する。次
に、窒化シリコン膜に対して酸化シリコン膜のエッチン
グ選択比が大きい異方性エッチングによって酸化シリコ
ン膜を全面エッチングすることにより、半導体基板の表
面、フィールド絶縁膜およびゲート電極をエッチングプ
ラズマに晒すことなくゲート電極の側壁に酸化シリコン
膜によって構成されるサイドウォールスペーサを形成
し、次いで、低ダメージの異方性エッチングまたは等方
性エッチングによって露出した窒化シリコン膜をエッチ
ングするものである。
製造方法は、まず、シリコン単結晶によって構成された
半導体基板の主面上に素子分離用のフィールド絶縁膜を
形成した後、半導体基板上にゲート絶縁膜およびゲート
電極を順次形成し、次いで、半導体基板の全面に薄い窒
化シリコン膜および酸化シリコン膜を順次堆積する。次
に、窒化シリコン膜に対して酸化シリコン膜のエッチン
グ選択比が大きい異方性エッチングによって酸化シリコ
ン膜を全面エッチングすることにより、半導体基板の表
面、フィールド絶縁膜およびゲート電極をエッチングプ
ラズマに晒すことなくゲート電極の側壁に酸化シリコン
膜によって構成されるサイドウォールスペーサを形成
し、次いで、低ダメージの異方性エッチングまたは等方
性エッチングによって露出した窒化シリコン膜をエッチ
ングするものである。
【００２１】上記した手段によれば、酸化シリコン膜を
全面エッチングしてサイドウォールスペーサを形成する
際、酸化シリコン膜の下にエッチング速度の異なる窒化
シリコン膜が設けられているので、窒化シリコン膜が酸
化シリコン膜のエッチングストッパとなり、酸化シリコ
ン膜をオーバーエッチングしても素子分離用のフィール
ド絶縁膜が削り込まれることがなく、素子分離用のフィ
ールド絶縁膜の端部での接合リークを防止することがで
きる。
全面エッチングしてサイドウォールスペーサを形成する
際、酸化シリコン膜の下にエッチング速度の異なる窒化
シリコン膜が設けられているので、窒化シリコン膜が酸
化シリコン膜のエッチングストッパとなり、酸化シリコ
ン膜をオーバーエッチングしても素子分離用のフィール
ド絶縁膜が削り込まれることがなく、素子分離用のフィ
ールド絶縁膜の端部での接合リークを防止することがで
きる。
【００２２】また、酸化シリコン膜を全面エッチングし
てサイドウォールスペーサを形成する際、半導体基板の
表面およびゲート電極がエッチングプラズマに晒される
のを窒化シリコン膜によって防ぎ、次いで、上記窒化シ
リコン膜が低ダメージエッチングによって除去されるの
で、半導体基板の表面およびゲート電極の表面にはカー
ボン系の汚染物質および格子歪などのダメージが入りに
くく、半導体基板またはゲート電極に接して設けられる
配線層の接触抵抗の増加が抑えられる。さらに、半導体
基板の表面およびゲート電極の表面にシリサイド層を形
成する際、均一なシリサイド化反応が起きるので、シリ
サイド層の低抵抗化を図ることができる。
てサイドウォールスペーサを形成する際、半導体基板の
表面およびゲート電極がエッチングプラズマに晒される
のを窒化シリコン膜によって防ぎ、次いで、上記窒化シ
リコン膜が低ダメージエッチングによって除去されるの
で、半導体基板の表面およびゲート電極の表面にはカー
ボン系の汚染物質および格子歪などのダメージが入りに
くく、半導体基板またはゲート電極に接して設けられる
配線層の接触抵抗の増加が抑えられる。さらに、半導体
基板の表面およびゲート電極の表面にシリサイド層を形
成する際、均一なシリサイド化反応が起きるので、シリ
サイド層の低抵抗化を図ることができる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２４】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２５】（実施の形態１）本発明の一実施の形態で
あるｎチャネル型ＭＩＳＦＥＴの製造方法を図１〜図６
を用いて説明する。
あるｎチャネル型ＭＩＳＦＥＴの製造方法を図１〜図６
を用いて説明する。
【００２６】まず、図１に示すように、ｐ型シリコン単
結晶で構成された半導体基板１の表面に酸化シリコン膜
２および窒化シリコン膜３を順次形成した後、パターニ
ングされたフォトレジストをマスクにして素子分離領域
の窒化シリコン膜３、酸化シリコン膜２および半導体基
板１を順次エッチングして、半導体基板１に深さ約３５
０ｎｍの浅い溝４を形成する。
結晶で構成された半導体基板１の表面に酸化シリコン膜
２および窒化シリコン膜３を順次形成した後、パターニ
ングされたフォトレジストをマスクにして素子分離領域
の窒化シリコン膜３、酸化シリコン膜２および半導体基
板１を順次エッチングして、半導体基板１に深さ約３５
０ｎｍの浅い溝４を形成する。
【００２７】次に、半導体基板１に熱処理を施し、浅い
溝４が形成された半導体基板１の表面に１０〜２０ｎｍ
の酸化シリコン膜（図示せず）を形成する。次いで、Ｔ
ＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ2 Ｈ
5)4 ）ガスを原料に用いたプラズマＣＶＤ法によって、
半導体基板１上に酸化シリコン膜５を堆積した後、半導
体基板１上に窒化シリコン膜６を堆積し、次いで、パタ
ーニングされたフォトレジストをマスクにして比較的広
い面積の浅い溝４の酸化シリコン膜５上に上記窒化シリ
コン膜６を残す。
溝４が形成された半導体基板１の表面に１０〜２０ｎｍ
の酸化シリコン膜（図示せず）を形成する。次いで、Ｔ
ＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ2 Ｈ
5)4 ）ガスを原料に用いたプラズマＣＶＤ法によって、
半導体基板１上に酸化シリコン膜５を堆積した後、半導
体基板１上に窒化シリコン膜６を堆積し、次いで、パタ
ーニングされたフォトレジストをマスクにして比較的広
い面積の浅い溝４の酸化シリコン膜５上に上記窒化シリ
コン膜６を残す。
【００２８】次に、図２に示すように、この酸化シリコ
ン膜６の表面をＣＭＰ（Chemical Mechanical Polishin
g ；化学的機械研磨）法によって平坦化することによっ
て埋め込み型浅溝アイソレーションを形成する。この
際、窒化シリコン膜６を設けたことによって広い面積の
浅い溝４および狭い面積の浅い溝４にほぼ均一な厚さの
酸化シリコン膜６を埋め込むことができる。
ン膜６の表面をＣＭＰ（Chemical Mechanical Polishin
g ；化学的機械研磨）法によって平坦化することによっ
て埋め込み型浅溝アイソレーションを形成する。この
際、窒化シリコン膜６を設けたことによって広い面積の
浅い溝４および狭い面積の浅い溝４にほぼ均一な厚さの
酸化シリコン膜６を埋め込むことができる。
【００２９】次に、ＭＩＳＦＥＴのチャネル領域となる
半導体基板１の表面にｐ型不純物（例えば、ボロン
（Ｂ））を導入して、しきい値電圧制御層７を形成した
後、半導体基板１の表面にゲート絶縁膜８を形成し、次
いで、半導体基板１上にＣＶＤ法によってリン（Ｐ）を
添加した多結晶シリコン膜（図示せず）を堆積する。
半導体基板１の表面にｐ型不純物（例えば、ボロン
（Ｂ））を導入して、しきい値電圧制御層７を形成した
後、半導体基板１の表面にゲート絶縁膜８を形成し、次
いで、半導体基板１上にＣＶＤ法によってリン（Ｐ）を
添加した多結晶シリコン膜（図示せず）を堆積する。
【００３０】次に、パターニングされたフォトレジスト
をマスクにして上記多結晶シリコン膜をエッチングし、
多結晶シリコン膜によって構成されるゲート電極９を形
成する。
をマスクにして上記多結晶シリコン膜をエッチングし、
多結晶シリコン膜によって構成されるゲート電極９を形
成する。
【００３１】次に、ゲート電極９をマスクにして半導体
基板１にｎ型不純物（例えば、Ｐ）を導入し、ｎチャネ
ル型ＭＩＳＦＥＴのソース領域、ドレイン領域の一部を
構成する低濃度のｎ- 型半導体領域１０を形成する。
基板１にｎ型不純物（例えば、Ｐ）を導入し、ｎチャネ
ル型ＭＩＳＦＥＴのソース領域、ドレイン領域の一部を
構成する低濃度のｎ- 型半導体領域１０を形成する。
【００３２】次に、図３に示すように、半導体基板１上
にＣＶＤ法によって窒化シリコン膜１１および酸化シリ
コン膜１２を順次堆積する。窒化シリコン膜１１の厚さ
は、例えば５〜１０ｎｍであり、酸化シリコン膜１２の
厚さは、例えば５０〜２００ｎｍである。
にＣＶＤ法によって窒化シリコン膜１１および酸化シリ
コン膜１２を順次堆積する。窒化シリコン膜１１の厚さ
は、例えば５〜１０ｎｍであり、酸化シリコン膜１２の
厚さは、例えば５０〜２００ｎｍである。
【００３３】次に、図４に示すように、酸化シリコン膜
１２を異方性エッチングによって全面エッチングし、ゲ
ート電極９の側壁にサイドウォールスペーサ１３を形成
する。上記酸化シリコン膜１２のエッチングは、例えば
Ｃ4 Ｆ8 ＋ＣＯガス系を用いた狭電極ＲＩＥ装置で行わ
れ、２０以上の窒化シリコン膜１１に対する酸化シリコ
ン膜１２のエッチング選択比が得られる。
１２を異方性エッチングによって全面エッチングし、ゲ
ート電極９の側壁にサイドウォールスペーサ１３を形成
する。上記酸化シリコン膜１２のエッチングは、例えば
Ｃ4 Ｆ8 ＋ＣＯガス系を用いた狭電極ＲＩＥ装置で行わ
れ、２０以上の窒化シリコン膜１１に対する酸化シリコ
ン膜１２のエッチング選択比が得られる。
【００３４】例えば、酸化シリコン膜１２の厚さを２０
０ｎｍ、窒化シリコン膜１１の厚さを５ｎｍとし、酸化
シリコン膜１２のオーバーエッチングを２０％行った場
合、窒化シリコン膜１１に対する酸化シリコン膜１２の
エッチング選択比が１０であれば、窒化シリコン膜１１
の削れは４ｎｍとなり、窒化シリコン膜１１を突き抜け
ることなく酸化シリコン膜１２がエッチングされてサイ
ドウォールスペーサ１３を形成することができる。
０ｎｍ、窒化シリコン膜１１の厚さを５ｎｍとし、酸化
シリコン膜１２のオーバーエッチングを２０％行った場
合、窒化シリコン膜１１に対する酸化シリコン膜１２の
エッチング選択比が１０であれば、窒化シリコン膜１１
の削れは４ｎｍとなり、窒化シリコン膜１１を突き抜け
ることなく酸化シリコン膜１２がエッチングされてサイ
ドウォールスペーサ１３を形成することができる。
【００３５】次に、図５に示すように、窒化シリコン膜
１１を低ダメージ条件でエッチングして、半導体基板１
上、埋め込み型浅溝アイソレーション上およびゲート電
極９上に露出した窒化シリコン膜１１を除去する。上記
窒化シリコン膜１１のエッチングは、例えばダウンフロ
ータイプの低ダメージアッシング装置でＣＨＦ3 ＋Ｏ2
ガス系を用いた等方性エッチング、または狭電極ＲＩＥ
エッチング装置でＣＨＦ3 ＋Ｏ2 ガス系を用いた異方性
エッチングによって行われる。
１１を低ダメージ条件でエッチングして、半導体基板１
上、埋め込み型浅溝アイソレーション上およびゲート電
極９上に露出した窒化シリコン膜１１を除去する。上記
窒化シリコン膜１１のエッチングは、例えばダウンフロ
ータイプの低ダメージアッシング装置でＣＨＦ3 ＋Ｏ2
ガス系を用いた等方性エッチング、または狭電極ＲＩＥ
エッチング装置でＣＨＦ3 ＋Ｏ2 ガス系を用いた異方性
エッチングによって行われる。
【００３６】上記エッチング方法により半導体基板１を
構成するシリコン単結晶、埋め込み型浅溝アイソレーシ
ョンを構成する酸化シリコン膜５およびゲート電極９を
構成する多結晶シリコン膜に対して、窒化シリコン膜１
１を選択的に除去することができる。低ダメージエッチ
ング装置を用いて等方性エッチングを行った場合は酸化
シリコン膜５に対する窒化シリコン膜１１のエッチング
選択比は３０以上、また、狭電極ＲＩＥエッチング装置
を用いて異方性エッチングを行った場合でも酸化シリコ
ン膜５に対する窒化シリコン膜１１のエッチング選択比
は５以上が得られる。
構成するシリコン単結晶、埋め込み型浅溝アイソレーシ
ョンを構成する酸化シリコン膜５およびゲート電極９を
構成する多結晶シリコン膜に対して、窒化シリコン膜１
１を選択的に除去することができる。低ダメージエッチ
ング装置を用いて等方性エッチングを行った場合は酸化
シリコン膜５に対する窒化シリコン膜１１のエッチング
選択比は３０以上、また、狭電極ＲＩＥエッチング装置
を用いて異方性エッチングを行った場合でも酸化シリコ
ン膜５に対する窒化シリコン膜１１のエッチング選択比
は５以上が得られる。
【００３７】次に、図６に示すように、ゲート電極９お
よびサイドウォールスペーサ１３をマスクにして、半導
体基板１にｎ型不純物（例えば、砒素（Ａｓ））を導入
し、ｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン
領域の他の一部を構成する高濃度のｎ+ 型半導体領域１
４を形成する。
よびサイドウォールスペーサ１３をマスクにして、半導
体基板１にｎ型不純物（例えば、砒素（Ａｓ））を導入
し、ｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン
領域の他の一部を構成する高濃度のｎ+ 型半導体領域１
４を形成する。
【００３８】次に、厚さ約４０ｎｍのチタン膜（図示せ
ず）をスパッタリング法またはＣＶＤ法によって半導体
基板１上に堆積する。その後、窒素雰囲気中で６００〜
７００℃の温度で熱処理（第１アニール）を行なう。こ
の第１アニールによって、高抵抗のチタンシリサイド膜
（ＴｉＳｉx （０＜ｘ＜２））をｎチャネル型ＭＩＳＦ
ＥＴのゲート電極９の表面およびｎ+ 型半導体領域１４
の表面に形成する。
ず）をスパッタリング法またはＣＶＤ法によって半導体
基板１上に堆積する。その後、窒素雰囲気中で６００〜
７００℃の温度で熱処理（第１アニール）を行なう。こ
の第１アニールによって、高抵抗のチタンシリサイド膜
（ＴｉＳｉx （０＜ｘ＜２））をｎチャネル型ＭＩＳＦ
ＥＴのゲート電極９の表面およびｎ+ 型半導体領域１４
の表面に形成する。
【００３９】次いで、未反応のチタン膜をＨ2 Ｏ2 ：Ｎ
Ｈ4 ＯＨ：Ｈ2 Ｏ液で除去した後、窒素雰囲気中で８０
０〜９００℃の温度で熱処理（第２アニール）を行な
い、上記高抵抗のチタンシリサイド膜を低抵抗のチタン
シリサイド膜（ＴｉＳｉ2 ）１５に変える。
Ｈ4 ＯＨ：Ｈ2 Ｏ液で除去した後、窒素雰囲気中で８０
０〜９００℃の温度で熱処理（第２アニール）を行な
い、上記高抵抗のチタンシリサイド膜を低抵抗のチタン
シリサイド膜（ＴｉＳｉ2 ）１５に変える。
【００４０】次に、半導体基板１上に酸化シリコン膜１
６およびＢＰＳＧ（Boron-doped Phospho Silicate Gla
ss）膜１７をＣＶＤ法で順次堆積した後、半導体基板１
に８５０〜９５０℃の熱処理を施してＢＰＳＧ膜１７の
表面を平坦化する。次に、パターニングされたフォトレ
ジストをマスクにしてＢＰＳＧ膜１７および酸化シリコ
ン膜１６を順次エッチングし、ゲート電極９上のチタン
シリサイド膜１５に達するコンタクトホール（図示せ
ず）およびｎ+ 型半導体領域１４上のチタンシリサイド
膜１５に達するコンタクトホール１８を形成する。
６およびＢＰＳＧ（Boron-doped Phospho Silicate Gla
ss）膜１７をＣＶＤ法で順次堆積した後、半導体基板１
に８５０〜９５０℃の熱処理を施してＢＰＳＧ膜１７の
表面を平坦化する。次に、パターニングされたフォトレ
ジストをマスクにしてＢＰＳＧ膜１７および酸化シリコ
ン膜１６を順次エッチングし、ゲート電極９上のチタン
シリサイド膜１５に達するコンタクトホール（図示せ
ず）およびｎ+ 型半導体領域１４上のチタンシリサイド
膜１５に達するコンタクトホール１８を形成する。
【００４１】次に、半導体基板１上に金属膜（図示せ
ず）を堆積して配線層１９を形成した後、最後に半導体
基板１の表面をパッシベーション膜２０で被覆すること
により、本実施の形態１のｎチャネル型ＭＩＳＦＥＴが
完成する。
ず）を堆積して配線層１９を形成した後、最後に半導体
基板１の表面をパッシベーション膜２０で被覆すること
により、本実施の形態１のｎチャネル型ＭＩＳＦＥＴが
完成する。
【００４２】本実施の形態１では、多結晶シリコン膜に
よって構成されたゲート電極９を有するＭＩＳＦＥＴに
適用した場合について説明したが、メタルシリサイド膜
（例えば、モリブデンシリサイド（ＭｏＳｉ）膜、タン
グステンシリサイド（ＷＳｉ2 ）膜）と多結晶シリコン
膜との積層膜からなるポリサイドゲート電極、またはメ
タル膜（例えば、タングステン（Ｗ）膜と窒化タングス
テン（ＷＮ）膜との積層膜、タングステン（Ｗ）膜と窒
化チタン（ＴｉＮ）膜との積層膜）と多結晶シリコン膜
との積層膜からなるメタルゲート電極を有するＭＩＳＦ
ＥＴにも適用可能であり、この際、ゲート電極９の表面
には自己整合法によるチタンシリサイド膜１５は形成さ
れず、ｎ+ 型半導体領域１４の表面のみにチタンシリサ
イド膜１５は形成される。
よって構成されたゲート電極９を有するＭＩＳＦＥＴに
適用した場合について説明したが、メタルシリサイド膜
（例えば、モリブデンシリサイド（ＭｏＳｉ）膜、タン
グステンシリサイド（ＷＳｉ2 ）膜）と多結晶シリコン
膜との積層膜からなるポリサイドゲート電極、またはメ
タル膜（例えば、タングステン（Ｗ）膜と窒化タングス
テン（ＷＮ）膜との積層膜、タングステン（Ｗ）膜と窒
化チタン（ＴｉＮ）膜との積層膜）と多結晶シリコン膜
との積層膜からなるメタルゲート電極を有するＭＩＳＦ
ＥＴにも適用可能であり、この際、ゲート電極９の表面
には自己整合法によるチタンシリサイド膜１５は形成さ
れず、ｎ+ 型半導体領域１４の表面のみにチタンシリサ
イド膜１５は形成される。
【００４３】このように、本実施の形態１では、ゲート
電極９の側壁に酸化シリコン膜１２からなるサイドウォ
ールスペーサ１３を形成する際、酸化シリコン膜１２の
下に２０以上のエッチング選択比が得られる窒化シリコ
ン膜１１が設けられているので、酸化シリコン膜１２を
オーバーエッチングしても埋め込み型浅溝アイソレーシ
ョンを構成する酸化シリコン膜５が削り込まれることが
なく、埋め込み型浅溝アイソレーションの端部での接合
リークを防止することができる。
電極９の側壁に酸化シリコン膜１２からなるサイドウォ
ールスペーサ１３を形成する際、酸化シリコン膜１２の
下に２０以上のエッチング選択比が得られる窒化シリコ
ン膜１１が設けられているので、酸化シリコン膜１２を
オーバーエッチングしても埋め込み型浅溝アイソレーシ
ョンを構成する酸化シリコン膜５が削り込まれることが
なく、埋め込み型浅溝アイソレーションの端部での接合
リークを防止することができる。
【００４４】さらに、ゲート電極９の側壁に酸化シリコ
ン膜１２からなるサイドウォールスペーサ１３を形成す
る際、半導体基板１の表面およびゲート電極９がエッチ
ングプラズマに晒されるのを窒化シリコン膜１１によっ
て防ぎ、次いで、ダメージが入りにくいＣＨＦ3 ＋Ｏ2
ガス系を用いた低ダメージエッチング装置または低電極
ＲＩＥエッチング装置によって上記窒化シリコン膜１１
はエッチングされる。従って、ｎ+ 型半導体領域１４の
表面およびゲート電極９の表面にカーボン系の汚染物質
または格子歪などのダメージが入りにくく、ｎ+ 型半導
体領域１４の表面およびゲート電極９の表面で均一なシ
リサイド化反応が起こって、低抵抗のチタンシリサイド
膜１５が形成される。また、チタンシリサイド膜１５を
ｎ+ 型半導体領域１４の表面およびゲート電極９の表面
に形成せず、配線層１９をｎ+ 型半導体領域１４または
ゲート電極９に直接接続する場合、ｎ+ 型半導体領域１
４の表面およびゲート電極９の表面にカーボン系の汚染
物質または格子歪などのダメージが入りにくいことか
ら、配線層１９とｎ+ 型半導体領域１４との間の接触抵
抗および配線層１９とゲート電極９との間の接触抵抗の
増加が抑えられる。
ン膜１２からなるサイドウォールスペーサ１３を形成す
る際、半導体基板１の表面およびゲート電極９がエッチ
ングプラズマに晒されるのを窒化シリコン膜１１によっ
て防ぎ、次いで、ダメージが入りにくいＣＨＦ3 ＋Ｏ2
ガス系を用いた低ダメージエッチング装置または低電極
ＲＩＥエッチング装置によって上記窒化シリコン膜１１
はエッチングされる。従って、ｎ+ 型半導体領域１４の
表面およびゲート電極９の表面にカーボン系の汚染物質
または格子歪などのダメージが入りにくく、ｎ+ 型半導
体領域１４の表面およびゲート電極９の表面で均一なシ
リサイド化反応が起こって、低抵抗のチタンシリサイド
膜１５が形成される。また、チタンシリサイド膜１５を
ｎ+ 型半導体領域１４の表面およびゲート電極９の表面
に形成せず、配線層１９をｎ+ 型半導体領域１４または
ゲート電極９に直接接続する場合、ｎ+ 型半導体領域１
４の表面およびゲート電極９の表面にカーボン系の汚染
物質または格子歪などのダメージが入りにくいことか
ら、配線層１９とｎ+ 型半導体領域１４との間の接触抵
抗および配線層１９とゲート電極９との間の接触抵抗の
増加が抑えられる。
【００４５】（実施の形態２）本発明の他の実施の形態
であるｎチャネル型ＭＩＳＦＥＴの製造方法を図７およ
び図８を用いて説明する。
であるｎチャネル型ＭＩＳＦＥＴの製造方法を図７およ
び図８を用いて説明する。
【００４６】まず、前記実施の形態１と同様な製造方法
で前記図３に示したように、半導体基板１の主面上に埋
め込み型浅溝アイソレーション、ゲート絶縁膜８、ゲー
ト電極９およびｎ- 型半導体領域１０を順次形成した
後、半導体基板１上に窒化シリコン膜１１および酸化シ
リコン膜１２を順次堆積する。
で前記図３に示したように、半導体基板１の主面上に埋
め込み型浅溝アイソレーション、ゲート絶縁膜８、ゲー
ト電極９およびｎ- 型半導体領域１０を順次形成した
後、半導体基板１上に窒化シリコン膜１１および酸化シ
リコン膜１２を順次堆積する。
【００４７】次に、図７に示すように、酸化シリコン膜
１２をＲＩＥ法でエッチングして、ゲート電極９の側壁
にサイドウォールスペーサ１３を形成した後、ゲート電
極９およびサイドウォールスペーサ１３をマスクにし
て、半導体基板１にｎ型不純物を導入し、ｎチャネル型
ＭＩＳＦＥＴのソース領域、ドレイン領域の他の一部を
構成する高濃度のｎ+ 型半導体領域１４を形成する。
１２をＲＩＥ法でエッチングして、ゲート電極９の側壁
にサイドウォールスペーサ１３を形成した後、ゲート電
極９およびサイドウォールスペーサ１３をマスクにし
て、半導体基板１にｎ型不純物を導入し、ｎチャネル型
ＭＩＳＦＥＴのソース領域、ドレイン領域の他の一部を
構成する高濃度のｎ+ 型半導体領域１４を形成する。
【００４８】次に、図８に示すように、半導体基板１上
に酸化シリコン膜１６およびＢＰＳＧ膜１７をＣＶＤ法
で順次堆積した後、半導体基板１に８５０〜９５０℃の
熱処理を施してＢＰＳＧ膜１７の表面を平坦化する。次
いで、パターニングされたフォトレジストをマスクにし
てＢＰＳＧ膜１７および酸化シリコン膜１６を順次エッ
チングし、ゲート電極９上の窒化シリコン膜１１に達す
るコンタクトホール（図示せず）およびｎ+ 型半導体領
域１４上の窒化シリコン膜１１に達するコンタクトホー
ル１８を形成した後、例えばダウンフロータイプの低ダ
メージエッチング装置または狭電極ＲＩＥエッチング装
置でＣＨＦ3 ＋Ｏ2 ガス系を用いた低ダメージエッチン
グによって、コンタクトホール１８の底に露出した窒化
シリコン膜１１を除去する。
に酸化シリコン膜１６およびＢＰＳＧ膜１７をＣＶＤ法
で順次堆積した後、半導体基板１に８５０〜９５０℃の
熱処理を施してＢＰＳＧ膜１７の表面を平坦化する。次
いで、パターニングされたフォトレジストをマスクにし
てＢＰＳＧ膜１７および酸化シリコン膜１６を順次エッ
チングし、ゲート電極９上の窒化シリコン膜１１に達す
るコンタクトホール（図示せず）およびｎ+ 型半導体領
域１４上の窒化シリコン膜１１に達するコンタクトホー
ル１８を形成した後、例えばダウンフロータイプの低ダ
メージエッチング装置または狭電極ＲＩＥエッチング装
置でＣＨＦ3 ＋Ｏ2 ガス系を用いた低ダメージエッチン
グによって、コンタクトホール１８の底に露出した窒化
シリコン膜１１を除去する。
【００４９】この後、図示はしないが、配線層を形成し
た後、半導体基板１の表面をパッシベーション膜で被覆
することにより、本実施の形態２のｎチャネル型ＭＩＳ
ＦＥＴが完成する。
た後、半導体基板１の表面をパッシベーション膜で被覆
することにより、本実施の形態２のｎチャネル型ＭＩＳ
ＦＥＴが完成する。
【００５０】このように、本実施の形態２では、前記実
施の形態１と同様に、ゲート電極９の側壁に酸化シリコ
ン膜１２からなるサイドウォールスペーサ１３を形成す
る際、酸化シリコン膜１２をオーバーエッチングしても
埋め込み型浅溝アイソレーションを構成する酸化シリコ
ン膜５が削り込まれることがないので、埋め込み型アイ
ソレーションの端部での接合リークを防止することがで
きる。さらに、ｎ+ 型半導体基板１４の表面およびゲー
ト電極９の表面にカーボン系の汚染物質および格子歪な
どのダメージが入りにくいので、配線層とｎ+ 型半導体
領域１４との間の接触抵抗および配線層とゲート電極９
との間の接触抵抗の増加が抑えられる。
施の形態１と同様に、ゲート電極９の側壁に酸化シリコ
ン膜１２からなるサイドウォールスペーサ１３を形成す
る際、酸化シリコン膜１２をオーバーエッチングしても
埋め込み型浅溝アイソレーションを構成する酸化シリコ
ン膜５が削り込まれることがないので、埋め込み型アイ
ソレーションの端部での接合リークを防止することがで
きる。さらに、ｎ+ 型半導体基板１４の表面およびゲー
ト電極９の表面にカーボン系の汚染物質および格子歪な
どのダメージが入りにくいので、配線層とｎ+ 型半導体
領域１４との間の接触抵抗および配線層とゲート電極９
との間の接触抵抗の増加が抑えられる。
【００５１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５２】例えば、前記実施の形態では、隣接する半
導体素子間を互いに電気的に分離する素子分離領域を埋
め込み型浅溝アイソレーションによって構成されたＭＩ
ＳＦＥＴに適用した場合について説明したが、その他の
アイソレーション、例えばＬＯＣＯＳ（Local Oxidatio
n of Silicon）アイソレーションによって構成されたＭ
ＩＳＦＥＴにも適用可能であり、前記実施の形態と同様
な効果が得られる。
導体素子間を互いに電気的に分離する素子分離領域を埋
め込み型浅溝アイソレーションによって構成されたＭＩ
ＳＦＥＴに適用した場合について説明したが、その他の
アイソレーション、例えばＬＯＣＯＳ（Local Oxidatio
n of Silicon）アイソレーションによって構成されたＭ
ＩＳＦＥＴにも適用可能であり、前記実施の形態と同様
な効果が得られる。
【００５３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５４】本発明によれば、素子分離用のフィールド
絶縁膜の端部での接合リークを防止することができ、さ
らに、配線層とＭＩＳＦＥＴのソース領域、ドレイン領
域間または配線層とＭＩＳＦＥＴのゲート電極間の接触
抵抗の増加が抑えられ、また、ＭＩＳＦＥＴのソース領
域、ドレイン領域の表面またはゲート電極の表面に低抵
抗のシリサイド層を形成することができるので、半導体
集積回路装置の信頼度の向上および高速化を実現するこ
とができる。
絶縁膜の端部での接合リークを防止することができ、さ
らに、配線層とＭＩＳＦＥＴのソース領域、ドレイン領
域間または配線層とＭＩＳＦＥＴのゲート電極間の接触
抵抗の増加が抑えられ、また、ＭＩＳＦＥＴのソース領
域、ドレイン領域の表面またはゲート電極の表面に低抵
抗のシリサイド層を形成することができるので、半導体
集積回路装置の信頼度の向上および高速化を実現するこ
とができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図２】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図３】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図４】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図５】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図６】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図７】本発明の他の実施の形態であるｎチャネル型Ｍ
ＩＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
ＩＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
【図８】本発明の他の実施の形態であるｎチャネル型Ｍ
ＩＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
ＩＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
【図９】従来のｎチャネル型ＭＩＳＦＥＴの製造方法を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図１０】従来のｎチャネル型ＭＩＳＦＥＴの製造方法
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１１】従来のｎチャネル型ＭＩＳＦＥＴの製造方法
において生ずる不良現象を説明するための半導体基板の
要部断面図である。
において生ずる不良現象を説明するための半導体基板の
要部断面図である。
１ 半導体基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ 浅い溝 ５ 酸化シリコン膜 ６ 窒化シリコン膜 ７ しきい値電圧制御層 ８ ゲート絶縁膜 ９ ゲート電極 １０ ｎ- 型半導体領域 １１ 窒化シリコン膜 １２ 酸化シリコン膜 １３ サイドウォールスペーサ １４ ｎ+ 型半導体領域 １５ チタンシリサイド膜 １６ 酸化シリコン膜 １７ ＢＰＳＧ膜 １８ コンタクトホール １９ 配線層 ２０ パッシベーション膜 ２１ 半導体基板 ２２ 浅い溝 ２３ 酸化シリコン膜 ２４ ゲート絶縁膜 ２５ ゲート電極 ２６ ｎ- 型半導体領域 ２７ 酸化シリコン膜 ２８ サイドウォールスペーサ ２９ ｎ+ 型半導体領域 ３０ 酸化シリコン膜 ３１ ＢＰＳＧ膜 ３２ コンタクトホール ３３ 配線層
Claims (8)
- 【請求項１】 ＭＩＳＦＥＴを形成する半導体集積回路
装置の製造方法であって、(a).半導体基板の主面上に素
子分離用のフィールド絶縁膜を形成する工程と、(b).前
記半導体基板上にゲート絶縁膜およびゲート電極を順次
形成する工程と、(c).前記半導体基板の全面に第１の絶
縁膜およびこれとはエッチングレートの異なる第２の絶
縁膜を順次形成する工程と、(d).前記第２の絶縁膜を全
面エッチングして前記ゲート電極の側壁に前記第２の絶
縁膜によって構成されるサイドウォールスペーサを形成
する工程と、(e).露出した前記第１の絶縁膜をエッチン
グする工程とを有することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項２】 ＭＩＳＦＥＴを形成する半導体集積回路
装置の製造方法であって、(a).半導体基板の主面上に素
子分離用のフィールド絶縁膜を形成する工程と、(b).前
記半導体基板上にゲート絶縁膜およびゲート電極を順次
形成する工程と、(c).前記半導体基板の全面に第１の絶
縁膜およびこれとはエッチングレートの異なる第２の絶
縁膜を順次形成する工程と、(d).前記第２の絶縁膜を全
面エッチングして前記ゲート電極の側壁に前記第２の絶
縁膜によって構成されるサイドウォールスペーサを形成
する工程と、(e).前記半導体基板の全面に第３の絶縁膜
を形成した後、前記第３の絶縁膜をエッチングして前記
ソース領域、ドレイン領域の上方または前記ゲート電極
の上方にコンタクトホールを形成する工程と、(f).前記
コンタクトホールの底に露出した前記第１の絶縁膜をエ
ッチングする工程とを有することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記第２の絶縁膜を全面エッ
チングする際、前記半導体基板の表面をエッチングプラ
ズマに晒さないことを特徴とする半導体集積回路装置の
製造方法。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記第２の絶縁膜を全面エッ
チングする際、前記フィールド絶縁膜をエッチングプラ
ズマに晒さないことを特徴とする半導体集積回路装置の
製造方法。 - 【請求項５】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記第２の絶縁膜を全面エッ
チングする際、前記ゲート電極をエッチングプラズマに
晒さないことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項６】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記第１の絶縁膜は窒化シリ
コン膜であり、前記第２の絶縁膜は酸化シリコン膜であ
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項６記載の半導体集積回路装置の製
造方法において、前記第１の絶縁膜はＣＨＦ3 ＋Ｏ2 ガ
ス系を用いた異方性エッチング法または等方性エッチン
グ法によってエッチングされ、前記第２の絶縁膜はＣ4
Ｆ8 ＋ＣＯガス系を用いた異方性エッチング法によって
エッチングされることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項８】 請求項６記載の半導体集積回路装置の製
造方法において、前記第１の絶縁膜の厚さは５〜１０ｎ
ｍであることを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21628797A JPH1168094A (ja) | 1997-08-11 | 1997-08-11 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21628797A JPH1168094A (ja) | 1997-08-11 | 1997-08-11 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168094A true JPH1168094A (ja) | 1999-03-09 |
Family
ID=16686178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21628797A Pending JPH1168094A (ja) | 1997-08-11 | 1997-08-11 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168094A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037115A (ja) * | 2001-07-25 | 2003-02-07 | Nec Corp | 半導体装置の製造方法 |
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1997
- 1997-08-11 JP JP21628797A patent/JPH1168094A/ja active Pending
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