KR100514166B1 - 상보형 반도체 소자 형성방법 - Google Patents

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Abstract

컴프레시브 스트레스를 갖는 절연막을 NMOS 트렌지스터 상부에는 컴프레시브 스트레스막 및 콘택홀의 식각방지막의 역할을 하고, PMOS 트랜지스터 상부에는 콘택홀의 형성영역에서만 식각방지막 역할을 하도록 패턴화하여 상보형 반도체 소자를 형성하는 방법을 제공하는 것이다. 반도체 기판에 적어도 한 개의 제1도전형 구조물과 적어도 한 개의 제2도전형 구조물을 형성하는 단계와 상기 제1도전형 구조물과 제2도전형 구조물이 형성된 반도체 기판 상에 절연막을 형성하는 단계와 상기 절연막을 패터닝하여 상기 제1도전형 구조물 상부에는 컴프레시브 스트레스막 및 콘택홀의 식각방지막의 역할을 하고, 상기 제2도전형 구조물 상부에는 콘택홀의 형성영역에서만 식각방지막 역할을 하는 절연막 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 상보형 반도체 소자 형성방법을 제공하는 것이다. 이로써, PMOS 트랜지스터에서는 구동 전류의 감소 없이 콘택홀의 형성 능력을 향상시키고, NMOS 트랜지스터에서는 구동 전류의 증가 및 콘택홀의 형성 능력을 향상시킨다.

Description

상보형 반도체 소자 형성방법{METHOD OF FORMING CMOS}
본 발명은 상보형 반도체 소자 형성방법을 제공하는 것이다. 보다 구체적으로는 컴프레시브 스트레스를 갖는 절연막을 NMOS 트렌지스터 상부에는 컴프레시브 스트레스막 및 콘택홀의 식각방지막의 역할을 하고, PMOS 트랜지스터 상부에는 콘택홀의 형성영역에서만 식각방지막 역할을 하도록 패턴화하여 상보형 반도체 소자를 형성하는 방법을 제공하는 것이다.
반도체 소자의 성능 개선을 위해 스위칭 스피드가 지속적으로 빨라지고, 작동 전압 수준이 계속 감소함에 따라 이에 상응하여, 모스나 다른 종류의 트랜지스터 소자의 성능이 개선될 필요성이 부각되었다.
소자의 스위칭 스피드의 향상을 위해서는 구동전류의 향상이 필요하며, 구동전류를 개선하는 한가지 방법은 채널 길이 및 게이트 절연막의 두께를 줄이는 것이다.
그러나, 이러한 시도는 첫째로, 차단상태 누설전류(off state leakage current)를 증가시킴으로 소자의 성능을 감소시키는 게이트 터널링 전류를 증가시킨다.
둘째로, 게이트 길이를 줄이는 것은 일반적으로 더욱 복잡하고 비용이 많이 소모되는 사진 공정 및 사진 시스템을 구비해야 한다.
구동전류를 개선하는 다른 방법은 모스 트랜지스터에서 캐리어 이동도의 개선하는 방법으로, 상기의 문제점이 없이 구동 전류를 향상시켜 스위칭 스피드를 향상시킬 수 있다. 여기서, 캐리어는 예를 들어 홀들이나 전자들이다.
캐리어 이동도는 반도체에서 단위 전기장(electric field) 당 캐리어의 드래프트 평균속도로 나타내는 캐리어의 평균 속도로 측정된다.
캐리어 이동도의 개선은 모스 트랜지스터의 스위칭 속도를 개선할 뿐만 아니라 저 전압에서도 작동이 가능하게 한다.
또한, "2001 Symposium on VLSI Technology Digest of Technical Papers"에서 "Strained Si NMOSFETs for High Performance CMOS Technology"라는 제목으로 공지되었듯이, 트랜지스터의 채널영역에서 긴장된(strained) 실리콘을 구현하여 캐리어의 이동도를 증가시키는 예가 개시되어 있다.
그러나, 전술한 긴장된(strained) 실리콘을 형성하는 방법을 NMOS 트랜지스터와 PMOS 트랜지스터를 갖는 상보형 트랜지스터에 적용할 경우에 NMOS트렌지스터와 PMOS 트랜지스터 모두 텐사일(tensile) 스트레스를 인가하게 되어 NMOS 트랜지스터에서는 이동도의 향상을 통해 구동전류가 향상되나, PMOS 트랜지스터에서는 반대로 이동도의 저하에 의해 구동전류를 감소시키는 문제가 있다.
그리고, 반도체 소자의 집적도가 증가하면서 소자들간의 간격이 좁아지고, 소자들이 형성될 수 있는 영역도 좁아지고 있다. 이에 따라, 소자들의 수직 높이가 반도체 소자의 집적도에 비례하여 높아지고 있다.
이러한 결과는 콘택 영역을 축소시켜 콘택 마진을 감소시킬 뿐만 아니라 콘택의 어스펙트비(aspect ratio)를 급격히 증가시키므로, 콘택홀의 식각 시 활성영역과 비활성영역의 고식각 선택비가 요구되어 콘택홀의 형성이 갈수록 어려워지고 있어서 식각방지막의 역할이 중요해지고 있다.
그러므로, NMOS 트랜지스터의 채널영역에는 긴장된(strained) 실리콘을 형성하여 구동 전류를 증가시키면서 콘택홀의 형성용으로 식각방지막의 역할을 하며, PMOS 트랜지스터의 채널영역에는 긴장된(strained) 실리콘을 제거하여 구동 전류의 감소를 방지하면서 콘택홀의 형성용으로 식각방지막의 역할을 동시에 수행하는 막이 필요로 하게 되었다.
따라서, 본 발명의 목적은 PMOS 트랜지스터에서는 구동 전류의 감소없이 콘택홀의 형성 능력을 향상시키고, NMOS 트랜지스터에서는 구동 전류의 증가 및 콘택홀의 형성 능력을 향상시키는 상보형 반도체 소자 형성방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 제1실시예는 반도체 기판에 적어도 한 개의 제1도전형 구조물과 적어도 한 개의 제2도전형 구조물을 형성하는 단계와 상기 제1도전형 구조물과 제2도전형 구조물이 형성된 반도체 기판 상에 절연막을 형성하는 단계와 상기 절연막을 패터닝하여 상기 제1도전형 구조물 상부에는 컴프레시브 스트레스막 및 콘택홀의 식각방지막의 역할을 하고, 상기 제2도전형 구조물 상부에는 콘택홀의 형성영역에서만 식각방지막 역할을 하는 절연막 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 상보형 반도체 소자 형성방법을 제공하는 것이다.
여기서, 상기 절연막 패턴을 형성하는 단계 후에 어닐(Anneal) 공정을 더 포함하는 단계를 구비할 수 있다. 상기 어닐(Anneal) 공정은 어닐링 장비 또는 RTP(Rapid Temperature Process) 장비를 이용하여 수행할 수 있다. 상기 어닐(ANNEAL) 공정은 500℃ 내지 1000℃에서 진행할 수 있다.
상기 절연막은 SiN, SiON, SiC, SiCN 또는 이들의 조합막일 수 있다. 상기 절연막은 300Å 내지 700Å의 두께일 수 있다.
상기 절연막 패턴을 형성하는 단계는 상기 절연막이 형성된 반도체 기판 상에 상기 절연막의 일부를 노출시키는 포토레지스트 패턴을 형성하는 단계와 상기 포토레지스트 패턴을 이용하여 상기 절연막을 식각하는 단계와 사용된 포토레지스트 패턴을 제거하여 상기 제1도전형 구조물 상부에는 컴프레시브 스트레스막 및 콘택홀의 식각방지막의 역할을 하고, 상기 제2도전형 구조물 상부에는 콘택홀의 형성영역에서만 식각방지막 역할을 하는 절연막 패턴을 형성하는 단계를 구비할 수 있다.
제1도전형 구조물은 NMOS 트렌지스터 및 제2도전형 구조물은 PMOS 트랜지스터일 수 있다.
또한, 본 발명의 다른 목적을 달성하기 위하여, 본 발명은 반도체 기판에 적어도 한 개의 NMOS 트렌지스터와 적어도 한 개의 PMOS 트랜지스터 구조물을 형성하는 단계와 상기 구조물이 형성된 반도체 기판 상에 제1절연막을 형성하는 단계와 상기 절연막을 패터닝하여 상기 NMOS 트렌지스터 상부에는 컴프레시브 스트레스막 및 콘택홀의 식각방지막의 역할을 하고, 상기 PMOS 트랜지스터 상부에는 콘택홀의 형성영역에서만 식각방지막 역할을 하는 제1절연막 패턴을 형성하는 단계와 상기 제1절연막 패턴이 형성된 반도체 기판 상에 제2절연막을 형성하는 단계와 상기 제2절연막을 패터닝하여 상기 제1절연막 패턴의 일부를 노출시키는 제2절연막 패턴을 형성하는 단계와 상기 개구부 패턴을 이용하여 상기 제1절연막 패턴을 식각하여 콘택홀을 완성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성 방법을 제공하는 것이다.
여기서, 상기 제1절연막 패턴을 형성하는 단계 후에 어닐(Anneal) 공정을 수행할 수 있다. 상기 어닐(Anneal) 공정은 급속열처리(RTP: Rapid Thermal Process) 또는 확산로 열처리(Furnace anneal) 장비를 이용하여 수행할 수 있다. 상기 어닐(ANNEAL) 공정은 500℃ 내지 1000℃에서 진행할 수 있다.
상기 제1절연막은 SiN, SiON, SiC, SiCN 또는 이들의 조합막일 수 있다. 상기 제1절연막은 바람직하게 300Å 내지 700Å의 두께일 수 있다.
상기 제1절연막 패턴을 형성하는 단계는 상기 제1절연막이 형성된 반도체 기판 상에 상기 제1절연막의 일부를 노출시키는 포토레지스트 패턴을 형성하는 단계와 상기 포토레지스트 패턴을 이용하여 상기 제1절연막을 식각하는 단계와 사용된 포토레지스트 패턴을 제거하여 상기 NMOS 트렌지스터 상부에는 컴프레시브 스트레스막 및 콘택홀의 식각방지막의 역할을 하고, 상기 PMOS 트렌지스터 상부에는 콘택홀의 형성영역에서만 식각방지막 역할을 하는 절연막 패턴을 형성하는 단계를 구비할 수 있다.
상기 개구부의 CD(Critical Dimension)가 0.15㎛ 이하일 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부하는 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시예들에 따라 제조하고자 하는 상보형 반도체 소자의 개략적인 레이아웃도이다.
도 1을 참조하면, 상보형 반도체 소자의 레이아웃도(10)는 NMOS 트렌지스터 레이아웃도(20)와 PMOS 트랜지스터 레이아웃도(30)로 되어 있다. NMOS 트렌지스터레이아웃도(20)는 활성영역(40)과 비활성영역 상에 게이트 전극(50)이 형성되어 있고, 활성영역(40)과 비활성영역 전체를 제1절연막 패턴(60)이 덮고 있고, 활성영역(40) 상에 형성된 게이트 전극(50)의 좌 우측에 소오스/드레인 콘택홀들(70)이 위치하며, 비활성영역 상에 형성된 게이트 전극(50)에 게이트 콘택홀(75)이 위치한다.
PMOS 트렌지스터 레이아웃도(30)는 활성영역(40)과 비활성영역 상에 게이트 전극(50)이 형성되어 있고, 활성영역(40) 상에 형성된 게이트 전극(50)의 좌 우측에 제2절연막 패턴들(63)과 비활성영역 상에 형성된 게이트 전극(50) 상에 제3절연막 패턴(66)이 위치하고, 제2절연막 패턴들(63) 상에 소오스/드레인 콘택홀들(70)과 제3절연막 패턴(66) 상에 게이트 콘택홀(80)이 위치한다.
도 2a 내지 도 2h는 도 1의 A-A'선을 따라 자른 단면도들로서, 본 발명의 실시예에 따른 상보형 반도체 소자의 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 3a 내지 도 3h는 도 1의 B-B'선을 따라 자른 단면도들로서, 본 발명의 실시예에 따른 상보형 반도체 소자의 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 2a 및 도 3a를 참조하면, 도 2a는 상기 도 1의 A-A'선을 따라 자른 단면도이다. 상보형 반도체 소자(110)는 반도체 기판(100)의 NMOS 트렌지스터 형성영역(C)에 NMOS 트렌지스터(120)와 PMOS 트렌지스터 형성영역(D)에 PMOS 트랜지스터(130)를 형성한다. NMOS 트렌지스터(120)와 PMOS 트랜지스터(130) 각각은 얇은 게이트 절연막(132) 상에 형성된 폴리실리콘 같은 게이트 전극(134)과 게이트 전극(134) 상에 형성된 실리사이드막(136a) 및 게이트 전극(134)의 사이드 웰을 따라 형성된 사이드웰 스페이서(138)를 형성한다. 여기서 사용되는 반도체 기판(100)은 실리콘 기판 또는 절연체 상에 실리콘 기판, 즉 SOI(silicon on insulator)가 될 수 있다.
이어서, 소오스/드레인 영역들(140a, 140b)을 게이트 전극(134) 하부에 위치한 채널영역(142)의 양측에 형성한다. 소오스/드레인 영역들(140a, 140b)에 실리사이드막(136b)을 형성한다.
반도체 기판(100)은 p형 불순물이 도핑된 실리콘이고, NMOS 트렌지스터(120)의 소오스/드레인 영역(140a)은 n형 불순물이 도핑되며, n형 불순물을 사용하여 PMOS 트렌지스터(130) 아래에는 n-WELL(144)을 형성한다. PMOS 트렌지스터(130)의 소오스/드레인 영역(140b)에 p형 불순물을 도핑한다.
필드산화 영역과 같은 소자분리막(146)은 LOCOS(local oxidation of silicon) 공정 또는 STI(shallow trench isolation) 공정을 이용하여 형성하며, NMOS 트렌지스터(120)와 PMOS 트렌지스터(130)를 전기적으로 격리하기 위하여 NMOS 트렌지스터(120)와 PMOS 트렌지스터(130)의 중심 바깥쪽의 반도체 기판에 형성한다.
그리고, 도 3a는 상기 도 1의 B-B'선을 따라 자른 단면도이다. 상보형 반도체 소자의 게이트 전극(도 2a 참조)에 전압을 인가하기 위한 게이트 콘택홀(도 3h 참조)을 형성하기 위하여 먼저 게이트 구조물(200)이 형성된다.
게이트 구조물(200)은 NMOS 트렌지스터의 게이트 전극(도 2a 참조)에 전압을 인가하기 위한 제1게이트 구조물(210)과 PMOS 트렌지스터의 게이트 전극(도 2a 참조)에 전압을 인가하기 위한 제2게이트 구조물(220)을 형성한다.
제1게이트 구조물(210)과 제2게이트 구조물(220) 각각은 반도체 기판(100)의 소자분리막(144) 상에 얇은 게이트 절연막(132), 게이트 전극(134) 및 실리사이드막(136a)이 차례로 적층되어 있고, 실리사이드막(136a) 및 게이트 전극(134)의 사이드 웰를 따라 형성된 사이드웰 스페이서(138)를 형성한다.
다음에, 도 2b 내지 도 3b를 참조하면, 도 2b에서는 NMOS 트렌지스터(120)와 PMOS 트랜지스터(130)가 형성된 반도체 기판(100) 상에 제1절연막(150)을 형성한다. 제1절연막(150)은 PECVD 공정으로 실리콘 산화 나이트라이드(SiON)막을 300Å 내지 700Å의 두께를 증착한다.
이때, 제1절연막(150)은 컴프레시브 스트레스를 가진 막으로 형성하도록 증착조건을 설정한다. 그러므로, 컴프레시브 스트레스를 가진 제1절연막(150)은 NMOS 트렌지스터(120)의 채널영역(142)에 텐사일 스트레스를 인가하여 NMOS 트렌지스터(120)의 캐리어인 전자의 이동도를 증가시켜 구동 전류를 증가시키는 효과가 있다.
그러나, 컴프레시브 스트레스를 가진 제1절연막(150)은 PMOS 트렌지스터(130)의 채널영역(142)에 텐사일 스트레스를 인가하여 PMOS 트렌지스터(130)의 채널영역에서는 구동 전류를 감소시키는 문제가 있다.
그리고, 도 3b에서는 제1게이트 구조물(210)과 제2게이트 구조물(220)이 형성된 반도체 기판(100) 상에 제1절연막(150)을 형성한다. 이때, 제1게이트 구조물(210)과 제2게이트 구조물(220) 각각의 아래에 채널영역이 형성되지 않음으로 컴프레시브 스트레스를 가진 제1절연막(150)에 의한 영향은 없다.
다음에, 도 2c 내지 도 3c를 참조하면, 제1절연막(150)이 형성된 반도체 기판(100) 상에 제1절연막(150)의 일부를 노출시키는 제1포토레지스트 패턴(160)을 형성한다.
다음에, 도 2d 내지 도 3d를 참조하면, 제1포토레지스트 패턴(160)을 이용하여 제1절연막(150)을 식각 한다. 이어서, 사용된 제1포토레지스트 패턴(160)을 제거한다.
이로써, 도 2d에서 NMOS 트렌지스터(120) 상부에는 NMOS 트렌지스터(120)의 전부를 덮으면서 컴프레시브 스트레스막 및 후속에 형성될 콘택홀(도 2h 참조)의 식각방지막의 역할을 하는 제1절연막 패턴(150a)과 PMOS 트랜지스터(130) 상부에는 PMOS 트랜지스터(130)의 소오스/드레인 영역(140b)에 형성된 실리사이드막(136b) 상에 후속에 형성될 콘택홀(도 2h 참조)의 형성영역에서만 식각방지막 역할을 하는 제2절연막 패턴(150b)을 형성한다.
여기서, PMOS 트랜지스터(130)의 게이트 전극(134) 아래에 형성되는 채널영역(142)에 텐사일 스트레스의 영향을 주고, PMOS 트랜지스터(130)의 게이트 전극(134) 주위에 형성된 제1절연막(150)이 제거되므로 상기 도 2b에서 문제가 되었던 PMOS 트랜지스터(130)의 구동 전류의 감소가 제거된다.
그리고, 도 3d에서는 제1게이트 구조물(210) 상에 제1절연막 패턴(150a)과 제2게이트 구조물(220) 상에 제3절연막 패턴(150c)이 형성된다.
이어서, 제1절연막 패턴(150a) 내지 제3절연막 패턴(150c)이 형성된 반도체 기판을 어닐(Anneal) 공정을 수행한다. 상기 어닐(Anneal) 공정은 급속열처리(RTP: Rapid Thermal Process) 또는 확산로 열처리(Furnace anneal) 장비를 이용하여 500℃ 내지 1000℃에서 진행한다.
상기 어닐 공정을 수행하는 이유는 NMOS 트렌지스터(120) 상부에 형성되어 컴프레시브 스트레스막 및 후속에 형성될 콘택홀의 식각방지막의 역할을 하는 제1절연막 패턴(150a)에 어닐(ANNEAL) 공정을 수행함으로 NMOS 트렌지스터(120)의 채널영역(142)에 텐사일 스트레스를 집중토록 한다.
다음에, 도 2e 내지 도 3e를 참조하면, 상기 제1절연막 패턴(150a) 내지 제3절연막 패턴(150c)이 형성된 반도체 기판 상에 제2절연막(170)을 형성한다. 제2절연막(170)은 산화막으로 형성한다.
다음에, 도 2f 내지 도 3f를 참조하면, 제2절연막(170) 상에 제2절연막(170)의 일부를 노출시키는 제2포토레지스트 패턴(180)을 형성한다.
다음에, 도 2g 내지 도 3g를 참조하면, 제2포토레지스트 패턴(180)을 이용하여 제2절연막(170)을 식각 한다. 이어서, 사용된 제2포토레지스트 패턴(180)을 제거한다. 이로써, 제2절연막 패턴(170a)을 형성한다.
다음에, 도 2h 내지 도 3h를 참조하면, 도 2h에서 제2절연막 패턴(170a)을 이용하여 제1절연막 패턴(150a) 및 제2절연막 패턴(150b)을 식각 한다. 상기 식각에 의하여 소오스/드레인 영역(140a, 140b)에 형성된 실리사이드막(136b)을 노출시키는 소오스/드레인 콘택홀(190)을 형성한다.
그리고, 도 3h에서는 제2절연막 패턴(170a)을 이용하여 제1절연막 패턴(150a) 및 제3절연막 패턴(150c)을 식각 한다. 상기 식각에 의하여 게이트 전극(134) 상에 형성된 실리사이드막(136a)을 노출시키는 게이트 콘택홀(195)을 형성한다.
이로써, 본 발명의 실시예에 따라 컴프레시브 스트레스를 갖는 절연막을 NMOS 트렌지스터에서는 컴프레시브 스트레스막 및 후속에 형성될 콘택홀의 식각방지막의 역할을 하고, PMOS 트랜지스터에서는 후속에 형성될 콘택홀의 형성영역에서만 식각방지막 역할을 하도록 절연막을 패턴화 하는 상보형 반도체 소자를 형성한다.
본 발명의 실시예에 따라 컴프레시브 스트레스를 갖는 절연막을 NMOS 트렌지스터에서는 컴프레시브 스트레스막 및 식각방지막의 역할을 하고, PMOS 트랜지스터에서는 식각방지막 역할을 하도록 절연막을 패턴화하여 PMOS 트랜지스터에서는 구동 전류의 감소 없이 콘택홀의 형성 능력을 향상시키고, NMOS 트랜지스터에서는 구동 전류의 증가 및 콘택홀의 형성 능력을 향상시킨다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예들에 따라 제조하고자 하는 상보형 반도체 소자의 개략적인 레이아웃도이다.
도 2a 내지 도 2h는 도 1의 A-A'선을 따라 자른 단면도들로서, 본 발명의 실시예에 따른 상보형 반도체 소자의 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 3a 내지 도 3h는 도 1의 B-B'선을 따라 자른 단면도들로서, 본 발명의 실시예에 따른 상보형 반도체 소자의 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
<주요 도면의 부호에 대한 설명>
10 : 상보형 반도체 소자의 레이아웃도 20 : NMOS 트렌지스터 레이아웃도
30 : PMOS 트렌지스터 레이아웃도 40 : 활성영역
50, 134 : 게이트 전극 60, 150a : 제1절연막 패턴
63, 150b : 제2절연막 패턴 66, 150c : 제3절연막 패턴
70, 190 : 소오스/드레인 콘택홀들 75, 195 : 게이트 콘택홀
100 : 반도체 기판 110 : 상보형 반도체 소자
120 : NMOS 트렌지스터 130 : PMOS 트랜지스터
132 : 게이트 절연막 136a, 136b : 실리사이드막
138 : 사이드웰 스페이서 140a, 140b : 소오스/드레인 영역들
142 : 채널영역 144 : n-WELL
146 : 소자분리막 150 : 제1절연막
160 : 제1포토레지스트 패턴 170 : 제2절연막
170a : 제2절연막 패턴 180 : 제2포토레지스트 패턴
200 : 게이트 구조물 210 : 제1게이트 구조물
220 : 제1게이트 구조물

Claims (16)

  1. 반도체 기판에 적어도 한 개의 제1도전형 구조물과 적어도 한 개의 제2도전형 구조물을 형성하는 단계;
    상기 제1도전형 구조물과 제2도전형 구조물이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 및
    상기 절연막을 패터닝하여 상기 제1도전형 구조물 상부에는 컴프레시브 스트레스막 및 콘택홀의 식각방지막의 역할을 하고, 상기 제2도전형 구조물 상부에는 콘택홀의 형성영역에서만 식각방지막 역할을 하는 절연막 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 상보형 반도체 소자 형성방법.
  2. 제1항에 있어서, 상기 절연막 패턴을 형성하는 단계 후에 어닐(Anneal) 공정을 더 포함하는 단계를 구비하는 것을 특징으로 하는 상보형 반도체 소자 형성방법.
  3. 제2항에 있어서, 상기 어닐(Anneal) 공정은 어닐링 장비 또는 RTP(Rapid Temperature Process) 장비를 이용하여 수행하는 것을 특징으로 하는 상보형 반도체 소자 형성방법.
  4. 제3항에 있어서, 상기 어닐(Anneal) 공정은 500℃ 내지 1000℃에서 진행하는 것을 특징으로 하는 상보형 반도체 소자 형성방법.
  5. 제 1항에 있어서, 상기 절연막은 SiN, SiON, SiC, SiCN 또는 이들의 조합막인 것을 특징으로 하는 상보형 반도체 소자 형성방법.
  6. 제 5항에 있어서, 상기 절연막은 300Å 내지 700Å의 두께인 것을 특징으로 하는 상보형 반도체 소자 형성방법.
  7. 제1항에 있어서, 상기 절연막 패턴을 형성하는 단계는
    상기 절연막이 형성된 반도체 기판 상에 상기 절연막의 일부를 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 절연막을 식각하는 단계; 및
    사용된 포토레지스트 패턴을 제거하여 상기 제1도전형 구조물 상부에는 컴프레시브 스트레스막 및 콘택홀의 식각방지막의 역할을 하고, 상기 제2도전형 구조물 상부에는 콘택홀의 형성영역에서만 식각방지막 역할을 하는 절연막 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 상보형 반도체 소자 형성방법.
  8. 제1항에 있어서, 상기 제1도전형 구조물은 NMOS 트렌지스터 및 제2도전형 구조물은 PMOS 트랜지스터인 것을 특징으로 하는 상보형 반도체 소자 형성방법.
  9. 반도체 기판에 적어도 한 개의 NMOS 트렌지스터와 적어도 한 개의 PMOS 트랜지스터 구조물을 형성하는 단계;
    상기 구조물이 형성된 반도체 기판 상에 제1절연막을 형성하는 단계;
    상기 절연막을 패터닝하여 상기 NMOS 트렌지스터 상부에는 컴프레시브 스트레스막 및 콘택홀의 식각방지막의 역할을 하고, 상기 PMOS 트랜지스터 상부에는 콘택홀의 형성영역에서만 식각방지막 역할을 하는 제1절연막 패턴을 형성하는 단계;
    상기 제1절연막 패턴이 형성된 반도체 기판 상에 제2절연막을 형성하는 단계;
    상기 제2절연막를 패터닝하여 상기 제1절연막 패턴의 일부를 노출시키는 제2절연막 패턴을 형성하는 단계; 및
    상기 개구부 패턴을 이용하여 상기 제1절연막 패턴을 식각 하여 콘택홀을 완성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성 방법.
  10. 제9항에 있어서, 상기 제1절연막 패턴을 형성하는 단계 후에 어닐(Anneal) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
  11. 제10항에 있어서, 상기 어닐(Anneal) 공정은 급속열처리(RTP: Rapid Thermal Process) 또는 확산로 열처리(Furnace anneal) 장비를 이용하여 수행하는 것을 특징으로 하는 상보형 반도체 소자 형성방법.
  12. 제11항에 있어서, 상기 어닐(ANNEAL) 공정은 500℃ 내지 1000℃에서 진행하는 것을 특징으로 하는 상보형 반도체 소자 형성방법.
  13. 제9항에 있어서, 상기 제1절연막은 SiN, SiON, SiC, SiCN 또는 이들의 조합막인 것을 특징으로 하는 반도체 소자 형성방법.
  14. 제13항에 있어서, 상기 제1절연막은 바람직하게 300Å 내지 700Å의 두께인 것을 특징으로 하는 상보형 반도체 소자 형성방법.
  15. 제9항에 있어서, 상기 제1절연막 패턴을 형성하는 단계는
    상기 제1절연막이 형성된 반도체 기판 상에 상기 제1절연막의 일부를 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 상기 제1절연막을 식각하는 단계; 및
    사용된 포토레지스트 패턴을 제거하여 상기 NMOS 트렌지스터 상부에는 컴프레시브 스트레스막 및 콘택홀의 식각방지막의 역할을 하고, 상기 PMOS 트렌지스터 상부에는 콘택홀의 형성영역에서만 식각방지막 역할을 하는 절연막 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 상보형 반도체 소자 형성방법.
  16. 제9항에 있어서, 상기 개구부의 CD(Critical Dimension)가 0.15㎛ 이하인 것을 특징으로 하는 반도체 소자 형성방법.
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