KR100714479B1 - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 잡적 회로 장치가 제공된다. 반도체 집적 회로 장치는 반도체 기판과, 반도체 기판 상에 형성되고, 래치를 구성하는 다수의 풀업 트랜지스터 및 풀다운 트랜지스터와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터를 포함하는 스태틱 메모리 셀과, 풀다운 트랜지스터 상부에 형성된 인장 스트레스막 및 패스 트랜지스터 상부에 형성된 압축 스트레스막을 포함한다.
반도체 집적 회로 장치, 스태틱 메모리 셀
Description
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 레이아웃도이다.
도 3은 도 2의 A-A', B-B' 및 C-C' 선을 따라 절단한 단면도이다.
도 4a 내지 도 10은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 도면이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 101: 제1 활성 영역
102: 제2 활성 영역 110: 소자 분리 영역
150: 단위 셀 PD: 풀다운 트랜지스터
PS: 패스 트랜지스터 PU: 풀업 트랜지스터
210: 게이트 절연막 220: 게이트
230: 스페이서 240: 소스/드레인 영역
250: 실리사이드막 310: 인장 스트레스막
320: 압축 스트레스막 410, 420: 포토 레지스트 패턴
본 발명은 반도체 집적 회로 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 메모리 셀의 안정성이 향상된 반도체 집적 회로 장치 및 그 제조 방법에 관한 것이다.
스태틱 메모리(Static Random Access Memory; SRAM)는 디램(Dynamic Random Access Memory; DRAM)에 비해 메모리 용량에서는 떨어지지만, 동작 속도가 빠른 장점을 갖는다. 따라서, 고속의 동작이 요구되는 컴퓨터의 캐쉬 메모리 또는 휴대용 전자제품(portable appliance) 등에 널리 사용되고 있다.
스태틱 메모리 셀은 박막 트랜지스터 셀(Thin Film Transistor cell; TFT cell), 완전 씨모스 셀(Full Complementary Metal Oxide Semiconductor cell; FCMOS cell) 등으로 분류된다. 완전 씨모스셀은 래치를 구성하는 다수의 풀업 트랜지스터 및 풀다운 트랜지스터와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터를 포함한다.
한편, 반도체 메모리 소자가 집적화됨에 따라, 메모리 셀의 크기가 점점 작아지고 있으며, 메모리 셀의 크기가 작아지면서, 메모리 셀을 안정적으로 동작하게 하는 것이 보다 중요해지고 있다.
여기서, 메모리 셀의 안정성(stability)은 정적 노이즈 마진(Static Noise Margin; SNM)이 클수록 향상되며, 정적 노이즈 마진은 셀비(cell ratio)가 클수록 좋아진다.
본 발명이 이루고자 하는 기술적 과제는, 메모리 셀의 안정성이 향상된 반도체 집적 회로 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 메모리 셀의 안정성이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 반도체 기판과, 상기 반도체 기판 상에 형성되고, 래치를 구성하는 다수의 풀업 트랜지스터 및 풀다운 트랜지스터와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터를 포함하는 스태틱 메모리 셀과, 상기 풀다운 트랜지스터 상부에 형성된 인장 스트레스막 및 상기 패스 트랜지스터 상부에 형성된 압축 스트레스막을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 반도체 기판을 제공하고, 상기 반도체 기판 상에 래치를 구성하는 다수의 풀업 트랜지스터 및 풀다운 트랜지스터와, 상기 래치에 억세 스하기 위한 다수의 패스 트랜지스터를 포함하는 스태틱 메모리 셀을 형성하고, 상기 풀다운 트랜지스터 상부에 인장 스트레스막을 형성하고, 상기 패스 트랜지스터 상부에 압축 스트레스막을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 및/또는 은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀의 회로도이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 스태틱 메모리 셀을 포함하며, 스태틱 메모리 셀은 래치를 구성하는 다수의 풀업 트랜지스터(PU1, PU2) 및 풀다운 트랜지스터(PD1, PD2)와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터(PS1, PS2)를 포함한다.
도 1을 참조하면, 스태틱 메모리 셀의 단위 셀은 제1 및 제2 패스 트랜지스터(PS1, PS2), 제1 및 제2 풀다운 트랜지스터(PD1, PD2) 및 제1 및 제2 풀업 트랜지스터(PU1, PU2)를 구비한다. 여기서, 제1 및 제2 패스 트랜지스터(PS1, PS2), 제1 및 제2 풀다운 트랜지스터(PD1, PD2)는 NMOS 트랜지스터고, 제1 및 제2 풀업 트랜지스터(PU1, PU2)는 PMOS 트랜지스터이다.
제1 및 제2 풀다운 트랜지스터(PD1, PD2)의 소스는 접지 라인(VSS)에 연결되며, 제1 및 제2 풀업 트랜지스터(PU1, PU2)의 소스는 전원 라인(VDD)에 연결된다.
또한, NMOS 트랜지스터로 이루어진 제1 풀다운 트랜지스터(PD1)와 PMOS 트랜지스터로 이루어진 제1 풀업 트랜지스터(PU1)가 제1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 풀다운 트랜지스터(PD2)와 PMOS 트랜지스터로 이루어진 제 2 풀업 트랜지스터(PU2)가 제2 인버터를 구성한다.
제1 및 제2 인버터의 출력단은 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS1)의 소스와 연결된다. 또한 제1 및 제2 인버터는 하나의 래치(latch) 회로 를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다.
또한, 제1 및 제2 패스 트랜지스터(PS1, PS2)의 드레인은 각각 제1 및 제2 비트 라인(BL, /BL)이 연결된다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 레이아웃도이다. 도 3은 도 2의 A-A', B-B' 및 C-C' 선을 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 반도체 기판(100)에는 소자 분리 영역(110)에 의해 제1 및 제2 활성 영역(101, 102)이 정의된다.
반도체 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등이 될 수 있고, 소자 분리 영역(110)은 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)로 형성될 수 있다.
한편, 제1 및 제2 활성 영역(101, 102)을 가로지르도록 게이트(220)가 형성된다. 여기서, 제1 및 제2 활성 영역(101, 102)과 게이트(220)가 교차하는 영역에 트랜지스터가 형성된다. 제1 활성 영역(101)과 게이트(220)가 교차하는 영역에는 풀다운 트랜지스터(PD) 및 패스 트랜지스터(PS)가 형성되며, 제2 활성 영역(102)과 게이트(220)가 교차하는 영역에는 풀업 트랜지스터(PU)가 형성된다. 여기서, 풀다운 트랜지스터(PD) 및 패스 트랜지스터(PS)는 NMOS 트랜지스터고, 풀업 트랜지스터(PU)는 PMOS 트랜지스터이다. 스태틱 메모리 셀의 단위 셀(150)은 두 개의 풀다운 트랜지스터(PD), 두 개의 패스 트랜지스터(PS) 및 두 개의 풀업 트랜지스터(PU)를 구비한다.
풀다운 트랜지스터(PD), 풀업 트랜지스터(PU) 및 패스 트랜지스터(PS)는 게이트 절연막(210), 게이트(220), 스페이서(230), 소스/드레인 영역(240) 및 실리사이드막(250)을 포함한다.
구체적으로 설명하면, 제1 및 제2 활성 영역(101, 102) 상에 게이트(220)가 위치하며, 게이트(220)의 하부에는 게이트 절연막(210)이 형성되어 있다. 게이트 절연막(210)은 SiO2, SiON, Si3N4, GexOyNz, GexSiyOz, 고유전율 물질 및 이들의 적층막이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 등이 될 수 있다.
게이트(220)는 게이트 절연막(210) 상에 형성되고, 예를 들어, 폴리 실리콘(poly Si), 불순물이 이온 주입된 폴리 실리콘 등이 사용될 수 있다. 또한, 금속막을 포함할 수도 있으며, 필요에 따라 다른 물질막이 포함되어 있을 수도 있다.
게이트(220)의 양측벽에는 스페이서(230)가 형성되어 있으며, 게이트(220) 양측의 제1 및 제2 활성 영역(101, 102) 내에는 LDD(Lightly Doped Drain) 구조의 소스/드레인 영역(240)이 형성되어 있다.
게이트(220) 및 소스/드레인 영역(240)의 상부에는 실리사이드막(250)이 형성되어 있다. 실리사이드막(250)은 배선과 게이트(220) 또는 소스/드레인 영역(240)을 전기적으로 연결시키기 위한 콘택 형성시 콘택 저항을 감소시킨다.
한편, 풀다운 트랜지스터(PD)의 상부에는 인장 스트레스막(310)이 구비되며, 패스 트랜지스터(PS) 및 풀업 트랜지스터(PU) 상부에는 압축 스트레스막(320)이 구비된다. 인장 스트레스막(310) 및/또는 압축 스트레스막(320)은 예를 들어, SiN막으로 형성될 수 있다.
SiN막이 인장 스트레스를 주게 되는지, 압축 스트레스를 주게 되는지는, SiN막 내의 N-H 본딩(bonding)과 Si-H 본딩의 비율에 따라 결정된다. 즉, N-H본딩/Si-H본딩의 비율이 약 1~5이면 인장 스트레스를 주게 되고, 약 5~20이면 압축 스트레스를 주게 된다. 따라서, 본 발명의 일 실시예에서 인장 스트레스막(310)인 SiN막은 N-H본딩/Si-H본딩의 비율이 약 1~5가 되도록 조절하며, 압축 스트레스막(320)인 SiN막은 N-H본딩/Si-H본딩의 비율이 약 5~20이 되도록 조절한다.
또한, 예를 들어, 인장 스트레스막(310)의 인장 스트레스는 500MPa 이상이 되도록 조절하며, 압축 스트레스막(320)의 압축 스트레스는 -500Mpa보다 그 절대치의 크기가 더 크도록 조절할 수 있다.
NMOS 트랜지스터에 인장 스트레스를 가할 경우, 전자의 이동도(electron mobility)가 증가하게 된다. 전자의 이동도가 증가하게 되면 전류 구동력이 향상되어 트랜지스터의 Ion(on current)값이 증가하게 된다.
반면에, NMOS 트랜지스터에 압축 스트레스를 가할 경우 전자의 이동도가 감소하게 된다. 전자의 이동도가 감소할 경우, 전류 구동력이 저하되어 트랜지스터의 Ion값이 감소하게 된다.
PMOS 트랜지스터에서는 압축 스트레스를 가할 경우 정공 이동도(hole mobility)가 증가하게 된다. 따라서, 전류 구동력이 향상되고, 트랜지스터의 Ion값이 증가하게 된다.
한편, 스태틱 메모리 셀은 정적 노이즈 마진(Static Noise Margin; SNM)이 클수록 셀의 안정성이 향상된다. 정적 노이즈 마진은 스태틱 메모리 셀에서, 제1 인버터 및 제2 인버터의 안정화 전압을 나타내는 특성 곡선으로 둘러싸인 영역의 마진을 나타낸다.
안정화 전압은 외부의 잡음, 프로세스의 변화, 또는 제1 인버터 및 제2 인버터의 비대칭성 등으로 인해 불안정화될 수 있는데, 이 때, 정적 노이즈 마진이 클수록 셀의 외부 잡음에 대한 안정성이 향상된다.
또한, 셀비(cell ratio)는 풀다운 트랜지스터(PD)의 Ion(on current)값과 패스 트랜지스터의 Ion값의 비를 나타내며, 셀비가 클수록 정적 노이즈 마진이 커지게 된다. 따라서, 풀다운 트랜지스터(PD)의 Ion값이 커질수록 또는 패스 트랜지스터(PS)의 Ion값이 작아질수록 셀비가 증가하며, NMOS 트랜지스터인 풀다운 트랜지스터(PD)와 패스 트랜지스터(PS)의 Ion 을 각각 다르게 제어하는 것이 요구된다.
풀다운 트랜지스터(PD)의 상부에는 인장 스트레스막(310)을 형성하고, 패스 트랜지스터(PS) 상부에는 압축 스트레스막(320)을 형성하면, 풀다운 트랜지스터(PD)는 전자의 이동도가 증가하여 Ion값이 커지게 되고, 패스 트랜지스터(PS)는 전자의 이동도가 감소하여 Ion값이 작아지게 된다. 따라서, 셀비가 증가하게 된다. 즉, 셀비가 증가함에 따라, 정적 노이즈 마진이 커지게 되어, 셀의 안정성이 향상될 수 있다.
이하, 도 4a 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다.
도 4a 내지 도 10은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 도면이다.
먼저, 도 4a 및 도 4b를 참조하면, 반도체 기판(100)에 제1 및 제2 활성 영역(101, 102)을 정의하는 소자 분리 영역(110)을 형성한다. 이어서, 소자 분리 영역(110)이 형성된 반도체 기판(100) 내에 선택적으로 N형 및 P형 불순물을 이온 주입하여 제1 및 제2 활성 영역(101, 102)을 형성한다.
이어서, 도 5a 및 도 5b를 참조하면, 제1 및 제2 활성 영역(101, 102)을 가로지르도록 게이트(220)를 형성한다. 이 때, 게이트(220) 하부에는 게이트 절연막(210)을 형성한다. 구체적으로, 제1 및 제2 활성 영역(101, 102) 상에 절연막, 도전막을 순차적으로 적층한 후, 패터닝하여 게이트 절연막(210), 게이트(220)를 형성한다.
이어서, 도 6a 및 도 6b를 참조하면, 스페이서(230), 소스/드레인 영역(240) 및 실리사이드막(250)을 형성하여 트랜지스터를 완성한다.
이 때, 제1 활성 영역(101)에는 풀다운 트랜지스터(PD) 및 패스 트랜지스터(PS)가 형성되고, 제2 활성 영역(102)에는 풀업 트랜지스터(PU)가 형성된다. 여기서, 소스/드레인 영역(240)은 LDD 구조로 형성될 수 있으며, 실리사이드막(250)은 게이트(220) 및 소스/드레인 영역(240) 상에 형성된다.
구체적으로 설명하면, 우선, 게이트(220)를 마스크로 하여, 게이트(220) 양 측의 제1 및 제2 활성 영역(101, 102)에 N형 및 P형 저농도 불순물 영역을 형성한다. 여기서, 제1 활성 영역(101)에는 N형 불순물, 예를 들어 비소(As)를 주입하여 N형 저농도 불순물 영역을 형성한다. 제2 활성 영역(102)에는 P형 불순물, 예를 들어 붕소(B)를 주입하여 P형 저농도 불순물 영역을 형성한다.
이어서, 스페이서(230)를 형성한다. 즉, 게이트(220)를 포함하는 반도체 기판(100) 전면에 스페이서용 산화막 및/또는 질화막을 형성한 후 에치백(etch back)과 같은 전면 식각 공정을 이용하여, 게이트(220)의 측벽에 형성된 스페이서(230)를 형성한다.
이어서, N형 및 P형 고농도 불순물 영역을 형성한다. 즉, 게이트(220) 및 스페이서(230)를 이온 주입 마스크로 하여 N형 불순물, 예를 들어 비소(As)를 주입하여, 제1 활성 영역(101)에 N형 고농도 불순물 영역을 형성하여 LDD 구조의 소스/드레인 영역(240)을 형성한다. 또한, 게이트(220) 및 스페이서(230)를 이온 주입 마스크로 하여 P형 불순물, 예를 들어 붕소(B)를 주입하여, 제2 활성 영역(102)에 P형 고농도 불순물 영역을 형성하여 LDD 구조의 소스/드레인 영역(240)을 형성한다.
이어서, 열공정을 실시할 수 있다. 열공정은 RTP(Rapid Temperature Process) 또는 LSA(LaSer Annealing) 등의 방식으로 진행할 수 있다.
이어서, 도 7a 및 도 7b를 참조하면, 반도체 기판(100) 전면에 인장 스트레스막(310)을 형성한다. 인장 스트레스막(310)은 예를 들어, LPCVD(Low Pressure Chemical Vapor Deposition)의 방법으로 형성할 수 있다.
이어서, 도 8a 및 도 8b를 참조하면, 풀업 트랜지스터(PU) 및 패스 트랜지스 터(PS)가 형성된 영역의 인장 스트레스막(310)을 제거한다.
즉, 풀다운 트랜지스터(PD)가 형성된 영역에 포토 레지스트 패턴(photo resist pattern; 410)을 형성한 후, 포토 레지스트 패턴(410)을 식각 마스크로 하여, 풀업 트랜지스터(PU) 및 패스 트랜지스터(PS)가 형성된 영역의 인장 스트레스막(310)을 제거한다. 이어서, 풀다운 트랜지스터(PD)가 형성된 영역의 포토 레지스트 패턴(410)을 애싱(ashing) 등의 공정으로 제거한다.
이어서, 도 9를 참조하면, 반도체 기판(100) 전면에 압축 스트레스막(320)을 형성한다. 압축 스트레스막(320)은 예를 들어, PECVD(Plasma Enhanced Chemical Vapor Deposition)의 방법으로 형성할 수 있다.
인장 스트레스막(310) 및/또는 압축 스트레스막(320)은 예를 들어, SiN막으로 형성할 수 있다. SiN막을 형성할 때에, 형성하는 압력이 낮을수록, 온도가 높을수록 인장 스트레스가 가해지게 된다. 따라서, 인장 스트레스막(310)을 형성할 때보다, 압축 스트레스막(320)을 형성할 때에 더 낮은 압력과 높은 온도에서 형성할 수 있다.
이어서, 도 10을 참조하면, 반도체 기판(100)의 풀다운 트랜지스터(PD)가 형성된 영역의 압축 스트레스막(320)을 제거한다.
즉, 풀업 트랜지스터(PU) 및 패스 트랜지스터(PS)가 형성된 영역에 포토 레지스트 패턴(420)을 형성한 후, 포토 레지스트 패턴(420)을 식각 마스크로 하여, 풀다운 트랜지스터(PD)가 형성된 영역의 압축 스트레스막(320)을 제거한다.
이어서, 다시 도 2 및 도 3을 참조하면, 풀업 트랜지스터(PU) 및 패스 트랜 지스터(PS)가 형성된 영역의 포토 레지스트 패턴(420)을 제거한다. 따라서, 풀다운 트랜지스터(PD) 상부에 인장 스트레스막(310)이, 풀업 트랜지스터(PU) 및 패스 트랜지스터(PS) 상부에 압축 스트레스막(320)이 완성된다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 집적 회로 장치 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 풀다운 트랜지스터의 전류 구동력을 높이고, 패스 트랜지스터의 전류 구동력을 낮춤으로써, 셀비(cell ratio)를 높일 수 있다.
둘째, 셀비를 높임으로써 정적 노이즈 마진을 증가시켜, 메모리 셀의 안정성을 향상시킬 수 있다.
Claims (20)
- 반도체 기판;상기 반도체 기판 상에 형성되고, 래치를 구성하는 다수의 풀업 트랜지스터 및 풀다운 트랜지스터와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터를 포함하는 스태틱 메모리 셀;상기 풀다운 트랜지스터 상부에 형성된 인장 스트레스막; 및상기 패스 트랜지스터 상부에 형성된 압축 스트레스막을 포함하는 반도체 집적 회로 장치.
- 제 1항에 있어서,상기 인장 스트레스막 및 상기 압축 스트레스막은 SiN막인 반도체 집적 회로 장치.
- 제 2항에 있어서,상기 인장 스트레스막인 SiN막 내의 N-H 본딩(bonding)에 대한 Si-H 본딩의 비는 상기 압축 스트레스막보다 작은 반도체 집적 회로 장치.
- 제 1항에 있어서,상기 인장 스트레스막의 인장 스트레스는 500MPa 이상인 반도체 집적 회로 장치.
- 제 1항에 있어서,상기 압축 스트레스막의 압축 스트레스는 -500MPa 보다 절대치가 큰 반도체 집적 회로 장치.
- 제 1항에 있어서,상기 풀다운 트랜지스터 및 패스 트랜지스터는 NMOS 트랜지스터인 반도체 집적 회로 장치.
- 제 6항에 있어서,상기 풀다운 트랜지스터의 전자 이동도는 상기 패스 트랜지스터의 전자 이동도보다 큰 반도체 집적 회로 장치.
- 제 1항에 있어서,상기 풀업 트랜지스터는 PMOS 트랜지스터인 반도체 집적 회로 장치.
- 반도체 기판을 제공하고,상기 반도체 기판 상에 래치를 구성하는 다수의 풀업 트랜지스터 및 풀다운 트랜지스터와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터를 포함하는 스태틱 메모리 셀을 형성하고,상기 풀다운 트랜지스터 상부에 인장 스트레스막을 형성하고, 상기 패스 트랜지스터 상부에 압축 스트레스막을 형성하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 9항에 있어서,상기 인장 스트레스막 및 상기 압축 스트레스막은 SiN막인 반도체 집적 회로 장치의 제조 방법.
- 제 10항에 있어서,상기 인장 스트레스막인 SiN막 내의 N-H 본딩(bonding)에 대한 Si-H 본딩의 비는 상기 압축 스트레스막보다 작은 반도체 집적 회로 장치의 제조 방법.
- 제 9항에 있어서,상기 풀다운 트랜지스터 및 패스 트랜지스터는 NMOS 트랜지스터인 반도체 집적 회로 장치의 제조 방법.
- 제 12항에 있어서,상기 풀다운 트랜지스터의 전자 이동도는 상기 패스 트랜지스터의 전자 이동도보다 큰 반도체 집적 회로 장치의 제조 방법.
- 제 9항에 있어서,상기 풀업 트랜지스터는 PMOS 트랜지스터인 반도체 집적 회로 장치의 제조 방법.
- 제 9항에 있어서,상기 인장 스트레스막은 LPCVD의 방법으로 형성하는 반도체 집적 회로 장치의 제조 방법.
- 제 9항에 있어서,상기 압축 스트레스막은 PECVD의 방법으로 형성하는 반도체 집적 회로 장치의 제조 방법.
- 제 9항에 있어서,상기 인장 스트레스막은 상기 압축 스트레스막보다 낮은 압력에서 형성하는 반도체 집적 회로 장치의 제조 방법.
- 제 9항에 있어서,상기 인장 스트레스막은 상기 압축 스트레스막보다 높은 온도에서 형성하는 반도체 집적 회로 장치의 제조 방법.
- 제 9항에 있어서,상기 풀다운 트랜지스터 상부에 인장 스트레스막을 형성하고, 상기 풀업 트랜지스터 및 패스 트랜지스터 상부에 압축 스트레스막을 형성하는 것은,상기 반도체 기판 전면에 인장 스트레스막을 형성하고,상기 풀업 트랜지스터 및 상기 패스 트랜지스터 상부의 인장 스트레스막을 제거하고,상기 반도체 기판 전면에 압축 스트레스막을 형성하고,상기 풀다운 트랜지스터 상부의 압축 스트레스막을 제거하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
- 제 9항에 있어서,상기 풀다운 트랜지스터 상부에 인장 스트레스막을 형성하고, 상기 풀업 트랜지스터 및 패스 트랜지스터 상부에 압축 스트레스막을 형성하는 것은,상기 반도체 기판 전면에 압축 스트레스막을 형성하고,상기 풀다운 트랜지스터 상부의 압축 스트레스막을 제거하고,상기 반도체 기판 전면에 인장 스트레스막을 형성하고,상기 풀업 트랜지스터 및 상기 패스 트랜지스터 상부의 인장 스트레스막을 제거하는 것을 포함하는 반도체 집적 회로 장치의 제조 방법.
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|---|---|---|---|---|
| US7834399B2 (en) * | 2007-06-05 | 2010-11-16 | International Business Machines Corporation | Dual stress memorization technique for CMOS application |
| DE102008026132A1 (de) * | 2008-05-30 | 2009-12-10 | Advanced Micro Devices, Inc., Sunnyvale | Durchlassstromeinstellung für Transistoren, die in dem gleichen aktiven Gebiet gebildet sind, durch lokales Hervorrufen unterschiedlicher lateraler Verformungspegel in dem aktiven Gebiet |
| DE102008045034B4 (de) * | 2008-08-29 | 2012-04-05 | Advanced Micro Devices, Inc. | Durchlassstromeinstellung für Transistoren, die im gleichen aktiven Gebiet hergestellt sind, durch lokales Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet |
| KR20100080244A (ko) * | 2008-12-31 | 2010-07-08 | 주식회사 동부하이텍 | 플래시메모리 소자 및 그 제조방법 |
| US8138791B1 (en) * | 2010-01-27 | 2012-03-20 | Altera Corporation | Stressed transistors with reduced leakage |
| CN102738084B (zh) * | 2012-05-04 | 2014-09-03 | 上海华力微电子有限公司 | 一种提高静态随机存储器写入冗余度的方法 |
| CN102683287B (zh) * | 2012-05-04 | 2014-04-30 | 上海华力微电子有限公司 | 一种提高静态随机存储器写入冗余度的方法 |
| CN103579244B (zh) * | 2013-10-18 | 2016-08-17 | 上海华力微电子有限公司 | 静态随机存储器及其写入冗余度改善的方法 |
| CN103730469A (zh) * | 2014-01-07 | 2014-04-16 | 上海华虹宏力半导体制造有限公司 | 静态随机存取存储单元及其形成方法 |
| CN107871710A (zh) * | 2016-09-23 | 2018-04-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| KR102606237B1 (ko) * | 2018-02-09 | 2023-11-24 | 삼성전자주식회사 | 모스 트랜지스터를 포함하는 집적 회로 반도체 소자 |
| CN116437657B (zh) * | 2023-06-14 | 2023-09-08 | 合肥晶合集成电路股份有限公司 | 静态随机存取存储器单元的制备方法 |
| CN116546811B (zh) * | 2023-06-27 | 2023-09-12 | 合肥晶合集成电路股份有限公司 | 一种半导体集成器件及其制作方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060076A (ja) | 2001-08-21 | 2003-02-28 | Nec Corp | 半導体装置及びその製造方法 |
| JP2003273240A (ja) | 2002-03-19 | 2003-09-26 | Hitachi Ltd | 半導体装置及びその製造方法 |
| KR20030082538A (ko) * | 2000-11-22 | 2003-10-22 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 그 제조 방법 |
| KR20040108141A (ko) * | 2003-06-16 | 2004-12-23 | 삼성전자주식회사 | 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법 |
| KR20050076256A (ko) * | 2004-01-20 | 2005-07-26 | 삼성전자주식회사 | 상보형 반도체 소자 형성방법 |
| US20050285202A1 (en) | 2004-06-24 | 2005-12-29 | International Business Machines Corporation | Structure and method to improve sram stability without increasing cell area or off current |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086708A (ja) | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| KR100445638B1 (ko) * | 2002-07-26 | 2004-08-25 | 삼성전자주식회사 | 전기적으로 분리된 영역들을 연결하는 상호 연결 구조 및그 제조방법 |
| US7060549B1 (en) * | 2005-07-01 | 2006-06-13 | Advanced Micro Devices, Inc. | SRAM devices utilizing tensile-stressed strain films and methods for fabricating the same |
-
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-
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030082538A (ko) * | 2000-11-22 | 2003-10-22 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 그 제조 방법 |
| JP2003060076A (ja) | 2001-08-21 | 2003-02-28 | Nec Corp | 半導体装置及びその製造方法 |
| JP2003273240A (ja) | 2002-03-19 | 2003-09-26 | Hitachi Ltd | 半導体装置及びその製造方法 |
| KR20040108141A (ko) * | 2003-06-16 | 2004-12-23 | 삼성전자주식회사 | 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법 |
| KR20050076256A (ko) * | 2004-01-20 | 2005-07-26 | 삼성전자주식회사 | 상보형 반도체 소자 형성방법 |
| US20050285202A1 (en) | 2004-06-24 | 2005-12-29 | International Business Machines Corporation | Structure and method to improve sram stability without increasing cell area or off current |
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