JP4015086B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、同一基板上に複数種類のトランジスタを一連の工程で形成する半導体装置の製造方法に関するものである。
例えば、液晶ドライバのような半導体装置は、同一チップ中に高耐圧および低耐圧トランジスタを混載している。さらに、MOSトランジスタ(以下、MOSという)も同一種類ではなく、EMOS(Enhancement−MOS)やDMOS(Depletion−MOS)等により構成されている場合もある。こうした半導体集積回路の従来の製造方法(例えば、特許文献1参照)について以下に説明する。
図11〜図20は、従来の半導体装置の製造工程を示す工程断面図であって、n型半導体装置の製造工程を断面図で順に示している。
図11はp型半導体基板101を示している。図12に示しているように、p型半導体基板101にボロン注入と熱処理によりp型ウエル102を形成し、フィールド酸化膜103を形成することによって素子分離領域、すなわち、高耐圧EMOS領域116、高耐圧DMOS領域117および低耐圧EMOS領域118をそれぞれ形成する。高耐圧EMOS領域116および高耐圧DMOS領域117には、例えばチャネルドープのためにボロンのイオン注入を行い、チャネルドープ層104を形成する。さらに高耐圧DMOS領域117にはリンのイオン注入を行い、チャネルドープ層105を形成する。
次に、図13に示しているように、基板101全面に、高耐圧トランジスタ用の厚いゲート酸化膜106を形成し、さらにポリシリコン膜107を基板全面に成長させる。
その後、図14に示すように、高耐圧トランジスタ用のゲート電極を形成するために、高耐圧トランジスタのゲート電極以外の箇所のポリシリコン膜107は、低耐圧EMOS領域118も含めてドライエッチングにより除去する。このようにして、高耐圧EMOS用ポリシリコンゲート電極108aおよび高耐圧DMOS用ポリシリコンゲート電極108bを形成する。
次に、図15に示すように、LDD(Light Doped Drain)構造とするために、高耐圧EMOS領域116のチャネルドープ層104にリンを注入し熱処理を行って、LDD109を形成する。
さらに、図16に示すように、低耐圧EMOS領域118にチャネルドープのためにボロンのイオン注入を行ってチャネルドープ層110を形成する。
次に、図17に示すように、ポリシリコンゲート電極108aおよび108bをマスクとしてゲート酸化膜106をエッチングにより除去する。
次に、図18に示すように、高耐圧EMOS領域116、高耐圧DMOS領域117および低耐圧EMOS領域118に、低耐圧トランジスタ用の薄いゲート酸化膜111を形成する。さらに、基板101全面に、ポリシリコン膜112を成長させる。
その後、図19に示すように、低耐圧トランジスタのゲート電極以外の箇所のポリシリコン膜112を、ドライエッチングにより除去し、低耐圧EMOS用ポリシリコンゲート電極113を形成する。なお、ポリシリコンゲート電極108aおよび108bは、表面がゲート酸化膜111で覆われているために、ドライエッチングで除去されず、マスクとして作用する。
次に、図20に示すように、低耐圧EMOS領域118にLDD構造を形成するために、リン注入によりLDD114を形成する。その後、例えばTEOS(Tetra Ethyl Oxysilane)酸化膜を基板101全面に成長させ、エッチングによりポリシリコンゲート電極108a、108bおよび113のエッジにスペーサ115を形成する。最後に、スペーサ115をマスクとして高耐圧EMOS領域116、高耐圧DMOS領域117および低耐圧EMOS領域118にソースおよびドレインへの砒素を注入する。具体的には、マスクなしでの全面注入であるが、ソースおよびドレインにあたる箇所にのみ注入される。
以上のようにして、高耐圧EMOS121、高耐圧DMOS122および低耐圧EMOS123を形成する。その後は一般的なCMOSプロセスにて配線を形成する。
特開平4−260364号公報
例えば、液晶ドライバのような高耐圧トランジスタと低耐圧トランジスタとを搭載する半導体装置の従来の製造方法では、それぞれ厚さの異なるゲート酸化膜106とゲート酸化膜111とを形成する(例えば、図13および図18)。そのため、それらの上に形成される高耐圧トランジスタ用であるポリシリコンゲート電極108aおよび108bと、低耐圧トランジスタ用であるポリシリコンゲート電極113とは別々にエッチングによって形成される(例えば、図14および図19)。
しかし、このような従来の半導体装置の製造方法では、例えば高耐圧トランジスタを形成すべき領域の低耐圧トランジスタを形成すべき領域に対する面積比が非常に大きい場合、高耐圧トランジスタのゲート電極と低耐圧トランジスタのゲート電極とのそれぞれの占有面積が大幅に異なる。例えば、図20に示しているように、高耐圧EMOS領域116および高耐圧DMOS領域117の総面積が、低耐圧EMOS領域118の総面積に対して非常に広く、ポリシリコンゲート電極108aおよび108bの占有面積が、ポリシリコンゲート電極113の占有面積よりも非常に広い。このような場合に、ポリシリコンゲート電極108aおよび108bとポリシリコンゲート電極113とをエッチングで形成(例えば、図14および図19)する際に、同一条件でエッチングしたのではローディング効果によって所望のゲート電極寸法や断面形状にエッチングできないことになる。なお、ローディング効果とは、ウエハのエッチング面積率の差によって、エッチング形状のばらつきが生じる現象のことである。
したがって、ポリシリコンゲート電極108aおよび108bとポリシリコンゲート電極113とのエッチング条件をそれぞれ最適条件に設定してエッチングしなければならない。つまり、量産工程において少なくとも2種類のエッチング条件を用意し、条件を切り替えてエッチングを行なう必要があり、生産効率の点で問題があった。
特に液晶ドライバは、チップの約40%が高耐圧トランジスタ領域でEMOS及びDMOSトランジスタによる階調選択回路などがあり(EMOS/DMOS比率は10/1程度)、5〜10%が低耐圧トランジスタ領域で形成されたロジック回路がある半導体装置である。このような半導体装置においては、チップに対する高耐圧ゲートの面積率が12%で、低耐圧ゲートの面積率が約5%程度になる。したがって高耐圧トランジスタのゲート電極形成のドライエッチング条件と、低耐圧ゲート電極形成のドライエッチング条件とをそれぞれに適するように変更する必要がある。仮に、高耐圧トランジスタのゲート電極にとっては所望の寸法と断面形状が得られる最適のエッチング条件で、低耐圧トランジスタのゲート電極をエッチングにより形成すると、形状のばらつきが大きくなるという問題が生じる。
上述のように、高耐圧用ゲートの面積と低耐圧用ゲートの面積とが大きく異なると、同一エッチング条件では、ローディング効果により安定したエッチングができない。これを防ぐために、低耐圧用ゲートのダミーパターンのようなものを配置することで、高耐圧用ゲートの面積と低耐圧用ゲートの面積とを均等にする方法がある。しかし、ダミーパターンを配置するスペースが必要となるために、回路のレイアウトに制限があった。特に低耐圧用ゲートは極端に面積が小さいため、その影響が大きかった。
本発明は上記課題に鑑みなされたものであって、数種類のトランジスタが形成された半導体装置であっても、効率よく安定したゲート電極を形成することができる半導体装置の製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、基板上に、第1の絶縁膜から構成される第1ゲート絶縁膜を有するトランジスタおよび第2の絶縁膜から構成される第2ゲート絶縁膜を有するトランジスタを複数備えた半導体装置の製造方法であって、前記基板の主面に前記第1ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜上に第1導電膜を形成する工程と、前記第1導電膜を選択的にエッチングして、前記複数の第1ゲート絶縁膜を有するトランジスタのうち一部のトランジスタのゲート電極を形成する工程と、前記第2ゲート絶縁膜を有するトランジスタが形成される前記基板の領域の前記第1ゲート絶縁膜を除去し、前記第2ゲート絶縁膜を形成する工程と、前記第2ゲート絶縁膜を含む前記基板の前記主面に第2導電膜を形成する工程と、前記第1導電膜を選択的にエッチングした際と同一条件で、前記第2導電膜を選択的にエッチングして、前記複数の第1ゲート絶縁膜を有するトランジスタのうち前記一部以外のトランジスタと前記第2ゲート絶縁膜を有するトランジスタのゲート電極を形成する工程とを含み、前記第1および第2ゲート絶縁膜は互いに膜厚が異なり、前記一部以外のトランジスタおよび前記第2ゲート絶縁膜を有するトランジスタのゲート電極の占有面積の総和に対する前記一部のトランジスタにおけるゲート電極の占有面積の総和の比が0.9〜1.1であることを特徴とする。
なお、前記一部のトランジスタにおけるすべてのゲート電極の占有面積と、前記一部以外のトランジスタにおけるすべてのゲート電極の占有面積との面積比は、0.9〜1.1程度であれば良いが、1であることが最も望ましい。
また、本発明の他の半導体装置の製造方法によれば、基板上に、第1の絶縁膜から構成される第1ゲート絶縁膜を有する複数の高耐圧トランジスタおよび第2の絶縁膜から構成される第2ゲート絶縁膜を有する少なくとも一つの低耐圧トランジスタ備えた半導体装置の製造方法であって、前記基板の主面に前記第1ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜上に第1導電膜を形成する工程と、前記第1導電膜を選択的にエッチングして、前記複数の高耐圧トランジスタのうち一部の高耐圧トランジスタのゲート電極を形成する工程と、前記低耐圧トランジスタが形成される前記基板の領域の前記第1ゲート絶縁膜を除去し、前記第2ゲート絶縁膜を形成する工程と、前記第2ゲート絶縁膜を含む前記基板の前記主面に第2導電膜を形成する工程と、前記第1導電膜を選択的にエッチングした際と同一条件で、前記第2導電膜を選択的にエッチングして、前記複数の高耐圧トランジスタのうちの前記一部以外の高耐圧トランジスタのゲート電極と、前記低耐圧トランジスタのゲート電極とを形成する工程とを含み、前記第2ゲート絶縁膜は前記第1ゲート絶縁膜に比べて薄く、前記一部の高耐圧トランジスタがEMOSトランジスタであるとともに前記一部以外の高耐圧トランジスタがDMOSトランジスタであるか、または前記一部の高耐圧トランジスタがDMOSトランジスタであるとともに前記一部以外の高耐圧トランジスタがEMOSトランジスタであることを特徴とする。
なお、高耐圧トランジスタとは、一般的に、出力などに使われ、6〜40V程度の電圧がかかるトランジスタである。また、低耐圧トランジスタとは、一般的に、ロジック用に用いられ、2〜5V程度の電圧がかかるトランジスタである。これらは、ゲート酸化膜厚が異なることで区別している。
本発明によれば、複数種類のトランジスタ(例えば高耐圧トランジスタと低耐圧トランジスタ)を同一基板上に一連の工程で形成する場合、1種類のエッチング条件のみで安定して各ゲート電極を形成することができるため、生産効率が高い。
本実施の形態の半導体装置の製造方法によれば、前記一部の高耐圧トランジスタのゲート電極と、前記一部以外の高耐圧トランジスタのゲート電極および前記低耐圧トランジスタのゲート電極とを形成するためのエッチングにおいて、同一のエッチング条件を用いても、ゲート寸法、断面形状のばらつきがなく、安定してゲート電極を形成することができる。また、同一エッチング条件で各エッチングを行なうことができるので、エッチングごとに、エッチング条件を変える必要が無いので、生産効率が高い。
なお、エッチング条件としては、例えば、エッチングガス流量、圧力、温度およびプラズマパワー等がある。
また、本実施の形態の半導体装置の製造方法は、前記第1ゲート絶縁膜を有するトランジスタは複数の高耐圧トランジスタであり、前記第2ゲート絶縁膜を有するトランジスタは少なくとの一つの低耐圧トランジスタであり、前記第2ゲート絶縁膜は前記第1ゲート絶縁膜に比べて薄くすることができる。
なお、高耐圧トランジスタのゲート絶縁膜である第1ゲート絶縁膜の厚さおよび低耐圧トランジスタのゲート絶縁膜である第2ゲート絶縁膜の厚さはそれぞれのトランジスタの耐圧により決まる。例えば、電圧8.5Vで用いる高耐圧トランジスタのゲート絶縁膜の厚さは24nmであり、電圧5Vで使用する低耐圧トランジスタのゲート絶縁膜の厚さは13.5nmである。
また、前記一部の高耐圧トランジスタはNMOSトランジスタ(n-chMOS)であり、前記一部以外の高耐圧トランジスタはPMOS(p-chMOS)トランジスタとしてもよい。
また、前記一部の高耐圧トランジスタはPMOSトランジスタ(p-chMOS)であり、前記一部以外の高耐圧トランジスタはNMOSトランジスタ(n-chMOS)としてもよい。
以下、本発明の実施形態のさらに具体的な例について図を用いて説明する。
図1〜10は、本実施の形態の半導体装置の製造工程を示す工程断面図であって、n型半導体装置の製造工程を断面図で順に示している。本実施の形態の半導体装置は、n型高耐圧および低耐圧トランジスタを混載し、さらに高耐圧トランジスタは、EMOSトランジスタ(以下、EMOSという)およびDMOSトランジスタ(以下、DMOSという)である。なお、低耐圧トランジスタはEMOSである。このような回路は、例えば、液晶ドライバに用いられている。本実施の形態の半導体装置は、高耐圧EMOSおよびDMOSのゲート電極の占有面積が、低耐圧EMOSトランジスタのゲート電極の占有面積よりも広いレイアウトとなっている。なお、本発明はこの実施形態に限定されるものではない。
図1はp型半導体基板1を示している。図2に示しているように、p型半導体基板1上にボロン注入と熱処理によりp型ウエル2を形成し、例えば、LOCOS(Local Oxidation of Silicon)によるフィールド酸化膜3を形成する。フィールド酸化膜3を形成することによって素子分離領域、すなわち、高耐圧EMOS領域16、高耐圧DMOS領域17および低耐圧EMOS領域18をそれぞれ形成する。高耐圧EMOS領域16および高耐圧DMOS領域17には、例えばチャネルドープのためにボロンのイオン注入を行ない、チャネルドープ層4を形成する。さらに高耐圧DMOS領域17には、しきい値電圧を下げるために、リンのイオン注入を行い、チャネルドープ層5を形成する。
次に、図3に示しているように、基板全面に、高耐圧トランジスタ用の厚いゲート酸化膜6(第1ゲート絶縁膜)を熱酸化により形成し、さらに不純物を含有するポリシリコン膜7(第1導電膜)を基板全面に成長させる。なお、例えば、8.5V用の高耐圧トランジスタでは、ゲート酸化膜6の厚さは、24nmである。
その後、図4に示しているように、高耐圧EMOS用のゲート電極を形成するために、高耐圧EMOSトランジスタのゲート電極以外の箇所のポリシリコン膜7は、高耐圧EMOS領域16だけでなく、高耐圧DMOS領域17および低耐圧EMOS領域18も含めてドライエッチングにより除去する。このようにして、高耐圧EMOS用ポリシリコンゲート電極8aを形成する。このときのドライエッチングとして、例えば、Cl2+O2系のガスによるRIE(Reactive Ion Etching)を用いる。
次に、図5に示すように、高耐圧EMOS領域16にLDD(Light Doped Drain)構造を形成するため、高耐圧EMOS領域16のチャネルドープ層4にリンを注入し熱処理を行って、LDD9を形成する。
さらに、図6に示すように、低耐圧EMOS領域18にしきい値電圧を決定するチャネルドープのために、ボロンのイオン注入を行ってチャネルドープ層10を形成する。
その後、図7に示すように、ポリシリコンゲート電極8aの直下および、高耐圧DMOS領域17は残して、それ以外の箇所に形成されているゲート酸化膜6をエッチングにより除去する。この際に、ポリシリコンゲート電極8aが、ポリシリコンゲート電極8aの直下のゲート絶縁膜6のマスクとなる。また、高耐圧DMOS領域17には、高耐圧DMOSが形成されるので、高耐圧トランジスタ用の厚いゲート酸化膜6は残しておく。
次に、図8に示すように、熱酸化により、高耐圧EMOS領域16および低耐圧EMOS領域18に、低耐圧トランジスタ用の薄いゲート酸化膜11(第2ゲート絶縁膜)を形成する例えば、5V用の低耐圧トランジスタでは、ゲート酸化膜11の厚さは、13.5nmである。
さらに、基板全面に、ポリシリコン膜12(第2導電膜)を成長させる。
その後、図9に示すように、低耐圧EMOSおよび高耐圧DMOS用のポリシリコンゲート電極以外の箇所のポリシリコン膜12を、ドライエッチングにより除去し、低耐圧EMOS用ポリシリコンゲート電極13および高耐圧DMOS用ポリシリコンゲート電極8bを形成する。このときのエッチング条件は、図4で示したポリシリコンゲート電極8aを形成する際のエッチング条件と同一である。つまり、図4で示したエッチングと同様に、Cl2+O2系のガスによるRIEを用いる。また、エッチングガス流量、圧力、温度およびプラズマパワー等のエッチング条件の値を、図4に示したエッチングと同一にする。
なお、ポリシリコンゲート電極8aの表面は、ゲート酸化膜11で覆われているために、ドライエッチング時にはマスクとして作用するため、エッチングされない。
図4および図9のエッチングにおいて、高耐圧EMOS用のポリシリコンゲート電極8aの占有面積と、低耐圧EMOSおよび高耐圧DMOS用のポリシリコンゲート電極13および8bの占有面積とは略等しくなる。そのため、両者のエッチングにおいて、同一のエッチング条件を用いても、ローディング効果が低減され、ゲート電極の加工ばらつきを低減できる。なお、高耐圧EMOS用のポリシリコンゲート電極8aの占有面積と、低耐圧EMOSおよび高耐圧DMOS用のポリシリコンゲート電極13および8bの占有面積との面積比率は、例えば、1.05:1.0である。この面積比率は、1:1であればもっともよい。なお、ポリシリコンゲート電極8aの占有面積が、ポリシリコンゲート電極13および8bの占有面積の0.9〜1.1程度であれば望ましい。
次に、図10に示すように、低耐圧EMOS領域18にLDD構造を形成するために、リン注入によりLDD14を形成する。その後、例えばTEOS(Tetra Ethyl Oxysilane)酸化膜を基板1全面に成長させ、エッチングによりポリシリコンゲート電極8a、8bおよび13のエッジにスペーサ15を形成する。最後に、スペーサ15をマスクとして高耐圧EMOS領域16、高耐圧DMOS領域17および低耐圧EMOS領域18にソースおよびドレインへの砒素を注入する。具体的には、マスクなしでの全面注入であるが、ソースおよびドレインにあたる箇所にのみ注入される。
高耐圧EMOS21、高耐圧DMOS22および低耐圧EMOS23を形成する。その後は一般的なCMOSプロセスにて配線を形成する。
本実施の形態の半導体装置の製造方法では、従来と異なり、まず高耐圧EMOS21のポリシリコンゲート電極8aをエッチング形成し、次に高耐圧DMOS22および低耐圧EMOS23のゲート電極8bおよび13をエッチング形成するものである。高耐圧トランジスタのゲート占有面積が低電圧トランジスタのゲート電極専有面積よりも大きい場合、このようにすることが好ましい。こうすることで、従来行われていた、高耐圧EMOSおよび高耐圧DMOSと、低耐圧EMOSとに分割してそれぞれエッチングするよりも、それぞれのエッチングで形成されるゲート電極のそれぞれの面積差を小さくすることができる。したがって、ポリシリコン膜エッチング工程(図4および図9)において、エッチング条件を同一としてもローディング効果が低減される。つまり、エッチング条件を同一としても、すべてのゲート電極を所定の設計寸法、断面形状で形成することができ、ゲート電極加工ばらつきを低減できる。また、2つのエッチング条件を用いて、両条件を切り替える必要がないので、生産効率が上昇する。
また、ダミーパターンを形成して、それぞれのエッチングで形成されるゲート電極の面積を増やすことなく、各エッチングにおいて同一のエッチング条件を用いることができる。ダミーパターンを設ける必要がないため、レイアウトの自由度が高く、チップ設計の自由度が向上する。
なお、本実施の形態ではn型トランジスタについての実施形態を示したが、p型トランジスタであってもかまわない。また、高耐圧DMOSおよび低耐圧MOSのゲート電極と、高耐圧EMOSのゲート電極とを異なるエッチングで形成したが、例えば、高耐圧EMOSおよび低耐圧MOSのゲート電極と、高耐圧DMOSのゲート電極とを異なるエッチングで形成してもよい。
また、高耐圧トランジスタがCMOSであれば、例えば、高耐圧NMOSおよび低耐圧MOSのゲート電極と、高耐圧PMOSのゲート電極とを異なるエッチングで形成するか、高耐圧PMOSおよび低耐圧MOSのゲート電極と、高耐圧NMOのゲート電極とを異なるエッチングで形成すればよい。つまり、高耐圧トランジスタの一部および低耐圧トランジスタのゲート電極と、高耐圧トランジスタの残りのゲート電極とを異なるエッチングで形成することで、各エッチングで形成されるゲート電極の面積を略等しくすればよい。さらに半導体装置の回路ブロックごとに分けてエッチングを行なって、各エッチングで形成されるゲート電極の面積を略等しくすればよい。
また、本実施の形態では高耐圧および低耐圧の二種類のMOSトランジスタについて言及したが、三種類以上のトランジスタを形成する場合においても同様にエッチングで形成するゲート電極の面積を、エッチング毎にそれぞれ略等しくすればよい。それにより、各エッチングにおいて、同一エッチング条件を用いても、ゲート電極を所定の設計寸法、断面形状で形成することができ、ゲート電極加工ばらつきを低減できる。また、エッチング条件を切り替える必要がないので、生産効率が上昇する。
また、高耐圧トランジスタの一部のゲート電極をエッチングにより形成した後に、残りの高耐圧トランジスタのゲート電極と低耐圧トランジスタのゲート電極とをエッチングにより形成したが、この順番が逆であってもよい。つまり、高耐圧トランジスタの一部のゲート電極と低耐圧トランジスタのゲート電極とをエッチングにより形成した後に、残りの高耐圧トランジスタのゲート電極をエッチングにより形成してもよい。
また、上述の実施の形態では、高耐圧トランジスタにおけるゲート電極のすべての占有面積が、低耐圧トランジスタにおけるすべてのゲート電極の占有面積よりも広い場合について説明した。しかし、低耐圧トランジスタにおけるすべてのゲート電極の占有面積が、高耐圧トランジスタにおけるゲート電極のすべての占有面積よりも広い場合には、例えば、低耐圧トランジスタの一部のゲート電極をエッチングにより形成する工程と、残りの低耐圧トランジスタのゲート電極と高耐圧トランジスタのゲート電極とをエッチングにより形成する工程との二つの工程に分けて、すべてのゲート電極を形成してもよい。
つまり、各エッチングにより形成されるゲート電極のすべての面積が、エッチング毎に略同一となるようにすればよい。それにより、ローディング効果を低減することができ、各エッチング条件を同一にすることができるので、生産効率が高くなる。
さらに、エッチングの際に、疎の部分と密の部分とが生じないようなレイアウトとすることが望ましい。疎の部分と密の部分とを同じエッチングにより形成する場合に、それぞれの部分のエッチングレートがばらつくことを防ぐことができ、ゲート寸法および断面形状のばらつきがなく、安定したゲート電極を形成することができる。なお、このように、疎の部分と密の部分とにより、エッチングレートのばらつきが生じる現象をマイクロローディング効果という。
なお、本実施の形態で具体的に示した、材料や構造は、あくまでも一例であり、本発明はこれらの具体例のみに限定されるものではない。
本発明の係る半導体装置の製造方法は、効率よく安定したゲート電極を形成することができるという効果を有し、複数種類のトランジスタを備える半導体装置の製造方法等として有用である。
本発明の実施の形態における半導体装置の製造工程を示す工程断面図 本発明の実施の形態における半導体装置の製造工程を示す工程断面図 本発明の実施の形態における半導体装置の製造工程を示す工程断面図 本発明の実施の形態における半導体装置の製造工程を示す工程断面図 本発明の実施の形態における半導体装置の製造工程を示す工程断面図 本発明の実施の形態における半導体装置の製造工程を示す工程断面図 本発明の実施の形態における半導体装置の製造工程を示す工程断面図 本発明の実施の形態における半導体装置の製造工程を示す工程断面図 本発明の実施の形態における半導体装置の製造工程を示す工程断面図 本発明の実施の形態における半導体装置の製造工程を示す工程断面図 従来の半導体装置の製造工程を示す工程断面図 従来の半導体装置の製造工程を示す工程断面図 従来の半導体装置の製造工程を示す工程断面図 従来の半導体装置の製造工程を示す工程断面図 従来の半導体装置の製造工程を示す工程断面図 従来の半導体装置の製造工程を示す工程断面図 従来の半導体装置の製造工程を示す工程断面図 従来の半導体装置の製造工程を示す工程断面図 従来の半導体装置の製造工程を示す工程断面図 従来の半導体装置の製造工程を示す工程断面図
符号の説明
1、101 基板
2、102 ウエル
3、103 フィールド酸化膜
4、104 チャネルドープ層
5、105 チャネルドープ層
6、106 ゲート酸化膜
7、107 ポリシリコン膜
8a、108a ポリシリコンゲート電極
8b、108b ポリシリコンゲート電極
9、109 LDD
10、110 チャネルドープ層
11、111 ゲート酸化膜
12、112 ポリシリコン膜
13、113 ポリシリコンゲート電極
14、114 LDD
15、115 スペーサ
16、116 高耐圧EMOS領域
17、117 高耐圧DMOS領域
18、118 低耐圧EMOS領域
21、121高耐圧EMOS
22、122高耐圧DMOS
23、123低耐圧EMOS

Claims (5)

  1. 基板上に、第1の絶縁膜から構成される第1ゲート絶縁膜を有するトランジスタおよび第2の絶縁膜から構成される第2ゲート絶縁膜を有するトランジスタを複数備えた半導体装置の製造方法であって、前記基板の主面に前記第1ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜上に第1導電膜を形成する工程と、前記第1導電膜を選択的にエッチングして、前記複数の第1ゲート絶縁膜を有するトランジスタのうち一部のトランジスタのゲート電極を形成する工程と、前記第2ゲート絶縁膜を有するトランジスタが形成される前記基板の領域の前記第1ゲート絶縁膜を除去し、前記第2ゲート絶縁膜を形成する工程と、前記第2ゲート絶縁膜を含む前記基板の前記主面に第2導電膜を形成する工程と、前記第1導電膜を選択的にエッチングした際と同一条件で、前記第2導電膜を選択的にエッチングして、前記複数の第1ゲート絶縁膜を有するトランジスタのうち前記一部以外のトランジスタと前記第2ゲート絶縁膜を有するトランジスタのゲート電極を形成する工程とを含み、前記第1および第2ゲート絶縁膜は互いに膜厚が異なり、前記一部以外のトランジスタおよび前記第2ゲート絶縁膜を有するトランジスタのゲート電極の占有面積の総和に対する前記一部のトランジスタにおけるゲート電極の占有面積の総和の比が0.9〜1.1であることを特徴とする半導体装置の製造方法。
  2. 前記第1ゲート絶縁膜を有するトランジスタは複数の高耐圧トランジスタであり、前記第2ゲート絶縁膜を有するトランジスタは少なくとも一つの低耐圧トランジスタであり、前記第2ゲート絶縁膜は前記第1ゲート絶縁膜に比べて薄い、請求項1に記載の半導体装置の製造方法。
  3. 基板上に、第1の絶縁膜から構成される第1ゲート絶縁膜を有する複数の高耐圧トランジスタおよび第2の絶縁膜から構成される第2ゲート絶縁膜を有する少なくとも一つの低耐圧トランジスタ備えた半導体装置の製造方法であって、前記基板の主面に前記第1ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜上に第1導電膜を形成する工程と、前記第1導電膜を選択的にエッチングして、前記複数の高耐圧トランジスタのうち一部の高耐圧トランジスタのゲート電極を形成する工程と、前記低耐圧トランジスタが形成される前記基板の領域の前記第1ゲート絶縁膜を除去し、前記第2ゲート絶縁膜を形成する工程と、前記第2ゲート絶縁膜を含む前記基板の前記主面に第2導電膜を形成する工程と、前記第1導電膜を選択的にエッチングした際と同一条件で、前記第2導電膜を選択的にエッチングして、前記複数の高耐圧トランジスタのうちの前記一部以外の高耐圧トランジスタのゲート電極と、前記低耐圧トランジスタのゲート電極とを形成する工程とを含み、前記第2ゲート絶縁膜は前記第1ゲート絶縁膜に比べて薄く、前記一部の高耐圧トランジスタがEMOSトランジスタであるとともに前記一部以外の高耐圧トランジスタがDMOSトランジスタであるか、または前記一部の高耐圧トランジスタがDMOSトランジスタであるとともに前記一部以外の高耐圧トランジスタがEMOSトランジスタであることを特徴とする半導体装置の製造方法。
  4. 前記一部の高耐圧トランジスタはNMOSトランジスタであり、前記一部以外の高耐圧トランジスタはPMOSトランジスタである、請求項に記載の半導体装置の製造方法。
  5. 前記一部の高耐圧トランジスタはPMOSトランジスタであり、前記一部以外の高耐圧トランジスタはNMOSトランジスタである、請求項に記載の半導体装置の製造方法。
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