JP4015086B2 - 半導体装置の製造方法 - Google Patents
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Description
さらに、基板全面に、ポリシリコン膜12(第2導電膜)を成長させる。
2、102 ウエル
3、103 フィールド酸化膜
4、104 チャネルドープ層
5、105 チャネルドープ層
6、106 ゲート酸化膜
7、107 ポリシリコン膜
8a、108a ポリシリコンゲート電極
8b、108b ポリシリコンゲート電極
9、109 LDD
10、110 チャネルドープ層
11、111 ゲート酸化膜
12、112 ポリシリコン膜
13、113 ポリシリコンゲート電極
14、114 LDD
15、115 スペーサ
16、116 高耐圧EMOS領域
17、117 高耐圧DMOS領域
18、118 低耐圧EMOS領域
21、121高耐圧EMOS
22、122高耐圧DMOS
23、123低耐圧EMOS
Claims (5)
- 基板上に、第1の絶縁膜から構成される第1ゲート絶縁膜を有するトランジスタおよび第2の絶縁膜から構成される第2ゲート絶縁膜を有するトランジスタを複数備えた半導体装置の製造方法であって、前記基板の主面に前記第1ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜上に第1導電膜を形成する工程と、前記第1導電膜を選択的にエッチングして、前記複数の第1ゲート絶縁膜を有するトランジスタのうち一部のトランジスタのゲート電極を形成する工程と、前記第2ゲート絶縁膜を有するトランジスタが形成される前記基板の領域の前記第1ゲート絶縁膜を除去し、前記第2ゲート絶縁膜を形成する工程と、前記第2ゲート絶縁膜を含む前記基板の前記主面に第2導電膜を形成する工程と、前記第1導電膜を選択的にエッチングした際と同一条件で、前記第2導電膜を選択的にエッチングして、前記複数の第1ゲート絶縁膜を有するトランジスタのうち前記一部以外のトランジスタと前記第2ゲート絶縁膜を有するトランジスタのゲート電極を形成する工程とを含み、前記第1および第2ゲート絶縁膜は互いに膜厚が異なり、前記一部以外のトランジスタおよび前記第2ゲート絶縁膜を有するトランジスタのゲート電極の占有面積の総和に対する前記一部のトランジスタにおけるゲート電極の占有面積の総和の比が0.9〜1.1であることを特徴とする半導体装置の製造方法。
- 前記第1ゲート絶縁膜を有するトランジスタは複数の高耐圧トランジスタであり、前記第2ゲート絶縁膜を有するトランジスタは少なくとも一つの低耐圧トランジスタであり、前記第2ゲート絶縁膜は前記第1ゲート絶縁膜に比べて薄い、請求項1に記載の半導体装置の製造方法。
- 基板上に、第1の絶縁膜から構成される第1ゲート絶縁膜を有する複数の高耐圧トランジスタおよび第2の絶縁膜から構成される第2ゲート絶縁膜を有する少なくとも一つの低耐圧トランジスタを備えた半導体装置の製造方法であって、前記基板の主面に前記第1ゲート絶縁膜を形成する工程と、前記第1ゲート絶縁膜上に第1導電膜を形成する工程と、前記第1導電膜を選択的にエッチングして、前記複数の高耐圧トランジスタのうち一部の高耐圧トランジスタのゲート電極を形成する工程と、前記低耐圧トランジスタが形成される前記基板の領域の前記第1ゲート絶縁膜を除去し、前記第2ゲート絶縁膜を形成する工程と、前記第2ゲート絶縁膜を含む前記基板の前記主面に第2導電膜を形成する工程と、前記第1導電膜を選択的にエッチングした際と同一条件で、前記第2導電膜を選択的にエッチングして、前記複数の高耐圧トランジスタのうちの前記一部以外の高耐圧トランジスタのゲート電極と、前記低耐圧トランジスタのゲート電極とを形成する工程とを含み、前記第2ゲート絶縁膜は前記第1ゲート絶縁膜に比べて薄く、前記一部の高耐圧トランジスタがEMOSトランジスタであるとともに前記一部以外の高耐圧トランジスタがDMOSトランジスタであるか、または前記一部の高耐圧トランジスタがDMOSトランジスタであるとともに前記一部以外の高耐圧トランジスタがEMOSトランジスタであることを特徴とする半導体装置の製造方法。
- 前記一部の高耐圧トランジスタはNMOSトランジスタであり、前記一部以外の高耐圧トランジスタはPMOSトランジスタである、請求項3に記載の半導体装置の製造方法。
- 前記一部の高耐圧トランジスタはPMOSトランジスタであり、前記一部以外の高耐圧トランジスタはNMOSトランジスタである、請求項3に記載の半導体装置の製造方法。
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- 2003-08-26 JP JP2003301689A patent/JP4015086B2/ja not_active Expired - Lifetime
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