JP2002368080A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JP2002368080A JP2002368080A JP2001169631A JP2001169631A JP2002368080A JP 2002368080 A JP2002368080 A JP 2002368080A JP 2001169631 A JP2001169631 A JP 2001169631A JP 2001169631 A JP2001169631 A JP 2001169631A JP 2002368080 A JP2002368080 A JP 2002368080A
- Authority
- JP
- Japan
- Prior art keywords
- misfet
- active region
- element isolation
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 94
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 238000002955 isolation Methods 0.000 claims abstract description 274
- 239000000758 substrate Substances 0.000 claims description 47
- 238000000926 separation method Methods 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 35
- 238000005468 ion implantation Methods 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 7
- 239000012535 impurity Substances 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 239000010410 layer Substances 0.000 description 12
- 230000007423 decrease Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 101100454433 Biomphalaria glabrata BG01 gene Proteins 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- -1 for example Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 101100325793 Arabidopsis thaliana BCA2 gene Proteins 0.000 description 1
- 229910015900 BF3 Inorganic materials 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
Abstract
(57)【要約】
【課題】 素子分離部の分離幅を調整することによっ
て、所望する特性を有するＭＩＳＦＥＴを得ることので
きる技術を提供する。 【解決手段】 素子分離部４の分離幅Ｌａおよび分離幅
Ｌａ'を相対的に狭くすることにより、第２ＭＩＳＦＥ
ＴＱ2のチャネル領域へ及ぼす応力の影響を大きくし
て、しきい値電圧の変化を相対的に大きくし、素子分離
部４の分離幅Ｌｂおよび分離幅Ｌｂ'を相対的に広くす
ることにより、第４ＭＩＳＦＥＴＱ4のチャネル領域へ
及ぼす応力の影響を小さくして、しきい値電圧の変化を
相対的に小さくする。
て、所望する特性を有するＭＩＳＦＥＴを得ることので
きる技術を提供する。 【解決手段】 素子分離部４の分離幅Ｌａおよび分離幅
Ｌａ'を相対的に狭くすることにより、第２ＭＩＳＦＥ
ＴＱ2のチャネル領域へ及ぼす応力の影響を大きくし
て、しきい値電圧の変化を相対的に大きくし、素子分離
部４の分離幅Ｌｂおよび分離幅Ｌｂ'を相対的に広くす
ることにより、第４ＭＩＳＦＥＴＱ4のチャネル領域へ
及ぼす応力の影響を小さくして、しきい値電圧の変化を
相対的に小さくする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＭＩＳＦＥＴ（me
tal insulator semiconductor field effect transisto
r）を有する半導体集積回路装置に適用して有効な技術
に関する。
置およびその製造技術に関し、特に、ＭＩＳＦＥＴ（me
tal insulator semiconductor field effect transisto
r）を有する半導体集積回路装置に適用して有効な技術
に関する。
【０００２】
【従来の技術】隣接する半導体素子を互いに電気的に分
離する素子分離技術の１つに、素子分離領域となる基板
に、たとえば０.３〜０.４μｍ程度の深さの溝を設け、
これに絶縁膜を埋め込むことにより形成される溝アイソ
レーションがある。
離する素子分離技術の１つに、素子分離領域となる基板
に、たとえば０.３〜０.４μｍ程度の深さの溝を設け、
これに絶縁膜を埋め込むことにより形成される溝アイソ
レーションがある。
【０００３】以下は、本発明者によって検討された溝ア
イソレーションの形成技術であり、その概要は次のとお
りである。
イソレーションの形成技術であり、その概要は次のとお
りである。
【０００４】まず、基板の表面をエッチングして素子分
離領域に深さ０.３〜０.４μｍ程度の溝を形成する。続
いて基板に９００℃程度の熱酸化を施した後、溝の内部
を含む基板上にＣＶＤ（chemical vapor deposition）
法で厚さ０.６μｍ程度の酸化シリコン膜を堆積する。
この酸化シリコン膜は、例えば酸素（またはオゾン）と
テトラエトキシシラン（ＴＥＯＳ）とをソースガスに用
いたプラズマＣＶＤ法で堆積される。その後、１０００
℃程度の熱処理を行って膜を緻密化（デンシファイ）す
る。次に、酸化シリコン膜の表面をＣＭＰ（chemical m
echanical polishing）法で研磨、平坦化することによ
って溝の内部を酸化シリコン膜で埋め込み、基板の主面
に溝アイソレーションを形成する。
離領域に深さ０.３〜０.４μｍ程度の溝を形成する。続
いて基板に９００℃程度の熱酸化を施した後、溝の内部
を含む基板上にＣＶＤ（chemical vapor deposition）
法で厚さ０.６μｍ程度の酸化シリコン膜を堆積する。
この酸化シリコン膜は、例えば酸素（またはオゾン）と
テトラエトキシシラン（ＴＥＯＳ）とをソースガスに用
いたプラズマＣＶＤ法で堆積される。その後、１０００
℃程度の熱処理を行って膜を緻密化（デンシファイ）す
る。次に、酸化シリコン膜の表面をＣＭＰ（chemical m
echanical polishing）法で研磨、平坦化することによ
って溝の内部を酸化シリコン膜で埋め込み、基板の主面
に溝アイソレーションを形成する。
【０００５】なお、たとえば培風館発行「ＵＬＳＩプロ
セス技術」１９９７年６月１０日発行、原央編、Ｐ２３
６〜Ｐ２３８に、溝素子分離に関する記載がある。
セス技術」１９９７年６月１０日発行、原央編、Ｐ２３
６〜Ｐ２３８に、溝素子分離に関する記載がある。
【０００６】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところ、最小加工寸法０.１４μｍのプロ
セスで製造するＣＭＯＳ（complementary metal oxide
semiconductor）デバイスにおいて、しきい値電圧また
は駆動電流などにばらつきが生じ、たとえばｎチャネル
ＭＩＳＦＥＴではしきい値電圧が４０〜７０ｍＶ程度変
動することが明らかとなった。
者が検討したところ、最小加工寸法０.１４μｍのプロ
セスで製造するＣＭＯＳ（complementary metal oxide
semiconductor）デバイスにおいて、しきい値電圧また
は駆動電流などにばらつきが生じ、たとえばｎチャネル
ＭＩＳＦＥＴではしきい値電圧が４０〜７０ｍＶ程度変
動することが明らかとなった。
【０００７】この現象は、前記溝アイソレーションの分
離幅が約０.３５μｍよりも狭くなった場合に現れ、さ
らに分離幅が減少するに伴って顕著となることから、溝
の内部に埋め込まれる酸化シリコン膜と基板との熱膨張
係数の差に起因して溝の角部に発生する応力の影響によ
るものと推測された。
離幅が約０.３５μｍよりも狭くなった場合に現れ、さ
らに分離幅が減少するに伴って顕著となることから、溝
の内部に埋め込まれる酸化シリコン膜と基板との熱膨張
係数の差に起因して溝の角部に発生する応力の影響によ
るものと推測された。
【０００８】なお、ＭＩＳＦＥＴのしきい値電圧の変動
は、たとえば基板の不純物濃度を高くすることによって
防ぐことが可能である。しかし、しきい値電圧調整用の
イオン打ち込みが必要となることから製造工程数が増加
し、さらに基板の高濃度化によって接合電界が強まると
いう問題を生ずることになる。
は、たとえば基板の不純物濃度を高くすることによって
防ぐことが可能である。しかし、しきい値電圧調整用の
イオン打ち込みが必要となることから製造工程数が増加
し、さらに基板の高濃度化によって接合電界が強まると
いう問題を生ずることになる。
【０００９】本発明の目的は、素子分離部の分離幅を調
整することによって、所望する特性を有するＭＩＳＦＥ
Ｔを得ることのできる技術を提供することにある。
整することによって、所望する特性を有するＭＩＳＦＥ
Ｔを得ることのできる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明は、ＭＩＳＦＥＴが形成された活性
領域を囲む素子分離部の少なくともゲート長方向の一方
の分離幅を調整することで、ＭＩＳＦＥＴのしきい値電
圧または駆動電流を制御するものである。
領域を囲む素子分離部の少なくともゲート長方向の一方
の分離幅を調整することで、ＭＩＳＦＥＴのしきい値電
圧または駆動電流を制御するものである。
【００１３】また、本発明は、ＭＩＳＦＥＴが形成され
た活性領域を囲む素子分離部の少なくともゲート長方向
の一方の分離幅を調整することで、所望するしきい値電
圧または駆動電流を有するＭＩＳＦＥＴを形成するもの
である。
た活性領域を囲む素子分離部の少なくともゲート長方向
の一方の分離幅を調整することで、所望するしきい値電
圧または駆動電流を有するＭＩＳＦＥＴを形成するもの
である。
【００１４】さらに本願のその他の発明の概要を項に分
けて簡単に示す。すなわち、 １．本発明の半導体集積回路装置は、ＭＩＳＦＥＴのゲ
ート電極からゲート長方向の素子分離部までの少なくと
も一方の距離を調整することで、ＭＩＳＦＥＴのしきい
値電圧または駆動電流を制御するものである。 ２．本発明の半導体集積回路装置は、ＭＩＳＦＥＴが形
成された活性領域を囲む素子分離部の少なくともゲート
長方向の一方の分離幅、およびＭＩＳＦＥＴのゲート電
極からゲート長方向の素子分離部までの少なくとも一方
の距離を調整することで、ＭＩＳＦＥＴのしきい値電圧
または駆動電流を制御するものである。 ３．本発明の半導体集積回路装置の製造方法は、ＭＩＳ
ＦＥＴのゲート電極からゲート長方向の素子分離部まで
の少なくとも一方の距離を調整することで、所望するし
きい値電圧または駆動電流を有するＭＩＳＦＥＴを形成
するものである。 ４．本発明の半導体集積回路装置の製造方法は、ＭＩＳ
ＦＥＴが形成された活性領域を囲む素子分離部の少なく
ともゲート長方向の一方の分離幅、および上記ＭＩＳＦ
ＥＴのゲート電極からゲート長方向の素子分離部までの
少なくとも一方の距離を調整することで、所望するしき
い値電圧または駆動電流を有するＭＩＳＦＥＴを形成す
るものである。 ５．本発明の半導体集積回路装置は、基板の主面上にし
きい値電圧が互いに異なる第１のＭＩＳＦＥＴと第２の
ＭＩＳＦＥＴとを有し、分離幅が相対的に広い素子分離
部で囲まれた第１活性領域に第１のＭＩＳＦＥＴが形成
され、少なくともゲート長方向の一方を分離幅が相対的
に狭い素子分離部で囲まれた第２活性領域に第２のＭＩ
ＳＦＥＴが形成されるものである。 ６．本発明の半導体集積回路装置は、基板の主面上にし
きい値電圧が互いに異なる第１のＭＩＳＦＥＴと第２の
ＭＩＳＦＥＴとを有し、第１のＭＩＳＦＥＴが形成され
る第１活性領域のゲート電極からゲート長方向の素子分
離部までの距離が相対的に大きく、第２のＭＩＳＦＥＴ
が形成される第２活性領域のゲート電極からゲート長方
向の素子分離部までの少なくとも一方の距離が相対的に
小さいものである。 ７．本発明の半導体集積回路装置は、基板の主面上にし
きい値電圧が互いに異なる第１のＭＩＳＦＥＴと第２の
ＭＩＳＦＥＴとを有し、分離幅が相対的に広い素子分離
部で囲まれた第１活性領域に第１のＭＩＳＦＥＴが形成
され、少なくともゲート長方向の一方を分離幅が相対的
に狭い素子分離部で囲まれた第２活性領域に第２のＭＩ
ＳＦＥＴが形成されており、第１活性領域のゲート電極
からゲート長方向の素子分離部までの距離が相対的に大
きく、第２活性領域のゲート電極からゲート長方向の素
子分離部までの少なくとも一方の距離が相対的に小さい
ものである。
けて簡単に示す。すなわち、 １．本発明の半導体集積回路装置は、ＭＩＳＦＥＴのゲ
ート電極からゲート長方向の素子分離部までの少なくと
も一方の距離を調整することで、ＭＩＳＦＥＴのしきい
値電圧または駆動電流を制御するものである。 ２．本発明の半導体集積回路装置は、ＭＩＳＦＥＴが形
成された活性領域を囲む素子分離部の少なくともゲート
長方向の一方の分離幅、およびＭＩＳＦＥＴのゲート電
極からゲート長方向の素子分離部までの少なくとも一方
の距離を調整することで、ＭＩＳＦＥＴのしきい値電圧
または駆動電流を制御するものである。 ３．本発明の半導体集積回路装置の製造方法は、ＭＩＳ
ＦＥＴのゲート電極からゲート長方向の素子分離部まで
の少なくとも一方の距離を調整することで、所望するし
きい値電圧または駆動電流を有するＭＩＳＦＥＴを形成
するものである。 ４．本発明の半導体集積回路装置の製造方法は、ＭＩＳ
ＦＥＴが形成された活性領域を囲む素子分離部の少なく
ともゲート長方向の一方の分離幅、および上記ＭＩＳＦ
ＥＴのゲート電極からゲート長方向の素子分離部までの
少なくとも一方の距離を調整することで、所望するしき
い値電圧または駆動電流を有するＭＩＳＦＥＴを形成す
るものである。 ５．本発明の半導体集積回路装置は、基板の主面上にし
きい値電圧が互いに異なる第１のＭＩＳＦＥＴと第２の
ＭＩＳＦＥＴとを有し、分離幅が相対的に広い素子分離
部で囲まれた第１活性領域に第１のＭＩＳＦＥＴが形成
され、少なくともゲート長方向の一方を分離幅が相対的
に狭い素子分離部で囲まれた第２活性領域に第２のＭＩ
ＳＦＥＴが形成されるものである。 ６．本発明の半導体集積回路装置は、基板の主面上にし
きい値電圧が互いに異なる第１のＭＩＳＦＥＴと第２の
ＭＩＳＦＥＴとを有し、第１のＭＩＳＦＥＴが形成され
る第１活性領域のゲート電極からゲート長方向の素子分
離部までの距離が相対的に大きく、第２のＭＩＳＦＥＴ
が形成される第２活性領域のゲート電極からゲート長方
向の素子分離部までの少なくとも一方の距離が相対的に
小さいものである。 ７．本発明の半導体集積回路装置は、基板の主面上にし
きい値電圧が互いに異なる第１のＭＩＳＦＥＴと第２の
ＭＩＳＦＥＴとを有し、分離幅が相対的に広い素子分離
部で囲まれた第１活性領域に第１のＭＩＳＦＥＴが形成
され、少なくともゲート長方向の一方を分離幅が相対的
に狭い素子分離部で囲まれた第２活性領域に第２のＭＩ
ＳＦＥＴが形成されており、第１活性領域のゲート電極
からゲート長方向の素子分離部までの距離が相対的に大
きく、第２活性領域のゲート電極からゲート長方向の素
子分離部までの少なくとも一方の距離が相対的に小さい
ものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１６】図１は、本発明の一実施の形態を説明する
ための第１群のｎチャネルＭＩＳＦＥＴのしきい値電圧
および第２群のｎチャネルＭＩＳＦＥＴのしきい値電圧
を示すグラフ図である。上記第１群のｎチャネルＭＩＳ
ＦＥＴは、分離幅が相対的に広い溝アイソレーションで
囲まれた活性領域に形成され、上記第２群のｎチャネル
ＭＩＳＦＥＴは、分離幅が相対的に狭い溝アイソレーシ
ョンで囲まれた活性領域に形成されている。
ための第１群のｎチャネルＭＩＳＦＥＴのしきい値電圧
および第２群のｎチャネルＭＩＳＦＥＴのしきい値電圧
を示すグラフ図である。上記第１群のｎチャネルＭＩＳ
ＦＥＴは、分離幅が相対的に広い溝アイソレーションで
囲まれた活性領域に形成され、上記第２群のｎチャネル
ＭＩＳＦＥＴは、分離幅が相対的に狭い溝アイソレーシ
ョンで囲まれた活性領域に形成されている。
【００１７】第１群のｎチャネルＭＩＳＦＥＴのしきい
値電圧は、０.０７〜０.０９Ｖ程度であるが、第２群の
ｎチャネルＭＩＳＦＥＴのしきい値電圧は、０.１１〜
０.１４Ｖ程度となり、第１群のｎチャネルＭＩＳＦＥ
Ｔのしきい値電圧よりも約０.０４〜０.０５Ｖ程度増加
する。
値電圧は、０.０７〜０.０９Ｖ程度であるが、第２群の
ｎチャネルＭＩＳＦＥＴのしきい値電圧は、０.１１〜
０.１４Ｖ程度となり、第１群のｎチャネルＭＩＳＦＥ
Ｔのしきい値電圧よりも約０.０４〜０.０５Ｖ程度増加
する。
【００１８】図２は、本発明の一実施の形態を説明する
ための溝アイソレーションの真性応力と溝アイソレーシ
ョンの分離幅との関係を示すグラフ図である。
ための溝アイソレーションの真性応力と溝アイソレーシ
ョンの分離幅との関係を示すグラフ図である。
【００１９】分離幅が約２μｍよりも広い溝アイソレー
ションにおける真性応力はほぼ一定であり、−２３０Ｍ
Ｐａ程度である。しかし、分離幅が約２μｍよりも狭い
溝アイソレーションでは、分離幅が狭くなるに従って真
性応力は著しく増加し、分離幅が約０.２５μｍにおけ
る真性応力は−２０００ＭＰａ程度となる。
ションにおける真性応力はほぼ一定であり、−２３０Ｍ
Ｐａ程度である。しかし、分離幅が約２μｍよりも狭い
溝アイソレーションでは、分離幅が狭くなるに従って真
性応力は著しく増加し、分離幅が約０.２５μｍにおけ
る真性応力は−２０００ＭＰａ程度となる。
【００２０】すなわち、前記図１および図２から、隣接
する活性領域を電気的に分離する溝アイソレーションの
分離幅が狭くなるに従い、活性領域のチャネル領域に及
ぼす応力が増加することにより、ＭＩＳＦＥＴのしきい
値電圧が変動すると考えられる。
する活性領域を電気的に分離する溝アイソレーションの
分離幅が狭くなるに従い、活性領域のチャネル領域に及
ぼす応力が増加することにより、ＭＩＳＦＥＴのしきい
値電圧が変動すると考えられる。
【００２１】図３（ａ）は、本発明の一実施の形態を説
明するためのＭＩＳＦＥＴのチャネル領域へ及ぼす応力
と活性領域に配置されたゲート電極の本数との関係を示
すグラフ図である。同図（ｂ）は、ゲート電極の配置を
示す基板の要部断面図であり、図中、Ａは活性領域、Ｓ
ＴＩは溝アイソレーション、ＧはＭＩＳＦＥＴのゲート
電極を示す。
明するためのＭＩＳＦＥＴのチャネル領域へ及ぼす応力
と活性領域に配置されたゲート電極の本数との関係を示
すグラフ図である。同図（ｂ）は、ゲート電極の配置を
示す基板の要部断面図であり、図中、Ａは活性領域、Ｓ
ＴＩは溝アイソレーション、ＧはＭＩＳＦＥＴのゲート
電極を示す。
【００２２】活性領域Ａを囲む溝アイソレーションＳＴ
Ｉの分離幅Ｌ1は、ゲート電極の本数に関係なく、いず
れも約０.２５μｍである。また、溝アイソレーション
ＳＴＩの最も近くに配置されたＭＩＳＦＥＴのゲート電
極の中央部と溝アイソレーションＳＴＩの端部との距離
Ｌ2は約０.３μｍであり、隣接するＭＩＳＦＥＴは約
０.５μｍ間隔（Ｌ3）で配置されている。なお、図３
（ａ）には、ＭＩＳＦＥＴのゲート電極の中央部下のチ
ャネル領域で測定された応力を示し、同図（ｂ）の点線
で囲んだ活性領域の中心から一方の溝アイソレーション
ＳＴＩの端部までの領域における応力を示している。
Ｉの分離幅Ｌ1は、ゲート電極の本数に関係なく、いず
れも約０.２５μｍである。また、溝アイソレーション
ＳＴＩの最も近くに配置されたＭＩＳＦＥＴのゲート電
極の中央部と溝アイソレーションＳＴＩの端部との距離
Ｌ2は約０.３μｍであり、隣接するＭＩＳＦＥＴは約
０.５μｍ間隔（Ｌ3）で配置されている。なお、図３
（ａ）には、ＭＩＳＦＥＴのゲート電極の中央部下のチ
ャネル領域で測定された応力を示し、同図（ｂ）の点線
で囲んだ活性領域の中心から一方の溝アイソレーション
ＳＴＩの端部までの領域における応力を示している。
【００２３】活性領域Ａに２本のゲート電極Ｇが配置さ
れた場合（図中、２ゲート構造と記す）、溝アイソレー
ションＳＴＩの端部から約０.３μｍに位置するＭＩＳ
ＦＥＴのチャネル領域の応力は、−８００ＭＰａ近くま
で増加する。
れた場合（図中、２ゲート構造と記す）、溝アイソレー
ションＳＴＩの端部から約０.３μｍに位置するＭＩＳ
ＦＥＴのチャネル領域の応力は、−８００ＭＰａ近くま
で増加する。
【００２４】しかし、活性領域Ａに４本のゲート電極Ｇ
が配置された場合（図中、４ゲート構造と記す）、溝ア
イソレーションＳＴＩの端部から約０.３μｍに位置す
るＭＩＳＦＥＴのチャネル領域の応力は、約−６００Ｍ
Ｐａであるが、溝アイソレーションＳＴＩの端部から約
０.８μｍに位置するＭＩＳＦＥＴのチャネル領域の応
力は、約−３５０ＭＰａまで減少する。
が配置された場合（図中、４ゲート構造と記す）、溝ア
イソレーションＳＴＩの端部から約０.３μｍに位置す
るＭＩＳＦＥＴのチャネル領域の応力は、約−６００Ｍ
Ｐａであるが、溝アイソレーションＳＴＩの端部から約
０.８μｍに位置するＭＩＳＦＥＴのチャネル領域の応
力は、約−３５０ＭＰａまで減少する。
【００２５】さらに、活性領域Ａに１０本のゲート電極
Ｇが配置された場合（図中、１０ゲート構造と記す）お
よび活性領域Ａに３０本のゲート電極Ｇが配置された場
合（図中、３０ゲート構造と記す）、溝アイソレーショ
ンＳＴＩの端部から約０.３μｍに位置するＭＩＳＦＥ
Ｔのチャネル領域の応力は、約−６００ＭＰａ、溝アイ
ソレーションＳＴＩの端部から約０.８μｍに位置する
ＭＩＳＦＥＴのチャネル領域の応力は、約−３００ＭＰ
ａであるが、溝アイソレーションＳＴＩの端部から約
１.３μｍ以上離れた活性領域に位置するＭＩＳＦＥＴ
のチャネル領域の応力は、約−２００ＭＰａ以下に減少
する。
Ｇが配置された場合（図中、１０ゲート構造と記す）お
よび活性領域Ａに３０本のゲート電極Ｇが配置された場
合（図中、３０ゲート構造と記す）、溝アイソレーショ
ンＳＴＩの端部から約０.３μｍに位置するＭＩＳＦＥ
Ｔのチャネル領域の応力は、約−６００ＭＰａ、溝アイ
ソレーションＳＴＩの端部から約０.８μｍに位置する
ＭＩＳＦＥＴのチャネル領域の応力は、約−３００ＭＰ
ａであるが、溝アイソレーションＳＴＩの端部から約
１.３μｍ以上離れた活性領域に位置するＭＩＳＦＥＴ
のチャネル領域の応力は、約−２００ＭＰａ以下に減少
する。
【００２６】すなわち、溝アイソレーションＳＴＩの端
部から離れるに従い、活性領域Ａのチャネル領域に及ぼ
す応力が減少し、これによりＭＩＳＦＥＴのしきい値電
圧の変化量は小さくなると考えられる。
部から離れるに従い、活性領域Ａのチャネル領域に及ぼ
す応力が減少し、これによりＭＩＳＦＥＴのしきい値電
圧の変化量は小さくなると考えられる。
【００２７】なお、ＭＩＳＦＥＴのしきい値電圧は、チ
ャネル領域へ及ぼす応力の増加によって、応力の影響を
ほとんど受けないＭＩＳＦＥＴのしきい値電圧よりも増
加または減少すると考えられる。しかし、本発明の実施
の形態では、チャネル領域へ及ぼす応力の増加によって
ＭＩＳＦＥＴのしきい値電圧は増加するとして、以下、
その形態を説明する。
ャネル領域へ及ぼす応力の増加によって、応力の影響を
ほとんど受けないＭＩＳＦＥＴのしきい値電圧よりも増
加または減少すると考えられる。しかし、本発明の実施
の形態では、チャネル領域へ及ぼす応力の増加によって
ＭＩＳＦＥＴのしきい値電圧は増加するとして、以下、
その形態を説明する。
【００２８】図４は、本発明の一実施の形態であるＭＩ
ＳＦＥＴの第１の配置例を示す要部平面図である。説明
には前記図１〜図３において得られた結果を基に配置さ
れた第１ＭＩＳＦＥＴ〜第５ＭＩＳＦＥＴを用いる。図
中、Ｑ1は第１ＭＩＳＦＥＴ、Ｑ2は第２ＭＩＳＦＥＴ、
Ｑ3は第３ＭＩＳＦＥＴ、Ｑ4は第４ＭＩＳＦＥＴ、Ｑ5
は第５ＭＩＳＦＥＴを示す。
ＳＦＥＴの第１の配置例を示す要部平面図である。説明
には前記図１〜図３において得られた結果を基に配置さ
れた第１ＭＩＳＦＥＴ〜第５ＭＩＳＦＥＴを用いる。図
中、Ｑ1は第１ＭＩＳＦＥＴ、Ｑ2は第２ＭＩＳＦＥＴ、
Ｑ3は第３ＭＩＳＦＥＴ、Ｑ4は第４ＭＩＳＦＥＴ、Ｑ5
は第５ＭＩＳＦＥＴを示す。
【００２９】基板１の主面上に、第１ＭＩＳＦＥＴＱ1
〜第５ＭＩＳＦＥＴＱ5が配置されており、これら第１
ＭＩＳＦＥＴＱ1〜第５ＭＩＳＦＥＴＱ5のゲート電極２
の幅（ゲート長）Ｌｇはほぼ同じである。上記ゲート長
Ｌｇは、たとえば０.１４μｍ程度とすることができ
る。活性領域３を囲み、第１ＭＩＳＦＥＴＱ1〜第５Ｍ
ＩＳＦＥＴＱ5を互いに分離する素子分離部４は、たと
えば溝アイソレーションによって構成されている。ま
た、これら第１ＭＩＳＦＥＴＱ1〜第５ＭＩＳＦＥＴＱ5
は、ゲート長方向に配置されており、ゲート電極２の延
在方向（ゲート幅方向）に配置されるＭＩＳＦＥＴにつ
いては、素子分離部４の分離幅が０.３５μｍ以上離れ
ているとし、ゲート幅方向の素子分離部４は、第１ＭＩ
ＳＦＥＴＱ1〜第５ＭＩＳＦＥＴＱ5への特性、たとえば
しきい値電圧または駆動電流には影響を及ぼさないもの
とする。
〜第５ＭＩＳＦＥＴＱ5が配置されており、これら第１
ＭＩＳＦＥＴＱ1〜第５ＭＩＳＦＥＴＱ5のゲート電極２
の幅（ゲート長）Ｌｇはほぼ同じである。上記ゲート長
Ｌｇは、たとえば０.１４μｍ程度とすることができ
る。活性領域３を囲み、第１ＭＩＳＦＥＴＱ1〜第５Ｍ
ＩＳＦＥＴＱ5を互いに分離する素子分離部４は、たと
えば溝アイソレーションによって構成されている。ま
た、これら第１ＭＩＳＦＥＴＱ1〜第５ＭＩＳＦＥＴＱ5
は、ゲート長方向に配置されており、ゲート電極２の延
在方向（ゲート幅方向）に配置されるＭＩＳＦＥＴにつ
いては、素子分離部４の分離幅が０.３５μｍ以上離れ
ているとし、ゲート幅方向の素子分離部４は、第１ＭＩ
ＳＦＥＴＱ1〜第５ＭＩＳＦＥＴＱ5への特性、たとえば
しきい値電圧または駆動電流には影響を及ぼさないもの
とする。
【００３０】第１ＭＩＳＦＥＴＱ1と第２ＭＩＳＦＥＴ
Ｑ2とを分離する素子分離部４の分離幅Ｌａおよび第２
ＭＩＳＦＥＴＱ2と第３ＭＩＳＦＥＴＱ3とを分離する素
子分離部４の分離幅Ｌａ'は相対的に狭く設けられてい
る。これにより第２ＭＩＳＦＥＴＱ2のチャネル領域へ
及ぼす応力の影響が大きくなり、応力に起因したしきい
値電圧の変化を相対的に大きくできる。上記分離幅Ｌａ
は、たとえば０.２５μｍ程度とすることができる。一
方、第３ＭＩＳＦＥＴＱ3と第４ＭＩＳＦＥＴＱ4とを分
離する素子分離部４の分離幅Ｌｂおよび第４ＭＩＳＦＥ
ＴＱ4と第５ＭＩＳＦＥＴＱ5とを分離する素子分離部４
の分離幅Ｌｂ'は相対的に広く設けられている。これに
より第４ＭＩＳＦＥＴＱ4のチャネル領域へ及ぼす応力
の影響が小さくなり、応力に起因したしきい値電圧の変
化を相対的に小さくできる。
Ｑ2とを分離する素子分離部４の分離幅Ｌａおよび第２
ＭＩＳＦＥＴＱ2と第３ＭＩＳＦＥＴＱ3とを分離する素
子分離部４の分離幅Ｌａ'は相対的に狭く設けられてい
る。これにより第２ＭＩＳＦＥＴＱ2のチャネル領域へ
及ぼす応力の影響が大きくなり、応力に起因したしきい
値電圧の変化を相対的に大きくできる。上記分離幅Ｌａ
は、たとえば０.２５μｍ程度とすることができる。一
方、第３ＭＩＳＦＥＴＱ3と第４ＭＩＳＦＥＴＱ4とを分
離する素子分離部４の分離幅Ｌｂおよび第４ＭＩＳＦＥ
ＴＱ4と第５ＭＩＳＦＥＴＱ5とを分離する素子分離部４
の分離幅Ｌｂ'は相対的に広く設けられている。これに
より第４ＭＩＳＦＥＴＱ4のチャネル領域へ及ぼす応力
の影響が小さくなり、応力に起因したしきい値電圧の変
化を相対的に小さくできる。
【００３１】ここで、第２ＭＩＳＦＥＴＱ2のゲート電
極２の第１ＭＩＳＦＥＴＱ1側の側壁から素子分離部４
の端部までの距離と第４ＭＩＳＦＥＴＱ4のゲート電極
２の第３ＭＩＳＦＥＴＱ3側の側壁から素子分離部４の
端部までの距離とは、ほぼ同じ距離Ｌｃである。上記距
離Ｌｃは、たとえば０.３０５μｍ程度とすることがで
きる。また、第２ＭＩＳＦＥＴＱ2のゲート電極２の第
３ＭＩＳＦＥＴＱ3側の側壁から素子分離部４の端部ま
での距離Ｌｃ'と第４ＭＩＳＦＥＴＱ4のゲート電極２の
第５ＭＩＳＦＥＴＱ5側の側壁から素子分離部４の端部
までの距離Ｌｃ”との関係は任意に選ぶことができる。
極２の第１ＭＩＳＦＥＴＱ1側の側壁から素子分離部４
の端部までの距離と第４ＭＩＳＦＥＴＱ4のゲート電極
２の第３ＭＩＳＦＥＴＱ3側の側壁から素子分離部４の
端部までの距離とは、ほぼ同じ距離Ｌｃである。上記距
離Ｌｃは、たとえば０.３０５μｍ程度とすることがで
きる。また、第２ＭＩＳＦＥＴＱ2のゲート電極２の第
３ＭＩＳＦＥＴＱ3側の側壁から素子分離部４の端部ま
での距離Ｌｃ'と第４ＭＩＳＦＥＴＱ4のゲート電極２の
第５ＭＩＳＦＥＴＱ5側の側壁から素子分離部４の端部
までの距離Ｌｃ”との関係は任意に選ぶことができる。
【００３２】すなわち、Ｌａ≦Ｌａ' Ｌｂ≦Ｌｂ' Ｌｃ≦Ｌｃ'，Ｌｃ” の時、Ｌａ＜Ｌｂとするならば、第２ＭＩＳＦＥＴＱ2
のしきい値電圧の変化量（ΔＶｔｈ（Ｑ2））と第４Ｍ
ＩＳＦＥＴＱ4のしきい値電圧の変化量（ΔＶｔｈ
（Ｑ4））との関係は、下記式を満たす。
のしきい値電圧の変化量（ΔＶｔｈ（Ｑ2））と第４Ｍ
ＩＳＦＥＴＱ4のしきい値電圧の変化量（ΔＶｔｈ
（Ｑ4））との関係は、下記式を満たす。
【００３３】ΔＶｔｈ（Ｑ2）＞ΔＶｔｈ（Ｑ4） 図５は、本発明の一実施の形態であるＭＩＳＦＥＴの第
２の配置例を示す要部平面図である。前記図１と同様
に、説明には第１ＭＩＳＦＥＴＱ1〜第５ＭＩＳＦＥＴ
Ｑ5を用いる。
２の配置例を示す要部平面図である。前記図１と同様
に、説明には第１ＭＩＳＦＥＴＱ1〜第５ＭＩＳＦＥＴ
Ｑ5を用いる。
【００３４】第２ＭＩＳＦＥＴＱ2のゲート電極２の第
１ＭＩＳＦＥＴＱ1側の側壁から素子分離部４の端部ま
での距離Ｌｃおよび第２ＭＩＳＦＥＴＱ2のゲート電極
２の第３ＭＩＳＦＥＴＱ3側の側壁から素子分離部４の
端部までの距離Ｌｃ'は相対的に狭く設けられている。
これにより第２ＭＩＳＦＥＴＱ2のチャネル領域へ及ぼ
す応力の影響が大きくなり、応力に起因したしきい値電
圧の変化を相対的に大きくできる。一方、第４ＭＩＳＦ
ＥＴＱ4のゲート電極２の第３ＭＩＳＦＥＴＱ3側の側壁
から素子分離部４の端部までの距離Ｌｄおよび第４ＭＩ
ＳＦＥＴＱ4のゲート電極２の第５ＭＩＳＦＥＴＱ5側の
側壁から素子分離部４の端部までの距離Ｌｄ'は相対的
に広く設けられている。これにより第４ＭＩＳＦＥＴＱ
4のチャネル領域へ及ぼす応力の影響が小さくなり、応
力に起因したしきい値電圧の変化を相対的に小さくでき
る。
１ＭＩＳＦＥＴＱ1側の側壁から素子分離部４の端部ま
での距離Ｌｃおよび第２ＭＩＳＦＥＴＱ2のゲート電極
２の第３ＭＩＳＦＥＴＱ3側の側壁から素子分離部４の
端部までの距離Ｌｃ'は相対的に狭く設けられている。
これにより第２ＭＩＳＦＥＴＱ2のチャネル領域へ及ぼ
す応力の影響が大きくなり、応力に起因したしきい値電
圧の変化を相対的に大きくできる。一方、第４ＭＩＳＦ
ＥＴＱ4のゲート電極２の第３ＭＩＳＦＥＴＱ3側の側壁
から素子分離部４の端部までの距離Ｌｄおよび第４ＭＩ
ＳＦＥＴＱ4のゲート電極２の第５ＭＩＳＦＥＴＱ5側の
側壁から素子分離部４の端部までの距離Ｌｄ'は相対的
に広く設けられている。これにより第４ＭＩＳＦＥＴＱ
4のチャネル領域へ及ぼす応力の影響が小さくなり、応
力に起因したしきい値電圧の変化を相対的に小さくでき
る。
【００３５】ここで、第１ＭＩＳＦＥＴＱ1と第２ＭＩ
ＳＦＥＴＱ2とを分離する素子分離部４の分離幅と、第
３ＭＩＳＦＥＴＱ3と第４ＭＩＳＦＥＴＱ4とを分離する
素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａであ
る。上記分離幅Ｌａは、たとえば０.２５μｍ程度とす
ることができる。また、第２ＭＩＳＦＥＴＱ2と第３Ｍ
ＩＳＦＥＴＱ3とを分離する素子分離部４の分離幅と、
第４ＭＩＳＦＥＴＱ4と第５ＭＩＳＦＥＴＱ5とを分離す
る素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａ'で
ある。
ＳＦＥＴＱ2とを分離する素子分離部４の分離幅と、第
３ＭＩＳＦＥＴＱ3と第４ＭＩＳＦＥＴＱ4とを分離する
素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａであ
る。上記分離幅Ｌａは、たとえば０.２５μｍ程度とす
ることができる。また、第２ＭＩＳＦＥＴＱ2と第３Ｍ
ＩＳＦＥＴＱ3とを分離する素子分離部４の分離幅と、
第４ＭＩＳＦＥＴＱ4と第５ＭＩＳＦＥＴＱ5とを分離す
る素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａ'で
ある。
【００３６】すなわち、Ｌａ≦Ｌａ' Ｌｃ≦Ｌｃ' Ｌｄ≦Ｌｄ' の時、Ｌｃ＜ＬｄおよびＬｃ'＜Ｌｄ'とするならば、第
２ＭＩＳＦＥＴＱ2のしきい値電圧の変化量（ΔＶｔｈ
（Ｑ2））と第４ＭＩＳＦＥＴＱ4のしきい値電圧の変化
量（ΔＶｔｈ（Ｑ4））との関係は、下記式を満たす。
２ＭＩＳＦＥＴＱ2のしきい値電圧の変化量（ΔＶｔｈ
（Ｑ2））と第４ＭＩＳＦＥＴＱ4のしきい値電圧の変化
量（ΔＶｔｈ（Ｑ4））との関係は、下記式を満たす。
【００３７】ΔＶｔｈ（Ｑ2）＞ΔＶｔｈ（Ｑ4） 図６は、本発明の一実施の形態であるＭＩＳＦＥＴの第
３の配置例を示す要部平面図である。前記図１と同様
に、説明には第１ＭＩＳＦＥＴＱ1〜第５ＭＩＳＦＥＴ
Ｑ5を用いる。
３の配置例を示す要部平面図である。前記図１と同様
に、説明には第１ＭＩＳＦＥＴＱ1〜第５ＭＩＳＦＥＴ
Ｑ5を用いる。
【００３８】第１ＭＩＳＦＥＴＱ1と第２ＭＩＳＦＥＴ
Ｑ2とを分離する素子分離部４の分離幅Ｌａおよび第２
ＭＩＳＦＥＴＱ2と第３ＭＩＳＦＥＴＱ3とを分離する素
子分離部４の分離幅Ｌａ'は相対的に狭く設けられてい
る。上記分離幅Ｌａは、たとえば０.２５μｍ程度とす
ることができる。さらに、第２ＭＩＳＦＥＴＱ2のゲー
ト電極２の第１ＭＩＳＦＥＴＱ1側の側壁から素子分離
部４の端部までの距離Ｌｃおよび第２ＭＩＳＦＥＴＱ2
のゲート電極２の第３ＭＩＳＦＥＴＱ3側の側壁から素
子分離部４の端部までの距離Ｌｃ'は相対的に狭く設け
られている。これにより第２ＭＩＳＦＥＴＱ2のチャネ
ル領域へ及ぼす応力の影響が大きくなり、応力に起因し
たしきい値電圧の変化を相対的に大きくできる。
Ｑ2とを分離する素子分離部４の分離幅Ｌａおよび第２
ＭＩＳＦＥＴＱ2と第３ＭＩＳＦＥＴＱ3とを分離する素
子分離部４の分離幅Ｌａ'は相対的に狭く設けられてい
る。上記分離幅Ｌａは、たとえば０.２５μｍ程度とす
ることができる。さらに、第２ＭＩＳＦＥＴＱ2のゲー
ト電極２の第１ＭＩＳＦＥＴＱ1側の側壁から素子分離
部４の端部までの距離Ｌｃおよび第２ＭＩＳＦＥＴＱ2
のゲート電極２の第３ＭＩＳＦＥＴＱ3側の側壁から素
子分離部４の端部までの距離Ｌｃ'は相対的に狭く設け
られている。これにより第２ＭＩＳＦＥＴＱ2のチャネ
ル領域へ及ぼす応力の影響が大きくなり、応力に起因し
たしきい値電圧の変化を相対的に大きくできる。
【００３９】一方、第３ＭＩＳＦＥＴＱ3と第４ＭＩＳ
ＦＥＴＱ4とを分離する素子分離部４の分離幅Ｌｂは相
対的に広く設けられている。さらに、第４ＭＩＳＦＥＴ
Ｑ4のゲート電極２の第５ＭＩＳＦＥＴＱ5側の側壁から
素子分離溝４の端部までの距離Ｌｄは相対的に広く設け
られている。これにより第４ＭＩＳＦＥＴＱ4のチャネ
ル領域へ及ぼす応力の影響が小さくなり、応力に起因し
たしきい値電圧の変化を相対的に小さくできる。
ＦＥＴＱ4とを分離する素子分離部４の分離幅Ｌｂは相
対的に広く設けられている。さらに、第４ＭＩＳＦＥＴ
Ｑ4のゲート電極２の第５ＭＩＳＦＥＴＱ5側の側壁から
素子分離溝４の端部までの距離Ｌｄは相対的に広く設け
られている。これにより第４ＭＩＳＦＥＴＱ4のチャネ
ル領域へ及ぼす応力の影響が小さくなり、応力に起因し
たしきい値電圧の変化を相対的に小さくできる。
【００４０】すなわち、Ｌａ≦Ｌａ' Ｌｃ≦Ｌｃ' の時、Ｌａ＜Ｌｂ、Ｌｃ'＜Ｌｄとするならば、第２Ｍ
ＩＳＦＥＴＱ2のしきい値電圧の変化量（ΔＶｔｈ
（Ｑ2））と第４ＭＩＳＦＥＴＱ4のしきい値電圧の変化
量（ΔＶｔｈ（Ｑ4））との関係は、下記式を満たす。
ＩＳＦＥＴＱ2のしきい値電圧の変化量（ΔＶｔｈ
（Ｑ2））と第４ＭＩＳＦＥＴＱ4のしきい値電圧の変化
量（ΔＶｔｈ（Ｑ4））との関係は、下記式を満たす。
【００４１】ΔＶｔｈ（Ｑ2）＞ΔＶｔｈ（Ｑ4） 図７は、本発明の一実施の形態であるＭＩＳＦＥＴの第
４の配置例を示す要部平面図である。説明には前記図１
〜図３において得られた結果を基に配置された第１ＭＩ
ＳＦＥＴＱ1〜第４ＭＩＳＦＥＴＱ4を用いる。第１ＭＩ
ＳＦＥＴＱ1が配置された活性領域の両側には、これに
隣接してダミー活性領域ＤＡ1，ＤＡ2が配置されてい
る。このダミー活性領域ＤＡ1，ＤＡ2は、たとえば給電
などに用いることができる。
４の配置例を示す要部平面図である。説明には前記図１
〜図３において得られた結果を基に配置された第１ＭＩ
ＳＦＥＴＱ1〜第４ＭＩＳＦＥＴＱ4を用いる。第１ＭＩ
ＳＦＥＴＱ1が配置された活性領域の両側には、これに
隣接してダミー活性領域ＤＡ1，ＤＡ2が配置されてい
る。このダミー活性領域ＤＡ1，ＤＡ2は、たとえば給電
などに用いることができる。
【００４２】第１ＭＩＳＦＥＴＱ1と一方のダミー活性
領域ＤＡ1とを分離する素子分離部４の分離幅Ｌａおよ
び第１ＭＩＳＦＥＴＱ1と他方のダミー活性領域ＤＡ2と
を分離する素子分離部４の分離幅Ｌａ'は相対的に狭く
設けられている。これにより第１ＭＩＳＦＥＴＱ1のチ
ャネル領域へ及ぼす応力の影響が大きくなり、応力に起
因したしきい値電圧の変化を相対的に大きくできる。上
記分離幅Ｌａは、たとえば０.２５μｍ程度とすること
ができる。一方、第２ＭＩＳＦＥＴＱ2と第３ＭＩＳＦ
ＥＴＱ3とを分離する素子分離部４の分離幅Ｌｂおよび
第３ＭＩＳＦＥＴＱ3と第４ＭＩＳＦＥＴＱ4とを分離す
る素子分離部４の分離幅Ｌｂ'は相対的に広く設けられ
ている。これにより第３ＭＩＳＦＥＴＱ3のチャネル領
域へ及ぼす応力の影響が小さくなり、応力に起因したし
きい値電圧の変化を相対的に小さくできる。
領域ＤＡ1とを分離する素子分離部４の分離幅Ｌａおよ
び第１ＭＩＳＦＥＴＱ1と他方のダミー活性領域ＤＡ2と
を分離する素子分離部４の分離幅Ｌａ'は相対的に狭く
設けられている。これにより第１ＭＩＳＦＥＴＱ1のチ
ャネル領域へ及ぼす応力の影響が大きくなり、応力に起
因したしきい値電圧の変化を相対的に大きくできる。上
記分離幅Ｌａは、たとえば０.２５μｍ程度とすること
ができる。一方、第２ＭＩＳＦＥＴＱ2と第３ＭＩＳＦ
ＥＴＱ3とを分離する素子分離部４の分離幅Ｌｂおよび
第３ＭＩＳＦＥＴＱ3と第４ＭＩＳＦＥＴＱ4とを分離す
る素子分離部４の分離幅Ｌｂ'は相対的に広く設けられ
ている。これにより第３ＭＩＳＦＥＴＱ3のチャネル領
域へ及ぼす応力の影響が小さくなり、応力に起因したし
きい値電圧の変化を相対的に小さくできる。
【００４３】ここで、第１ＭＩＳＦＥＴＱ1のゲート電
極２のダミー活性領域ＤＡ1側の側壁から素子分離部４
の端部までの距離と第３ＭＩＳＦＥＴＱ3のゲート電極
２の第２ＭＩＳＦＥＴＱ2側の側壁から素子分離部４の
端部までの距離とは、ほぼ同じ距離Ｌｃである。また、
第１ＭＩＳＦＥＴＱ1のゲート電極２のダミー活性領域
ＤＡ2側の側壁から素子分離部４の端部までの距離Ｌｃ'
と第３ＭＩＳＦＥＴＱ3のゲート電極２の第４ＭＩＳＦ
ＥＴＱ4側の側壁から素子分離部４の端部までの距離Ｌ
ｃ”との関係は任意に選ぶことができる。
極２のダミー活性領域ＤＡ1側の側壁から素子分離部４
の端部までの距離と第３ＭＩＳＦＥＴＱ3のゲート電極
２の第２ＭＩＳＦＥＴＱ2側の側壁から素子分離部４の
端部までの距離とは、ほぼ同じ距離Ｌｃである。また、
第１ＭＩＳＦＥＴＱ1のゲート電極２のダミー活性領域
ＤＡ2側の側壁から素子分離部４の端部までの距離Ｌｃ'
と第３ＭＩＳＦＥＴＱ3のゲート電極２の第４ＭＩＳＦ
ＥＴＱ4側の側壁から素子分離部４の端部までの距離Ｌ
ｃ”との関係は任意に選ぶことができる。
【００４４】すなわち、Ｌａ≦Ｌａ' Ｌｂ≦Ｌｂ' Ｌｃ≦Ｌｃ'，Ｌｃ” の時、Ｌａ＜Ｌｂとするならば、第１ＭＩＳＦＥＴＱ2
のしきい値電圧の変化量（ΔＶｔｈ（Ｑ1））と第３Ｍ
ＩＳＦＥＴＱ3のしきい値電圧の変化量（ΔＶｔｈ
（Ｑ3））との関係は、下記式を満たす。
のしきい値電圧の変化量（ΔＶｔｈ（Ｑ1））と第３Ｍ
ＩＳＦＥＴＱ3のしきい値電圧の変化量（ΔＶｔｈ
（Ｑ3））との関係は、下記式を満たす。
【００４５】ΔＶｔｈ（Ｑ1）＞ΔＶｔｈ（Ｑ3） 図８は、本発明の一実施の形態であるＭＩＳＦＥＴの第
５の配置例を示す要部平面図である。前記図７と同様
に、説明には第１ＭＩＳＦＥＴＱ1〜第４ＭＩＳＦＥＴ
Ｑ4およびダミー活性領域ＤＡ1，ＤＡ2を用いる。
５の配置例を示す要部平面図である。前記図７と同様
に、説明には第１ＭＩＳＦＥＴＱ1〜第４ＭＩＳＦＥＴ
Ｑ4およびダミー活性領域ＤＡ1，ＤＡ2を用いる。
【００４６】第１ＭＩＳＦＥＴＱ1のゲート電極２のダ
ミー活性領域ＤＡ1側の側壁から素子分離部４の端部ま
での距離Ｌｃおよび第１ＭＩＳＦＥＴＱ1のゲート電極
２のダミー活性領域ＤＡ2側の側壁から素子分離部４の
端部までの距離Ｌｃ'は相対的に狭く設けられている。
これにより第１ＭＩＳＦＥＴＱ1のチャネル領域へ及ぼ
す応力の影響が大きくなり、応力に起因したしきい値電
圧の変化を相対的に大きくできる。一方、第３ＭＩＳＦ
ＥＴＱ3のゲート電極２の第２ＭＩＳＦＥＴＱ2側の側壁
から素子分離部４の端部までの距離Ｌｄおよび第３ＭＩ
ＳＦＥＴＱ3のゲート電極２の第４ＭＩＳＦＥＴＱ4側の
側壁から素子分離部４の端部までの距離Ｌｄ'は相対的
に広く設けられている。これにより第３ＭＩＳＦＥＴＱ
3のチャネル領域へ及ぼす応力の影響が小さくなり、応
力に起因したしきい値電圧の変化を相対的に小さくでき
る。
ミー活性領域ＤＡ1側の側壁から素子分離部４の端部ま
での距離Ｌｃおよび第１ＭＩＳＦＥＴＱ1のゲート電極
２のダミー活性領域ＤＡ2側の側壁から素子分離部４の
端部までの距離Ｌｃ'は相対的に狭く設けられている。
これにより第１ＭＩＳＦＥＴＱ1のチャネル領域へ及ぼ
す応力の影響が大きくなり、応力に起因したしきい値電
圧の変化を相対的に大きくできる。一方、第３ＭＩＳＦ
ＥＴＱ3のゲート電極２の第２ＭＩＳＦＥＴＱ2側の側壁
から素子分離部４の端部までの距離Ｌｄおよび第３ＭＩ
ＳＦＥＴＱ3のゲート電極２の第４ＭＩＳＦＥＴＱ4側の
側壁から素子分離部４の端部までの距離Ｌｄ'は相対的
に広く設けられている。これにより第３ＭＩＳＦＥＴＱ
3のチャネル領域へ及ぼす応力の影響が小さくなり、応
力に起因したしきい値電圧の変化を相対的に小さくでき
る。
【００４７】ここで、第１ＭＩＳＦＥＴＱ1と一方のダ
ミー活性領域ＤＡ1とを分離する素子分離部４の分離幅
と、第２ＭＩＳＦＥＴＱ2と第３ＭＩＳＦＥＴＱ3とを分
離する素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａ
である。また、第１ＭＩＳＦＥＴＱ1と他方のダミー活
性領域ＤＡ2とを分離する素子分離部４の分離幅と、第
３ＭＩＳＦＥＴＱ3と第４ＭＩＳＦＥＴＱ4とを分離する
素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａ'であ
る。
ミー活性領域ＤＡ1とを分離する素子分離部４の分離幅
と、第２ＭＩＳＦＥＴＱ2と第３ＭＩＳＦＥＴＱ3とを分
離する素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａ
である。また、第１ＭＩＳＦＥＴＱ1と他方のダミー活
性領域ＤＡ2とを分離する素子分離部４の分離幅と、第
３ＭＩＳＦＥＴＱ3と第４ＭＩＳＦＥＴＱ4とを分離する
素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａ'であ
る。
【００４８】すなわち、Ｌａ≦Ｌａ' Ｌｃ≦Ｌｃ' Ｌｄ≦Ｌｄ' の時、Ｌｃ＜ＬｄおよびＬｃ'＜Ｌｄ'とするならば、第
１ＭＩＳＦＥＴＱ1のしきい値電圧の変化量（ΔＶｔｈ
（Ｑ1））と第３ＭＩＳＦＥＴＱ3のしきい値電圧の変化
量（ΔＶｔｈ（Ｑ3））との関係は、下記式を満たす。
１ＭＩＳＦＥＴＱ1のしきい値電圧の変化量（ΔＶｔｈ
（Ｑ1））と第３ＭＩＳＦＥＴＱ3のしきい値電圧の変化
量（ΔＶｔｈ（Ｑ3））との関係は、下記式を満たす。
【００４９】ΔＶｔｈ（Ｑ1）＞ΔＶｔｈ（Ｑ3） 図９は、本発明の一実施の形態であるＭＩＳＦＥＴの第
６の配置例を示す要部平面図である。説明には前記図１
〜図３において得られた結果を基に配置された第１ＭＩ
ＳＦＥＴＱ1〜第５ＭＩＳＦＥＴＱ5を用いる。
６の配置例を示す要部平面図である。説明には前記図１
〜図３において得られた結果を基に配置された第１ＭＩ
ＳＦＥＴＱ1〜第５ＭＩＳＦＥＴＱ5を用いる。
【００５０】第２ＭＩＳＦＥＴＱ2のゲート電極２の第
１ＭＩＳＦＥＴＱ1側の側壁から素子分離部４の端部ま
での距離Ｌｃは相対的に狭く設けられている。これによ
り第２ＭＩＳＦＥＴＱ2のチャネル領域へ及ぼす応力の
影響が大きくなり、応力に起因したしきい値電圧の変化
を相対的に大きくできる。この際、第２ＭＩＳＦＥＴＱ
2のゲート電極２の第３ＭＩＳＦＥＴＱ3側の側壁から素
子分離部４の端部までの距離Ｌｃ'の活性領域３にダミ
ーゲート電極ＤＧ1を配置することができる。上記ダミ
ーゲート電極ＤＧ1は電気的に使用できるが、第２ＭＩ
ＳＦＥＴＱ2の特性に影響を及ぼすことはない。
１ＭＩＳＦＥＴＱ1側の側壁から素子分離部４の端部ま
での距離Ｌｃは相対的に狭く設けられている。これによ
り第２ＭＩＳＦＥＴＱ2のチャネル領域へ及ぼす応力の
影響が大きくなり、応力に起因したしきい値電圧の変化
を相対的に大きくできる。この際、第２ＭＩＳＦＥＴＱ
2のゲート電極２の第３ＭＩＳＦＥＴＱ3側の側壁から素
子分離部４の端部までの距離Ｌｃ'の活性領域３にダミ
ーゲート電極ＤＧ1を配置することができる。上記ダミ
ーゲート電極ＤＧ1は電気的に使用できるが、第２ＭＩ
ＳＦＥＴＱ2の特性に影響を及ぼすことはない。
【００５１】一方、第４ＭＩＳＦＥＴＱ4のゲート電極
２の第３ＭＩＳＦＥＴＱ3側の側壁から素子分離部４の
端部までの距離Ｌｄおよび第４ＭＩＳＦＥＴＱ4のゲー
ト電極２の第５ＭＩＳＦＥＴＱ5側の側壁から素子分離
部４の端部までの距離Ｌｄ'は相対的に広く設けられて
いる。これにより第４ＭＩＳＦＥＴＱ4のチャネル領域
へ及ぼす応力の影響が小さくなり、応力に起因したしき
い値電圧の変化を相対的に小さくできる。この際、第４
ＭＩＳＦＥＴＱ4のゲート電極２の第３ＭＩＳＦＥＴＱ3
側の側壁から素子分離部４の端部までの距離Ｌｄの活性
領域３にダミーゲート電極ＤＧ2を配置することができ
る。同様に、第４ＭＩＳＦＥＴＱ4のゲート電極２の第
５ＭＩＳＦＥＴＱ5側の側壁から素子分離部４の端部ま
での距離距離Ｌｄ'の活性領域３にダミーゲート電極Ｄ
Ｇ3を配置することができる。上記ダミーゲート電極Ｄ
Ｇ2，ＤＧ3は電気的に使用できるが、第４ＭＩＳＦＥＴ
Ｑ4の特性に影響を及ぼすことはない。
２の第３ＭＩＳＦＥＴＱ3側の側壁から素子分離部４の
端部までの距離Ｌｄおよび第４ＭＩＳＦＥＴＱ4のゲー
ト電極２の第５ＭＩＳＦＥＴＱ5側の側壁から素子分離
部４の端部までの距離Ｌｄ'は相対的に広く設けられて
いる。これにより第４ＭＩＳＦＥＴＱ4のチャネル領域
へ及ぼす応力の影響が小さくなり、応力に起因したしき
い値電圧の変化を相対的に小さくできる。この際、第４
ＭＩＳＦＥＴＱ4のゲート電極２の第３ＭＩＳＦＥＴＱ3
側の側壁から素子分離部４の端部までの距離Ｌｄの活性
領域３にダミーゲート電極ＤＧ2を配置することができ
る。同様に、第４ＭＩＳＦＥＴＱ4のゲート電極２の第
５ＭＩＳＦＥＴＱ5側の側壁から素子分離部４の端部ま
での距離距離Ｌｄ'の活性領域３にダミーゲート電極Ｄ
Ｇ3を配置することができる。上記ダミーゲート電極Ｄ
Ｇ2，ＤＧ3は電気的に使用できるが、第４ＭＩＳＦＥＴ
Ｑ4の特性に影響を及ぼすことはない。
【００５２】ここで、第１ＭＩＳＦＥＴＱ1と第２ＭＩ
ＳＦＥＴＱ2とを分離する素子分離部４の分離幅と、第
３ＭＩＳＦＥＴＱ3と第４ＭＩＳＦＥＴＱ4とを分離する
素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａであ
る。また、第２ＭＩＳＦＥＴＱ2と第３ＭＩＳＦＥＴＱ3
とを分離する素子分離部４の分離幅と、第４ＭＩＳＦＥ
ＴＱ4と第５ＭＩＳＦＥＴＱ5とを分離する素子分離部４
の分離幅とは、ほぼ同じ分離幅Ｌａ'である。
ＳＦＥＴＱ2とを分離する素子分離部４の分離幅と、第
３ＭＩＳＦＥＴＱ3と第４ＭＩＳＦＥＴＱ4とを分離する
素子分離部４の分離幅とは、ほぼ同じ分離幅Ｌａであ
る。また、第２ＭＩＳＦＥＴＱ2と第３ＭＩＳＦＥＴＱ3
とを分離する素子分離部４の分離幅と、第４ＭＩＳＦＥ
ＴＱ4と第５ＭＩＳＦＥＴＱ5とを分離する素子分離部４
の分離幅とは、ほぼ同じ分離幅Ｌａ'である。
【００５３】すなわち、Ｌａ≦Ｌａ' Ｌｃ≦Ｌｃ' Ｌｄ≦Ｌｄ' の時、Ｌｃ＜ＬｄおよびＬｃ'＜Ｌｄ'とするならば、第
２ＭＩＳＦＥＴＱ2のしきい値電圧の変化量（ΔＶｔｈ
（Ｑ2））と第４ＭＩＳＦＥＴＱ4のしきい値電圧の変化
量（ΔＶｔｈ（Ｑ4））との関係は、下記式を満たす。
２ＭＩＳＦＥＴＱ2のしきい値電圧の変化量（ΔＶｔｈ
（Ｑ2））と第４ＭＩＳＦＥＴＱ4のしきい値電圧の変化
量（ΔＶｔｈ（Ｑ4））との関係は、下記式を満たす。
【００５４】ΔＶｔｈ（Ｑ2）＞ΔＶｔｈ（Ｑ4） 図１０は、本発明の一実施の形態であるＭＩＳＦＥＴの
第７の配置例を示す要部平面図である。前記図９と同様
に、説明には第１ＭＩＳＦＥＴＱ1〜第５ＭＩＳＦＥＴ
Ｑ5を用いる。
第７の配置例を示す要部平面図である。前記図９と同様
に、説明には第１ＭＩＳＦＥＴＱ1〜第５ＭＩＳＦＥＴ
Ｑ5を用いる。
【００５５】第１ＭＩＳＦＥＴＱ1と第２ＭＩＳＦＥＴ
Ｑ2とを分離する素子分離部４の分離幅Ｌａおよび第２
ＭＩＳＦＥＴＱ2と第３ＭＩＳＦＥＴＱ3とを分離する素
子分離部４の分離幅Ｌａ'は相対的に狭く設けられてい
る。また、第２ＭＩＳＦＥＴＱ2のゲート電極２の第１
ＭＩＳＦＥＴＱ1側の側壁から素子分離部４の端部まで
の距離Ｌｃは相対的に狭く設けられている。これにより
第２ＭＩＳＦＥＴＱ2のチャネル領域へ及ぼす応力の影
響が大きくなり、応力に起因したしきい値電圧の変化を
相対的に大きくできる。この際、第２ＭＩＳＦＥＴＱ2
のゲート電極２の第３ＭＩＳＦＥＴＱ3側の側壁から素
子分離部４の端部までの距離Ｌｃ'の活性領域３にダミ
ーゲート電極ＤＧ4を配置することができる。上記ダミ
ーゲート電極ＤＧ4は電気的に使用できるが、第２ＭＩ
ＳＦＥＴＱ2の特性に影響を及ぼすことはない。
Ｑ2とを分離する素子分離部４の分離幅Ｌａおよび第２
ＭＩＳＦＥＴＱ2と第３ＭＩＳＦＥＴＱ3とを分離する素
子分離部４の分離幅Ｌａ'は相対的に狭く設けられてい
る。また、第２ＭＩＳＦＥＴＱ2のゲート電極２の第１
ＭＩＳＦＥＴＱ1側の側壁から素子分離部４の端部まで
の距離Ｌｃは相対的に狭く設けられている。これにより
第２ＭＩＳＦＥＴＱ2のチャネル領域へ及ぼす応力の影
響が大きくなり、応力に起因したしきい値電圧の変化を
相対的に大きくできる。この際、第２ＭＩＳＦＥＴＱ2
のゲート電極２の第３ＭＩＳＦＥＴＱ3側の側壁から素
子分離部４の端部までの距離Ｌｃ'の活性領域３にダミ
ーゲート電極ＤＧ4を配置することができる。上記ダミ
ーゲート電極ＤＧ4は電気的に使用できるが、第２ＭＩ
ＳＦＥＴＱ2の特性に影響を及ぼすことはない。
【００５６】一方、第３ＭＩＳＦＥＴＱ3と第４ＭＩＳ
ＦＥＴＱ4とを分離する素子分離部４の分離幅Ｌｂは相
対的に広く設けられている。また、第４ＭＩＳＦＥＴＱ
4のゲート電極２の第５ＭＩＳＦＥＴＱ5側の側壁から素
子分離溝４の端部までの距離Ｌｄは相対的に広く設けら
れている。これにより第４ＭＩＳＦＥＴＱ4のチャネル
領域へ及ぼす応力の影響が小さくなり、応力に起因した
しきい値電圧の変化を相対的に小さくできる。この際、
第４ＭＩＳＦＥＴＱ2のゲート電極２の第５ＭＩＳＦＥ
ＴＱ5側の側壁から素子分離部４の端部までの距離Ｌｄ
の活性領域３にダミーゲート電極ＤＧ5，ＤＧ6を配置す
ることができる。上記ダミーゲート電極ＤＧ5，ＤＧ6は
電気的に使用できるが、第４ＭＩＳＦＥＴＱ4の特性に
影響を及ぼすことはない。
ＦＥＴＱ4とを分離する素子分離部４の分離幅Ｌｂは相
対的に広く設けられている。また、第４ＭＩＳＦＥＴＱ
4のゲート電極２の第５ＭＩＳＦＥＴＱ5側の側壁から素
子分離溝４の端部までの距離Ｌｄは相対的に広く設けら
れている。これにより第４ＭＩＳＦＥＴＱ4のチャネル
領域へ及ぼす応力の影響が小さくなり、応力に起因した
しきい値電圧の変化を相対的に小さくできる。この際、
第４ＭＩＳＦＥＴＱ2のゲート電極２の第５ＭＩＳＦＥ
ＴＱ5側の側壁から素子分離部４の端部までの距離Ｌｄ
の活性領域３にダミーゲート電極ＤＧ5，ＤＧ6を配置す
ることができる。上記ダミーゲート電極ＤＧ5，ＤＧ6は
電気的に使用できるが、第４ＭＩＳＦＥＴＱ4の特性に
影響を及ぼすことはない。
【００５７】すなわち、Ｌａ≦Ｌａ' Ｌｃ≦Ｌｃ' の時、Ｌａ＜Ｌｂ、Ｌｃ'＜Ｌｄとするならば、第２Ｍ
ＩＳＦＥＴＱ2のしきい値電圧の変化量（ΔＶｔｈ
（Ｑ2））と第４ＭＩＳＦＥＴＱ4のしきい値電圧の変化
量（ΔＶｔｈ（Ｑ4））との関係は、下記式を満たす。
ＩＳＦＥＴＱ2のしきい値電圧の変化量（ΔＶｔｈ
（Ｑ2））と第４ＭＩＳＦＥＴＱ4のしきい値電圧の変化
量（ΔＶｔｈ（Ｑ4））との関係は、下記式を満たす。
【００５８】ΔＶｔｈ（Ｑ2）＞ΔＶｔｈ（Ｑ4） 図１１は、本発明の一実施の形態である半導体チップ上
に配置されたＭＩＳＦＥＴの配置領域の一例を示す平面
概略図である。図には、異なるしきい値電圧を有する３
種類のＭＩＳＦＥＴが配置されたそれぞれの領域を示
す。領域ＬＡは、相対的に低いしきい値電圧（低Ｖｔ
ｈ）を有するＭＩＳＦＥＴの配置領域、領域ＨＡは、相
対的に高いしきい値電圧（高Ｖｔｈ）を有するＭＩＳＦ
ＥＴの配置領域、領域ＭＡは、標準のしきい値電圧（標
準Ｖｔｈ）を有するＭＩＳＦＥＴの配置領域を示し、そ
れぞれの領域に配置されたＭＩＳＦＥＴのしきい値電圧
は、低Ｖｔｈ＜標準Ｖｔｈ＜高Ｖｔｈの関係を成してい
る。
に配置されたＭＩＳＦＥＴの配置領域の一例を示す平面
概略図である。図には、異なるしきい値電圧を有する３
種類のＭＩＳＦＥＴが配置されたそれぞれの領域を示
す。領域ＬＡは、相対的に低いしきい値電圧（低Ｖｔ
ｈ）を有するＭＩＳＦＥＴの配置領域、領域ＨＡは、相
対的に高いしきい値電圧（高Ｖｔｈ）を有するＭＩＳＦ
ＥＴの配置領域、領域ＭＡは、標準のしきい値電圧（標
準Ｖｔｈ）を有するＭＩＳＦＥＴの配置領域を示し、そ
れぞれの領域に配置されたＭＩＳＦＥＴのしきい値電圧
は、低Ｖｔｈ＜標準Ｖｔｈ＜高Ｖｔｈの関係を成してい
る。
【００５９】領域ＬＡは、たとえば高速動作が要求され
る回路領域とすることができる。この領域ＬＡでは、素
子分離部の分離幅を相対的に広くすることでＭＩＳＦＥ
Ｔへ及ぼす応力の影響を小さくして、相対的に低いしき
い値電圧を有するＭＩＳＦＥＴを形成する。
る回路領域とすることができる。この領域ＬＡでは、素
子分離部の分離幅を相対的に広くすることでＭＩＳＦＥ
Ｔへ及ぼす応力の影響を小さくして、相対的に低いしき
い値電圧を有するＭＩＳＦＥＴを形成する。
【００６０】領域ＨＡは、たとえばメモリセル部等とす
ることができる。この領域ＨＡでは、素子分離部の分離
幅を相対的に狭くすることでＭＩＳＦＥＴへ及ぼす応力
の影響を大きくして、相対的に高いしきい値電圧を有す
るＭＩＳＦＥＴを形成する。
ることができる。この領域ＨＡでは、素子分離部の分離
幅を相対的に狭くすることでＭＩＳＦＥＴへ及ぼす応力
の影響を大きくして、相対的に高いしきい値電圧を有す
るＭＩＳＦＥＴを形成する。
【００６１】領域ＭＡは、たとえばゲートアレイ部、一
般論理回路部等とすることができる。この領域ＭＡで
は、素子分離部の分離幅を上記領域ＬＡに形成される素
子分離部の分離幅よりも狭く、かつ上記領域ＨＡに形成
される素子分離部の分離幅よりも広くすることで、ＭＩ
ＳＦＥＴへ及ぼす応力の影響を上記領域ＬＡと上記領域
ＨＡとの中程度とすることで、標準となるしきい値電圧
を有するＭＩＳＦＥＴを形成する。
般論理回路部等とすることができる。この領域ＭＡで
は、素子分離部の分離幅を上記領域ＬＡに形成される素
子分離部の分離幅よりも狭く、かつ上記領域ＨＡに形成
される素子分離部の分離幅よりも広くすることで、ＭＩ
ＳＦＥＴへ及ぼす応力の影響を上記領域ＬＡと上記領域
ＨＡとの中程度とすることで、標準となるしきい値電圧
を有するＭＩＳＦＥＴを形成する。
【００６２】図１２は、本発明の一実施の形態である半
導体チップ上に配置されたゲートアレイを構成する複数
のＭＩＳＦＥＴの配置領域の一例を示す平面概略図であ
る。図には、ＭＩＳＦＥＴが形成された領域を矩形で示
す。
導体チップ上に配置されたゲートアレイを構成する複数
のＭＩＳＦＥＴの配置領域の一例を示す平面概略図であ
る。図には、ＭＩＳＦＥＴが形成された領域を矩形で示
す。
【００６３】領域ＧＡ1には、相対的に広い素子分離部
の分離幅によって周期的にセル列が設けられており、相
対的に低いしきい値電圧が必要な回路は、この領域ＧＡ
1に形成される。また、領域ＧＡ2には、相対的に狭い素
子分離部の分離幅によって周期的にセル列が設けられて
おり、相対的に高いしきい値電圧が必要な回路は、この
領域ＧＡ2に形成される。
の分離幅によって周期的にセル列が設けられており、相
対的に低いしきい値電圧が必要な回路は、この領域ＧＡ
1に形成される。また、領域ＧＡ2には、相対的に狭い素
子分離部の分離幅によって周期的にセル列が設けられて
おり、相対的に高いしきい値電圧が必要な回路は、この
領域ＧＡ2に形成される。
【００６４】次に、本発明の一実施の形態であるインバ
ータ回路の平面概略図を図１３〜図２０に示す。図中、
領域ＰＭＯＳはｐチャネルＭＩＳＦＥＴが形成された領
域、領域ＮＭＯＳはｎチャネルＭＩＳＦＥＴが形成され
た領域を示し、５は素子分離部、６は活性領域、７はゲ
ート電極（網掛けのハッチングで示す）、８はＶDD電源
配線、９はＶSS電源配線、１０は入力信号配線、１１は
出力信号配線、１２は活性領域と配線とを接続するコン
タクトホール、１３はダミー活性領域、１４はダミーゲ
ート電極を示す。
ータ回路の平面概略図を図１３〜図２０に示す。図中、
領域ＰＭＯＳはｐチャネルＭＩＳＦＥＴが形成された領
域、領域ＮＭＯＳはｎチャネルＭＩＳＦＥＴが形成され
た領域を示し、５は素子分離部、６は活性領域、７はゲ
ート電極（網掛けのハッチングで示す）、８はＶDD電源
配線、９はＶSS電源配線、１０は入力信号配線、１１は
出力信号配線、１２は活性領域と配線とを接続するコン
タクトホール、１３はダミー活性領域、１４はダミーゲ
ート電極を示す。
【００６５】図１３は、素子分離部５の分離幅を相対的
に狭く（Ｌａ）することで相対的に高いしきい値電圧が
得られるインバータ回路の平面図であり、図１４は、素
子分離部５の分離幅を相対的に広く（Ｌｂ）することで
相対的に低いしきい値電圧が得られるインバータ回路の
平面図である。
に狭く（Ｌａ）することで相対的に高いしきい値電圧が
得られるインバータ回路の平面図であり、図１４は、素
子分離部５の分離幅を相対的に広く（Ｌｂ）することで
相対的に低いしきい値電圧が得られるインバータ回路の
平面図である。
【００６６】図１５は、ダミー活性領域１３を設けるこ
とで相対的に高いしきい値電圧が得られるインバータ回
路の平面図であり、図１６は、ダミー活性領域を設け
ず、素子分離部５の分離幅を相対的に広く（Ｌｂ）する
ことで相対的に低いしきい値電圧が得られるインバータ
回路の平面図である。
とで相対的に高いしきい値電圧が得られるインバータ回
路の平面図であり、図１６は、ダミー活性領域を設け
ず、素子分離部５の分離幅を相対的に広く（Ｌｂ）する
ことで相対的に低いしきい値電圧が得られるインバータ
回路の平面図である。
【００６７】図１７は、活性領域６の幅を相対的に狭く
（Ｌｃ）することで相対的に高いしきい値電圧が得られ
るインバータ回路の平面図であり、図１８は、活性領域
６の幅を相対的に広く（Ｌｄ）することで相対的に低い
しきい値電圧が得られるインバータ回路の平面図であ
る。なお、活性領域６の幅を相対的に広く（Ｌｄ）した
場合、この活性領域６にダミーゲート電極１４を設ける
ことができる。
（Ｌｃ）することで相対的に高いしきい値電圧が得られ
るインバータ回路の平面図であり、図１８は、活性領域
６の幅を相対的に広く（Ｌｄ）することで相対的に低い
しきい値電圧が得られるインバータ回路の平面図であ
る。なお、活性領域６の幅を相対的に広く（Ｌｄ）した
場合、この活性領域６にダミーゲート電極１４を設ける
ことができる。
【００６８】図１９は、素子分離部５の分離幅を相対的
に狭く（Ｌａ）し、かつ活性領域６の幅を相対的に狭く
（Ｌｃ）することで相対的に高いしきい値電圧が得られ
るインバータ回路の平面図であり、図２０は、素子分離
部５の一方の分離幅を相対的に広く（Ｌｂ）し、かつ素
子分離部５の他方に接する活性領域６の幅を相対的に広
くすることで相対的に低いしきい値電圧が得られるイン
バータ回路の平面図である。なお、活性領域６の幅を相
対的に広く（Ｌｄ）した場合、この活性領域６にダミー
ゲート電極１４を設けることができる。
に狭く（Ｌａ）し、かつ活性領域６の幅を相対的に狭く
（Ｌｃ）することで相対的に高いしきい値電圧が得られ
るインバータ回路の平面図であり、図２０は、素子分離
部５の一方の分離幅を相対的に広く（Ｌｂ）し、かつ素
子分離部５の他方に接する活性領域６の幅を相対的に広
くすることで相対的に低いしきい値電圧が得られるイン
バータ回路の平面図である。なお、活性領域６の幅を相
対的に広く（Ｌｄ）した場合、この活性領域６にダミー
ゲート電極１４を設けることができる。
【００６９】次に、本発明の一実施の形態である２入力
ＮＡＮＤ回路の平面概略図を図２１〜図２８に示す。
ＮＡＮＤ回路の平面概略図を図２１〜図２８に示す。
【００７０】図２１は、素子分離部５の分離幅を相対的
に狭くすることで相対的に高いしきい値電圧が得られる
２入力ＮＡＮＤ回路の平面図であり、図２２は、素子分
離部５の分離幅を相対的に広くすることで相対的に低い
しきい値電圧が得られる２入力ＮＡＮＤ回路の平面図で
ある。
に狭くすることで相対的に高いしきい値電圧が得られる
２入力ＮＡＮＤ回路の平面図であり、図２２は、素子分
離部５の分離幅を相対的に広くすることで相対的に低い
しきい値電圧が得られる２入力ＮＡＮＤ回路の平面図で
ある。
【００７１】図２３は、ダミー活性領域１３を設けるこ
とで相対的に高いしきい値電圧が得られる２入力ＮＡＮ
Ｄ回路の平面図であり、図２４は、ダミー活性領域を設
けず、素子分離部５の分離幅を相対的に広くすることで
相対的に低いしきい値電圧が得られる２入力ＮＡＮＤ回
路の平面図である。
とで相対的に高いしきい値電圧が得られる２入力ＮＡＮ
Ｄ回路の平面図であり、図２４は、ダミー活性領域を設
けず、素子分離部５の分離幅を相対的に広くすることで
相対的に低いしきい値電圧が得られる２入力ＮＡＮＤ回
路の平面図である。
【００７２】図２５は、活性領域６の幅を相対的に狭く
することで相対的に高いしきい値電圧が得られる２入力
ＮＡＮＤ回路の平面図であり、図２６は、活性領域６の
幅を相対的に広くすることで相対的に低いしきい値電圧
が得られる２入力ＮＡＮＤ回路の平面図である。なお、
活性領域６の幅を相対的に広くした場合、この活性領域
６にダミーゲート電極１４を設けることができる。
することで相対的に高いしきい値電圧が得られる２入力
ＮＡＮＤ回路の平面図であり、図２６は、活性領域６の
幅を相対的に広くすることで相対的に低いしきい値電圧
が得られる２入力ＮＡＮＤ回路の平面図である。なお、
活性領域６の幅を相対的に広くした場合、この活性領域
６にダミーゲート電極１４を設けることができる。
【００７３】図２７は、素子分離部５の分離幅を相対的
に狭くし、かつ活性領域６の幅を相対的に狭くすること
で相対的に高いしきい値電圧が得られる２入力ＮＡＮＤ
回路の平面図であり、図２８は、素子分離部５の一方の
分離幅を相対的に広くし、かつ素子分離部５の他方に接
する活性領域６の幅を相対的に広くすることで相対的に
低いしきい値電圧が得られる２入力ＮＡＮＤ回路の平面
図である。なお、活性領域６の幅を相対的に広くした場
合、この活性領域６にダミーゲート電極１４を設けるこ
とができる。
に狭くし、かつ活性領域６の幅を相対的に狭くすること
で相対的に高いしきい値電圧が得られる２入力ＮＡＮＤ
回路の平面図であり、図２８は、素子分離部５の一方の
分離幅を相対的に広くし、かつ素子分離部５の他方に接
する活性領域６の幅を相対的に広くすることで相対的に
低いしきい値電圧が得られる２入力ＮＡＮＤ回路の平面
図である。なお、活性領域６の幅を相対的に広くした場
合、この活性領域６にダミーゲート電極１４を設けるこ
とができる。
【００７４】次に、本発明の一実施の形態である２入力
ＮＯＲ回路の平面概略図を図２９〜図３６に示す。
ＮＯＲ回路の平面概略図を図２９〜図３６に示す。
【００７５】図２９は、素子分離部５の分離幅を相対的
に狭くすることで相対的に高いしきい値電圧が得られる
２入力ＮＯＲ回路の平面図であり、図３０は、素子分離
部５の分離幅を相対的に広くすることで相対的に低いし
きい値電圧が得られる２入力ＮＯＲ回路の平面図であ
る。
に狭くすることで相対的に高いしきい値電圧が得られる
２入力ＮＯＲ回路の平面図であり、図３０は、素子分離
部５の分離幅を相対的に広くすることで相対的に低いし
きい値電圧が得られる２入力ＮＯＲ回路の平面図であ
る。
【００７６】図３１は、ダミー活性領域１３を設けるこ
とで相対的に高いしきい値電圧が得られる２入力ＮＯＲ
回路の平面図であり、図３２は、ダミー活性領域を設け
ず、素子分離部５の分離幅を相対的に広くすることで相
対的に低いしきい値電圧が得られる２入力ＮＯＲ回路の
平面図である。
とで相対的に高いしきい値電圧が得られる２入力ＮＯＲ
回路の平面図であり、図３２は、ダミー活性領域を設け
ず、素子分離部５の分離幅を相対的に広くすることで相
対的に低いしきい値電圧が得られる２入力ＮＯＲ回路の
平面図である。
【００７７】図３３は、活性領域６の幅を相対的に狭く
することで相対的に高いしきい値電圧が得られる２入力
ＮＯＲ回路の平面図であり、図３４は、活性領域６の幅
を相対的に広くすることで相対的に低いしきい値電圧が
得られる２入力ＮＯＲ回路の平面図である。なお、活性
領域６の幅を相対的に広くした場合、この活性領域６に
ダミーゲート電極１４を設けることができる。
することで相対的に高いしきい値電圧が得られる２入力
ＮＯＲ回路の平面図であり、図３４は、活性領域６の幅
を相対的に広くすることで相対的に低いしきい値電圧が
得られる２入力ＮＯＲ回路の平面図である。なお、活性
領域６の幅を相対的に広くした場合、この活性領域６に
ダミーゲート電極１４を設けることができる。
【００７８】図３５は、素子分離部５の分離幅を相対的
に狭くし、かつ活性領域６の幅を相対的に狭くすること
で相対的に高いしきい値電圧が得られる２入力ＮＯＲ回
路の平面図であり、図３６は、素子分離部５の一方の分
離幅を相対的に広くし、かつ素子分離部５の他方に接す
る活性領域６の幅を相対的に広くすることで相対的に低
いしきい値電圧が得られる２入力ＮＯＲ回路の平面図で
ある。なお、活性領域６の幅を相対的に広くした場合、
この活性領域６にダミーゲート電極１４を設けることが
できる。
に狭くし、かつ活性領域６の幅を相対的に狭くすること
で相対的に高いしきい値電圧が得られる２入力ＮＯＲ回
路の平面図であり、図３６は、素子分離部５の一方の分
離幅を相対的に広くし、かつ素子分離部５の他方に接す
る活性領域６の幅を相対的に広くすることで相対的に低
いしきい値電圧が得られる２入力ＮＯＲ回路の平面図で
ある。なお、活性領域６の幅を相対的に広くした場合、
この活性領域６にダミーゲート電極１４を設けることが
できる。
【００７９】次に、本発明の実施の形態であるＣＭＯＳ
デバイスの製造方法の一例を図３７〜図４７を用いて工
程順に説明する。図中、領域Ａ１は、ゲート絶縁膜の膜
厚が相対的に薄く、かつしきい値電圧が相対的に高いＣ
ＭＯＳデバイスが形成される領域、領域Ａ２は、ゲート
絶縁膜の膜厚が相対的に薄く、かつしきい値電圧が相対
的に低いＣＭＯＳデバイスが形成される領域、領域Ａ３
は、ゲート絶縁膜の膜厚が相対的に厚いＣＭＯＳデバイ
スが形成される領域を示す。
デバイスの製造方法の一例を図３７〜図４７を用いて工
程順に説明する。図中、領域Ａ１は、ゲート絶縁膜の膜
厚が相対的に薄く、かつしきい値電圧が相対的に高いＣ
ＭＯＳデバイスが形成される領域、領域Ａ２は、ゲート
絶縁膜の膜厚が相対的に薄く、かつしきい値電圧が相対
的に低いＣＭＯＳデバイスが形成される領域、領域Ａ３
は、ゲート絶縁膜の膜厚が相対的に厚いＣＭＯＳデバイ
スが形成される領域を示す。
【００８０】まず、図３７に示すように、比抵抗が１０
Ωｃｍ程度のシリコン単結晶で構成される半導体基板２
１を用意し、この半導体基板２１の主面に浅溝２２を形
成する。その後、半導体基板２１に熱酸化処理を施し、
図示はしないが、酸化シリコン膜を形成する、さらに酸
化シリコン膜２３を堆積した後、これをＣＭＰ法で研磨
して浅溝２２内にのみ酸化シリコン膜２３を残すことに
より素子分離部を形成する。この際、領域Ａ１に形成さ
れる素子分離部の分離幅（ＬH）は相対的に狭く、領域
Ａ２に形成される素子分離部の分離幅（ＬL）は相対的
に広く形成される。
Ωｃｍ程度のシリコン単結晶で構成される半導体基板２
１を用意し、この半導体基板２１の主面に浅溝２２を形
成する。その後、半導体基板２１に熱酸化処理を施し、
図示はしないが、酸化シリコン膜を形成する、さらに酸
化シリコン膜２３を堆積した後、これをＣＭＰ法で研磨
して浅溝２２内にのみ酸化シリコン膜２３を残すことに
より素子分離部を形成する。この際、領域Ａ１に形成さ
れる素子分離部の分離幅（ＬH）は相対的に狭く、領域
Ａ２に形成される素子分離部の分離幅（ＬL）は相対的
に広く形成される。
【００８１】次に、図３８に示すように、パターニング
されたレジスト膜２４をマスクにして、領域Ａ１および
領域Ａ２のｎチャネルＭＩＳＦＥＴを形成する領域にｐ
型不純物、たとえばボロン（Ｂ）をイオン打ち込みして
ｐ型ウェル２５を形成し、続いて上記ｎチャネルＭＩＳ
ＦＥＴのしきい値電圧を調整するための不純物をイオン
打ち込みしてしきい値電圧制御層２６を形成する。
されたレジスト膜２４をマスクにして、領域Ａ１および
領域Ａ２のｎチャネルＭＩＳＦＥＴを形成する領域にｐ
型不純物、たとえばボロン（Ｂ）をイオン打ち込みして
ｐ型ウェル２５を形成し、続いて上記ｎチャネルＭＩＳ
ＦＥＴのしきい値電圧を調整するための不純物をイオン
打ち込みしてしきい値電圧制御層２６を形成する。
【００８２】次に、図３９に示すように、上記レジスト
膜２４を除去した後、パターニングされたレジスト膜２
７をマスクにして、領域Ａ１および領域Ａ２のｐチャネ
ルＭＩＳＦＥＴを形成する領域にｎ型不純物、たとえば
リン（Ｐ）をイオン打ち込みしてｎ型ウェル２８を形成
し、続いて上記ｐチャネルＭＩＳＦＥＴのしきい値電圧
を調整するための不純物をイオン打ち込みしてしきい値
電圧制御層２９を形成する。
膜２４を除去した後、パターニングされたレジスト膜２
７をマスクにして、領域Ａ１および領域Ａ２のｐチャネ
ルＭＩＳＦＥＴを形成する領域にｎ型不純物、たとえば
リン（Ｐ）をイオン打ち込みしてｎ型ウェル２８を形成
し、続いて上記ｐチャネルＭＩＳＦＥＴのしきい値電圧
を調整するための不純物をイオン打ち込みしてしきい値
電圧制御層２９を形成する。
【００８３】次に、図４０に示すように、上記レジスト
膜２７を除去した後、パターニングされたレジスト膜３
０をマスクにして、領域Ａ３のｎチャネルＭＩＳＦＥＴ
を形成する領域にｐ型不純物、たとえばボロンをイオン
打ち込みしてｐ型ウェル３１を形成し、続いて上記ｎチ
ャネルＭＩＳＦＥＴのしきい値電圧を調整するための不
純物をイオン打ち込みしてしきい値電圧制御層３２を形
成する。
膜２７を除去した後、パターニングされたレジスト膜３
０をマスクにして、領域Ａ３のｎチャネルＭＩＳＦＥＴ
を形成する領域にｐ型不純物、たとえばボロンをイオン
打ち込みしてｐ型ウェル３１を形成し、続いて上記ｎチ
ャネルＭＩＳＦＥＴのしきい値電圧を調整するための不
純物をイオン打ち込みしてしきい値電圧制御層３２を形
成する。
【００８４】次に、図４１に示すように、上記レジスト
膜３０を除去した後、パターニングされたレジスト膜３
３をマスクにして、領域Ａ３のｐチャネルＭＩＳＦＥＴ
を形成する領域にｎ型不純物、たとえばリンをイオン打
ち込みしてｎ型ウェル３４を形成し、続いて上記ｐチャ
ネルＭＩＳＦＥＴのしきい値電圧を調整するための不純
物をイオン打ち込みしてしきい値電圧制御層３５を形成
する。
膜３０を除去した後、パターニングされたレジスト膜３
３をマスクにして、領域Ａ３のｐチャネルＭＩＳＦＥＴ
を形成する領域にｎ型不純物、たとえばリンをイオン打
ち込みしてｎ型ウェル３４を形成し、続いて上記ｐチャ
ネルＭＩＳＦＥＴのしきい値電圧を調整するための不純
物をイオン打ち込みしてしきい値電圧制御層３５を形成
する。
【００８５】次に、上記レジスト膜３３を除去した後、
領域Ａ１，Ａ２の半導体基板２１の表面に相対的に薄い
ゲート絶縁膜を形成し、領域Ａ３の半導体基板１の表面
に相対的に厚いゲート絶縁膜を形成する。上記ゲート絶
縁膜の形成方法として、たとえば以下の方法を例示する
ことができる。
領域Ａ１，Ａ２の半導体基板２１の表面に相対的に薄い
ゲート絶縁膜を形成し、領域Ａ３の半導体基板１の表面
に相対的に厚いゲート絶縁膜を形成する。上記ゲート絶
縁膜の形成方法として、たとえば以下の方法を例示する
ことができる。
【００８６】まず、半導体基板２１の表面をフッ酸（Ｈ
Ｆ）系の水溶液を用いて洗浄した後、半導体基板２１に
熱酸化処理を施して半導体基板２１の表面に６〜７ｎｍ
程度の厚さの酸化シリコン膜３６を形成する。次いで、
パターニングされたレジスト膜をマスクにして、領域Ａ
１，Ａ２の酸化シリコン膜３６を除去することにより、
図４２に示すように、領域Ａ３に酸化シリコン膜３６を
残す。
Ｆ）系の水溶液を用いて洗浄した後、半導体基板２１に
熱酸化処理を施して半導体基板２１の表面に６〜７ｎｍ
程度の厚さの酸化シリコン膜３６を形成する。次いで、
パターニングされたレジスト膜をマスクにして、領域Ａ
１，Ａ２の酸化シリコン膜３６を除去することにより、
図４２に示すように、領域Ａ３に酸化シリコン膜３６を
残す。
【００８７】次に、図４３に示すように、半導体基板２
１に熱酸化処理を施すことにより、領域Ａ１，Ａ２の半
導体基板２１の表面にゲート絶縁膜３７ａを構成する３
〜４ｎｍ程度の酸化シリコン膜を形成し、同時に、領域
Ａ３の半導体基板２１の表面にゲート絶縁膜３７ｂを構
成する８ｎｍ程度の酸化シリコン膜を形成する。
１に熱酸化処理を施すことにより、領域Ａ１，Ａ２の半
導体基板２１の表面にゲート絶縁膜３７ａを構成する３
〜４ｎｍ程度の酸化シリコン膜を形成し、同時に、領域
Ａ３の半導体基板２１の表面にゲート絶縁膜３７ｂを構
成する８ｎｍ程度の酸化シリコン膜を形成する。
【００８８】次に、図４４に示すように、半導体基板２
１上に、たとえば不純物が添加された多結晶シリコン膜
をＣＶＤ法で堆積した後、パターニングされたレジスト
膜をマスクにして、この多結晶シリコン膜をエッチング
し、多結晶シリコン膜によって構成されるゲート電極３
８を形成する。
１上に、たとえば不純物が添加された多結晶シリコン膜
をＣＶＤ法で堆積した後、パターニングされたレジスト
膜をマスクにして、この多結晶シリコン膜をエッチング
し、多結晶シリコン膜によって構成されるゲート電極３
８を形成する。
【００８９】次に、図４５に示すように、ｎ型ウェル２
８，３４をレジスト膜（図示せず）で覆い、ｎチャネル
ＭＩＳＦＥＴのゲート電極３８をマスクにしてｐ型ウェ
ル２５，３１にｎ型不純物、たとえばヒ素（Ａｓ）をイ
オン注入し、ｎチャネルＭＩＳＦＥＴのソース、ドレイ
ンを構成する低濃度のｎ-型半導体領域３９を形成す
る。同様に、ｐ型ウェル２５，３１をレジスト膜（図示
せず）で覆い、ｐチャネルＭＩＳＦＥＴのゲート電極３
８をマスクにしてｎ型ウェル２８，３４にｐ型不純物、
たとえばフッ化ボロン（ＢＦ2）をイオン注入し、ｐチ
ャネルＭＩＳＦＥＴのソース、ドレインを構成する低濃
度のｐ-型半導体領域４０を形成する。
８，３４をレジスト膜（図示せず）で覆い、ｎチャネル
ＭＩＳＦＥＴのゲート電極３８をマスクにしてｐ型ウェ
ル２５，３１にｎ型不純物、たとえばヒ素（Ａｓ）をイ
オン注入し、ｎチャネルＭＩＳＦＥＴのソース、ドレイ
ンを構成する低濃度のｎ-型半導体領域３９を形成す
る。同様に、ｐ型ウェル２５，３１をレジスト膜（図示
せず）で覆い、ｐチャネルＭＩＳＦＥＴのゲート電極３
８をマスクにしてｎ型ウェル２８，３４にｐ型不純物、
たとえばフッ化ボロン（ＢＦ2）をイオン注入し、ｐチ
ャネルＭＩＳＦＥＴのソース、ドレインを構成する低濃
度のｐ-型半導体領域４０を形成する。
【００９０】次いで、図４６に示すように、半導体基板
２１上にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ
（reactive ion etching）法で異方性エッチングして、
ゲート電極３８の側壁にサイドウォールスペーサ４１を
形成する。
２１上にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ
（reactive ion etching）法で異方性エッチングして、
ゲート電極３８の側壁にサイドウォールスペーサ４１を
形成する。
【００９１】続いて、ｎ型ウェル２８，３４をレジスト
膜（図示せず）で覆い、ｎチャネルＭＩＳＦＥＴのゲー
ト電極３８およびサイドウォールスペーサ４１をマスク
にしてｐ型ウェル２５，３１にｎ型不純物、たとえばヒ
素をイオン注入し、ｎチャネルＭＩＳＦＥＴのソース、
ドレインを構成する低濃度のｎ+型半導体領域４２を形
成する。同様に、ｐ型ウェル２５，３１をレジスト膜
（図示せず）で覆い、ｐチャネルＭＩＳＦＥＴのゲート
電極３８およびサイドウォールスペーサ４１をマスクに
してｎ型ウェル２８，３４にｐ型不純物、たとえばフッ
化ボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴのソ
ース、ドレインを構成する低濃度のｐ+型半導体領域４
３を形成する。この後、半導体基板２１に、たとえば１
０００℃、５秒程度の熱処理を施して、半導体基板２１
に注入したｎ型不純物およびｐ型不純物を活性化させ
る。
膜（図示せず）で覆い、ｎチャネルＭＩＳＦＥＴのゲー
ト電極３８およびサイドウォールスペーサ４１をマスク
にしてｐ型ウェル２５，３１にｎ型不純物、たとえばヒ
素をイオン注入し、ｎチャネルＭＩＳＦＥＴのソース、
ドレインを構成する低濃度のｎ+型半導体領域４２を形
成する。同様に、ｐ型ウェル２５，３１をレジスト膜
（図示せず）で覆い、ｐチャネルＭＩＳＦＥＴのゲート
電極３８およびサイドウォールスペーサ４１をマスクに
してｎ型ウェル２８，３４にｐ型不純物、たとえばフッ
化ボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴのソ
ース、ドレインを構成する低濃度のｐ+型半導体領域４
３を形成する。この後、半導体基板２１に、たとえば１
０００℃、５秒程度の熱処理を施して、半導体基板２１
に注入したｎ型不純物およびｐ型不純物を活性化させ
る。
【００９２】次に、図４７に示すように、半導体基板２
１上に層間絶縁膜４４を形成した後、パターニングされ
たレジスト膜をマスクにして層間絶縁膜４４をエッチン
グし、ｎチャネルＭＩＳＦＥＴのソース、ドレインに達
するコンタクトホール４５ｎおよびｐチャネルＭＩＳＦ
ＥＴのソース、ドレインに達するコンタクトホール４５
ｐを形成する。なお、図示はしないが、同時にｎチャネ
ルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート
電極３８に達するコンタクトホールが形成される。
１上に層間絶縁膜４４を形成した後、パターニングされ
たレジスト膜をマスクにして層間絶縁膜４４をエッチン
グし、ｎチャネルＭＩＳＦＥＴのソース、ドレインに達
するコンタクトホール４５ｎおよびｐチャネルＭＩＳＦ
ＥＴのソース、ドレインに達するコンタクトホール４５
ｐを形成する。なお、図示はしないが、同時にｎチャネ
ルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴのゲート
電極３８に達するコンタクトホールが形成される。
【００９３】次いで、層間絶縁膜４４の上層に金属膜、
たとえばタングステン（Ｗ）を堆積し、たとえばＣＭＰ
法でこの金属膜の表面を平坦化することによって、上記
コンタクトホール４５ｎ，４５ｐの内部に金属膜を埋め
込みプラグ４６を形成する。その後、層間絶縁膜４４の
上層に堆積した金属膜をエッチングして配線層４７を形
成することにより、ＣＭＯＳデバイスが略完成する。
たとえばタングステン（Ｗ）を堆積し、たとえばＣＭＰ
法でこの金属膜の表面を平坦化することによって、上記
コンタクトホール４５ｎ，４５ｐの内部に金属膜を埋め
込みプラグ４６を形成する。その後、層間絶縁膜４４の
上層に堆積した金属膜をエッチングして配線層４７を形
成することにより、ＣＭＯＳデバイスが略完成する。
【００９４】このように、領域Ａ１に形成される素子分
離部の分離幅（ＬH）を相対的に狭く、領域Ａ２に形成
される素子分離部の分離幅（ＬL）を相対的に広く形成
することにより、領域Ａ１および領域Ａ２において、ｎ
チャネルＭＩＳＦＥＴのｐ型ウェル２５、ｎチャネルＭ
ＩＳＦＥＴのしきい値電圧制御層２６、ｐチャネルＭＩ
ＳＦＥＴのｎ型ウェル２８およびｐチャネルＭＩＳＦＥ
Ｔのしきい値電圧制御層２９の形成をそれぞれ同一工程
で行っても、たとえば領域Ａ１のｎチャネルＭＩＳＦＥ
Ｔのしきい値電圧を相対的に高く、領域Ａ２のｎチャネ
ルＭＩＳＦＥＴのしきい値電圧を相対的に低くすること
ができる。従って、領域Ａ１に形成される素子分離部の
分離幅と領域Ａ２に形成される素子分離部の分離幅とを
同じとする製造方法と比して、リソグラフィ工程を含め
て６工程の工程削減ができ、２枚のリソグラフィ用のマ
スクを削減することができる。
離部の分離幅（ＬH）を相対的に狭く、領域Ａ２に形成
される素子分離部の分離幅（ＬL）を相対的に広く形成
することにより、領域Ａ１および領域Ａ２において、ｎ
チャネルＭＩＳＦＥＴのｐ型ウェル２５、ｎチャネルＭ
ＩＳＦＥＴのしきい値電圧制御層２６、ｐチャネルＭＩ
ＳＦＥＴのｎ型ウェル２８およびｐチャネルＭＩＳＦＥ
Ｔのしきい値電圧制御層２９の形成をそれぞれ同一工程
で行っても、たとえば領域Ａ１のｎチャネルＭＩＳＦＥ
Ｔのしきい値電圧を相対的に高く、領域Ａ２のｎチャネ
ルＭＩＳＦＥＴのしきい値電圧を相対的に低くすること
ができる。従って、領域Ａ１に形成される素子分離部の
分離幅と領域Ａ２に形成される素子分離部の分離幅とを
同じとする製造方法と比して、リソグラフィ工程を含め
て６工程の工程削減ができ、２枚のリソグラフィ用のマ
スクを削減することができる。
【００９５】このように、本実施の形態によれば、ＭＩ
ＳＦＥＴを電気的に分離する素子分離部の分離幅、ＭＩ
ＳＦＥＴのゲート電極から素子分離部までの距離、また
はこれら両者を調整することにより、ＭＩＳＦＥＴを構
成する要素、たとえばゲート長、ゲート絶縁膜の膜厚ま
たは基板に導入される不純物の濃度などを同じとして
も、複数のＭＩＳＦＥＴにおいて、それぞれに所望する
特性、たとえばしきい値電圧または駆動電流を得ること
ができる。さらに、リソグラフィ工程やイオン打ち込み
工程などの製造工程を削減することができるので、製造
コストを低減することができる。
ＳＦＥＴを電気的に分離する素子分離部の分離幅、ＭＩ
ＳＦＥＴのゲート電極から素子分離部までの距離、また
はこれら両者を調整することにより、ＭＩＳＦＥＴを構
成する要素、たとえばゲート長、ゲート絶縁膜の膜厚ま
たは基板に導入される不純物の濃度などを同じとして
も、複数のＭＩＳＦＥＴにおいて、それぞれに所望する
特性、たとえばしきい値電圧または駆動電流を得ること
ができる。さらに、リソグラフィ工程やイオン打ち込み
工程などの製造工程を削減することができるので、製造
コストを低減することができる。
【００９６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００９７】たとえば、前記実施の形態では、チャネル
領域へ及ぼす応力の増加によって、ＭＩＳＦＥＴのしき
い値電圧が増加する場合について説明したが、しきい値
電圧が減少することも可能であり、標準のしきい値電圧
に対してＭＩＳＦＥＴのしきい値電圧を高くまたは低く
調整することができる。
領域へ及ぼす応力の増加によって、ＭＩＳＦＥＴのしき
い値電圧が増加する場合について説明したが、しきい値
電圧が減少することも可能であり、標準のしきい値電圧
に対してＭＩＳＦＥＴのしきい値電圧を高くまたは低く
調整することができる。
【００９８】また、前記実施の形態では、素子分離部を
溝アイソレーションで構成したが、これに限定されるも
のではなく、たとえばＬＯＣＯＳ（local oxidation of
silicon）で構成してもよく、同様な効果が得られる。
溝アイソレーションで構成したが、これに限定されるも
のではなく、たとえばＬＯＣＯＳ（local oxidation of
silicon）で構成してもよく、同様な効果が得られる。
【００９９】また、前記実施の形態では、応力によって
変動するＭＩＳＦＥＴの特性として、主としてしきい値
電圧を例示したが、その他の特性、たとえば駆動電流も
応力によって変動させることが可能である。
変動するＭＩＳＦＥＴの特性として、主としてしきい値
電圧を例示したが、その他の特性、たとえば駆動電流も
応力によって変動させることが可能である。
【０１００】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【０１０１】ＭＩＳＦＥＴを電気的に分離する素子分離
部の分離幅を調節することにより、所望する特性を有す
るＭＩＳＦＥＴを得ることができる。
部の分離幅を調節することにより、所望する特性を有す
るＭＩＳＦＥＴを得ることができる。
【図１】本発明の一実施の形態を説明するための第１群
のｎチャネルＭＩＳＦＥＴのしきい値電圧および第２群
のｎチャネルＭＩＳＦＥＴのしきい値電圧を示すグラフ
図である。
のｎチャネルＭＩＳＦＥＴのしきい値電圧および第２群
のｎチャネルＭＩＳＦＥＴのしきい値電圧を示すグラフ
図である。
【図２】本発明の一実施の形態を説明するための溝アイ
ソレーションの真性応力と溝アイソレーションの分離幅
との関係を示すグラフ図である。
ソレーションの真性応力と溝アイソレーションの分離幅
との関係を示すグラフ図である。
【図３】（ａ）は、本発明の一実施の形態を説明するた
めのＭＩＳＦＥＴのチャネル領域へ及ぼす応力と活性領
域に配置されたゲート電極の本数との関係を示すグラフ
図、（ｂ）は、ゲート電極の配置を示す要部断面図であ
る。
めのＭＩＳＦＥＴのチャネル領域へ及ぼす応力と活性領
域に配置されたゲート電極の本数との関係を示すグラフ
図、（ｂ）は、ゲート電極の配置を示す要部断面図であ
る。
【図４】本発明の一実施の形態であるＭＩＳＦＥＴの第
１の配置例を示す要部平面図である。
１の配置例を示す要部平面図である。
【図５】本発明の一実施の形態であるＭＩＳＦＥＴの第
２の配置例を示す要部平面図である。
２の配置例を示す要部平面図である。
【図６】本発明の一実施の形態であるＭＩＳＦＥＴの第
３の配置例を示す要部平面図である。
３の配置例を示す要部平面図である。
【図７】本発明の一実施の形態であるＭＩＳＦＥＴの第
４の配置例を示す要部平面図である。
４の配置例を示す要部平面図である。
【図８】本発明の一実施の形態であるＭＩＳＦＥＴの第
５の配置例を示す要部平面図である。
５の配置例を示す要部平面図である。
【図９】本発明の一実施の形態であるＭＩＳＦＥＴの第
６の配置例を示す要部平面図である。
６の配置例を示す要部平面図である。
【図１０】本発明の一実施の形態であるＭＩＳＦＥＴの
第７の配置例を示す要部平面図である。
第７の配置例を示す要部平面図である。
【図１１】本発明の一実施の形態である半導体チップ上
に配置されたＭＩＳＦＥＴの配置領域を示す平面概略図
である。
に配置されたＭＩＳＦＥＴの配置領域を示す平面概略図
である。
【図１２】本発明の一実施の形態である半導体チップ上
のゲートアレイ部に配置されたＭＩＳＦＥＴの配置領域
の一例を示す平面概略図である。
のゲートアレイ部に配置されたＭＩＳＦＥＴの配置領域
の一例を示す平面概略図である。
【図１３】本発明の一実施の形態であるインバータ回路
の平面概略図である。
の平面概略図である。
【図１４】本発明の一実施の形態であるインバータ回路
の平面概略図である。
の平面概略図である。
【図１５】本発明の一実施の形態であるインバータ回路
の平面概略図である。
の平面概略図である。
【図１６】本発明の一実施の形態であるインバータ回路
の平面概略図である。
の平面概略図である。
【図１７】本発明の一実施の形態であるインバータ回路
の平面概略図である。
の平面概略図である。
【図１８】本発明の一実施の形態であるインバータ回路
の平面概略図である。
の平面概略図である。
【図１９】本発明の一実施の形態であるインバータ回路
の平面概略図である。
の平面概略図である。
【図２０】本発明の一実施の形態であるインバータ回路
の平面概略図である。
の平面概略図である。
【図２１】本発明の一実施の形態である２入力ＮＡＮＤ
回路の平面概略図である。
回路の平面概略図である。
【図２２】本発明の一実施の形態である２入力ＮＡＮＤ
回路の平面概略図である。
回路の平面概略図である。
【図２３】本発明の一実施の形態である２入力ＮＡＮＤ
回路の平面概略図である。
回路の平面概略図である。
【図２４】本発明の一実施の形態である２入力ＮＡＮＤ
回路の平面概略図である。
回路の平面概略図である。
【図２５】本発明の一実施の形態である２入力ＮＡＮＤ
回路の平面概略図である。
回路の平面概略図である。
【図２６】本発明の一実施の形態である２入力ＮＡＮＤ
回路の平面概略図である。
回路の平面概略図である。
【図２７】本発明の一実施の形態である２入力ＮＡＮＤ
回路の平面概略図である。
回路の平面概略図である。
【図２８】本発明の一実施の形態である２入力ＮＡＮＤ
回路の平面概略図である。
回路の平面概略図である。
【図２９】本発明の一実施の形態である２入力ＮＯＲ回
路の平面概略図である。
路の平面概略図である。
【図３０】本発明の一実施の形態である２入力ＮＯＲ回
路の平面概略図である。
路の平面概略図である。
【図３１】本発明の一実施の形態である２入力ＮＯＲ回
路の平面概略図である。
路の平面概略図である。
【図３２】本発明の一実施の形態である２入力ＮＯＲ回
路の平面概略図である。
路の平面概略図である。
【図３３】本発明の一実施の形態である２入力ＮＯＲ回
路の平面概略図である。
路の平面概略図である。
【図３４】本発明の一実施の形態である２入力ＮＯＲ回
路の平面概略図である。
路の平面概略図である。
【図３５】本発明の一実施の形態である２入力ＮＯＲ回
路の平面概略図である。
路の平面概略図である。
【図３６】本発明の一実施の形態である２入力ＮＯＲ回
路の平面概略図である。
路の平面概略図である。
【図３７】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図４６】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図４７】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
１ 基板 ２ ゲート電極 ３ 活性領域 ４ 素子分離部 ５ 素子分離部 ６ 活性領域 ７ ゲート電極 ８ ＶDD電源配線 ９ ＶSS電源配線 １０ 入力信号配線 １１ 出力信号配線 １２ コンタクトホール １３ ダミー活性領域 １４ ダミーゲート電極 ２１ 半導体基板 ２２ 浅溝 ２３ 酸化シリコン膜 ２４ レジスト膜 ２５ ｐ型ウェル ２６ しきい値電圧制御層 ２７ レジスト膜 ２８ ｎ型ウェル ２９ しきい値電圧制御層 ３０ レジスト膜 ３１ ｐ型ウェル ３２ しきい値電圧制御層 ３３ レジスト膜 ３４ ｎ型ウェル ３５ しきい値電圧制御層 ３６ 酸化シリコン膜 ３７ａ ゲート絶縁膜 ３７ｂ ゲート絶縁膜 ３８ ゲート電極 ３９ ｎ-型半導体領域 ４０ ｐ-型半導体領域 ４１ サイドウォールスペーサ ４２ ｎ+型半導体領域 ４３ ｐ+型半導体領域 ４４ 層間絶縁膜 ４５ｎ コンタクトホール ４５ｐ コンタクトホール ４６ プラグ ４７ 配線層 Ａ 活性領域 ＳＴＩ 溝アイソレーション Ｇ ゲート電極 Ｌ1 分離幅 Ｌ2 距離 Ｌ3 間隔 Ｑ1 第１ＭＩＳＦＥＴ Ｑ2 第２ＭＩＳＦＥＴ Ｑ3 第３ＭＩＳＦＥＴ Ｑ4 第４ＭＩＳＦＥＴ Ｑ5 第５ＭＩＳＦＥＴ Ｌｇ ゲート長 Ｌａ 分離幅 Ｌａ' 分離幅 Ｌｂ 分離幅 Ｌｂ' 分離幅 Ｌｃ 距離 Ｌｃ' 距離 Ｌｃ” 距離 Ｌｄ 距離 Ｌｄ’ 距離 ＤＡ1 ダミー活性領域 ＤＡ2 ダミー活性領域 ＤＧ1 ダミーゲート電極 ＤＧ2 ダミーゲート電極ＤＧ3 ダミーゲート電極 ＤＧ4 ダミーゲート電極 ＤＧ5 ダミーゲート電極 ＤＧ6 ダミーゲート電極 ＨＡ 領域 ＭＡ 領域 ＬＡ 領域 ＧＡ1 領域 ＧＡ2 領域 ＰＭＯＳ 領域 ＮＭＯＳ 領域 Ａ１ 領域 Ａ２ 領域 Ａ３ 領域
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 21/82 Ｄ ５Ｆ１４０ 27/08 ３３１ 21/76 Ｌ 27/088 29/78 ３０１Ｒ 27/10 ４６１ 29/78 (72)発明者 田井中 靖 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F032 AA13 AA35 AA44 AA77 BA02 CA03 CA17 DA02 DA25 DA33 DA43 DA74 DA78 5F038 CA04 CA18 DF01 EZ20 5F048 AA04 AB01 AB03 AC01 AC03 BA01 BB05 BC06 BD04 BE03 BG01 BG12 BG13 DA25 5F064 AA03 BB05 BB06 BB07 DD24 DD26 5F083 NA01 NA08 ZA12 5F140 AA00 AB03 BA01 BB01 BC06 BE02 BE07 BF01 BF04 BG08 BG12 BG28 BH15 BJ01 BJ05 BK02 CB01 CB04 CB10
Claims (31)
- 【請求項１】 ＭＩＳＦＥＴが形成された活性領域を囲
む素子分離部の少なくともゲート長方向の一方の分離幅
を調整することで、前記ＭＩＳＦＥＴの特性が制御され
ることを特徴とする半導体集積回路装置。 - 【請求項２】 ＭＩＳＦＥＴのゲート電極からゲート長
方向の素子分離部までの少なくとも一方の距離を調整す
ることで、前記ＭＩＳＦＥＴの特性が制御されることを
特徴とする半導体集積回路装置。 - 【請求項３】 ＭＩＳＦＥＴが形成された活性領域を囲
む素子分離部の少なくともゲート長方向の一方の分離
幅、および前記ＭＩＳＦＥＴのゲート電極からゲート長
方向の素子分離部までの少なくとも一方の距離を調整す
ることで、前記ＭＩＳＦＥＴの特性が制御されることを
特徴とする半導体集積回路装置。 - 【請求項４】 ＭＩＳＦＥＴが形成された活性領域と、
前記活性領域とゲート長方向に隣接するダミー活性領域
との間の素子分離部の分離幅を調整することで、前記Ｍ
ＩＳＦＥＴの特性が制御されることを特徴とする半導体
集積回路装置。 - 【請求項５】 ＭＩＳＦＥＴのゲート電極からゲート長
方向の素子分離部までの少なくとも一方の距離を調整す
ることで、前記ＭＩＳＦＥＴの特性が制御される半導体
集積回路装置において、 前記ＭＩＳＦＥＴが形成された活性領域上にダミーゲー
ト電極が形成されていることを特徴とする半導体集積回
路装置。 - 【請求項６】 ＭＩＳＦＥＴが形成された活性領域を囲
む素子分離部の少なくともゲート長方向の一方の分離
幅、および前記ＭＩＳＦＥＴのゲート電極からゲート長
方向の素子分離部までの少なくとも一方の距離を調整す
ることで、前記ＭＩＳＦＥＴの特性が制御される半導体
集積回路装置において、 前記ＭＩＳＦＥＴが形成された活性領域上にダミーゲー
ト電極が形成されていることを特徴とする半導体集積回
路装置。 - 【請求項７】 請求項１〜６のいずれか１項に記載の半
導体集積回路装置であって、 前記ＭＩＳＦＥＴが形成された活性領域を囲む素子分離
部のゲート幅方向の分離幅は、０.３５μｍ以上である
ことを特徴とする半導体集積回路装置。 - 【請求項８】 請求項１〜６のいずれか１項に記載の半
導体集積回路装置であって、 前記素子分離部は溝アイソレーションまたはＬＯＣＯＳ
アイソレーションで構成されることを特徴とする半導体
集積回路装置。 - 【請求項９】 請求項１〜６のいずれか１項に記載の半
導体集積回路装置であって、 前記ＭＩＳＦＥＴの特性は、しきい値電圧または駆動電
流であることを特徴とする半導体集積回路装置。 - 【請求項１０】 基板の主面上にしきい値電圧が互いに
異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有
する半導体集積回路装置において、 分離幅が相対的に広い素子分離部で囲まれた第１活性領
域に前記第１のＭＩＳＦＥＴが形成され、少なくともゲ
ート長方向の一方を分離幅が相対的に狭い素子分離部で
囲まれた第２活性領域に前記第２のＭＩＳＦＥＴが形成
されることを特徴とする半導体集積回路装置。 - 【請求項１１】 基板の主面上にしきい値電圧が互いに
異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有
する半導体集積回路装置において、 前記第１のＭＩＳＦＥＴが形成される第１活性領域のゲ
ート電極からゲート長方向の素子分離部までの距離が相
対的に大きく、前記第２のＭＩＳＦＥＴが形成される第
２活性領域のゲート電極からゲート長方向の素子分離部
までの少なくとも一方の距離が相対的に小さいことを特
徴とする半導体集積回路装置。 - 【請求項１２】 基板の主面上にしきい値電圧が互いに
異なる第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有
する半導体集積回路装置において、 分離幅が相対的に広い素子分離部で囲まれた第１活性領
域に前記第１のＭＩＳＦＥＴが形成され、少なくともゲ
ート長方向の一方を分離幅が相対的に狭い素子分離部で
囲まれた第２活性領域に前記第２のＭＩＳＦＥＴが形成
され、前記第１活性領域のゲート電極からゲート長方向
の素子分離部までの距離が相対的に大きく、前記第２活
性領域のゲート電極からゲート長方向の素子分離部まで
の少なくとも一方の距離が相対的に小さいことを特徴と
する半導体集積回路装置。 - 【請求項１３】 請求項１０記載の半導体集積回路装置
であって、 前記第１活性領域のゲート電極からゲート長方向の素子
分離部までの一方の距離と、前記第２活性領域のゲート
電極からゲート長方向の素子分離部までの一方の距離と
がほぼ同じであることを特徴とする半導体集積回路装
置。 - 【請求項１４】 請求項１１記載の半導体集積回路装置
であって、 前記第１活性領域を囲む素子分離部のゲート長方向の一
方の分離幅と、前記第２活性領域を囲む素子分離部のゲ
ート長方向の一方の分離幅とがほぼ同じであり、前記第
１活性領域を囲む素子分離部のゲート長方向の他方の分
離幅と、前記第２活性領域を囲む素子分離部のゲート長
方向の他方の分離幅とがほぼ同じであることを特徴とす
る半導体集積回路装置。 - 【請求項１５】 請求項１０または１２記載の半導体集
積回路装置であって、 相対的に狭い素子分離部の分離幅は、０.３５μｍ以下
であることを特徴とする半導体集積回路装置。 - 【請求項１６】 請求項１１または１２記載の半導体集
積回路装置であって、 前記第２のＭＩＳＦＥＴのゲート電極からゲート長方向
の素子分離部までの間にダミーゲート電極が形成されて
いることを特徴とする半導体集積回路装置。 - 【請求項１７】 請求項１、３、４、１０または１２記
載の半導体集積回路装置であって、 素子分離部の分離幅を相対的に狭くすることによりＭＩ
ＳＦＥＴのチャネル領域へ及ぼす応力の影響を大きくし
て、しきい値電圧の変化を相対的に大きくし、素子分離
部の分離幅を相対的に広くすることによりＭＩＳＦＥＴ
のチャネル領域へ及ぼす応力の影響を小さくして、しき
い値電圧の変化を相対的に小さくすることを特徴とする
半導体集積回路装置。 - 【請求項１８】 請求項２、３、５、６、１１または１
６記載の半導体集積回路装置であって、 ＭＩＳＦＥＴのゲート電極からゲート長方向の素子分離
部までの距離を相対的に大きくすることによりＭＩＳＦ
ＥＴのチャネル領域へ及ぼす応力の影響を小さくして、
しきい値電圧の変化を相対的に小さくし、ＭＩＳＦＥＴ
のゲート電極からゲート長方向の素子分離部までの距離
を相対的に小さくすることによりＭＩＳＦＥＴのチャネ
ル領域へ及ぼす応力の影響を大きくして、しきい値電圧
の変化を相対的に大きくすることを特徴とする半導体集
積回路装置。 - 【請求項１９】 ＭＩＳＦＥＴが形成された活性領域を
囲む素子分離部の少なくともゲート長方向の一方の分離
幅を調整することで、所望する特性を有する前記ＭＩＳ
ＦＥＴを形成することを特徴とする半導体集積回路装置
の製造方法。 - 【請求項２０】 ＭＩＳＦＥＴのゲート電極からゲート
長方向の素子分離部までの少なくとも一方の距離を調整
することで、所望する特性を有する前記ＭＩＳＦＥＴを
形成することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２１】 ＭＩＳＦＥＴが形成された活性領域を
囲む素子分離部の少なくともゲート長方向の一方の分離
幅、および前記ＭＩＳＦＥＴのゲート電極からゲート長
方向の素子分離部までの少なくとも一方の距離を調整す
ることで、所望する特性を有する前記ＭＩＳＦＥＴを形
成することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２２】 ＭＩＳＦＥＴが形成された活性領域
と、前記活性領域とゲート長方向に隣接するダミー活性
領域との間の素子分離部の分離幅を調整することで、所
望する特性を有する前記ＭＩＳＦＥＴを形成することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項２３】 ＭＩＳＦＥＴのゲート電極からゲート
長方向の素子分離部までの少なくとも一方の距離を調整
することで、所望する特性を有する前記ＭＩＳＦＥＴを
形成する半導体集積回路装置の製造方法において、 前記ＭＩＳＦＥＴが形成された活性領域上にダミーゲー
ト電極を形成することを特徴とする半導体集積回路装置
の製造方法。 - 【請求項２４】 ＭＩＳＦＥＴが形成された活性領域を
囲む素子分離部の少なくともゲート長方向の一方の分離
幅、および前記ＭＩＳＦＥＴのゲート電極からゲート長
方向の素子分離部までの少なくとも一方の距離を調整す
ることで、所望する特性を有する前記ＭＩＳＦＥＴを形
成する半導体集積回路装置の製造方法において、 前記ＭＩＳＦＥＴが形成された活性領域上にダミーゲー
ト電極を形成することを特徴とする半導体集積回路装置
の製造方法。 - 【請求項２５】 基板の主面上に特性が互いに異なる第
１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを形成する半
導体集積回路装置の製造方法において、 分離幅が相対的に広い素子分離部で囲まれた第１活性領
域に前記第１のＭＩＳＦＥＴを形成し、少なくともゲー
ト長方向の一方を分離幅が相対的に狭い素子分離部で囲
まれた第２活性領域に前記第２のＭＩＳＦＥＴを形成
し、前記第１のＭＩＳＦＥＴのゲート絶縁膜と前記第２
のＭＩＳＦＥＴのゲート絶縁膜とを同一工程で形成し、
前記第１活性領域へのイオン打ち込みと前記第２活性領
域へのイオン打ち込みとを同一工程で行うことを特徴と
する半導体集積回路装置の製造方法。 - 【請求項２６】 基板の主面上に特性が互いに異なる第
１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを形成する半
導体集積回路装置の製造方法において、 前記第１のＭＩＳＦＥＴが形成される第１活性領域のゲ
ート電極からゲート長方向の素子分離部までの距離を相
対的に大きく形成し、前記第２のＭＩＳＦＥＴが形成さ
れる第２活性領域のゲート電極からゲート長方向の素子
分離部までの少なくとも一方の距離を相対的に小さく形
成し、前記第１のＭＩＳＦＥＴのゲート絶縁膜と前記第
２のＭＩＳＦＥＴのゲート絶縁膜とを同一工程で形成
し、前記第１活性領域へのイオン打ち込みと前記第２活
性領域へのイオン打ち込みとを同一工程で行うことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項２７】 基板の主面上に特性が互いに異なる第
１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを形成する半
導体集積回路装置の製造方法において、 分離幅が相対的に広い素子分離部で囲まれた第１活性領
域に前記第１のＭＩＳＦＥＴを形成し、少なくともゲー
ト長方向の一方を分離幅が相対的に狭い素子分離部で囲
まれた第２活性領域に前記第２のＭＩＳＦＥＴを形成
し、前記第１活性領域のゲート電極からゲート長方向の
素子分離部までの距離を相対的に大きく形成し、前記第
２活性領域のゲート電極からゲート長方向の素子分離部
までの少なくとも一方の距離を相対的に小さく形成し、
前記第１のＭＩＳＦＥＴのゲート絶縁膜と前記第２のＭ
ＩＳＦＥＴのゲート絶縁膜とを同一工程で形成し、前記
第１活性領域へのイオン打ち込みと前記第２活性領域へ
のイオン打ち込みとを同一工程で行うことを特徴とする
半導体集積回路装置の製造方法。 - 【請求項２８】 請求項２５記載の半導体集積回路装置
の製造方法であって、 前記第１活性領域のゲート電極からゲート長方向の素子
分離部までの一方の距離と、前記第２活性領域のゲート
電極からゲート長方向の素子分離部までの一方の距離と
がほぼ同じであることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項２９】 請求項２６記載の半導体集積回路装置
の製造方法であって、 前記第１活性領域を囲む素子分離部のゲート長方向の一
方の分離幅と、前記第２活性領域を囲む素子分離部のゲ
ート長方向の一方の分離幅とがほぼ同じであり、前記第
１活性領域を囲む素子分離部のゲート長方向の他方の分
離幅と、前記第２活性領域を囲む素子分離部のゲート長
方向の他方の分離幅とがほぼ同じであることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項３０】 請求項２５または２７記載の半導体集
積回路装置の製造方法であって、 相対的に狭い素子分離部の分離幅は、０.３５μｍ以下
であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３１】 請求項１９〜３０のいずれか１項に記
載の半導体集積回路装置の製造方法であって、 前記ＭＩＳＦＥＴの特性は、しきい値電圧または駆動電
流であることを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001169631A JP2002368080A (ja) | 2001-06-05 | 2001-06-05 | 半導体集積回路装置およびその製造方法 |
| PCT/JP2002/003944 WO2002099872A1 (fr) | 2001-06-05 | 2002-04-19 | Dispositif semi-conducteur a circuit integre et procede de fabrication associe |
| TW91108115A TWI223434B (en) | 2001-06-05 | 2002-04-19 | Semiconductor integrated circuit device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001169631A JP2002368080A (ja) | 2001-06-05 | 2001-06-05 | 半導体集積回路装置およびその製造方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006037348A Division JP2006140539A (ja) | 2006-02-15 | 2006-02-15 | 半導体集積回路装置の製造方法 |
| JP2008208587A Division JP2009004800A (ja) | 2008-08-13 | 2008-08-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002368080A true JP2002368080A (ja) | 2002-12-20 |
| JP2002368080A5 JP2002368080A5 (ja) | 2006-03-30 |
Family
ID=19011679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001169631A Pending JP2002368080A (ja) | 2001-06-05 | 2001-06-05 | 半導体集積回路装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2002368080A (ja) |
| TW (1) | TWI223434B (ja) |
| WO (1) | WO2002099872A1 (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004075295A1 (ja) * | 2003-02-19 | 2004-09-02 | Hitachi, Ltd. | 半導体集積回路装置 |
| JP2005223235A (ja) * | 2004-02-09 | 2005-08-18 | Sony Corp | 半導体装置 |
| JP2005286341A (ja) * | 2004-03-30 | 2005-10-13 | Samsung Electronics Co Ltd | 低ノイズ及び高性能のｌｓｉ素子、レイアウト及びその製造方法 |
| JP2006049903A (ja) * | 2004-08-03 | 2006-02-16 | Samsung Electronics Co Ltd | 性能が向上されたｃｍｏｓ素子及びその製造方法 |
| JP2006324360A (ja) * | 2005-05-17 | 2006-11-30 | Nec Electronics Corp | 半導体装置とその製造方法、及び半導体装置の設計プログラム |
| JP2007012855A (ja) * | 2005-06-30 | 2007-01-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置 |
| JP2007036194A (ja) * | 2005-07-26 | 2007-02-08 | Taiwan Semiconductor Manufacturing Co Ltd | デバイス性能の不整合低減方法および半導体回路 |
| JP2007221095A (ja) * | 2006-01-19 | 2007-08-30 | Matsushita Electric Ind Co Ltd | セルおよび半導体装置 |
| US7276769B2 (en) | 2003-05-29 | 2007-10-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| JP2008085030A (ja) * | 2006-09-27 | 2008-04-10 | Matsushita Electric Ind Co Ltd | 回路シミュレーション方法及び回路シミュレーション装置 |
| JP2009021482A (ja) * | 2007-07-13 | 2009-01-29 | Nec Electronics Corp | 半導体集積回路の自動レイアウト装置及びプログラム |
| JP2009026829A (ja) * | 2007-07-17 | 2009-02-05 | Nec Electronics Corp | 半導体集積回路の設計方法及びマスクデータ作成プログラム |
| JP2010021469A (ja) * | 2008-07-14 | 2010-01-28 | Nec Electronics Corp | 半導体集積回路 |
| JP2012094887A (ja) * | 2011-12-19 | 2012-05-17 | Renesas Electronics Corp | 半導体装置とその製造方法、及び半導体装置の設計プログラム |
| US9240408B2 (en) | 2012-06-11 | 2016-01-19 | Samsung Electronics Co., Ltd. | Integrated circuit device with transistors having different threshold voltages |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828473B2 (ja) * | 1988-09-29 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH02153574A (ja) * | 1989-05-24 | 1990-06-13 | Hitachi Ltd | 半導体集積回路装置の製造法 |
| JPH0463437A (ja) * | 1990-07-02 | 1992-02-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH10242420A (ja) * | 1997-02-27 | 1998-09-11 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP3519579B2 (ja) * | 1997-09-09 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| JP3615046B2 (ja) * | 1998-03-23 | 2005-01-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2001
- 2001-06-05 JP JP2001169631A patent/JP2002368080A/ja active Pending
-
2002
- 2002-04-19 TW TW91108115A patent/TWI223434B/zh not_active IP Right Cessation
- 2002-04-19 WO PCT/JP2002/003944 patent/WO2002099872A1/ja active Application Filing
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004075295A1 (ja) * | 2003-02-19 | 2004-09-02 | Hitachi, Ltd. | 半導体集積回路装置 |
| US7276769B2 (en) | 2003-05-29 | 2007-10-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| JP4608901B2 (ja) * | 2004-02-09 | 2011-01-12 | ソニー株式会社 | 半導体装置 |
| JP2005223235A (ja) * | 2004-02-09 | 2005-08-18 | Sony Corp | 半導体装置 |
| JP2005286341A (ja) * | 2004-03-30 | 2005-10-13 | Samsung Electronics Co Ltd | 低ノイズ及び高性能のｌｓｉ素子、レイアウト及びその製造方法 |
| US9899386B2 (en) | 2004-03-30 | 2018-02-20 | Samsung Electronics Co., Ltd. | Low noise and high performance LSI device |
| US9425182B2 (en) | 2004-03-30 | 2016-08-23 | Samsung Electronics Co., Ltd. | Low noise and high performance LSI device |
| US9093306B2 (en) | 2004-03-30 | 2015-07-28 | Samsung Electronics Co., Ltd. | Low noise and high performance LSI device |
| US8816440B2 (en) | 2004-03-30 | 2014-08-26 | Samsung Electronics Co., Ltd. | Low noise and high performance LSI device |
| JP2006049903A (ja) * | 2004-08-03 | 2006-02-16 | Samsung Electronics Co Ltd | 性能が向上されたｃｍｏｓ素子及びその製造方法 |
| JP2006324360A (ja) * | 2005-05-17 | 2006-11-30 | Nec Electronics Corp | 半導体装置とその製造方法、及び半導体装置の設計プログラム |
| US8261225B2 (en) | 2005-06-30 | 2012-09-04 | Panasonic Corporation | Semiconductor integrated circuit, standard cell, standard cell library, semiconductor integrated circuit designing method, and semiconductor integrated circuit designing equipment |
| JP2007012855A (ja) * | 2005-06-30 | 2007-01-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置 |
| JP2007036194A (ja) * | 2005-07-26 | 2007-02-08 | Taiwan Semiconductor Manufacturing Co Ltd | デバイス性能の不整合低減方法および半導体回路 |
| JP2007221095A (ja) * | 2006-01-19 | 2007-08-30 | Matsushita Electric Ind Co Ltd | セルおよび半導体装置 |
| JP2008085030A (ja) * | 2006-09-27 | 2008-04-10 | Matsushita Electric Ind Co Ltd | 回路シミュレーション方法及び回路シミュレーション装置 |
| JP2009021482A (ja) * | 2007-07-13 | 2009-01-29 | Nec Electronics Corp | 半導体集積回路の自動レイアウト装置及びプログラム |
| JP2009026829A (ja) * | 2007-07-17 | 2009-02-05 | Nec Electronics Corp | 半導体集積回路の設計方法及びマスクデータ作成プログラム |
| JP2010021469A (ja) * | 2008-07-14 | 2010-01-28 | Nec Electronics Corp | 半導体集積回路 |
| JP2012094887A (ja) * | 2011-12-19 | 2012-05-17 | Renesas Electronics Corp | 半導体装置とその製造方法、及び半導体装置の設計プログラム |
| US9240408B2 (en) | 2012-06-11 | 2016-01-19 | Samsung Electronics Co., Ltd. | Integrated circuit device with transistors having different threshold voltages |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI223434B (en) | 2004-11-01 |
| WO2002099872A1 (fr) | 2002-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0749165B1 (en) | Thin film transistor in insulated semiconductor substrate and manufacturing method thereof | |
| KR100523310B1 (ko) | 반도체 장치 | |
| US20070126034A1 (en) | Semiconductor substrate, semiconductor device and process for producing semiconductor substrate | |
| US20060027877A1 (en) | Semiconductor device with triple-well region | |
| KR100397096B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2002368080A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP5762687B2 (ja) | 所望のドーパント濃度を実現するためのイオン注入法 | |
| KR20050004086A (ko) | 반도체 장치 및 그 제조 방법 | |
| CN110767551B (zh) | Ldmos器件及其制作方法及调节其电性参数的方法 | |
| US7166901B2 (en) | Semiconductor device | |
| JP2001156290A (ja) | 半導体装置 | |
| JP2010177292A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH10107280A (ja) | 半導体集積回路装置およびその製造方法 | |
| US20050205938A1 (en) | Semiconductor device and method of manufacture the same | |
| KR100331844B1 (ko) | 씨모스소자 | |
| JP3916536B2 (ja) | Ｌｓｉデバイスの製造方法 | |
| JP2007227536A (ja) | 半導体装置およびその製造方法 | |
| JP2006140539A (ja) | 半導体集積回路装置の製造方法 | |
| JP2009004800A (ja) | 半導体集積回路装置 | |
| JP2001345430A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2004047844A (ja) | 半導体装置およびその製造方法 | |
| KR100318463B1 (ko) | 몸체접촉실리콘이중막소자제조방법 | |
| US7005712B2 (en) | Method for manufacturing a semiconductor device | |
| JP2000150665A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR100226784B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041013 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041013 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080813 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090324 |