JP3615046B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置(EEPROM)の周辺回路等に用いられる高電圧系トランジスタの微細化に関する。
【0002】
【従来の技術】
近年、電気的にデータの書き換えが可能な不揮発性半導体記憶装置(EEPROM)の1つとして、NAND型EEPROMが提案されている。
【0003】
NAND型EEPROMは、電荷蓄積層としての例えば浮遊ゲートと、制御ゲートとが積層されたNチャネル型FETMOS構造の複数のメモリセルを、それらのソース、ドレインを隣接するもの同士で共有する形で直列に接続し、これを1単位(NANDセル)として、ソース線とビット線との間に接続するものである。
【0004】
図27はNANDセルの等価回路図である。
【0005】
図27において、M1〜M8はそれぞれメモリセルを示しており、メモリセルM1〜M8と、その両端の選択トランジスタS1、S2が互いに直列に接続されて、NANDセルを構成している。WL1〜WL8はそれぞれワード線である。NANDセルの一端は、選択トランジスタS1側でビット線BLに接続され、その他端は、選択トランジスタS2を通じてソース線SLに接続されている。SGD、SGSはそれぞれ選択ゲートである。
【0006】
NAND型EEPROMの基本的な動作は次の通りである。
【0007】
<データの書き込み>
データの書き込みは、例えばビット線から遠い方のメモリセルから順に行われる。
【0008】
選択されたメモリセルのワード線に昇圧された書き込み電圧Vpp(=20V程度)を印加し、他の非選択のメモリセルのワード線および選択ゲートSGDに中間の電圧VM10(=10V程度)を印加し、ビット線に、書き込みデータに応じて0V(“0”書き込み)、または中間の電圧(“1”書き込み)を印加する。これにより、データに応じたビット線の電位は、選択されたメモリセルに伝達される。
【0009】
データ“0”の時は、選択されたメモリセルの浮遊ゲートと基板との間には高い電圧がかかり、p型ウェルから浮遊ゲートに電子がトンネル注入されて、しきい値電圧が正の方向に移動する。
【0010】
これに対し、データ“1”の時は、選択されたメモリセルの浮遊ゲートと基板との間の電圧は小さいので、p型ウェルから浮遊ゲートに電子がトンネル注入されず、しきい値電圧は変化しない。
【0011】
<データの消去>
データの消去は、ブロック単位でほぼ同時に行われる。
【0012】
データを消去するブロックの全てのワード線および選択ゲートを0Vとし、p型ウェル、およびn型基板それぞれに昇圧された昇圧された電圧VppE(=20V程度)を印加する。また、データを消去しないブロックの全てのワード線および選択ゲートに昇圧電位VppEを印加する。これにより、データを消去するブロックのメモリセルにおいては、浮遊ゲート中の電子がp型ウェルに放出され、それぞれのしきい値電圧が負の方向に移動する。
【0013】
<データの読み出し>
ビット線をプリチャージした後にフローティングとし、選択されたメモリセルのワード線を読み出し電圧Vrd(=0V程度)とし、他の非選択のメモリセルのワード線および選択ゲートに電源電圧Vcc(=3V程度)を印加し、ソース線を0Vとする。この時、選択されたメモリセルに電流が流れるか否かをビット線で検出することによって、“0”、“1”のデータが読み出される。
【0014】
データが“0”(メモリセルのしきい値電圧Vth>読み出し電圧Vrd)ならばメモリセルは“オフ”する。これによりビット線電位はプリチャージ電位を保つ。
【0015】
一方、データが“1”(メモリセルのしきい値電圧Vth<読み出し電圧Vrd)ならばメモリセルは“オン”する。これによりビット線電位はプリチャージ電位からΔVだけ下がる。
【0016】
これらのビット線電位の変化をセンスアンプ(データ回路)で検出することによって、メモリセルのデータが読み出される。
【0017】
このようなNAND型EEPROMを動作させる周辺回路は、大きく分けて2種類のトランジスタにより構成されている。
【0018】
一つは高電圧系トランジスタである。
【0019】
高電圧系トランジスタは電圧Vppや電圧VM10等を発生し、メモリセルに印加するための回路に用いられる。このため、高電圧系トランジスタは、20V程度の高電圧が印加されても破壊されないように、ゲート酸化膜の厚みは例えば40nm程度に厚くされている。また、高電圧がソース、ドレインに印加されても接合リーク電流やホットエレクトロンの発生等が顕著にならないように、配線とソース/ドレインとのコンタクトから素子分離領域までの距離や、上記コンタクトからゲートまでの距離(この距離はほぼLDD(Lightly Doped Drain )長に相当する)が長くなるように設計されている。
【0020】
もう一つは低電圧系トランジスタである。
【0021】
この低電圧系トランジスタは電圧Vppや電圧VM10等が印加されない回路に用いられる。低電圧系トランジスタでは印加される電圧が例えば電源電圧Vcc、Vcc+Vth(Vthは低電圧系トランジスタのしきい値電圧)、Vcc+2Vth程度であるので、配線とソース/ドレインとのコンタクトから素子分離領域までの距離や、上記コンタクトからゲートまでの距離は、高電圧系トランジスタよりも小さく設計されている。
【0022】
【発明が解決しようとする課題】
現在、NAND型EEPROMでは、例えば電源電圧Vccを低くすることで、低電圧系トランジスタの微細化が図られている。
【0023】
しかしながら、電源電圧Vccを低くすることはできても、電圧Vppや電圧VM10等を低くすることは難しい。このため、低電圧系トランジスタの微細化が図られても、高電圧系トランジスタの微細化は困難なものになっている。
【0024】
このような事情により、低電圧系トランジスタと高電圧系トランジスタとを1チップに混在している半導体集積回路装置、例えばNAND型EEPROMに代表される不揮発性半導体記憶装置においては、高電圧系トランジスタの微細化が図られず、例えば周辺回路における半導体素子の集積密度の向上や、回路面積の削減等の進展が鈍化することが懸念されている。
【0025】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、低電圧系トランジスタと高電圧系トランジスタとを1チップに混在している半導体集積回路装置の半導体素子の集積密度の向上や、回路面積の削減等の進展を加速できる絶縁ゲート型電界効果トランジスタを備えた不揮発性半導体記憶装置を提供することにある。
【0026】
【課題を解決するための手段】
上記目的を達成するために、この発明の第1態様に係る不揮発性半導体記憶装置は、不揮発性メモリセルが配置されたメモリセルアレイを含む高電圧系回路と、センスアンプ回路を含む低電圧系回路と、前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、信号が入力されるゲートとを有する絶縁ゲート型電界効果トランジスタとを具備し、前記絶縁ゲート型電界効果トランジスタのゲートから素子分離領域までの前記ソースの距離は、前記ゲートから前記素子分離領域までの前記ドレインの距離よりも短いことを特徴としている。
また、第2態様に係る不揮発性半導体記憶装置は、不揮発性メモリセルが配置されたメモリセルアレイを含む高電圧系回路と、センスアンプ回路を含む低電圧系回路と、前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、第1の信号が入力されるゲートとを有する第1の絶縁ゲート型電界効果トランジスタと、前記第1の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に配置され、前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、第2の信号が入力されるゲートとを有する第2の絶縁ゲート型電界効果トランジスタと、前記第1、第2の絶縁ゲート型電界効果トランジスタが配置される列に隣接した列に、前記第1の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、前記第2の信号が入力されるゲートとを有する第3の絶縁ゲート型電界効果トランジスタと、前記第3の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に、前記第2の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、前記第1の信号が入力されるゲートとを有する第4の絶縁ゲート型電界効果トランジスタとを具備し、前記第1、第2、第3、第4の絶縁ゲート型電界効果トランジスタのゲートから素子分離領域までの前記ソースの距離は、前記ゲートから前記素子分離領域までの前記ドレインの距離よりも短く、前記第1、第2の絶縁ゲート型電界効果トランジスタは前記ソースどうしが隣接し、前記第3、第4の絶縁ゲート型電界効果トランジスタは前記ドレインどうしが隣接し、前記第1、第2の絶縁ゲート型電界効果トランジスタと、前記第3、第4の絶縁ゲート型電界効果トランジスタとが、互いにずれあうことを特徴としている。
【0027】
また、第3の態様は、不揮発性メモリセルが配置されたメモリセルアレイを含む高電圧系回路と、センスアンプ回路を含む低電圧系回路と、前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、第1の信号が入力されるゲートとを有する第1の絶縁ゲート型電界効果トランジスタと、前記第1の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に配置され、前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、第2の信号が入力されるゲートとを有する第2の絶縁ゲート型電界効果トランジスタと、前記第1、第2の絶縁ゲート型電界効果トランジスタが配置される列に隣接した列に、前記第1の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、前記第1の信号が入力されるゲートとを有する第3の絶縁ゲート型電界効果トランジスタと、前記第3の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に、前記第2の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、前記第2の信号が入力されるゲートとを有する第4の絶縁ゲート型電界効果トランジスタとを具備し、前記第1、第2の絶縁ゲート型電界効果トランジスタは前記ソースどうしを共有し、前記第3、第4の絶縁ゲート型電界効果トランジスタは前記ソースどうしを共有し、前記第1、第3の絶縁ゲート型電界効果トランジスタは前記ゲートどうしを共有し、前記第2、第4の絶縁ゲート型電界効果トランジスタは前記ゲートどうしを共有し、前記第1、第2、第3、第4の絶縁ゲート型電界効果トランジスタは、前記ソースのコンタクトと前記ゲートとの間の距離が、前記ドレインのコンタクトと前記ゲートとの間の距離よりも小さいことを特徴としている。
【0033】
また、前記第1の電圧は書き込み電圧および消去電圧のいずれかであり、前記第2の電圧は電源電圧およびチップ内の降圧電圧のいずれかであることを特徴としている。
【0034】
また、前記ドレインはビット線に電気的に接続され、前記ソースはセンスアンプ回路に電気的に接続されることを特徴としている。
【0035】
また、前記第1の電圧は消去電圧であり、前記第2の電圧は電源電圧およびチップ内の降圧電圧のいずれかであり、前記ドレインは電荷を基板側に引き抜くことでデータが消去されるメモリセルが接続されるビット線に電気的に接続され、前記ソースはセンスアンプ回路に電気的に接続されることを特徴としている。
【0036】
【発明の実施の形態】
以下、この発明の実施形態をNAND型EEPROMを例にとって説明する。NAND型EEPROMは、電荷蓄積層としての例えば浮遊ゲートと制御ゲートが積層されたnチャネル型FETMOS構造の複数のメモリセルを、それらのソース、ドレインを隣接するものどうしで共有する形で直列接続し、これを1単位としてビット線に接続するものである。
【0037】
図1(A)はNANDセル1単位分を示す平面図、図1(B)はその等価回路図である。また、図2(A)は図1(A)中の2A−2A線に沿った断面図であり、図2(B)は図1(A)中の2B−2B線に沿った断面図である。
【0038】
p− 型シリコン基板(またはp− 型ウェル)11には、素子分離領域100によって囲まれたメモリセルアレイが形成されている。メモリセルアレイには、NANDセルが複数、集積される。1単位分のNANDセルに着目して説明すると、この実施形態では、8個のメモリセルM1〜M8と2個の選択トランジスタS1、S2線が直列接続されて1単位のNANDセルを構成している。メモリセルはそれぞれ、基板11上にゲート絶縁膜13を介して形成された浮遊ゲート14(14−1〜14−8)、および浮遊ゲート14上に第2のゲート絶縁膜15を介して形成された制御ゲート16(16−1〜16−8)からなる積層ゲート構造を有している。また、これらメモリセルのソース/ドレインであるn+ 型拡散層19は隣接するものどうし共有され、これにより、メモリセルは互いに直列に接続される。
【0039】
NANDセルのドレイン側には第1の選択トランジスタS1、ソース側には第2の選択トランジスタS2が接続されている。選択トランジスタS1は、メモリセルの浮遊ゲート14−1〜14−8、制御ゲート16−1〜16−8と同時に形成された積層ゲート構造体14−9、16−9を有し、選択トランジスタS2もまた同様な積層ゲート構造体14−10 、16−10 を有している。選択トランジスタS1のゲート構造体14−9、16−9どうし、および選択トランジスタS1のゲート構造体14−10 、16−10 どうしはそれぞれ、図示せぬ箇所で例えば短絡されている。素子形成された基板11はCVD酸化膜17により覆われ、ビット線(BL)18は、CVD酸化膜17の上に形成されている。メモリセルM1〜M8の制御ゲート16−1〜16−8はそれぞれ、ロー方向に連続的に形成されて、例えば同じローで共通とされる制御ゲートとなり、ワード線WL1〜WL8として機能される。また、選択トランジスタS1の積層ゲート構造体14−9、16−9および選択トランジスタS2の積層ゲート構造体14−10 、16−10 もまた、ロー方向に連続的に形成されて、例えば同じローで共通とされる選択ゲートSGS、SGDとして機能される。
【0040】
図3は、図1、図2に示したNANDセルがマトリクス状に配置されたメモリセルアレイの等価回路図である。
【0041】
図3に示すように、ソース線SLは、例えばビット線BL64本毎に1箇所、コンタクトを介して、アルミニウム、導電性ポリシリコンなどから構成される基準電位配線に接続される。この基準電位配線は、図示せぬメモリ周辺回路に接続される。この周辺回路は、例えばデータの書き込み、データの消去、データの読み出しの各モードに応じてソース線SLの状態を制御する、ソース線制御回路である。メモリセルのワード線WL1〜WL8、選択ゲートSGS、SGDは、ロー方向に連続的に配設される。通常、ワード線WLにつながるメモリセルの集合は“ページ”と呼ばれ、1組の選択ゲートSGS、SGDによって挟まれた“ページ”の集合は“NANDブロック”あるいは単に“ブロック”と呼ばれている。1ページは、例えば256バイト(256×8)個のメモリセルから構成され、1ページ分のメモリセルは、ほぼ同時にデータの書き込みが行われる。1ブロックは、例えば2048バイト(2048×8)個のメモリセルから構成され、1ブロック分のメモリセルは、ほぼ同時にデータの消去が行われる。
【0042】
図4は、NAND型EEPROMの一構成例を示すブロック図である。
【0043】
図4に示すように、NAND型EEPROM1は、ワード線とビット線とによって選択されるメモリセルがマトリクス状に構成されたメモリセルアレイ2、ワード線を選択して所定の電圧をメモリセルに印加するローデコーダ3、メモリセルのデータを読み出す時にデータに応じたビット線電圧をセンスし、メモリセルにデータを書き込む時に書き込みデータに応じた電圧をビット線に出力するセンスアンプ兼ラッチ回路(データ回路)4、ワード線およびビット線に制御信号を与えるワード線/ビット線制御信号発生回路5、メモリセルにデータを書き込む時にセンスアンプ兼ラッチ回路4に選択的に接続されないビット線にメモリセルのデータを変更しない電圧を出力するプリチャージ回路12、メモリセルに書き込む入力データとメモリセルから読み出す出力データをNAND型EEPROM1の外部とやり取りするIOバッファ8、センスアンプ兼ラッチ回路4を選択してIO線に接続させるカラムデコーダ10、書き込みや読み出しといったコマンドを発生させるコマンドバッファ9、入力アドレスまたは入力されたテストコマンドによってカラムアドレスとローアドレスを発生するアドレスバッファ7等から構成されている。
【0044】
また、NAND型EEPROMでは、動作によってメモリセルのウェルに電圧を印加する必要があるので、セルウェル電圧制御回路6がさらに設けられている。
【0045】
図5は、この発明が適用されるメモリ周辺回路の一例を示す回路図である。この図5にはセンスアンプ兼ラッチ回路4、カラムデコーダ10、プリチャージ回路12、更にはビット線とIO線との接続関係が示されている。図5に示す回路は、例えば3値記憶NAND型EEPROMに使用される。
【0046】
以下、図5に示す周辺回路の動作を、3値記憶NAND型EEPROMに使用した場合を例にとり説明する。
【0047】
図5に示す3値センスアンプ兼ラッチ回路4は3値のデータを判別するものであり、インバータI1、I2で構成される2値センスアンプ兼ラッチ回路51−1と、インバータI3、I4で構成される2値センスアンプ兼ラッチ回路51−2とで構成されている。また、プリチャージ回路12は、各ビット線(図中Bitline EとBitline O)に一つずつ接続されている。
【0048】
一つの3値センスアンプ兼ラッチ回路4は、2本のビット線Bitline EとBitline Oのいずれか一方にスイッチQNH3、QNH4によって選択的に接続される。さらに、3値センスアンプ兼ラッチ回路4は、カラムデコーダ10によって制御されるカラムスイッチQNL3〜QNL6を介してIO線に接続される。メモリセルの3値データ“0”、“1”、“2”とそのしきい値電圧、および3値センスアンプ兼ラッチ回路4のノードN1、N2にラッチされるレベルは、下記の(表1)のように対応する。
【0049】
【表1】
【0050】
図6〜図8はそれぞれデータの読み出し、書き込み、消去の動作を示す動作波形図である。以下の動作の説明では、読み出しと書き込みとにおいて、ビット線Bitline Eを選択、Bitline Oを非選択とする。
【0051】
<データの読み出し>
図6に示すように、選択されたビット線Bitline Eを電圧VRH(=約1.5V)に充電し、その後フローティングにする。次いで、非選択のワード線WL2〜WL8、選択ゲートSGS、SGDを電源電圧Vccにする。この時、選択されたワード線WL1は0Vとする。選択されたメモリセルのデータが“0”ならばビット線Bitline Eは0Vに放電され、データが“0”以外ならば電圧VRHをほぼ保つ。
【0052】
次に信号BLSHFEを電圧VRHとし、ビット線Bitline Eの電圧をスイッチQNH3を介してノードN4、N5に伝える。次いで、信号BLSHFEを0Vにした後、信号SBL1を電圧Vccとし、ノードN4、N5に伝えられたビット線Bitline Eの電圧をスイッチQNL1を介してノードN1に伝える。これにより、ビット線Bitline Eの電圧は2値センスアンプ兼ラッチ回路51−1に読み込まれ、ラッチされる。メモリセルのデータが“0”ならばノードN1は“L”レベルとなり、データが“1”又は“2”ならばノードN1は“H”レベルとなる。
【0053】
次に選択されたワード線WL1を電圧VG1(=約1.8V)とする。選択されたメモリセルのデータが“1”ならばビット線Bitline Eは0Vに放電され、データが“2”ならば電圧VRHをほぼ保つ。データが“0”ならばビット線Bitline Eは上述の通り既に0Vである。
【0054】
次に信号BLSHFEを電圧VRHとし、ビット線Bitline Eの電圧をスイッチQNH3を介してノードN4、N5に伝える。次いで、信号BLSHFEを0Vにした後、信号SBL2を電圧Vccとし、ノードN4、N5に伝えられたビット線Bitline Eの電圧をスイッチQNL2を介してノードN2に伝える。これにより、ビット線Bitline Eの電圧は2値センスアンプ兼ラッチ回路51−2に読み込まれ、ラッチされる。メモリセルのデータが“1”ならばノードN2は“L”レベルとなり、データが“2”ならばノードN2は“H”レベルとなる。
【0055】
これにより、表1に示したように、データが“0”の時、ノード(N1、N2)は(L、L)、データが“1”の時、ノード(N1、N2)は(H、L)、データが“2”の時、ノード(N1、N2)は(H、H)となる。
【0056】
この後、3値センスアンプ兼ラッチ回路4にラッチされたデータはシリアルにIO線(DLi、nDLi、DLi+1、nDLi+1)に読み出される。
【0057】
<データの書き込み>
電源投入時、チップが正常に動作するのに充分な電圧に達するとパワーオン信号Ponが“H”レベル(Vcc)となる。このパワーオン信号Ponを利用して、3値センスアンプ兼ラッチ回路4のノードN1、N2はともに“L”レベルとされる。
【0058】
この後、図7に示すように、書き込みデータをシリアルに入力するためのコマンド(シリアルデータ入力)が入力されると、このコマンド信号を使ってノードN1、N2のレベルが反転され、ノードN1、N2はともに“L”レベルとされる。次いで、書き込みコマンド(ライト)が入力されると、選択されたビット線Bitline Eは書き込みデータ“0”〜“2”に応じてそれぞれ“Vcc”、“VD3−Vt(=1V程度)”、“0V”とされる。この時、非選択のビット線Bitline Oはデータを変更しないための電圧Vccにされる。さらに選択ゲートSGDは電圧Vccに、選択ゲートSGSは0Vに、選択されたワード線WL1は電圧Vpp(=約20V程度)に、ワード線WL2は0Vに(図7には示さず)、その他の非選択のワード線WL3〜WL8は電圧VM10(=10V程度)にそれぞれされる。なお、ここでセンスアンプ兼ラッチ回路4からビット線に出力される電圧のうち、0Vが書き込み電圧、Vccが非書き込み電圧に相当する。ビット線に0V、1Vが印加された時、選択されたメモリセルではゲート〜チャネル間の電圧が高くなるため、ゲート酸化膜にトンネル電流が流れ、メモリセルのしきい値電圧は上昇する。この時、ビット線が0Vである方が1Vである方よりも多くのトンネル電流が流れるため、しきい値電圧はより高くなる。また、ビット線にVccが印加された時、選択されたメモリセルではゲート〜チャネル間の電圧が低くなるため、トンネル電流は流れず、メモリセルのしきい値電圧は上昇しない。即ちデータ“0”を保持する。
【0059】
<データの消去>
図8に示すように、消去コマンド(イレーズ)が入力されると、メモリセルアレイ2が形成されるウェルには書き込み電圧Vpp(=20V程度)または消去電圧VppE(=20V程度)が印加される。選択されたメモリセルのゲート(ワード線)は0Vにされるため、トンネル電流が書き込み時とは反対方向に流れ、メモリセルのしきい値電圧は下降する。
【0060】
一方、非選択のメモリセルのゲート(ワード線)はフローティングにされるため、上記ウェルとともに電圧Vpp近くまで上昇する。このため、トンネル電流は流れず、しきい値電圧の変動はない。
【0061】
[第1の実施形態]
図5に示す回路の中で、Nチャネル型トランジスタQNH1〜QNH4はそれぞれ高電圧系トランジスタであり、他のNチャネル型トランジスタQNL1〜QNL8等はそれぞれ低電圧系トランジスタである。
【0062】
上述の動作説明からわかるように、NAND型EEPROMにおいては、センスアンプ兼ラッチ回路4からビット線に印加される電圧は、外部電源電圧や、これをチップ内で降圧した降圧電圧であり、最大でもVccである。このため、センスアンプ兼ラッチ回路4等は低電圧系回路で構成される。
【0063】
一方、ビット線Bitline E、Bitline Oは、例えば消去時にウェルを通じて電圧Vppに印加される。電圧Vppがセンスアンプ兼ラッチ回路4を構成する低電圧系トランジスタに印加されると、その低電圧系トランジスタは破壊されてしまう。このため、図5に示すように、ビット線Bitline E、Bitline Oとセンスアンプ兼ラッチ回路4との間には、高電圧系トランジスタからなるスイッチQNH3、QNH4が挿入される。即ちスイッチQNH3、QNH4は、例えば消去時に信号BLSHFE、BLSHFOをそれぞれ0Vとして“オフ”させておくことで、センスアンプ兼ラッチ回路4を構成する低電圧系トランジスタに電圧Vppが印加されることを防ぐ。
【0064】
上記の説明のように、スイッチQNH3、QNH4に高電圧が印加されるのは消去時のみである。しかも、ノードN4、N5には電圧Vcc以下の電圧しか印加されない。即ちノードN4、N5に接続されるスイッチQNH3、QNH4のソースに印加される電圧は、電圧Vcc以下である。
【0065】
第1の実施形態ではこの事情に着目し、ノードN4、N5に接続されるスイッチQNH3、QNH4のソースの構造を、高電圧系トランジスタの構造とせず、低電圧系トランジスタの構造と同様の構造とする。これにより、高電圧系トランジスタで構成されるスイッチQNH3、QNH4の面積は小さくなり、スイッチQNH3、QNH4を含む、センスアンプ近傍の周辺回路の面積を小さくすることができる。
【0066】
図9は高電圧系トランジスタの一例を示す平面図である。
【0067】
図9において、参照符号SDGはソース、チャネル、ドレイン等、活性な半導体領域を形成するトランジスタ領域を示している。トランジスタ領域SDGの外側には酸化膜等で構成される素子分離領域100が形成されている。この素子分離領域100の下には不純物濃度が高い図示せぬフィールドストッパーが形成される。フィールドストッパーは、Nチャネル型トランジスタどうしを分離する時にはp型の不純物を高濃度に導入することによって形成される。参照符号Lはゲート長(チャネル長)、参照符号Wはチャネル幅である。トランジスタ領域SDGにはゲートGCの下を実質的に除いてn型拡散層102、103が形成されている。n型拡散層102、103内にはn型拡散層102、103よりも不純物濃度が高いn+ 型拡散層104、105が形成されている。n+ 型拡散層104、105はゲートGCから離れて形成される。これにより、n型拡散層102、103はそれぞれLDD(Lightly Doped Drain )として機能する。
【0068】
また、図9に示す例では、n+ 型拡散層104、105は素子分離領域100からも離れて形成されており、n型拡散層103、104内に島状に存在している。配線はn+ 型拡散層104、105に対してコンタクトされる。図中、参照符号106は配線とn+ 型拡散層104、105とのコンタクトである。
【0069】
図9に示す参照符号aはコンタクト106からゲートGCまでの距離であり、ほぼLDD(Lightly Doped Drain )長を表す。
【0070】
距離aは、トランジスタに印加される電圧が大きいほど、ドレインまたはソース近傍でのホットエレクトロンの発生を抑えるために長くされる。これは、距離aが長い、つまりLDD長が長いほど、ドレインまたはソース近傍の電界を弱めることができるためである。
【0071】
また、参照符号bはコンタクト106から素子分離領域100までの距離であり、n+ 型拡散層104、105と図示せぬp型フィールドストッパーとの離隔距離を実質的に表す。
【0072】
距離bは、トランジスタに印加される電圧が大きいほど、n+ 型拡散層104、105とp型フィールドストッパーとの接合リーク電流を抑えるために長くされる。これは、n+ 型拡散層104、105とp型フィールドストッパーとの距離が離れているほど、接合リーク電流を小さくできるためである。
【0073】
このように、距離a、bがともに大きく設定された高電圧系トランジスタは、例えば昇圧回路を構成するトランジスタに使用される。
【0074】
図10はこの発明の第1の実施形態に係る高電圧系トランジスタの一例を示す平面図である。
【0075】
図10に示すように、第1の実施形態に係る高電圧系トランジスタでは、ノードDN1(ドレイン)の構造と、ノードDN2(ソース)との構造とが互いに異なっている。
【0076】
ノードDN1におけるコンタクト106からゲートGCまでの距離aおよびコンタクト106から素子分離領域100までの距離bは、ノードDN2におけるコンタクト106からゲートGCまでの距離cおよびコンタクト106から素子分離領域100までの距離dよりも大きい。
【0077】
このように距離aと距離c、距離bと距離dが互いに異なる高電圧系トランジスタは、図5に示す回路においては、センスアンプ兼ラッチ回路4とビット線Bitline E、Bitline Oとを互いに接続するスイッチQNH3、QNH4等に使用される。
【0078】
図10に示す高電圧系トランジスタを、スイッチQNH3に用いる場合、ノードN6をノードDN1に接続し、ノードN4をノードDN2に接続する。また、スイッチQNH4に用いる場合には、ノードN7をノードDN1に接続し、ノードN5をノードDN2に接続する。
【0079】
ノードDN1には高電圧、例えば電圧Vppが印加されるので、距離a、bはそれぞれ高電圧印加用のサイズに設計される。図10に示す距離a、bの一例はそれぞれ、図9に示した距離a、bと同じである。
【0080】
これに対して、ノードDN2には、例えば電源電圧Vccまでの電圧しか印加されないので、距離c、dはそれぞれ高電圧印加用のサイズよりも小さくする。例えば低電圧印加用のサイズに設計される。距離c、dの一例はそれぞれ低電圧系トランジスタのそれらと同じである。
【0081】
図11は図10に示す高電圧系トランジスタと同じチップに搭載される低電圧系トランジスタの一例を示す平面図である。
【0082】
図11に示すように、コンタクト106からゲートGCまでの距離c、およびコンタクト106から素子分離領域100までの距離dはそれぞれ、図10に示す距離c、dと同じである。
【0083】
このような低電圧系トランジスタは、図5に示す回路においては、例えばスイッチQNL1、QNL2等に使用される。
【0084】
上記第1の実施形態によれば、低電圧系回路(センスアンプ兼ラッチ回路4等)と高電圧系回路(ビット線Bitline E、Bitline O等)とを互いに接続する回路(スイッチQNH3、QNH4等)に、図10に示す高電圧系回路側のノードDN1を高電圧系トランジスタと同様のサイズとし、低電圧系回路側のノードDN2を高電圧系トランジスタ未満、例えば低電圧系トランジスタと同様のサイズとした高電圧系トランジスタを用いる。この構成により、高電圧系回路と低電圧系回路とが1チップに混在する半導体集積回路装置の面積を縮小することができる。
【0085】
特にNAND型EEPROM等の不揮発性半導体記憶装置において、図5に示すようなセンスアンプ兼ラッチ回路4とビット線Bitline E、Bitline Oとを互いに接続するスイッチQNH3、QNH4に、図10に示す高電圧系トランジスタを用いることで、センスアンプ兼ラッチ回路4、あるいはビット線プリチャージ用のスイッチQNH1、QNH2等が形成される領域の面積を縮小することができる。
【0086】
[第2の実施形態]
次に、第2の実施形態として、図9〜図11に示したトランジスタの配置例を説明する。なお、以下の説明においては、便宜上、図9に示すトランジスタを高電圧系トランジスタ、図10に示すトランジスタを高電圧/低電圧兼用型トランジスタ、図11に示すトランジスタを低電圧系トランジスタとそれぞれ称する。図12は高電圧系トランジスタどうしを隣接させて配置した例を示す図である。
【0087】
図12に示すように、高電圧系トランジスタどうしを隣接させた場合には、トランジスタ領域SDG間は“f+f=2f”の距離が離される。
【0088】
図13は低電圧系トランジスタどうしを隣接させて配置した例を示す図である。
【0089】
図13に示すように、低電圧系トランジスタどうしを隣接させた場合には、トランジスタ領域SDG間は“g+g=2g”の距離が離される。低電圧系トランジスタの離隔ルールgは、高電圧系トランジスタの離隔ルールfよりも小さく設定される。これは、低電圧系トランジスタでは、高電圧系トランジスタに比べてそのソースまたはドレインに印加される電圧が小さいためである。
【0090】
図14は高電圧系トランジスタと高電圧/低電圧兼用型トランジスタとを隣接させて配置した第1の例を示す図である。
【0091】
図14に示すように、高電圧系トランジスタのトランジスタ領域SDGに、高電圧/低電圧兼用型トランジスタの高電圧系側のノードDN1を隣接させた場合には、双方のトランジスタ領域SDG間は“f+f=2f”の距離、離すようにする。高電圧系側のノードDN1は、印加される電圧が高電圧系トランジスタと同等であるので、ノードDN1においては、例えば高電圧系トランジスタの離隔ルールf、あるいは同程度の離隔ルールが用いられる。
【0092】
このように高電圧系側のノードDN1を高電圧系トランジスタのトランジスタ領域SDGに隣接させた場合、高電圧系トランジスタどうしを隣接させる場合に比べて、ノードDN2のサイズが縮小された分、回路面積を小さくすることができる。
【0093】
図15は高電圧系トランジスタと高電圧/低電圧兼用型トランジスタとを隣接させて配置した第2の例を示す図である。
【0094】
図15に示すように、高電圧系トランジスタのトランジスタ領域SDGに、高電圧/低電圧兼用型トランジスタの低電圧系側のノードDN2を隣接させた場合には、双方のトランジスタ領域SDG間は“f+g”の距離、離すようにする。低電圧系側のノードDN2は、高電圧系側のノードDN1に比べて印加される電圧が小さい。これにより、ノードDN2においては、高電圧系トランジスタの離隔ルールfよりも小さい離隔ルール、例えば低電圧系トランジスタの離隔ルールg、あるいは同程度の離隔ルールを用いることができる。
【0095】
このように低電圧系側のノードDN2を高電圧系トランジスタのトランジスタ領域SDGに隣接させた場合、低電圧系側のノードDN2の離隔ルールを、高電圧系トランジスタの離隔ルールfよりも小さくする。例えば低電圧系トランジスタの離隔ルールgを用いることで、ノードDN2のサイズの縮小に加えて、互いに隣接するトランジスタ領域SDG間の距離も小さくできる効果を得ることができ、集積密度の向上および回路面積の削減等の効果を、より顕著に得ることができる。
【0096】
図16は低電圧系トランジスタと高電圧/低電圧兼用型トランジスタとを隣接させて配置した第1の例を示す図である。
【0097】
図16に示すように、低電圧系トランジスタのトランジスタ領域SDGに、高電圧/低電圧兼用型トランジスタの低電圧系側のノードDN2を隣接させた場合には、双方のトランジスタ領域SDG間は例えば“g+g=2g”の距離、離すようにする。
【0098】
このように低電圧系側のノードDN2を低電圧系トランジスタのトランジスタ領域SDGに隣接させた場合、低電圧系側のノードDN2の離隔ルールを、高電圧系トランジスタの離隔ルールfよりも小さくすることで、高電圧系トランジスタと低電圧系トランジスタとを互いに隣接させた場合に比べて、隣接するトランジスタ領域SDG間の距離を小さくでき、かつノードDN2のサイズも縮小されているので、集積密度の向上および回路面積の削減等の効果を、より顕著に得ることができる。
【0099】
図17は低電圧系トランジスタと高電圧/低電圧兼用型トランジスタとを隣接させて配置した第2の例を示す図である。
【0100】
図17に示すように、低電圧系トランジスタのトランジスタ領域SDGに、高電圧/低電圧兼用型トランジスタの高電圧系側のノードDN1を隣接させた場合には、双方のトランジスタ領域SDG間は例えば“f+g”の距離、離すようにする。
【0101】
このように高電圧系側のノードDN1を低電圧系トランジスタのトランジスタ領域SDGに隣接させた場合でも、高電圧系トランジスタと低電圧系トランジスタとを隣接させる場合に比べて、ノードDN2のサイズが縮小された分、回路面積を小さくすることができる。
【0102】
図18は高電圧/低電圧兼用型トランジスタどうしを隣接させて配置した第1の例を示す図である。
【0103】
図18に示すように、高電圧/低電圧兼用型トランジスタの低電圧系側のノードDN2どうしを隣接させた場合には、トランジスタ領域SDG間は例えば“g+g=2g”の距離、離すようにする。
【0104】
このように低電圧系側のノードDN2どうしを隣接させて配置した場合には、高電圧系トランジスタどうしを隣接させて配置する場合に比べて、2つのノードDN2のサイズの縮小、およびトランジスタ領域SDG間の離隔距離を、低電圧系トランジスタにおける離隔距離と同じ、もしくは同程度まで縮小できる。よって、集積密度の向上および回路面積の削減等の効果を、実質最大に得ることができる。
【0105】
図19は高電圧/低電圧兼用型トランジスタどうしを隣接させて配置した第2の例を示す図である。
【0106】
図19に示すように、高電圧/低電圧兼用型トランジスタの高電圧系側ノードDN1と、低電圧系側のノードDN2とを互いに隣接させた場合には、トランジスタ領域SDG間は例えば“g+f”の距離、離すようにする。
【0107】
このように高電圧系側ノードDN1と低電圧系側のノードDN2とを隣接させて配置した場合でも、高電圧系トランジスタどうしを隣接させて配置する場合に比べて、2つのノードDN2のサイズの縮小、およびトランジスタ領域SDG間の離隔距離をより短くすることができる。
【0108】
図20は高電圧/低電圧兼用型トランジスタどうしを隣接させて配置した第3の例を示す図である。
【0109】
図20に示すように、高電圧/低電圧兼用型トランジスタの高電圧系側のノードDN1どうしを隣接させた場合には、トランジスタ領域SDG間は例えば“f+f=2f”の距離、離すようにする。
【0110】
このように高電圧系側のノードDN1どうしを隣接させて配置した場合には、トランジスタ領域SDG間の離隔距離は、高電圧系トランジスタどうしの離隔距離と同じ、またはほぼ同程度となるが、高電圧系トランジスタどうしを隣接させて配置する場合に比べて、2つのノードDN2のサイズの縮小分、回路面積の削減等の効果を得ることができる。
【0111】
[第3の実施形態]
次に、この発明の第3の実施形態を説明する。
【0112】
この第3の実施形態は、図5に示す回路のスイッチQNH3、QNH4のレイアウトに関している。
【0113】
図21はスイッチQNH3、QNH4のレイアウトの一例を示す平面図、図22はその等価回路図である。
【0114】
図21、図22に示すように、ビット線Bitline E−0に接続されるスイッチQNH3−0、ビット線Bitline O−0に接続されるスイッチQNH4−0はそれぞれ、ソース拡散層(103,105)どうしを隣接させて配置されている。同様に、ビット線Bitline E−nに接続されるスイッチQNH3−n、ビット線Bitline O−nに接続されるスイッチQNH4−nはそれぞれソース拡散層(103,105)どうしを隣接させて配置されている。
【0115】
これらのスイッチQNH3−0、QNH4−0と、スイッチQNH3−n、QNH4−nとは互いに隣接した列に配置され、かつ互いにずれあう。
【0116】
スイッチQNH3−0、QNH4−0のソース拡散層(103,105)はそれぞれ配線M0−0に接続され、同様にスイッチQNH3−n、QNH4−nのソース拡散層(103,105)はそれぞれ配線M0−nに接続されている。これらスイッチの各接続ノードには図21、図22中、それぞれ図5と対応させて参照符号N4’−0、N5’−0、N4’−n、N5’−n、N6−0、N7−0、N6−n、N7−nを付す。
【0117】
また、図21には示されないが、メモリセルアレイ内におけるビット線Bitline E−0〜Bitline E−n、Bitline O−0〜Bitline O−nはそれぞれ1層目金属配線層で構成されている。これに対し、図21に示される、スイッチQNH3−0〜QNH3−n、QNH4−0〜QNH4−nが形成される領域内においては、ビット線Bitline E−0〜Bitline E−n、Bitline O−0〜Bitline O−n、および配線M0−0〜M0−nはそれぞれ1層目金属配線層よりも上層に形成された金属配線層で構成されるようになっている。例えば2層目金属配線層である。
【0118】
さらに各スイッチQNH3−0〜QNH3−n、QNH4−0〜QNH4−nそれぞれのドレイン拡散層(102、104)およびソース拡散層(103、105)上には各々、図示せぬ金属コンタクト層が形成されている。この金属コンタクト層は、ビット線Bitline E−0〜Bitline E−n、Bitline O−0〜Bitline O−nおよび配線M0−0〜M0−nを構成する金属配線層よりも下層に形成された金属配線層により構成される。例えば1層目金属配線層である。この図示せぬ金属コンタクト層は各々、コンタクト106を介してドレイン拡散層(102、104)およびソース拡散層(103、105)に接続されている。即ち図21に示すコンタクト106は、図示せぬ金属コンタクト層とドレイン拡散層(102、104)およびソース拡散層(103、105)層とのコンタクトである。
【0119】
2層目金属配線層で構成されたビット線Bitline E−0〜Bitline E−n、Bitline O−0〜Bitline O−nおよび配線M0−0〜M0−nはそれぞれ、各対応する図示せぬ金属コンタクト層に接続される。これにより、ビット線Bitline E−0〜Bitline E−n、Bitline O−0〜Bitline O−nおよび配線M0−0〜M0−nは、対応しないスイッチQNH3−0〜QNH3−n、QNH4−0〜QNH4−nの上方をスルーできると同時に、対応するスイッチQNH3−0〜QNH3−n、QNH4−0〜QNH4−nに対しては、選択的に接続できるようになっている。
【0120】
このようにビット線Bitline E−0〜Bitline E−n、Bitline O−0〜Bitline O−nを、スイッチQNH3−0〜QNH3−n、QNH4−0〜QNH4−nが形成される領域において、1層目金属配線層から2層目金属配線層につなぎ変えた構成とすると、スイッチQNH3−0〜QNH3−n、QNH4−0〜QNH4−nを、ビット線Bitline E−0〜Bitline E−n、Bitline O−0〜Bitline O−nと例えば直交する方向に沿って一列に配置せず、マトリクス状に配置することが可能になる。
【0121】
スイッチQNH3−0〜QNH3−n、QNH4−0〜QNH4−nをマトリクス状に配置する構成からは、例えばスイッチQNH3−0〜QNH3−n、QNH4−0〜QNH4−nが形成される領域が、ビット線Bitline E−0〜Bitline E−n、Bitline O−0〜Bitline O−nと直交する方向に沿って大きく、つまり長くなってしまう、という事情を解消できる。このため、例えばビット線Bitline E−0〜Bitline E−n、Bitline O−0〜Bitline O−n相互間の間隔をより詰めることも可能になり、例えばメモリセルアレイに集積するメモリセル数を増やし易くなる、という効果を得ることができる。
【0122】
なお、図21では、ビット線Bitline E−0、Bitline E−n、Bitline O−0およびBitline O−nの4本と、配線M0−0およびM0−nの2本のみを示しているが、ビット線Bitline E−1〜Bitline E−n−1、Bitline O−1〜Bitline O−n−1が、スイッチQNH3−0、QNH3−n、QNH4−0およびQNH4−nの上方をスルーして配置されていることはもちろんである。
【0123】
図23は、第3の実施形態に係るスイッチQNH3、QNH4のレイアウトを示す平面図である。
【0124】
図23に示すように、電圧Vppのような高電圧が印加されるドレイン拡散層(102,104:DN1)どうしは“2f”の距離、離す。
【0125】
これに対し、電圧Vcc程度の電圧しか印加されないソース拡散層(103,105:DN2)どうしは“2f”よりも小さい“2g”の距離、離す。
【0126】
このようにドレイン拡散層(102,104:DN1)どうしを分離する距離よりも、ソース拡散層(103,105:DN2)どうしを分離する距離を小さくする。
【0127】
この構成により、スイッチQNH3−0、QNH4−0と、スイッチQNH3−n(図23には示さず)、QNH4−nとが互いに異なった列に配置され、かつ互いにずれあったレイアウトを持つ装置において、そのセンスアンプ近傍の周辺回路の面積を縮小することができる。
【0128】
また、図23に示すレイアウトでは、ノードDN1(ドレイン拡散層)のコンタクト106から素子分離領域100までの距離“b”とノードDN2(ソース拡散層)のコンタクト106から素子分離領域100までの距離“d”とが互いにほぼ等しく形成されている。
【0129】
このような場合には、例えばノードDN1(ドレイン拡散層)から、素子分離領域100の下に形成されるp型フィールドストッパー101までの離隔距離“h”を、ノードDN2(ソース拡散層)からp型フィールドストッパー101までの離隔距離よりも大きくすれば良い。
【0130】
図23においては、p型フィールドストッパー101は、素子分離領域100の下からノードDN2(ソース拡散層)の下にかけて距離“i”だけ拡散されている。即ち、p型フィールドストッパー101が、ノードDN2に形成されるn型のソース拡散層103,105の下まで形成されていることを示す。このとき、p型フィールドストッパー101は、n型のソース拡散層103,105に例えば接している。この構成では、ノードDN2(ソース拡散層)からp型フィールドストッパー101までの離隔距離が“ゼロ未満”である。
【0131】
これに対して、p型フィールドストッパー101は、ノードDN1(ドレイン拡散層)から距離“h”離れて、素子分離領域100の下に形成されている。即ち、p型フィールドストッパー101が、ノードDN1に形成されるn型のドレイン拡散層102,104から離れていることを示す。この構成では、ノードDN1(ドレイン拡散層)からp型フィールドストッパー101までの離隔距離は“ゼロよりも大きい”である。
【0132】
このように電圧Vppのような高電圧が印加されるノードDN1(ドレイン拡散層)はp型フィールドストッパー101から“h”の距離、離し、電圧Vcc程度の電圧しか印加されないノードDN2(ソース拡散層)はp型フィールドストッパー101からの離隔距離を“h”未満とする。この構成により、ノードDN1(ドレイン拡散層)のコンタクト106から素子分離領域100までの距離“b”とノードDN2(ソース拡散層)のコンタクト106から素子分離領域100までの距離“d”とが互いにほぼ等しい場合でも、ノードDN1(ドレイン拡散層)の接合リーク電流は抑制できる。
【0133】
なお、図23に示すレイアウトは、図10に示すように距離“d”を距離“b”よりも小さくするように変更できることはもちろんである。
【0134】
[第4の実施形態]
次に、この発明の第4の実施形態を説明する。
【0135】
この第4の実施形態は、第3の実施形態と同様に、図5に示す回路のスイッチQNH3、QNH4のレイアウトに関している。
【0136】
図21、図23に示すように、スイッチQNH3、QNH4が配置される複数の列においては、信号BLSHFE、BLSHFOが供給されるゲートGCどうしを互いに共有しない。
【0137】
この根拠は、次の通りである。
【0138】
図24に、高電圧系トランジスタ201、202のゲートGCを、素子分離領域100の上を跨いで共有させたレイアウトを示す。このレイアウトにおいて、例えば共有されたゲートGCに20V程度の電圧が印加され、高電圧系トランジスタ201が高電圧(=10V程度)の信号を転送している時に、高電圧系トランジスタ202が低電圧(=0V程度)の信号を転送していると、これらのトランジスタのチャネル203、204をそれぞれソース/ドレインとし、素子分離領域100をゲート絶縁膜とするフィールドトランジスタFTrが極めて“オン”しやすい状況になる。
【0139】
図5、図22に示す回路のスイッチQNH3(QNH3−0、QNH3−n)、QNH4(QNH4−0、QNH4−n)も高電圧系トランジスタの一種である。このような事情に基づき、スイッチQNH3どうしで信号BLSHFEが供給されるゲートCG、およびスイッチQNH4どうしで信号BLSHFOが供給されるゲートCGは互いに共有しない。そして、図21、図23に示すようにゲートGCを互いに孤立させた上で、さらに互いにずらしあう。この構成により、フィールドトランジスタFTrを“オン”し難くしている。
【0140】
しかし、例えば昇圧回路を構成する高電圧系トランジスタ等とは異なり、スイッチQNH3、QNH4のゲートCGには、上述したように動作中、最大でも図7に示したデータの書き込み動作時の電圧Vtra(=5V程度)しか印加されない。したがって、ゲートGCどうしを互いに共有しても、図24に示す場合に比べて、フィールドトランジスタFTrは“オン”し難い。
【0141】
この事情に着目し、第4の実施形態では、図25に示すように、スイッチQNH3(QNH3−0、QNH3−n)どうしで信号BLSHFEが供給されるゲートCGを互いに共有し、スイッチQNH4(QNH4−0、QNH4−n)どうしで信号BLSHFOが供給されるゲートCGを互いに共有する。
【0142】
さらに互いにセンスアンプ兼ラッチ回路4のノードN4、ノードN5に接続されるソース拡散層(103,105:DN2)どうしも互いに共有する。
【0143】
この構成により、スイッチQNH3−0とQNH3−n、スイッチQNH4−0とQNH4−nとを互いにずらしあう必要がなくなり、その分回路面積を縮小できる。さらにコンタクト106の数を削減できた分、回路面積を縮小することができる。よって、センスアンプ近傍の周辺回路の面積を極めて効果的に縮小することができる。
【0144】
また、図26に示すように、共有化されたソース拡散層(103,105:DN2)においては、電圧Vcc程度の電圧しか印加されないので、図26に示すように、ノードDN2におけるコンタクト106からゲートGCまでの距離“c”を、ノードDN1におけるコンタクト106からゲートGCまでの距離“a”よりも小さくしても良い。
【0145】
この場合には、図25に示すレイアウトに比べて、さらに回路面積を縮小することができる。
【0146】
以上、第1〜第4の実施形態により説明したこの発明は、図5や図22に示す回路のスイッチQNH3、QNH4に限られて用いられる必要はなく、ドレインを高電圧系回路に電気的に接続し、ソースを低電圧系回路に電気的に接続するようなスイッチであれば、上述した効果を損なうことなく用いることができる。
【0147】
また、第1〜第4の実施形態では、メモリセルアレイにNANDセルを集積したNAND型EEPROMを例にとり説明したが、この発明はNAND型ばかりでなく、例えばNOR型、AND型((A.Nozoe : ISSCC, Digest of Technichal Papers,1995、H.Kume et al.;IEDM Tech.Dig.,Dec.1992,pp.991−993 )、DINOR型(S.Kobayashi : ISSCC, Digest of Technichal Papers,1995) 、NOR型の一種であるVirtual Ground Array型(Lee, et al. : Symposium on VLSI Circuits, Digest of Technichal Papers,1994)等、いかなるメモリセル/ユニットセルを持つEEPROMでも適用可能で有り、さらにはEEPROMに限らず、マスクROM、EPROM等などにも使用することができる。
【0148】
また、第1〜第4の実施形態では、Nチャネル型MOSトランジスタの例について示したが、この発明はPチャネル型MOSトランジスタにも同様に適用することができる。つまり、高電圧系Pチャネル型MOSトランジスタと低電圧系Pチャネル型MOSトランジスタとが用いられた半導体集積回路装置において、この発明を適用することにより、上記第1〜第4の実施形態と同様にチップ面積を縮小できる効果を得ることができる。
【0149】
【発明の効果】
以上説明したようにこの発明によれば、低電圧系トランジスタと高電圧系トランジスタとを1チップに混在している半導体集積回路装置の半導体素子の集積密度の向上や、回路面積の削減等の進展を加速できる絶縁ゲート型電界効果トランジスタを備えた不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図1】図1(A)はNANDセル1単位分の平面図、図1(B)はその等価回路図。
【図2】図2(A)は図1(A)中の2A−2A線に沿う断面図、図2(B)は図1(A)中の2B−2B線に沿う断面図。
【図3】図3はNAND型EEPROMのメモリセルアレイの等価回路図。
【図4】図4はNAND型EEPROMのブロック図。
【図5】図5はメモリ周辺回路の回路図。
【図6】図6は読み出し動作を示す動作波形図。
【図7】図7は書き込み動作を示す動作波形図。
【図8】図8は消去動作を示す動作波形図。
【図9】図9は高電圧系トランジスタの平面図。
【図10】図10は第1の実施形態に係る高電圧系トランジスタの平面図。
【図11】図11は低電圧系トランジスタの平面図。
【図12】図12は高電圧系トランジスタどうしを隣接させて配置した例を示す図。
【図13】図13は低電圧系トランジスタどうしを隣接させて配置した例を示す図。
【図14】図14は高電圧系トランジスタと高電圧/低電圧兼用型トランジスタとを隣接させて配置した第1の例を示す図。
【図15】図15は高電圧系トランジスタと高電圧/低電圧兼用型トランジスタとを隣接させて配置した第2の例を示す図。
【図16】図16は低電圧系トランジスタと高電圧/低電圧兼用型トランジスタとを隣接させて配置した第1の例を示す図。
【図17】図17は低電圧系トランジスタと高電圧/低電圧兼用型トランジスタとを隣接させて配置した第2の例を示す図。
【図18】図18は高電圧/低電圧兼用型トランジスタどうしを隣接させて配置した第1の例を示す図。
【図19】図19は高電圧/低電圧兼用型トランジスタどうしを隣接させて配置した第2の例を示す図。
【図20】図20は高電圧/低電圧兼用型トランジスタどうしを隣接させて配置した第3の例を示す図。
【図21】図21はスイッチQNH3、QNH4のレイアウトを示す平面図。
【図22】図22は図21に示すレイアウトの等価回路図。
【図23】図23は第3の実施形態に係るスイッチQNH3、QNH4のレイアウトを示す平面図。
【図24】図24は高電圧系トランジスタのレイアウトの問題点を示す図。
【図25】図25は第4の実施形態に係るスイッチQNH3、QNH4のレイアウトを示す平面図。
【図26】図25は第4の実施形態に係るスイッチQNH3、QNH4のレイアウトの他の例を示す平面図。
【図27】図27はNANDセルの等価回路図。
【符号の説明】
1…NAND型EEPROM、
2…メモリセルアレイ、
3…ローデコーダ、
4…センスアンプ兼ラッチ回路、
5…ワード/ビット線制御信号発生回路、
6…セルウェル電圧制御回路、
7…アドレスバッファ、
8…IOバッファ、
9…コマンドバッファ、
10…カラムデコーダ、
11…p− 型シリコン基板(またはp− 型ウェル)、
12…プリチャージ回路、
13…ゲート絶縁膜、
14−1〜14−8…浮遊ゲート、
15…第2のゲート絶縁膜、
16−1〜16−8…制御ゲート、
17…CVD酸化膜、
18…ビット線、
100…素子分離領域、
101…p型フィールドストッパー、
102…n型拡散層、
103…n型拡散層、
104…n+ 型拡散層、
105…n+ 型拡散層、
106…コンタクト。
Claims (9)
- 不揮発性メモリセルが配置されたメモリセルアレイを含む高電圧系回路と、
センスアンプ回路を含む低電圧系回路と、
前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、信号が入力されるゲートとを有する絶縁ゲート型電界効果トランジスタとを具備し、
前記絶縁ゲート型電界効果トランジスタのゲートから素子分離領域までの前記ソースの距離は、前記ゲートから前記素子分離領域までの前記ドレインの距離よりも短いことを特徴とする不揮発性半導体記憶装置。 - 不揮発性メモリセルが配置されたメモリセルアレイを含む高電圧系回路と、
センスアンプ回路を含む低電圧系回路と、
前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、第1の信号が入力されるゲートとを有する第1の絶縁ゲート型電界効果トランジスタと、
前記第1の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に配置され、前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、第2の信号が入力されるゲートとを有する第2の絶縁ゲート型電界効果トランジスタと、
前記第1、第2の絶縁ゲート型電界効果トランジスタが配置される列に隣接した列に、前記第1の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、前記第2の信号が入力されるゲートとを有する第3の絶縁ゲート型電界効果トランジスタと、
前記第3の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に、前記第2の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、前記第1の信号が入力されるゲートとを有する第4の絶縁ゲート型電界効果トランジスタとを具備し、
前記第1、第2、第3、第4の絶縁ゲート型電界効果トランジスタのゲートから素子分離領域までの前記ソースの距離は、前記ゲートから前記素子分離領域までの前記ドレインの距離よりも短く、
前記第1、第2の絶縁ゲート型電界効果トランジスタは前記ソースどうしが隣接し、
前記第3、第4の絶縁ゲート型電界効果トランジスタは前記ドレインどうしが隣接し、
前記第1、第2の絶縁ゲート型電界効果トランジスタと、前記第3、第4の絶縁ゲート型電界効果トランジスタとが、互いにずれあうことを特徴とする不揮発性半導体記憶装置。 - 前記第1、第2、第3、第4の絶縁ゲート型電界効果トランジスタは、前記ゲートを互いに共有しないことを特徴とする請求項2に記載の不揮発性半導体記憶装置。
- 前記第1の絶縁ゲート型電界効果トランジスタのソースと前記第2の絶縁ゲート型電界効果トランジスタのソースとの間の前記素子分離領域の幅は、前記第1の絶縁ゲート型電界効果トランジスタのドレインと、前記第2の絶縁ゲート型電界効果トランジスタのドレインとの間の前記素子分離領域の幅よりも小さいことを特徴とする請求項2に記載の不揮発性半導体記憶装置。
- 前記素子分離領域の下に形成されるフィールドストッパーを、さらに 、具備し、
前記フィールドストッパーは、前記第1、第2の絶縁ゲート型電界効果トランジスタのソースに接し、前記第3、第4の絶縁ゲート型電界効果トランジスタのドレインから離れていることを特徴とする請求項3に記載の不揮発性半導体記憶装置。 - 不揮発性メモリセルが配置されたメモリセルアレイを含む高電圧系回路と、
センスアンプ回路を含む低電圧系回路と、
前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、第1の信号が入力されるゲートとを有する第1の絶縁ゲート型電界効果トランジスタと、
前記第1の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に配置され、前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、第2の信号が入力されるゲートとを有する第2の絶縁ゲート型電界効果トランジスタと、
前記第1、第2の絶縁ゲート型電界効果トランジスタが配置される列に隣接した列に、前記第1の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、前記第1の信号が入力されるゲートとを有する第3の絶縁ゲート型電界効果トランジスタと、
前記第3の絶縁ゲート型電界効果トランジスタが配置される列と同じ列に、前記第2の絶縁ゲート型電界効果トランジスタに隣接して配置され、前記高電圧系回路に電気的に接続され、最大で第1の電圧が印加されるドレインと、前記低電圧系回路に電気的に接続され、最大で第1の電圧よりも低い第2の電圧が印加されるソースと、前記第2の信号が入力されるゲートとを有する第4の絶縁ゲート型電界効果トランジスタとを具備し、
前記第1、第2の絶縁ゲート型電界効果トランジスタは前記ソースどうしを共有し、
前記第3、第4の絶縁ゲート型電界効果トランジスタは前記ソースどうしを共有し、
前記第1、第3の絶縁ゲート型電界効果トランジスタは前記ゲートどうしを共有し、
前記第2、第4の絶縁ゲート型電界効果トランジスタは前記ゲートどうしを共有し、
前記第1、第2、第3、第4の絶縁ゲート型電界効果トランジスタは、前記ソースのコンタクトと前記ゲートとの間の距離が、前記ドレインのコンタクトと前記ゲートとの間の距離よりも小さいことを特徴とする不揮発性半導体記憶装置。 - 前記第1の電圧は書き込み電圧および消去電圧のいずれかであり、前記第2の電圧は電源電圧およびチップ内の降圧電圧のいずれかであることを特徴とする請求項1乃至請求項6いずれか一項に記載の不揮発性半導体記憶装置。
- 前記ドレインはビット線に電気的に接続され、前記ソースはセンスアンプ回路に電気的に接続されることを特徴とする請求項7に記載の不揮発性半導体記憶装置。
- 前記第1の電圧は消去電圧であり、前記第2の電圧は電源電圧およびチップ内の降圧電圧のいずれかであり、
前記ドレインは、電荷を基板側に引き抜くことでデータが消去されるメモリセルが接続されるビット線に電気的に接続され、前記ソースはセンスアンプ回路に電気的に接続されることを特徴とする請求項1乃至請求項6いずれか一項に記載の不揮発性半導体記憶装置。
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