JP3895855B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係わり、特に、ＦＥＴＭＯＳ構造のメモリセルを複数個接続してメモリセルユニットを構成した不揮発性半導体記憶装置の書き込み方法に関する。
【０００２】
【従来の技術】
近年、電気的に書き換え可能な複数のＥＥＰＲＯＭセルを用いて１つのメモリセルユニットを構成し、このメモリセルユニットにデータ線を接続した構造の不揮発性半導体記憶装置が開発されている。この構造の不揮発性半導体記憶装置は、データ線とのコンタクト数を減らすことができ、集積度を高めることが可能となる。
【０００３】
図６は、複数のＥＥＰＲＯＭセルにより構成されたＮＡＮＤセルの平面図であり、図７及び図８はそれぞれ図６における７−７線、８−８線に沿った断面図である。以下、同一の構成要素には同一の符号を付す。
【０００４】
図６、図７及び図８に示すように、ＮＡＮＤセルにおいて、例えばｎ型シリコン基板１４内にはｐ型ウェル１２が形成され、ｐ型ウェル１２の表面領域には素子分離絶縁膜３２が選択的に形成される。
【０００５】
続いて、素子分離絶縁膜３２で囲まれた領域に、例えば４個のＥＥＰＲＯＭセルからなるメモリセルＭ１１〜Ｍ１４と２つの選択トランジスタＱＳ１、ＱＳ２よりなるＮＡＮＤセルが形成される。
【０００６】
ＮＡＮＤセルを構成するメモリセルにおいて、素子分離絶縁膜３２で囲まれたｐ型ウェル１２上に第１ゲート絶縁膜３０が形成され、第１ゲート絶縁膜３０上に例えば多結晶シリコン膜よりなる浮遊ゲート１６（１６−１〜１６−４）が形成される。さらに、浮遊ゲート１６上に第２ゲート絶縁膜３４が形成され、第２ゲート絶縁膜３４上に例えば多結晶シリコン膜よりなる制御ゲート１８（１８−１〜１８−４）が形成される。
【０００７】
選択トランジスタＱＳ１、ＱＳ２において、ｐ型ウェル１２上にはゲート絶縁膜が形成され、このゲート絶縁膜上に多結晶シリコンよりなるゲート電極２０、２２が形成される。ゲート電極２０、２２は、図８に示すように、１層目２０ａ，２２ａが浮遊ゲート１６と同時に形成され、２層目２０ｂ，２２ｂが制御ゲート１８と同時に形成される。なお、ゲート電極２０、２２は、図示せぬ所要の部分で１層目２０ａ、２２ａと２層目２０ｂ、２２ｂとがそれぞれ導通接続されている。
【０００８】
また、図６に示すように、メモリセルの制御ゲート１８−１〜１８−４は、行方向に連続的に形成され、隣接するＮＡＮＤセルのメモリセルの制御ゲートと接続されて、ワード線ＷＬ１〜ＷＬ４となる。ワード線ＷＬ１〜ＷＬ４の電位をそれぞれＶcg1 〜Ｖcg4 と表す。選択トランジスタＱＳ１、ＱＳ２のゲート電極２０、２２も同様に行方向に連続的に形成され、それぞれ選択ゲート線ＳＧ１、ＳＧ２となる。選択ゲート線ＳＧ１、ＳＧ２の電位をそれぞれＶsg1 、Ｖsg2 と表す。
【０００９】
図８に示すように、前記ｐ型ウェル１２内には、ソース・ドレイン領域となるｎ型拡散層４０、４２、４４、４６、４８、５０、５２が形成されている。ｎ型拡散層４０、４２、４４、４６、４８、５０、５２は隣接するメモリセル同士及び隣接するメモリセルと選択トランジスタにより共用される。この結果、選択トランジスタＱＳ１、メモリセルＭ１１〜Ｍ１４及び選択トランジスタＱＳ２の電流経路が直列に接続され、ＮＡＮＤセルが構成される。選択トランジスタＱＳ１のドレイン領域４０は、ｎ+ 型拡散層５４内に形成され、このドレイン領域４０は、コンタクト開口２６を介してビット線ＢＬ１２４に接続される。また、選択トランジスタＱＳ２のソース領域５２は、ソース線に接続されている。
【００１０】
図９は、上記構成のＮＡＮＤセルを複数個アレイ状に配置したＮＡＮＤ型ＥＥＰＲＯＭを示している。
一般に、同一のワード線に接続されたメモリセルの集合は、１ページと呼ばれる。また、同一の選択ゲート線に接続されたドレイン側の選択トランジスタ群と同一の選択ゲート線に接続されたソース側の選択トランジスタ群とに挟まれたページの集合は、１ＮＡＮＤブロック又は単に１ブロックと呼ばれる。通常、１ブロックは、独立に消去可能な最小単位となる。
【００１１】
例えば、図９において、ワード線ＷＬ１に接続されたメモリセルＭ１１、Ｍ２１、…、Ｍｎ１により１つのページが構成される。また、ドレイン側の選択トランジスタＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１とソース側の選択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２ｎに挟まれたメモリセルＭ１１、Ｍ１２、…、Ｍｎ３、Ｍｎ４により１ブロックが構成される。選択トランジスタＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１のドレインはそれぞれビット線ＢＬ１、ＢＬ２、…、ＢＬｎに接続され、選択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２ｎのソースにはソース電位Ｖｓが供給される。
【００１２】
以下、図９に示したＮＡＮＤ型ＥＥＰＲＯＭの動作を説明する。
図１０はＮＡＮＤセルの各部の電圧を示し、図１１はＮＡＮＤセルの各動作でのバイアス状態を示す。
【００１３】
先ず、データ消去動作を説明する。
データの消去は、１ＮＡＮＤブロック単位で行われる。その際、同一のＮＡＮＤブロック内のメモリセルの記憶内容は同時に消去される。先ず、消去するＮＡＮＤブロックにおいて、選択ゲート線ＳＧ１、ＳＧ２の電位Ｖsg1 及びＶsg2 を高電位ＶＰＰ（例えば１８Ｖ）とする。選択されたＮＡＮＤブロックにおいて、全てのワード線の電位Ｖcg1 〜Ｖcg4 を接地電位Ｖss（例えば０Ｖ）とし、ｐ型ウェルの電位Ｖwell及びｎ型基板の電位Ｖsub を高電圧ＶＰＰ（例えば１８Ｖ）とする。ビット線ＢＬ１、ＢＬ２、…、の電位Ｖbit1、Ｖbit2、…、をそれぞれ例えば１８Ｖとする。これにより、全てのメモリセルにおいて浮遊ゲートから基板に電子が放出され、メモリセルの閾値電圧は負の方向にシフトする。通常、この状態を“１”状態と定義する。また、チップ全体のデータを消去する場合は、全てのＮＡＮＤブロックを選択状態にする。
【００１４】
次に、データの書き込み動作を説明する。
データの書き込みは、例えばビット線から最も離れた位置のメモリセルから順にページ毎に行う。すなわち、先ず、ソース線ＳＬ側の選択ゲート線ＳＧ２に０Ｖを与えてこのトランジスタをカットオフさせた状態において、“０”データを書き込むべきメモリセルが接続されている書き込みビット線ＢＬ１乃至ＢＬｎにＶss（０Ｖ）を与える。そして、“１”データを書き込むメモリセルが接続されている非書き込みビット線ＢＬ１乃至ＢＬｎには、ドレイン側の選択ゲート線ＳＧ１と同じ電圧、それ以上の電圧、或いはドレイン側の選択ゲート線の電圧より小さくてもドレイン側の選択トランジスタが十分カットオフする電圧（例えば３Ｖ）を与えて、各ビット線ＢＫ１乃至ＢＬｎにおいて、書き込みの選択と非選択（書き込み禁止）の区別を行うことになる。
【００１５】
このような状態において、ＮＡＮＤブロック内の書き込みを行うページに対応するワード線には高電圧ＶＰＰ（例えば２０Ｖ）を印加し、その他の非選択ワード線には中間電位ＶＭ（例えば１０Ｖ）を供給する。ビット線にＶssが印加されたとき（“０”書き込み）、その電位は選択ワード線と接続されたメモリセルの拡散層及びチャネル部まで伝達されており、浮遊ゲートに電子が注入される。これによりそのメモリセルの閾値電圧は正方向にシフトする。通常、この状態を“０”状態と定義する。ビット線に３Ｖが印加されたとき（“１”書き込み）、選択されたワード線と接続されたメモリセルのチャネルに３Ｖ或いは３Ｖ−Ｖth（Ｖthはドレイン側の選択トランジスタの閾値電圧）が伝達された後、選択トランジスタがカットオフする。このため、フローティング状態となったＮＡＮＤセルの拡散層及びチャネルの電位がＶＰＰ又はＶＭの印加されたワード線との容量結合により上昇する。したがって、メモリセルに電子は注入されず、閾値電圧は変化せず負のままである。このような書き込み動作を、メモリセルＭ１４、Ｍ１３、Ｍ１２、Ｍ１１の順に繰り返す。
【００１６】
次に、データの読み出し動作を説明する。先ず、ＮＡＮＤブロック内の選択されたメモリセル、例えば図１０においては、メモリセルＭ１４の制御ゲートの電位Ｖcg4 をＶss（０Ｖ）とし、それ以外の制御ゲートの電位及び選択トランジスタのゲート電位を外部電源電圧Ｖcc（例えば５Ｖ）とする。その際、選択メモリセルに電流が流れるか否かを検出し、データの判別を行う。
【００１７】
【発明が解決しようとする課題】
ところで、ＮＡＮＤ型ＥＥＰＲＯＭは、データの書き込み時に次のような問題を有している。
図１２はデータの書き込み時における動作を取り出して示している。ビット線に３Ｖが印加されたメモリセルについて述べる。上記書き込み方法では、Ｖcg1 〜Ｖcg4 を１０Ｖ又は２０Ｖに上げるため、メモリセルＭ１〜Ｍ４の拡散層、及びチャネル部の電位は約８Ｖ程度に上昇する。この時、選択トランジスタＱＳ１はバックゲート効果によりカットオフされる。しかし、ビット線に印加される電圧が低下された場合、選択トランジスタＱＳ１はカットオフし難くなる。
【００１８】
また、素子分離絶縁膜にＳＴＩ（Shallow Trench Isolation）を用いた場合、ＬＯＣＯＳに比べてチャネル領域の不純物濃度が低くなるため、選択トランジスタＱＳ１のバックゲート効果が少なくなり、一層カットオフし難くなる。このため、メモリセルＭ１〜Ｍ４の拡散層の電位はビット線に抜け、約８Ｖに上昇した電位が低下し、誤書き込みが発生する原因となっていた。
【００１９】
さらに、外部電源電圧Ｖccが低電圧化するに伴い、ビット線に印加する電圧、選択トランジスタのゲートに印加する電圧が低下される傾向にある。このため、データの書き込み時にメモリセルの拡散層に転送される電圧が低くなり、誤書き込みが生じ易くなるという問題を有している。
【００２０】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、ビット線及び選択ゲート線に印加される電圧が低下された場合や、ＳＴＩを使用する場合においても、誤書き込みを防止することが可能な不揮発性半導体記憶装置を提供することである。
【００２４】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の第１の態様は、半導体基板上で電気的に書き換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットが複数個マトリクス状に配置されたメモリセルアレイと、前記メモリセルユニットのビット線側の端部に設けられ、前記メモリセルユニットを選択するための選択トランジスタが複数個接続されてなる選択ゲート線を具備する不揮発性半導体記憶装置において、データの書き込み時に、前記選択ゲート線の電圧Ｖ sg を第１の電圧として前記選択トランジスタを通じて前記メモリセルユニットに前記ビット線の電圧を転送した後、前記選択ゲート線の電圧Ｖ sg と前記メモリセルアレイが形成されている半導体基板面の電圧Ｖ well をそれぞれＶ th （Ｖ well ）＜Ｖ sg ＜Ｖ bit ＋Ｖ th （−Ｖ bit ＋Ｖ well ）（但し、Ｖ th （ｘ）は前記半導体基板面にｘボルトを印加したときの選択トランジスタの閾値電圧、Ｖ bit はビット線の電圧）且つ、Ｖ well ＜０の範囲の第２の電圧に設定し、且つ前記第２の電圧と、非書き込みのビット線の電圧Ｖ bit を共に外部電源電圧より高い電圧に設定することを特徴とする。
【００２６】
本発明の不揮発性半導体記憶装置の第２の態様は、半導体基板上で電気的に書き換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットが複数個マトリクス状に配置されたメモリセルアレイと、前記メモリセルユニットのビット線側の端部に設けられ、前記メモリセルユニットを選択するための選択トランジスタが複数個接続されてなる選択ゲート線とを具備する不揮発性半導体記憶装置において、データの書き込み時に、前記選択ゲート線の電圧を電源電圧より高い第１の電圧に設定して、前記選択トランジスタを通じて前記メモリセルユニットに前記ビット線の電圧を転送した後、前記選択ゲート線の電圧を前記第１の電圧より低く電源電圧より高い第２の電圧に設定して、少なくとも一部の選択トランジスタをカットオフさせ、前記選択ゲート線の電圧が前記第２の電圧に設定されているとき、前記メモリセルアレイが形成されている半導体基板面の電圧を接地電位より低い電圧に設定することを特徴とする。
【００２８】
本発明の不揮発性半導体記憶装置の第３の態様は、半導体基板上で電気的に書き換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットが複数個マトリクス状に配置されたメモリセルアレイと、前記メモリセルユニットのビット線側の端部に設けられ、前記メモリセルユニットを選択するための選択トランジスタが複数個接続されてなる選択ゲート線とを具備する不揮発性半導体記憶装置において、データの書き込み時に、前記選択トランジスタを通じて前記メモリセルユニットに前記ビット線の電圧を転送した後、前記選択ゲート線の電圧を電源電圧より高い電圧、前記メモリセルアレイが形成されている半導体基板面の電圧を接地電位より低い電圧に設定して、少なくとも一部の選択トランジスタをカットオフさせることを特徴とする。
【００３０】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を説明する。
図２は、本発明が適用される不揮発性半導体記憶装置を示す構成図である。メモリセルアレイ１は行方向及び列方向にマトリックス状に配列された図示せぬ複数のＮＡＮＤセル、これらＮＡＮＤセルに接続されたワード線、ビット線、選択ゲート線、ソース線を含んでいる。このメモリセルアレイ１にはビット線制御回路２、行選択手段としてのローデコーダ３、メモリセルアレイ１が形成されるＰ型領域（ｐ基板又はｐ型ウェル）の電位Ｖwellを制御する基板電位制御回路４が接続されている。前記ビット線制御回路２は、主としてＣＭＯＳフリップフロップ回路によって構成されたセンスアンプ／データラッチ回路を含んでいる。このフリップフロップ回路はメモリセルに書込むべきデータのラッチ、ビット線の電位を検出するためのセンス動作、書込み後のベリファイ読出しのためのセンス動作、さらに、再書込みされるデータのラッチを行う。このビット線制御回路２には、入出力されるデータを保持するデータ入出力バッファ５、及び列選択手段としてのカラムデコーダ６が接続されている。
【００３１】
アドレスバッファ７は前記ローデコーダ３及びカラムデコーダ６に接続されている。アドレスバッファ７からのアドレス信号はローデコーダ３及びカラムデコーダ６に供給される。これらローデコーダ３及びカラムデコーダ６はアドレス信号に応じて、メモリセルアレイ１の所定のワード線、ビット線を選択する。
【００３２】
タイミング制御回路８は不揮発性半導体記憶装置の書込み動作、読出し動作、ベリファイ動作等を制御するための信号を生成する。昇圧回路９は前記ローデコーダ３及びビット線制御回路２に接続されている。この昇圧回路９は前記タイミング制御回路８から供給される信号に応じて、電源電圧Ｖccから書込み電圧（例えば２０Ｖ）、ビット線の電位Ｖbit1、Ｖbit2（非書き込み時）、選択ゲート線の電位Ｖsg1 、Ｖsg2 等を発生する。前記ビット線の電位Ｖbit1、Ｖbit2は前記ビット線制御回路２に供給され、前記選択ゲート線の電位Ｖsg1 、Ｖsg2 は前記ローデコーダ３に供給される。
【００３３】
図１３は、前記基板電位制御回路４を示している。この基板電位制御回路４は、例えば負電位生成回路４１と基板電位切り換え回路４２により構成されている。前記負電位生成回路４１は、例えば２個の降圧回路４１ａ、４１ｂにより構成されている。これら降圧回路４１ａ、４１ｂは同一構成であり、クロック信号φ１〜φ４に応じて電源電圧より低い負電位ＶBBを生成する。２個の降圧回路を用いる理由は大きな電流を得るためであり、所要の電流量を得ることができれば、１個の回路で構成することも可能である。
【００３４】
基板電位切り換え回路４２は、メモリセルの書き込み動作や読み出し動作等に応じて負電位生成回路４１の出力電位、又は接地電位ＶSSを選択し、メモリセルアレイが形成されるＰ型領域に供給する。
【００３５】
図１４は、前記降圧回路４１ａの一例を示している。この降圧回路４１ａは入力端Ａ〜Ｄに供給されるクロック信号φ１〜φ４に応じて動作するポンプ回路であり、複数のキャパシタＣ１〜Ｃ４、複数のＰチャネルトランジスタＱ１〜Ｑ８、複数のインバータ回路Ｉ１〜Ｉ８により構成されている。
【００３６】
クロック信号φ１、φ２は相補的な信号であり、クロック信号φ３はクロック信号φ１のハイレベルの期間にハイレベルとなる信号、クロック信号φ４はクロック信号φ２のハイレベルの期間にハイレベルとなる信号である。但し、クロック信号φ３、φ４のハイレベルの期間は、クロック信号φ１、φ２のハイレベルの期間より短く設定されている。
【００３７】
上記降圧回路４１ａにおいて、キャパシタＣ１は入力端Ｄに供給されたクロック信号φ１に応じてノードＮ１に電位−Ｖccを発生する。次いで、キャパシタＣ３は入力端Ａに供給されるクロック信号φ３に応じてノードＮ４に電位−Ｖccを発生する。このため、トランジスタＴ１がオンされ、ノードＮ３の電位が放電される。
【００３８】
この後、キャパシタＣ２は入力端Ｂに供給されたクロック信号φ２に応じてノードＮ２に電位−Ｖccを発生する。続いて、キャパシタＣ３はクロック信号φ４に応じてノードＮ５に電位−Ｖccを発生する。このため、トランジスタＴ２、Ｔ３がオンとなり、ノードＮ１の電位はトランジスタＴ２を介してノードＮ３に転送される。このノードＮ３の電位はトランジスタＴ２の閾値電圧Ｖthだけ低い−Ｖcc＋Ｖthとなる。ノードＮ３とＮ２は接続されているため、ノードＮ２及びＮ３の電位は−Ｖcc＋Ｖth＋（−Ｖcc）＝−２Ｖcc＋Ｖthとなる。この電位はトランジスタＴ２と同時にオンとなるトランジスタＴ３を介して出力端に出力される。したがって、この出力端から出力される負電位ＶBBは、トランジスタＴ２の閾値電圧Ｖthだけ低い電位−２Ｖcc＋２Ｖthとなる。前記キャパシタＣ３、Ｃ４はトランジスタＴ１、Ｔ２の転送能力を高める作用を有している。トランジスタＴ４〜Ｔ６はダイオードである。
【００３９】
図１５は前記基板電位切り換え回路４２の一例を示している。この基板電位切り換え回路４２において、Ｎチャネルトランジスタ４２ａの電流通路の一端には前記負電位生成回路４１から出力された負電位ＶBBが供給され、Ｎチャネルトランジスタ４２ｂの電流通路の一端には接地電位ＶSSが供給されている。これらトランジスタ４２ａ、４２ｂの電流通路の他端は図示せぬウエルに接続されている。タイミング回路４２ｃは、メモリセルの書き込み動作や読み出し動作等を示す信号に応じてタイミング信号を生成し出力する。このタイミング信号はゲート制御回路４２ｄ、４２ｅの入力端に供給される。これらゲート制御回路４２ｄ、４２ｅの出力端は、トランジスタ４２ｂ、４２ａのゲートにそれぞれ接続されている。これらトランジスタ４２ａ、４２ｂは、ゲート制御回路４２ｄ、４２ｅの出力信号に応じて選択的にオンとされ、これらトランジスタ４２ａ、４２ｂを介して接地電位ＶSS、又は負電位ＶBBがウエルに供給される。
【００４０】
一方、図２に示すメモリセルアレイ１におけるＮＡＮＤセルは、例えば図６乃至図８に示す構成を有している。さらに、図３は、図２に示すメモリセルアレイ１の等価回路構成を示すものであり、要部のみを取り出して示す図である。この例では、４個のメモリセルと２個の選択トランジスタによりＮＡＮＤセル型ＥＥＰＲＯＭを構成しているが、これに限定されるものではない。
【００４１】
図１は、図３に示したＮＡＮＤセル型ＥＥＰＲＯＭにおける書き込み動作（プログラム動作）のタイミングチャートを示すものであり、例えばメモリセルＭ１４にデータを書き込む場合の動作を示している。なお、ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、書き込み及び消去は、基板（Ｐ型ウエル）と浮遊ゲート間のトンネル電流を用いて電荷を授受することにより行われる。
【００４２】
この第１の実施の形態の場合、外部電源電圧Ｖccは例えば１．８Ｖであり、非書き込みビット線の電圧、選択ゲート線の電位等、外部電源電圧より高い電圧は前記昇圧回路９により発生される。非書き込みビット線の電圧、選択ゲート線の電位を電源電圧より高くする理由は、誤書き込みを確実に防止するためである。
【００４３】
具体的には、図１に示すように、先ず、書き込みビット線ＢＬ１の電圧Ｖbit1は０Ｖに設定され、非書き込みビット線ＢＬ２の電圧Ｖbit2は、例えば３Ｖに設定される。選択ゲート線ＳＧ１の電位Ｖsg1 には第１の電圧として例えば５Ｖを印加し、メモリセルの拡散層に電圧Ｖdif を転送する。この時、制御ゲートの電位Ｖcg1 〜Ｖcg4 を例えば５Ｖとし、全部のメモリセルの拡散層、チャネル部の電位をＶdif とする。Ｖbit2＞Ｖsg1 −Ｖth（−Ｖdif ）のとき、電圧Ｖdif は（１）式に示すようになる。
【００４４】
Ｖdif ＝Ｖsg1 −Ｖth（−Ｖdif ） …（１）
（但し、Ｖth（−Ｖdif ）はＶdif がバックバイアスとしてかかった時の選択トランジスタの閾値電圧）
また、Ｖbit2＜Ｖsg1 −Ｖth（−Ｖdif ）のとき、電圧Ｖdif は（２）式に示すようになる。
【００４５】
Ｖdif ＝Ｖbit2 …（２）
この後、電圧Ｖsg1 を第２の電圧、例えば２Ｖに下げる。この電圧の下限は、Ｖbit1の０Ｖをメモリセル側に転送できる電圧であればよい。
【００４６】
次いで、ワード線ＷＬ１〜ＷＬ３の電圧Ｖcg1 〜Ｖcg3 を例えば１０Ｖとし、ワード線ＷＬ４の電圧Ｖcg4 を例えば２０Ｖに上昇させる。この時、Ｖdif は電圧Ｖcg1 〜Ｖcg4 に容量結合して例えば８Ｖに上昇し、メモリセルの誤書き込みを防止する。ワード線ＷＬ１〜ＷＬ４の電圧Ｖcg1 〜Ｖcg4 を上昇させる前に、選択ゲート線ＳＧ１の電圧Ｖsg1 を２Ｖに下げている。このため、選択トランジスタを確実にカットオフさせることができ、選択トランジスタを通してメモリセルも拡散層及びチャネルの電荷（Ｖdif ）がビット線に抜け、拡散層及びチャネルの電位が低下することを防止できる。したがって、メモリセルに対する誤書き込みを防止できる。
【００４７】
図１２に示す従来の書き込み方法の場合、ワード線ＷＬ１〜ＷＬ４の電圧Ｖcg1 〜Ｖcg4 を１０Ｖあるいは２０Ｖに上昇させるとき、選択ゲート線ＳＧ１の電圧Ｖsg1 は５Ｖのままである。このため、選択トランジスタがオンし、電圧Ｖdif がビット線ＢＬ２に抜け、非書き込みビット線に接続されたメモリセルに誤書き込みが生じるおそれがある。
【００４８】
これに対して、第１の実施の形態の場合、電圧Ｖsg1 を２Ｖに下げているのでその値は（３）式に示す範囲となる。
Ｖsg1 - Ｖbit2＜Ｖth（−Ｖbit2） …（３）
（３）式に示す関係を満足するとき、選択トランジスタはオフする。このため誤書き込みが発生せず、正常動作を行うことができる。すなわち、（３）式を変形すると
Ｖsg1 ＜Ｖbit2＋Ｖth（−Ｖbit2） …（４）
となる。
【００４９】
一方、Ｖbit1に接続された選択トランジスタがオンする条件により、この時のＶsg1 の範囲が決定される。すなわち、Ｖsg1 の範囲は（５）式のようになる。
Ｖth（０）＜Ｖsg1 ＜Ｖbit2＋Ｖth（−Ｖbit2）…（５）
但し、Ｖsg1 、Ｖbit2は、前述したように共に外部電源電圧より高い電圧である。したがって、非書き込みビット線が接続された選択トランジスタを確実にカットオフさせることができるため、誤書き込みを防止できる。すなわち、図３に示す非書き込みビット線に接続された選択トランジスタの各部の電圧をＶbit2、Ｖsg1 、Ｖdif （ビット線と反対側の拡散層の電圧）と設定し、この選択トランジスタのゲート及びビット線に昇圧した電圧を印加すると、Ｖbit2、Ｖsg1 、Ｖdif はウエルの電位Ｖwellより高くなる。このため、Ｖwellを下げたのと同様となり、バックゲート効果によりカットオフ能力を向上でき、誤書き込みを防止できる。
【００５０】
次に、図４を参照してこの発明の第２の実施の形態について説明する。
第２の実施の形態では、図４に示すように、選択ゲート線ＳＧ１の電圧Ｖsg1 を固定し、その代わりにワード線ＷＬ１〜ＷＬ４に中間電圧や書き込み電圧を印加する際に、ウェル１２に印加する電位Ｖwellを、０Ｖから負電位、例えば−１Ｖとする。これにより、選択トランジスタの閾値電圧Ｖthは上昇し、ワード線ＷＬ１〜ＷＬ４の電圧Ｖcg1 〜Ｖcg4 を１０Ｖあるいは２０Ｖに上昇させたときも、選択トランジスタをカットオフさせることができる。すなわち、第１の実施の形態における（５）式のＶbit2＋Ｖth（−Ｖbit2）をＶbit2＋Ｖth（−Ｖbit2＋Ｖwell）として、選択ゲート線ＳＧ１の電圧Ｖsg1 の範囲を拡大したことと等価となる。したがって、この実施の形態によっても誤書き込みを防止できる。さらに、このＶwellを印加する方法は、誤書き込みを防止するため、Ｖsgを高い電圧に設定したとき、より効果的となる。すなわち、次式
Ｖth（０）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ＋Ｖwell）
のＶsgを高く設定し、Ｖbit を固定した場合、Ｖwellを印加することにより、閾値電圧Ｖth（−Ｖbit ＋Ｖwell）を自由に高く設定することができる。
【００５１】
次に、図５を参照してこの発明の第３の実施の形態について説明する。
第３の実施の形態は、第１、第２の実施の形態で示した２つの方法を同時に行うようにしている。すなわち、図５に示すように、書き込み時に選択ゲート線ＳＧ１の電圧Ｖsg1 を、先ず、例えば５Ｖとし、この後５Ｖから２Ｖに下げる。これとともに、ウェルの電位Ｖwellを０Ｖから例えば−１Ｖに下げる。このように選択ゲート線の電圧Ｖsg1 とウェルの電位Ｖwellを制御することにより、選択トランジスタのカットオフ能力を強化でき、一層誤書き込みを防止できる。
【００５２】
なお、本発明は上述した各実施の形態に限定されるものではない。上記実施の形態では、ＮＡＮＤ型ＥＥＰＲＯＭを例に説明したが、これに限らず、選択ゲートを有する各種のＥＥＰＲＯＭに適用することができる。また、電荷蓄積層が浮遊ゲート型のＥＥＰＲＯＭに限らず、ＭＮＯＳ型のメモリセルを用いたＮＡＮＤ型ＥＥＰＲＯＭに適用することもできる。さらに、チャネルイオン注入等により情報を固定的に書き込んだＭＯＳトランジスタをメモリセルとする所謂マスクＲＯＭによりＮＡＮＤセル構成する場合に適用することも可能である。また、拡散層からなるビット線を有するグランドアレー型、ＡＮＤ型セル、及びサブビット線を有するＤＩＮＯＲ型にも適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形実施可能なことは勿論である。
【００５３】
【発明の効果】
以上述べたように、本発明によれば、データの書き込み時における選択ゲート線の電圧、ビット線の電圧、基板の電圧を適切な値とすることにより選択トランジスタを確実にカットオフさせることができる。したがって、ビット線及び選択ゲート線に印加される電圧が低下された場合や、ＳＴＩを使用する場合においても、誤書き込みを防止することが可能な不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すものであり、書き込み動作を示すタイミング図。
【図２】本発明が適用される不揮発性半導体記憶装置を示す構成図。
【図３】図２のメモリセルアレイの一部を示す回路図。
【図４】本発明の第２の実施の形態を示すものであり、書き込み動作を示すタイミング図。
【図５】本発明の第３の実施の形態を示すものであり、書き込み動作を示すタイミング図。
【図６】ＮＡＮＤセルの平面図。
【図７】図６の７−７線に沿った断面図。
【図８】図６の８−８線に沿った断面図。
【図９】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの等価回路図。
【図１０】ＮＡＮＤセルの各部の電圧を示す図。
【図１１】従来のＮＡＮＤセルの各動作でのバイアス状態を示す図。
【図１２】従来のＮＡＮＤセルの書き込み動作を示す図。
【図１３】図２の基板電位制御回路を示す構成図。
【図１４】図１３の降圧回路を示す回路図。
【図１５】図１３の基板電位切り換え回路を示す回路図。
【符号の説明】
１…メモリセルアレイ、
２…ビット線制御回路、
３…ローデコーダ、
４…基板電位制御回路、
６…カラムデコーダ、
９…昇圧回路、
ＱＳ１，ＱＳ２, ＱＳ３，ＱＳ４…選択トランジスタ、
Ｍ１１〜Ｍ１４，Ｍ２１〜Ｍ２２…メモリセル、
ＢＬ１，ＢＬ２…ビット線、
ＷＬ１〜ＷＬ４…ワード線。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係わり、特に、ＦＥＴＭＯＳ構造のメモリセルを複数個接続してメモリセルユニットを構成した不揮発性半導体記憶装置の書き込み方法に関する。
【０００２】
【従来の技術】
近年、電気的に書き換え可能な複数のＥＥＰＲＯＭセルを用いて１つのメモリセルユニットを構成し、このメモリセルユニットにデータ線を接続した構造の不揮発性半導体記憶装置が開発されている。この構造の不揮発性半導体記憶装置は、データ線とのコンタクト数を減らすことができ、集積度を高めることが可能となる。
【０００３】
図６は、複数のＥＥＰＲＯＭセルにより構成されたＮＡＮＤセルの平面図であり、図７及び図８はそれぞれ図６における７−７線、８−８線に沿った断面図である。以下、同一の構成要素には同一の符号を付す。
【０００４】
図６、図７及び図８に示すように、ＮＡＮＤセルにおいて、例えばｎ型シリコン基板１４内にはｐ型ウェル１２が形成され、ｐ型ウェル１２の表面領域には素子分離絶縁膜３２が選択的に形成される。
【０００５】
続いて、素子分離絶縁膜３２で囲まれた領域に、例えば４個のＥＥＰＲＯＭセルからなるメモリセルＭ１１〜Ｍ１４と２つの選択トランジスタＱＳ１、ＱＳ２よりなるＮＡＮＤセルが形成される。
【０００６】
ＮＡＮＤセルを構成するメモリセルにおいて、素子分離絶縁膜３２で囲まれたｐ型ウェル１２上に第１ゲート絶縁膜３０が形成され、第１ゲート絶縁膜３０上に例えば多結晶シリコン膜よりなる浮遊ゲート１６（１６−１〜１６−４）が形成される。さらに、浮遊ゲート１６上に第２ゲート絶縁膜３４が形成され、第２ゲート絶縁膜３４上に例えば多結晶シリコン膜よりなる制御ゲート１８（１８−１〜１８−４）が形成される。
【０００７】
選択トランジスタＱＳ１、ＱＳ２において、ｐ型ウェル１２上にはゲート絶縁膜が形成され、このゲート絶縁膜上に多結晶シリコンよりなるゲート電極２０、２２が形成される。ゲート電極２０、２２は、図８に示すように、１層目２０ａ，２２ａが浮遊ゲート１６と同時に形成され、２層目２０ｂ，２２ｂが制御ゲート１８と同時に形成される。なお、ゲート電極２０、２２は、図示せぬ所要の部分で１層目２０ａ、２２ａと２層目２０ｂ、２２ｂとがそれぞれ導通接続されている。
【０００８】
また、図６に示すように、メモリセルの制御ゲート１８−１〜１８−４は、行方向に連続的に形成され、隣接するＮＡＮＤセルのメモリセルの制御ゲートと接続されて、ワード線ＷＬ１〜ＷＬ４となる。ワード線ＷＬ１〜ＷＬ４の電位をそれぞれＶcg1 〜Ｖcg4 と表す。選択トランジスタＱＳ１、ＱＳ２のゲート電極２０、２２も同様に行方向に連続的に形成され、それぞれ選択ゲート線ＳＧ１、ＳＧ２となる。選択ゲート線ＳＧ１、ＳＧ２の電位をそれぞれＶsg1 、Ｖsg2 と表す。
【０００９】
図８に示すように、前記ｐ型ウェル１２内には、ソース・ドレイン領域となるｎ型拡散層４０、４２、４４、４６、４８、５０、５２が形成されている。ｎ型拡散層４０、４２、４４、４６、４８、５０、５２は隣接するメモリセル同士及び隣接するメモリセルと選択トランジスタにより共用される。この結果、選択トランジスタＱＳ１、メモリセルＭ１１〜Ｍ１４及び選択トランジスタＱＳ２の電流経路が直列に接続され、ＮＡＮＤセルが構成される。選択トランジスタＱＳ１のドレイン領域４０は、ｎ+ 型拡散層５４内に形成され、このドレイン領域４０は、コンタクト開口２６を介してビット線ＢＬ１２４に接続される。また、選択トランジスタＱＳ２のソース領域５２は、ソース線に接続されている。
【００１０】
図９は、上記構成のＮＡＮＤセルを複数個アレイ状に配置したＮＡＮＤ型ＥＥＰＲＯＭを示している。
一般に、同一のワード線に接続されたメモリセルの集合は、１ページと呼ばれる。また、同一の選択ゲート線に接続されたドレイン側の選択トランジスタ群と同一の選択ゲート線に接続されたソース側の選択トランジスタ群とに挟まれたページの集合は、１ＮＡＮＤブロック又は単に１ブロックと呼ばれる。通常、１ブロックは、独立に消去可能な最小単位となる。
【００１１】
例えば、図９において、ワード線ＷＬ１に接続されたメモリセルＭ１１、Ｍ２１、…、Ｍｎ１により１つのページが構成される。また、ドレイン側の選択トランジスタＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１とソース側の選択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２ｎに挟まれたメモリセルＭ１１、Ｍ１２、…、Ｍｎ３、Ｍｎ４により１ブロックが構成される。選択トランジスタＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１のドレインはそれぞれビット線ＢＬ１、ＢＬ２、…、ＢＬｎに接続され、選択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２ｎのソースにはソース電位Ｖｓが供給される。
【００１２】
以下、図９に示したＮＡＮＤ型ＥＥＰＲＯＭの動作を説明する。
図１０はＮＡＮＤセルの各部の電圧を示し、図１１はＮＡＮＤセルの各動作でのバイアス状態を示す。
【００１３】
先ず、データ消去動作を説明する。
データの消去は、１ＮＡＮＤブロック単位で行われる。その際、同一のＮＡＮＤブロック内のメモリセルの記憶内容は同時に消去される。先ず、消去するＮＡＮＤブロックにおいて、選択ゲート線ＳＧ１、ＳＧ２の電位Ｖsg1 及びＶsg2 を高電位ＶＰＰ（例えば１８Ｖ）とする。選択されたＮＡＮＤブロックにおいて、全てのワード線の電位Ｖcg1 〜Ｖcg4 を接地電位Ｖss（例えば０Ｖ）とし、ｐ型ウェルの電位Ｖwell及びｎ型基板の電位Ｖsub を高電圧ＶＰＰ（例えば１８Ｖ）とする。ビット線ＢＬ１、ＢＬ２、…、の電位Ｖbit1、Ｖbit2、…、をそれぞれ例えば１８Ｖとする。これにより、全てのメモリセルにおいて浮遊ゲートから基板に電子が放出され、メモリセルの閾値電圧は負の方向にシフトする。通常、この状態を“１”状態と定義する。また、チップ全体のデータを消去する場合は、全てのＮＡＮＤブロックを選択状態にする。
【００１４】
次に、データの書き込み動作を説明する。
データの書き込みは、例えばビット線から最も離れた位置のメモリセルから順にページ毎に行う。すなわち、先ず、ソース線ＳＬ側の選択ゲート線ＳＧ２に０Ｖを与えてこのトランジスタをカットオフさせた状態において、“０”データを書き込むべきメモリセルが接続されている書き込みビット線ＢＬ１乃至ＢＬｎにＶss（０Ｖ）を与える。そして、“１”データを書き込むメモリセルが接続されている非書き込みビット線ＢＬ１乃至ＢＬｎには、ドレイン側の選択ゲート線ＳＧ１と同じ電圧、それ以上の電圧、或いはドレイン側の選択ゲート線の電圧より小さくてもドレイン側の選択トランジスタが十分カットオフする電圧（例えば３Ｖ）を与えて、各ビット線ＢＫ１乃至ＢＬｎにおいて、書き込みの選択と非選択（書き込み禁止）の区別を行うことになる。
【００１５】
このような状態において、ＮＡＮＤブロック内の書き込みを行うページに対応するワード線には高電圧ＶＰＰ（例えば２０Ｖ）を印加し、その他の非選択ワード線には中間電位ＶＭ（例えば１０Ｖ）を供給する。ビット線にＶssが印加されたとき（“０”書き込み）、その電位は選択ワード線と接続されたメモリセルの拡散層及びチャネル部まで伝達されており、浮遊ゲートに電子が注入される。これによりそのメモリセルの閾値電圧は正方向にシフトする。通常、この状態を“０”状態と定義する。ビット線に３Ｖが印加されたとき（“１”書き込み）、選択されたワード線と接続されたメモリセルのチャネルに３Ｖ或いは３Ｖ−Ｖth（Ｖthはドレイン側の選択トランジスタの閾値電圧）が伝達された後、選択トランジスタがカットオフする。このため、フローティング状態となったＮＡＮＤセルの拡散層及びチャネルの電位がＶＰＰ又はＶＭの印加されたワード線との容量結合により上昇する。したがって、メモリセルに電子は注入されず、閾値電圧は変化せず負のままである。このような書き込み動作を、メモリセルＭ１４、Ｍ１３、Ｍ１２、Ｍ１１の順に繰り返す。
【００１６】
次に、データの読み出し動作を説明する。先ず、ＮＡＮＤブロック内の選択されたメモリセル、例えば図１０においては、メモリセルＭ１４の制御ゲートの電位Ｖcg4 をＶss（０Ｖ）とし、それ以外の制御ゲートの電位及び選択トランジスタのゲート電位を外部電源電圧Ｖcc（例えば５Ｖ）とする。その際、選択メモリセルに電流が流れるか否かを検出し、データの判別を行う。
【００１７】
【発明が解決しようとする課題】
ところで、ＮＡＮＤ型ＥＥＰＲＯＭは、データの書き込み時に次のような問題を有している。
図１２はデータの書き込み時における動作を取り出して示している。ビット線に３Ｖが印加されたメモリセルについて述べる。上記書き込み方法では、Ｖcg1 〜Ｖcg4 を１０Ｖ又は２０Ｖに上げるため、メモリセルＭ１〜Ｍ４の拡散層、及びチャネル部の電位は約８Ｖ程度に上昇する。この時、選択トランジスタＱＳ１はバックゲート効果によりカットオフされる。しかし、ビット線に印加される電圧が低下された場合、選択トランジスタＱＳ１はカットオフし難くなる。
【００１８】
また、素子分離絶縁膜にＳＴＩ（Shallow Trench Isolation）を用いた場合、ＬＯＣＯＳに比べてチャネル領域の不純物濃度が低くなるため、選択トランジスタＱＳ１のバックゲート効果が少なくなり、一層カットオフし難くなる。このため、メモリセルＭ１〜Ｍ４の拡散層の電位はビット線に抜け、約８Ｖに上昇した電位が低下し、誤書き込みが発生する原因となっていた。
【００１９】
さらに、外部電源電圧Ｖccが低電圧化するに伴い、ビット線に印加する電圧、選択トランジスタのゲートに印加する電圧が低下される傾向にある。このため、データの書き込み時にメモリセルの拡散層に転送される電圧が低くなり、誤書き込みが生じ易くなるという問題を有している。
【００２０】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、ビット線及び選択ゲート線に印加される電圧が低下された場合や、ＳＴＩを使用する場合においても、誤書き込みを防止することが可能な不揮発性半導体記憶装置を提供することである。
【００２４】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の第１の態様は、半導体基板上で電気的に書き換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットが複数個マトリクス状に配置されたメモリセルアレイと、前記メモリセルユニットのビット線側の端部に設けられ、前記メモリセルユニットを選択するための選択トランジスタが複数個接続されてなる選択ゲート線を具備する不揮発性半導体記憶装置において、データの書き込み時に、前記選択ゲート線の電圧Ｖ sg を第１の電圧として前記選択トランジスタを通じて前記メモリセルユニットに前記ビット線の電圧を転送した後、前記選択ゲート線の電圧Ｖ sg と前記メモリセルアレイが形成されている半導体基板面の電圧Ｖ well をそれぞれＶ th （Ｖ well ）＜Ｖ sg ＜Ｖ bit ＋Ｖ th （−Ｖ bit ＋Ｖ well ）（但し、Ｖ th （ｘ）は前記半導体基板面にｘボルトを印加したときの選択トランジスタの閾値電圧、Ｖ bit はビット線の電圧）且つ、Ｖ well ＜０の範囲の第２の電圧に設定し、且つ前記第２の電圧と、非書き込みのビット線の電圧Ｖ bit を共に外部電源電圧より高い電圧に設定することを特徴とする。
【００２６】
本発明の不揮発性半導体記憶装置の第２の態様は、半導体基板上で電気的に書き換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットが複数個マトリクス状に配置されたメモリセルアレイと、前記メモリセルユニットのビット線側の端部に設けられ、前記メモリセルユニットを選択するための選択トランジスタが複数個接続されてなる選択ゲート線とを具備する不揮発性半導体記憶装置において、データの書き込み時に、前記選択ゲート線の電圧を電源電圧より高い第１の電圧に設定して、前記選択トランジスタを通じて前記メモリセルユニットに前記ビット線の電圧を転送した後、前記選択ゲート線の電圧を前記第１の電圧より低く電源電圧より高い第２の電圧に設定して、少なくとも一部の選択トランジスタをカットオフさせ、前記選択ゲート線の電圧が前記第２の電圧に設定されているとき、前記メモリセルアレイが形成されている半導体基板面の電圧を接地電位より低い電圧に設定することを特徴とする。
【００２８】
本発明の不揮発性半導体記憶装置の第３の態様は、半導体基板上で電気的に書き換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットが複数個マトリクス状に配置されたメモリセルアレイと、前記メモリセルユニットのビット線側の端部に設けられ、前記メモリセルユニットを選択するための選択トランジスタが複数個接続されてなる選択ゲート線とを具備する不揮発性半導体記憶装置において、データの書き込み時に、前記選択トランジスタを通じて前記メモリセルユニットに前記ビット線の電圧を転送した後、前記選択ゲート線の電圧を電源電圧より高い電圧、前記メモリセルアレイが形成されている半導体基板面の電圧を接地電位より低い電圧に設定して、少なくとも一部の選択トランジスタをカットオフさせることを特徴とする。
【００３０】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を説明する。
図２は、本発明が適用される不揮発性半導体記憶装置を示す構成図である。メモリセルアレイ１は行方向及び列方向にマトリックス状に配列された図示せぬ複数のＮＡＮＤセル、これらＮＡＮＤセルに接続されたワード線、ビット線、選択ゲート線、ソース線を含んでいる。このメモリセルアレイ１にはビット線制御回路２、行選択手段としてのローデコーダ３、メモリセルアレイ１が形成されるＰ型領域（ｐ基板又はｐ型ウェル）の電位Ｖwellを制御する基板電位制御回路４が接続されている。前記ビット線制御回路２は、主としてＣＭＯＳフリップフロップ回路によって構成されたセンスアンプ／データラッチ回路を含んでいる。このフリップフロップ回路はメモリセルに書込むべきデータのラッチ、ビット線の電位を検出するためのセンス動作、書込み後のベリファイ読出しのためのセンス動作、さらに、再書込みされるデータのラッチを行う。このビット線制御回路２には、入出力されるデータを保持するデータ入出力バッファ５、及び列選択手段としてのカラムデコーダ６が接続されている。
【００３１】
アドレスバッファ７は前記ローデコーダ３及びカラムデコーダ６に接続されている。アドレスバッファ７からのアドレス信号はローデコーダ３及びカラムデコーダ６に供給される。これらローデコーダ３及びカラムデコーダ６はアドレス信号に応じて、メモリセルアレイ１の所定のワード線、ビット線を選択する。
【００３２】
タイミング制御回路８は不揮発性半導体記憶装置の書込み動作、読出し動作、ベリファイ動作等を制御するための信号を生成する。昇圧回路９は前記ローデコーダ３及びビット線制御回路２に接続されている。この昇圧回路９は前記タイミング制御回路８から供給される信号に応じて、電源電圧Ｖccから書込み電圧（例えば２０Ｖ）、ビット線の電位Ｖbit1、Ｖbit2（非書き込み時）、選択ゲート線の電位Ｖsg1 、Ｖsg2 等を発生する。前記ビット線の電位Ｖbit1、Ｖbit2は前記ビット線制御回路２に供給され、前記選択ゲート線の電位Ｖsg1 、Ｖsg2 は前記ローデコーダ３に供給される。
【００３３】
図１３は、前記基板電位制御回路４を示している。この基板電位制御回路４は、例えば負電位生成回路４１と基板電位切り換え回路４２により構成されている。前記負電位生成回路４１は、例えば２個の降圧回路４１ａ、４１ｂにより構成されている。これら降圧回路４１ａ、４１ｂは同一構成であり、クロック信号φ１〜φ４に応じて電源電圧より低い負電位ＶBBを生成する。２個の降圧回路を用いる理由は大きな電流を得るためであり、所要の電流量を得ることができれば、１個の回路で構成することも可能である。
【００３４】
基板電位切り換え回路４２は、メモリセルの書き込み動作や読み出し動作等に応じて負電位生成回路４１の出力電位、又は接地電位ＶSSを選択し、メモリセルアレイが形成されるＰ型領域に供給する。
【００３５】
図１４は、前記降圧回路４１ａの一例を示している。この降圧回路４１ａは入力端Ａ〜Ｄに供給されるクロック信号φ１〜φ４に応じて動作するポンプ回路であり、複数のキャパシタＣ１〜Ｃ４、複数のＰチャネルトランジスタＱ１〜Ｑ８、複数のインバータ回路Ｉ１〜Ｉ８により構成されている。
【００３６】
クロック信号φ１、φ２は相補的な信号であり、クロック信号φ３はクロック信号φ１のハイレベルの期間にハイレベルとなる信号、クロック信号φ４はクロック信号φ２のハイレベルの期間にハイレベルとなる信号である。但し、クロック信号φ３、φ４のハイレベルの期間は、クロック信号φ１、φ２のハイレベルの期間より短く設定されている。
【００３７】
上記降圧回路４１ａにおいて、キャパシタＣ１は入力端Ｄに供給されたクロック信号φ１に応じてノードＮ１に電位−Ｖccを発生する。次いで、キャパシタＣ３は入力端Ａに供給されるクロック信号φ３に応じてノードＮ４に電位−Ｖccを発生する。このため、トランジスタＴ１がオンされ、ノードＮ３の電位が放電される。
【００３８】
この後、キャパシタＣ２は入力端Ｂに供給されたクロック信号φ２に応じてノードＮ２に電位−Ｖccを発生する。続いて、キャパシタＣ３はクロック信号φ４に応じてノードＮ５に電位−Ｖccを発生する。このため、トランジスタＴ２、Ｔ３がオンとなり、ノードＮ１の電位はトランジスタＴ２を介してノードＮ３に転送される。このノードＮ３の電位はトランジスタＴ２の閾値電圧Ｖthだけ低い−Ｖcc＋Ｖthとなる。ノードＮ３とＮ２は接続されているため、ノードＮ２及びＮ３の電位は−Ｖcc＋Ｖth＋（−Ｖcc）＝−２Ｖcc＋Ｖthとなる。この電位はトランジスタＴ２と同時にオンとなるトランジスタＴ３を介して出力端に出力される。したがって、この出力端から出力される負電位ＶBBは、トランジスタＴ２の閾値電圧Ｖthだけ低い電位−２Ｖcc＋２Ｖthとなる。前記キャパシタＣ３、Ｃ４はトランジスタＴ１、Ｔ２の転送能力を高める作用を有している。トランジスタＴ４〜Ｔ６はダイオードである。
【００３９】
図１５は前記基板電位切り換え回路４２の一例を示している。この基板電位切り換え回路４２において、Ｎチャネルトランジスタ４２ａの電流通路の一端には前記負電位生成回路４１から出力された負電位ＶBBが供給され、Ｎチャネルトランジスタ４２ｂの電流通路の一端には接地電位ＶSSが供給されている。これらトランジスタ４２ａ、４２ｂの電流通路の他端は図示せぬウエルに接続されている。タイミング回路４２ｃは、メモリセルの書き込み動作や読み出し動作等を示す信号に応じてタイミング信号を生成し出力する。このタイミング信号はゲート制御回路４２ｄ、４２ｅの入力端に供給される。これらゲート制御回路４２ｄ、４２ｅの出力端は、トランジスタ４２ｂ、４２ａのゲートにそれぞれ接続されている。これらトランジスタ４２ａ、４２ｂは、ゲート制御回路４２ｄ、４２ｅの出力信号に応じて選択的にオンとされ、これらトランジスタ４２ａ、４２ｂを介して接地電位ＶSS、又は負電位ＶBBがウエルに供給される。
【００４０】
一方、図２に示すメモリセルアレイ１におけるＮＡＮＤセルは、例えば図６乃至図８に示す構成を有している。さらに、図３は、図２に示すメモリセルアレイ１の等価回路構成を示すものであり、要部のみを取り出して示す図である。この例では、４個のメモリセルと２個の選択トランジスタによりＮＡＮＤセル型ＥＥＰＲＯＭを構成しているが、これに限定されるものではない。
【００４１】
図１は、図３に示したＮＡＮＤセル型ＥＥＰＲＯＭにおける書き込み動作（プログラム動作）のタイミングチャートを示すものであり、例えばメモリセルＭ１４にデータを書き込む場合の動作を示している。なお、ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、書き込み及び消去は、基板（Ｐ型ウエル）と浮遊ゲート間のトンネル電流を用いて電荷を授受することにより行われる。
【００４２】
この第１の実施の形態の場合、外部電源電圧Ｖccは例えば１．８Ｖであり、非書き込みビット線の電圧、選択ゲート線の電位等、外部電源電圧より高い電圧は前記昇圧回路９により発生される。非書き込みビット線の電圧、選択ゲート線の電位を電源電圧より高くする理由は、誤書き込みを確実に防止するためである。
【００４３】
具体的には、図１に示すように、先ず、書き込みビット線ＢＬ１の電圧Ｖbit1は０Ｖに設定され、非書き込みビット線ＢＬ２の電圧Ｖbit2は、例えば３Ｖに設定される。選択ゲート線ＳＧ１の電位Ｖsg1 には第１の電圧として例えば５Ｖを印加し、メモリセルの拡散層に電圧Ｖdif を転送する。この時、制御ゲートの電位Ｖcg1 〜Ｖcg4 を例えば５Ｖとし、全部のメモリセルの拡散層、チャネル部の電位をＶdif とする。Ｖbit2＞Ｖsg1 −Ｖth（−Ｖdif ）のとき、電圧Ｖdif は（１）式に示すようになる。
【００４４】
Ｖdif ＝Ｖsg1 −Ｖth（−Ｖdif ） …（１）
（但し、Ｖth（−Ｖdif ）はＶdif がバックバイアスとしてかかった時の選択トランジスタの閾値電圧）
また、Ｖbit2＜Ｖsg1 −Ｖth（−Ｖdif ）のとき、電圧Ｖdif は（２）式に示すようになる。
【００４５】
Ｖdif ＝Ｖbit2 …（２）
この後、電圧Ｖsg1 を第２の電圧、例えば２Ｖに下げる。この電圧の下限は、Ｖbit1の０Ｖをメモリセル側に転送できる電圧であればよい。
【００４６】
次いで、ワード線ＷＬ１〜ＷＬ３の電圧Ｖcg1 〜Ｖcg3 を例えば１０Ｖとし、ワード線ＷＬ４の電圧Ｖcg4 を例えば２０Ｖに上昇させる。この時、Ｖdif は電圧Ｖcg1 〜Ｖcg4 に容量結合して例えば８Ｖに上昇し、メモリセルの誤書き込みを防止する。ワード線ＷＬ１〜ＷＬ４の電圧Ｖcg1 〜Ｖcg4 を上昇させる前に、選択ゲート線ＳＧ１の電圧Ｖsg1 を２Ｖに下げている。このため、選択トランジスタを確実にカットオフさせることができ、選択トランジスタを通してメモリセルも拡散層及びチャネルの電荷（Ｖdif ）がビット線に抜け、拡散層及びチャネルの電位が低下することを防止できる。したがって、メモリセルに対する誤書き込みを防止できる。
【００４７】
図１２に示す従来の書き込み方法の場合、ワード線ＷＬ１〜ＷＬ４の電圧Ｖcg1 〜Ｖcg4 を１０Ｖあるいは２０Ｖに上昇させるとき、選択ゲート線ＳＧ１の電圧Ｖsg1 は５Ｖのままである。このため、選択トランジスタがオンし、電圧Ｖdif がビット線ＢＬ２に抜け、非書き込みビット線に接続されたメモリセルに誤書き込みが生じるおそれがある。
【００４８】
これに対して、第１の実施の形態の場合、電圧Ｖsg1 を２Ｖに下げているのでその値は（３）式に示す範囲となる。
Ｖsg1 - Ｖbit2＜Ｖth（−Ｖbit2） …（３）
（３）式に示す関係を満足するとき、選択トランジスタはオフする。このため誤書き込みが発生せず、正常動作を行うことができる。すなわち、（３）式を変形すると
Ｖsg1 ＜Ｖbit2＋Ｖth（−Ｖbit2） …（４）
となる。
【００４９】
一方、Ｖbit1に接続された選択トランジスタがオンする条件により、この時のＶsg1 の範囲が決定される。すなわち、Ｖsg1 の範囲は（５）式のようになる。
Ｖth（０）＜Ｖsg1 ＜Ｖbit2＋Ｖth（−Ｖbit2）…（５）
但し、Ｖsg1 、Ｖbit2は、前述したように共に外部電源電圧より高い電圧である。したがって、非書き込みビット線が接続された選択トランジスタを確実にカットオフさせることができるため、誤書き込みを防止できる。すなわち、図３に示す非書き込みビット線に接続された選択トランジスタの各部の電圧をＶbit2、Ｖsg1 、Ｖdif （ビット線と反対側の拡散層の電圧）と設定し、この選択トランジスタのゲート及びビット線に昇圧した電圧を印加すると、Ｖbit2、Ｖsg1 、Ｖdif はウエルの電位Ｖwellより高くなる。このため、Ｖwellを下げたのと同様となり、バックゲート効果によりカットオフ能力を向上でき、誤書き込みを防止できる。
【００５０】
次に、図４を参照してこの発明の第２の実施の形態について説明する。
第２の実施の形態では、図４に示すように、選択ゲート線ＳＧ１の電圧Ｖsg1 を固定し、その代わりにワード線ＷＬ１〜ＷＬ４に中間電圧や書き込み電圧を印加する際に、ウェル１２に印加する電位Ｖwellを、０Ｖから負電位、例えば−１Ｖとする。これにより、選択トランジスタの閾値電圧Ｖthは上昇し、ワード線ＷＬ１〜ＷＬ４の電圧Ｖcg1 〜Ｖcg4 を１０Ｖあるいは２０Ｖに上昇させたときも、選択トランジスタをカットオフさせることができる。すなわち、第１の実施の形態における（５）式のＶbit2＋Ｖth（−Ｖbit2）をＶbit2＋Ｖth（−Ｖbit2＋Ｖwell）として、選択ゲート線ＳＧ１の電圧Ｖsg1 の範囲を拡大したことと等価となる。したがって、この実施の形態によっても誤書き込みを防止できる。さらに、このＶwellを印加する方法は、誤書き込みを防止するため、Ｖsgを高い電圧に設定したとき、より効果的となる。すなわち、次式
Ｖth（０）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ＋Ｖwell）
のＶsgを高く設定し、Ｖbit を固定した場合、Ｖwellを印加することにより、閾値電圧Ｖth（−Ｖbit ＋Ｖwell）を自由に高く設定することができる。
【００５１】
次に、図５を参照してこの発明の第３の実施の形態について説明する。
第３の実施の形態は、第１、第２の実施の形態で示した２つの方法を同時に行うようにしている。すなわち、図５に示すように、書き込み時に選択ゲート線ＳＧ１の電圧Ｖsg1 を、先ず、例えば５Ｖとし、この後５Ｖから２Ｖに下げる。これとともに、ウェルの電位Ｖwellを０Ｖから例えば−１Ｖに下げる。このように選択ゲート線の電圧Ｖsg1 とウェルの電位Ｖwellを制御することにより、選択トランジスタのカットオフ能力を強化でき、一層誤書き込みを防止できる。
【００５２】
なお、本発明は上述した各実施の形態に限定されるものではない。上記実施の形態では、ＮＡＮＤ型ＥＥＰＲＯＭを例に説明したが、これに限らず、選択ゲートを有する各種のＥＥＰＲＯＭに適用することができる。また、電荷蓄積層が浮遊ゲート型のＥＥＰＲＯＭに限らず、ＭＮＯＳ型のメモリセルを用いたＮＡＮＤ型ＥＥＰＲＯＭに適用することもできる。さらに、チャネルイオン注入等により情報を固定的に書き込んだＭＯＳトランジスタをメモリセルとする所謂マスクＲＯＭによりＮＡＮＤセル構成する場合に適用することも可能である。また、拡散層からなるビット線を有するグランドアレー型、ＡＮＤ型セル、及びサブビット線を有するＤＩＮＯＲ型にも適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形実施可能なことは勿論である。
【００５３】
【発明の効果】
以上述べたように、本発明によれば、データの書き込み時における選択ゲート線の電圧、ビット線の電圧、基板の電圧を適切な値とすることにより選択トランジスタを確実にカットオフさせることができる。したがって、ビット線及び選択ゲート線に印加される電圧が低下された場合や、ＳＴＩを使用する場合においても、誤書き込みを防止することが可能な不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すものであり、書き込み動作を示すタイミング図。
【図２】本発明が適用される不揮発性半導体記憶装置を示す構成図。
【図３】図２のメモリセルアレイの一部を示す回路図。
【図４】本発明の第２の実施の形態を示すものであり、書き込み動作を示すタイミング図。
【図５】本発明の第３の実施の形態を示すものであり、書き込み動作を示すタイミング図。
【図６】ＮＡＮＤセルの平面図。
【図７】図６の７−７線に沿った断面図。
【図８】図６の８−８線に沿った断面図。
【図９】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの等価回路図。
【図１０】ＮＡＮＤセルの各部の電圧を示す図。
【図１１】従来のＮＡＮＤセルの各動作でのバイアス状態を示す図。
【図１２】従来のＮＡＮＤセルの書き込み動作を示す図。
【図１３】図２の基板電位制御回路を示す構成図。
【図１４】図１３の降圧回路を示す回路図。
【図１５】図１３の基板電位切り換え回路を示す回路図。
【符号の説明】
１…メモリセルアレイ、
２…ビット線制御回路、
３…ローデコーダ、
４…基板電位制御回路、
６…カラムデコーダ、
９…昇圧回路、
ＱＳ１，ＱＳ２, ＱＳ３，ＱＳ４…選択トランジスタ、
Ｍ１１〜Ｍ１４，Ｍ２１〜Ｍ２２…メモリセル、
ＢＬ１，ＢＬ２…ビット線、
ＷＬ１〜ＷＬ４…ワード線。
Claims (7)
- 半導体基板上で電気的に書き換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットが複数個マトリクス状に配置されたメモリセルアレイと、
前記メモリセルユニットのビット線側の端部に設けられ、前記メモリセルユニットを選択するための選択トランジスタが複数個接続されてなる選択ゲート線を具備する不揮発性半導体記憶装置において、
データの書き込み時に、前記選択ゲート線の電圧Ｖ sg を第１の電圧として前記選択トランジスタを通じて前記メモリセルユニットに前記ビット線の電圧を転送した後、前記選択ゲート線の電圧Ｖ sg と前記メモリセルアレイが形成されている半導体基板面の電圧Ｖ well をそれぞれ
Ｖ th （Ｖ well ）＜Ｖ sg ＜Ｖ bit ＋Ｖ th （−Ｖ bit ＋Ｖ well ）
（但し、Ｖ th （ｘ）は前記半導体基板面にｘボルトを印加したときの選択トランジスタの閾値電圧、Ｖ bit はビット線の電圧）
且つ、Ｖ well ＜０
の範囲の第２の電圧に設定し、且つ前記第２の電圧と、非書き込みのビット線の電圧Ｖ bit を共に外部電源電圧より高い電圧に設定することを特徴とする不揮発性半導体記憶装置。 - 前記選択ゲート線の電圧Ｖｓｇと前記非書き込みビット線の電圧Ｖ bit が共に外部電源電圧より高い電圧に設定されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記選択ゲート線の電圧Ｖｓｇを第１の電圧としたとき、前記メモリセルの制御ゲートも第１の電圧に設定することを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 半導体基板上で電気的に書き換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットが複数個マトリクス状に配置されたメモリセルアレイと、
前記メモリセルユニットのビット線側の端部に設けられ、前記メモリセルユニットを選択するための選択トランジスタが複数個接続されてなる選択ゲート線とを具備する不揮発性半導体記憶装置において、
データの書き込み時に、前記選択ゲート線の電圧を電源電圧より高い第１の電圧に設定して、前記選択トランジスタを通じて前記メモリセルユニットに前記ビット線の電圧を転送した後、前記選択ゲート線の電圧を前記第１の電圧より低く電源電圧より高い第２の電圧に設定して、少なくとも一部の選択トランジスタをカットオフさせ、
前記選択ゲート線の電圧が前記第２の電圧に設定されているとき、前記メモリセルアレイが形成されている半導体基板面の電圧を接地電位より低い電圧に設定することを特徴とする不揮発性半導体記憶装置。 - 前記第２の電圧は書き込みビット線の電圧を前記メモリセルユニットに転送できる電圧であることを特徴とする請求項４記載の不揮発性半導体記憶装置。
- 半導体基板上で電気的に書き換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットが複数個マトリクス状に配置されたメモリセルアレイと、
前記メモリセルユニットのビット線側の端部に設けられ、前記メモリセルユニットを選択するための選択トランジスタが複数個接続されてなる選択ゲート線とを具備する不揮発性半導体記憶装置において、
データの書き込み時に、前記選択トランジスタを通じて前記メモリセルユニットに前記ビット線の電圧を転送した後、前記選択ゲート線の電圧を電源電圧より高い電圧、前記メモリセルアレイが形成されている半導体基板面の電圧を接地電位より低い電圧に設定して、少なくとも一部の選択トランジスタをカットオフさせることを特徴とする不揮発性半導体記憶装置。 - 前記ビット線のうち非書き込みビット線の電圧は、電源電圧より高い電圧に設定されることを特徴とする請求項４又は６記載の不揮発性半導体記憶装置。
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