JPH11185488A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH11185488A JPH11185488A JP35734097A JP35734097A JPH11185488A JP H11185488 A JPH11185488 A JP H11185488A JP 35734097 A JP35734097 A JP 35734097A JP 35734097 A JP35734097 A JP 35734097A JP H11185488 A JPH11185488 A JP H11185488A
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Abstract
(57)【要約】
【課題】 ビット線及び選択ゲート線に印加される電圧
が低下された場合や、ＳＴＩを使用する場合、誤書き込
みが発生していた。 【解決手段】 先ず、Ｖbit2に例えば３Ｖ、Ｖsg1 に例
えば５Ｖを印加し、メモリセルの拡散層に電圧Ｖdif を
転送する。この時、同時にＶcg1 〜Ｖcg4 を例えば５Ｖ
としておき、メモリセルの全部の拡散層、チャネル部を
Ｖdif とする。ワード線ＷＬ１〜ＷＬ４の電圧Ｖcg1 〜
Ｖcg4 を１０Ｖあるいは２０Ｖに上昇させる前に、選択
ゲート線ＳＧ１の電圧Ｖsg1 を２Ｖに下げ、選択トラン
ジスタＱＳ１を通してＶdif の電荷がビット線に抜け、
電位が低下することを防止する。
が低下された場合や、ＳＴＩを使用する場合、誤書き込
みが発生していた。 【解決手段】 先ず、Ｖbit2に例えば３Ｖ、Ｖsg1 に例
えば５Ｖを印加し、メモリセルの拡散層に電圧Ｖdif を
転送する。この時、同時にＶcg1 〜Ｖcg4 を例えば５Ｖ
としておき、メモリセルの全部の拡散層、チャネル部を
Ｖdif とする。ワード線ＷＬ１〜ＷＬ４の電圧Ｖcg1 〜
Ｖcg4 を１０Ｖあるいは２０Ｖに上昇させる前に、選択
ゲート線ＳＧ１の電圧Ｖsg1 を２Ｖに下げ、選択トラン
ジスタＱＳ１を通してＶdif の電荷がビット線に抜け、
電位が低下することを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係わり、特に、ＦＥＴＭＯＳ構造のメモリセル
を複数個接続してメモリセルユニットを構成した不揮発
性半導体記憶装置の書き込み方法に関する。
憶装置に係わり、特に、ＦＥＴＭＯＳ構造のメモリセル
を複数個接続してメモリセルユニットを構成した不揮発
性半導体記憶装置の書き込み方法に関する。
【０００２】
【従来の技術】近年、電気的に書き換え可能な複数のＥ
ＥＰＲＯＭセルを用いて１つのメモリセルユニットを構
成し、このメモリセルユニットにデータ線を接続した構
造の不揮発性半導体記憶装置が開発されている。この構
造の不揮発性半導体記憶装置は、データ線とのコンタク
ト数を減らすことができ、集積度を高めることが可能と
なる。
ＥＰＲＯＭセルを用いて１つのメモリセルユニットを構
成し、このメモリセルユニットにデータ線を接続した構
造の不揮発性半導体記憶装置が開発されている。この構
造の不揮発性半導体記憶装置は、データ線とのコンタク
ト数を減らすことができ、集積度を高めることが可能と
なる。
【０００３】図６は、複数のＥＥＰＲＯＭセルにより構
成されたＮＡＮＤセルの平面図であり、図７及び図８は
それぞれ図６における７−７線、８−８線に沿った断面
図である。以下、同一の構成要素には同一の符号を付
す。
成されたＮＡＮＤセルの平面図であり、図７及び図８は
それぞれ図６における７−７線、８−８線に沿った断面
図である。以下、同一の構成要素には同一の符号を付
す。
【０００４】図６、図７及び図８に示すように、ＮＡＮ
Ｄセルにおいて、例えばｎ型シリコン基板１４内にはｐ
型ウェル１２が形成され、ｐ型ウェル１２の表面領域に
は素子分離絶縁膜３２が選択的に形成される。
Ｄセルにおいて、例えばｎ型シリコン基板１４内にはｐ
型ウェル１２が形成され、ｐ型ウェル１２の表面領域に
は素子分離絶縁膜３２が選択的に形成される。
【０００５】続いて、素子分離絶縁膜３２で囲まれた領
域に、例えば４個のＥＥＰＲＯＭセルからなるメモリセ
ルＭ１１〜Ｍ１４と２つの選択トランジスタＱＳ１、Ｑ
Ｓ２よりなるＮＡＮＤセルが形成される。
域に、例えば４個のＥＥＰＲＯＭセルからなるメモリセ
ルＭ１１〜Ｍ１４と２つの選択トランジスタＱＳ１、Ｑ
Ｓ２よりなるＮＡＮＤセルが形成される。
【０００６】ＮＡＮＤセルを構成するメモリセルにおい
て、素子分離絶縁膜３２で囲まれたｐ型ウェル１２上に
第１ゲート絶縁膜３０が形成され、第１ゲート絶縁膜３
０上に例えば多結晶シリコン膜よりなる浮遊ゲート１６
（１６−１〜１６−４）が形成される。さらに、浮遊ゲ
ート１６上に第２ゲート絶縁膜３４が形成され、第２ゲ
ート絶縁膜３４上に例えば多結晶シリコン膜よりなる制
御ゲート１８（１８−１〜１８−４）が形成される。
て、素子分離絶縁膜３２で囲まれたｐ型ウェル１２上に
第１ゲート絶縁膜３０が形成され、第１ゲート絶縁膜３
０上に例えば多結晶シリコン膜よりなる浮遊ゲート１６
（１６−１〜１６−４）が形成される。さらに、浮遊ゲ
ート１６上に第２ゲート絶縁膜３４が形成され、第２ゲ
ート絶縁膜３４上に例えば多結晶シリコン膜よりなる制
御ゲート１８（１８−１〜１８−４）が形成される。
【０００７】選択トランジスタＱＳ１、ＱＳ２におい
て、ｐ型ウェル１２上にはゲート絶縁膜が形成され、こ
のゲート絶縁膜上に多結晶シリコンよりなるゲート電極
２０、２２が形成される。ゲート電極２０、２２は、図
８に示すように、１層目２０ａ，２２ａが浮遊ゲート１
６と同時に形成され、２層目２０ｂ，２２ｂが制御ゲー
ト１８と同時に形成される。なお、ゲート電極２０、２
２は、図示せぬ所要の部分で１層目２０ａ、２２ａと２
層目２０ｂ、２２ｂとがそれぞれ導通接続されている。
て、ｐ型ウェル１２上にはゲート絶縁膜が形成され、こ
のゲート絶縁膜上に多結晶シリコンよりなるゲート電極
２０、２２が形成される。ゲート電極２０、２２は、図
８に示すように、１層目２０ａ，２２ａが浮遊ゲート１
６と同時に形成され、２層目２０ｂ，２２ｂが制御ゲー
ト１８と同時に形成される。なお、ゲート電極２０、２
２は、図示せぬ所要の部分で１層目２０ａ、２２ａと２
層目２０ｂ、２２ｂとがそれぞれ導通接続されている。
【０００８】また、図６に示すように、メモリセルの制
御ゲート１８−１〜１８−４は、行方向に連続的に形成
され、隣接するＮＡＮＤセルのメモリセルの制御ゲート
と接続されて、ワード線ＷＬ１〜ＷＬ４となる。ワード
線ＷＬ１〜ＷＬ４の電位をそれぞれＶcg1 〜Ｖcg4 と表
す。選択トランジスタＱＳ１、ＱＳ２のゲート電極２
０、２２も同様に行方向に連続的に形成され、それぞれ
選択ゲート線ＳＧ１、ＳＧ２となる。選択ゲート線ＳＧ
１、ＳＧ２の電位をそれぞれＶsg1 、Ｖsg2 と表す。
御ゲート１８−１〜１８−４は、行方向に連続的に形成
され、隣接するＮＡＮＤセルのメモリセルの制御ゲート
と接続されて、ワード線ＷＬ１〜ＷＬ４となる。ワード
線ＷＬ１〜ＷＬ４の電位をそれぞれＶcg1 〜Ｖcg4 と表
す。選択トランジスタＱＳ１、ＱＳ２のゲート電極２
０、２２も同様に行方向に連続的に形成され、それぞれ
選択ゲート線ＳＧ１、ＳＧ２となる。選択ゲート線ＳＧ
１、ＳＧ２の電位をそれぞれＶsg1 、Ｖsg2 と表す。
【０００９】図８に示すように、前記ｐ型ウェル１２内
には、ソース・ドレイン領域となるｎ型拡散層４０、４
２、４４、４６、４８、５０、５２が形成されている。
ｎ型拡散層４０、４２、４４、４６、４８、５０、５２
は隣接するメモリセル同士及び隣接するメモリセルと選
択トランジスタにより共用される。この結果、選択トラ
ンジスタＱＳ１、メモリセルＭ１１〜Ｍ１４及び選択ト
ランジスタＱＳ２の電流経路が直列に接続され、ＮＡＮ
Ｄセルが構成される。選択トランジスタＱＳ１のドレイ
ン領域４０は、ｎ+ 型拡散層５４内に形成され、このド
レイン領域４０は、コンタクト開口２６を介してビット
線ＢＬ１２４に接続される。また、選択トランジスタＱ
Ｓ２のソース領域５２は、ソース線に接続されている。
には、ソース・ドレイン領域となるｎ型拡散層４０、４
２、４４、４６、４８、５０、５２が形成されている。
ｎ型拡散層４０、４２、４４、４６、４８、５０、５２
は隣接するメモリセル同士及び隣接するメモリセルと選
択トランジスタにより共用される。この結果、選択トラ
ンジスタＱＳ１、メモリセルＭ１１〜Ｍ１４及び選択ト
ランジスタＱＳ２の電流経路が直列に接続され、ＮＡＮ
Ｄセルが構成される。選択トランジスタＱＳ１のドレイ
ン領域４０は、ｎ+ 型拡散層５４内に形成され、このド
レイン領域４０は、コンタクト開口２６を介してビット
線ＢＬ１２４に接続される。また、選択トランジスタＱ
Ｓ２のソース領域５２は、ソース線に接続されている。
【００１０】図９は、上記構成のＮＡＮＤセルを複数個
アレイ状に配置したＮＡＮＤ型ＥＥＰＲＯＭを示してい
る。一般に、同一のワード線に接続されたメモリセルの
集合は、１ページと呼ばれる。また、同一の選択ゲート
線に接続されたドレイン側の選択トランジスタ群と同一
の選択ゲート線に接続されたソース側の選択トランジス
タ群とに挟まれたページの集合は、１ＮＡＮＤブロック
又は単に１ブロックと呼ばれる。通常、１ブロックは、
独立に消去可能な最小単位となる。
アレイ状に配置したＮＡＮＤ型ＥＥＰＲＯＭを示してい
る。一般に、同一のワード線に接続されたメモリセルの
集合は、１ページと呼ばれる。また、同一の選択ゲート
線に接続されたドレイン側の選択トランジスタ群と同一
の選択ゲート線に接続されたソース側の選択トランジス
タ群とに挟まれたページの集合は、１ＮＡＮＤブロック
又は単に１ブロックと呼ばれる。通常、１ブロックは、
独立に消去可能な最小単位となる。
【００１１】例えば、図９において、ワード線ＷＬ１に
接続されたメモリセルＭ１１、Ｍ２１、…、Ｍｎ１によ
り１つのページが構成される。また、ドレイン側の選択
トランジスタＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１とソー
ス側の選択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２ｎ
に挟まれたメモリセルＭ１１、Ｍ１２、…、Ｍｎ３、Ｍ
ｎ４により１ブロックが構成される。選択トランジスタ
ＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１のドレインはそれぞ
れビット線ＢＬ１、ＢＬ２、…、ＢＬｎに接続され、選
択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２ｎのソース
にはソース電位Ｖｓが供給される。
接続されたメモリセルＭ１１、Ｍ２１、…、Ｍｎ１によ
り１つのページが構成される。また、ドレイン側の選択
トランジスタＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１とソー
ス側の選択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２ｎ
に挟まれたメモリセルＭ１１、Ｍ１２、…、Ｍｎ３、Ｍ
ｎ４により１ブロックが構成される。選択トランジスタ
ＱＳ１、ＱＳ３、…、ＱＳ２ｎ−１のドレインはそれぞ
れビット線ＢＬ１、ＢＬ２、…、ＢＬｎに接続され、選
択トランジスタＱＳ２、ＱＳ４、…、ＱＳ２ｎのソース
にはソース電位Ｖｓが供給される。
【００１２】以下、図９に示したＮＡＮＤ型ＥＥＰＲＯ
Ｍの動作を説明する。図１０はＮＡＮＤセルの各部の電
圧を示し、図１１はＮＡＮＤセルの各動作でのバイアス
状態を示す。
Ｍの動作を説明する。図１０はＮＡＮＤセルの各部の電
圧を示し、図１１はＮＡＮＤセルの各動作でのバイアス
状態を示す。
【００１３】先ず、データ消去動作を説明する。データ
の消去は、１ＮＡＮＤブロック単位で行われる。その
際、同一のＮＡＮＤブロック内のメモリセルの記憶内容
は同時に消去される。先ず、消去するＮＡＮＤブロック
において、選択ゲート線ＳＧ１、ＳＧ２の電位Ｖsg1 及
びＶsg2 を高電位ＶＰＰ（例えば１８Ｖ）とする。選択
されたＮＡＮＤブロックにおいて、全てのワード線の電
位Ｖcg1 〜Ｖcg4 を接地電位Ｖss（例えば０Ｖ）とし、
ｐ型ウェルの電位Ｖwell及びｎ型基板の電位Ｖsub を高
電圧ＶＰＰ（例えば１８Ｖ）とする。ビット線ＢＬ１、
ＢＬ２、…、の電位Ｖbit1、Ｖbit2、…、をそれぞれ例
えば１８Ｖとする。これにより、全てのメモリセルにお
いて浮遊ゲートから基板に電子が放出され、メモリセル
の閾値電圧は負の方向にシフトする。通常、この状態を
“１”状態と定義する。また、チップ全体のデータを消
去する場合は、全てのＮＡＮＤブロックを選択状態にす
る。
の消去は、１ＮＡＮＤブロック単位で行われる。その
際、同一のＮＡＮＤブロック内のメモリセルの記憶内容
は同時に消去される。先ず、消去するＮＡＮＤブロック
において、選択ゲート線ＳＧ１、ＳＧ２の電位Ｖsg1 及
びＶsg2 を高電位ＶＰＰ（例えば１８Ｖ）とする。選択
されたＮＡＮＤブロックにおいて、全てのワード線の電
位Ｖcg1 〜Ｖcg4 を接地電位Ｖss（例えば０Ｖ）とし、
ｐ型ウェルの電位Ｖwell及びｎ型基板の電位Ｖsub を高
電圧ＶＰＰ（例えば１８Ｖ）とする。ビット線ＢＬ１、
ＢＬ２、…、の電位Ｖbit1、Ｖbit2、…、をそれぞれ例
えば１８Ｖとする。これにより、全てのメモリセルにお
いて浮遊ゲートから基板に電子が放出され、メモリセル
の閾値電圧は負の方向にシフトする。通常、この状態を
“１”状態と定義する。また、チップ全体のデータを消
去する場合は、全てのＮＡＮＤブロックを選択状態にす
る。
【００１４】次に、データの書き込み動作を説明する。
データの書き込みは、例えばビット線から最も離れた位
置のメモリセルから順にページ毎に行う。すなわち、先
ず、ソース線ＳＬ側の選択ゲート線ＳＧ２に０Ｖを与え
てこのトランジスタをカットオフさせた状態において、
“０”データを書き込むべきメモリセルが接続されてい
る書き込みビット線ＢＬ１乃至ＢＬｎにＶss（０Ｖ）を
与える。そして、“１”データを書き込むメモリセルが
接続されている非書き込みビット線ＢＬ１乃至ＢＬｎに
は、ドレイン側の選択ゲート線ＳＧ１と同じ電圧、それ
以上の電圧、或いはドレイン側の選択ゲート線の電圧よ
り小さくてもドレイン側の選択トランジスタが十分カッ
トオフする電圧（例えば３Ｖ）を与えて、各ビット線Ｂ
Ｋ１乃至ＢＬｎにおいて、書き込みの選択と非選択（書
き込み禁止）の区別を行うことになる。
データの書き込みは、例えばビット線から最も離れた位
置のメモリセルから順にページ毎に行う。すなわち、先
ず、ソース線ＳＬ側の選択ゲート線ＳＧ２に０Ｖを与え
てこのトランジスタをカットオフさせた状態において、
“０”データを書き込むべきメモリセルが接続されてい
る書き込みビット線ＢＬ１乃至ＢＬｎにＶss（０Ｖ）を
与える。そして、“１”データを書き込むメモリセルが
接続されている非書き込みビット線ＢＬ１乃至ＢＬｎに
は、ドレイン側の選択ゲート線ＳＧ１と同じ電圧、それ
以上の電圧、或いはドレイン側の選択ゲート線の電圧よ
り小さくてもドレイン側の選択トランジスタが十分カッ
トオフする電圧（例えば３Ｖ）を与えて、各ビット線Ｂ
Ｋ１乃至ＢＬｎにおいて、書き込みの選択と非選択（書
き込み禁止）の区別を行うことになる。
【００１５】このような状態において、ＮＡＮＤブロッ
ク内の書き込みを行うページに対応するワード線には高
電圧ＶＰＰ（例えば２０Ｖ）を印加し、その他の非選択
ワード線には中間電位ＶＭ（例えば１０Ｖ）を供給す
る。ビット線にＶssが印加されたとき（“０”書き込
み）、その電位は選択ワード線と接続されたメモリセル
の拡散層及びチャネル部まで伝達されており、浮遊ゲー
トに電子が注入される。これによりそのメモリセルの閾
値電圧は正方向にシフトする。通常、この状態を“０”
状態と定義する。ビット線に３Ｖが印加されたとき
（“１”書き込み）、選択されたワード線と接続された
メモリセルのチャネルに３Ｖ或いは３Ｖ−Ｖth（Ｖthは
ドレイン側の選択トランジスタの閾値電圧）が伝達され
た後、選択トランジスタがカットオフする。このため、
フローティング状態となったＮＡＮＤセルの拡散層及び
チャネルの電位がＶＰＰ又はＶＭの印加されたワード線
との容量結合により上昇する。したがって、メモリセル
に電子は注入されず、閾値電圧は変化せず負のままであ
る。このような書き込み動作を、メモリセルＭ１４、Ｍ
１３、Ｍ１２、Ｍ１１の順に繰り返す。
ク内の書き込みを行うページに対応するワード線には高
電圧ＶＰＰ（例えば２０Ｖ）を印加し、その他の非選択
ワード線には中間電位ＶＭ（例えば１０Ｖ）を供給す
る。ビット線にＶssが印加されたとき（“０”書き込
み）、その電位は選択ワード線と接続されたメモリセル
の拡散層及びチャネル部まで伝達されており、浮遊ゲー
トに電子が注入される。これによりそのメモリセルの閾
値電圧は正方向にシフトする。通常、この状態を“０”
状態と定義する。ビット線に３Ｖが印加されたとき
（“１”書き込み）、選択されたワード線と接続された
メモリセルのチャネルに３Ｖ或いは３Ｖ−Ｖth（Ｖthは
ドレイン側の選択トランジスタの閾値電圧）が伝達され
た後、選択トランジスタがカットオフする。このため、
フローティング状態となったＮＡＮＤセルの拡散層及び
チャネルの電位がＶＰＰ又はＶＭの印加されたワード線
との容量結合により上昇する。したがって、メモリセル
に電子は注入されず、閾値電圧は変化せず負のままであ
る。このような書き込み動作を、メモリセルＭ１４、Ｍ
１３、Ｍ１２、Ｍ１１の順に繰り返す。
【００１６】次に、データの読み出し動作を説明する。
先ず、ＮＡＮＤブロック内の選択されたメモリセル、例
えば図１０においては、メモリセルＭ１４の制御ゲート
の電位Ｖcg4 をＶss（０Ｖ）とし、それ以外の制御ゲー
トの電位及び選択トランジスタのゲート電位を外部電源
電圧Ｖcc（例えば５Ｖ）とする。その際、選択メモリセ
ルに電流が流れるか否かを検出し、データの判別を行
う。
先ず、ＮＡＮＤブロック内の選択されたメモリセル、例
えば図１０においては、メモリセルＭ１４の制御ゲート
の電位Ｖcg4 をＶss（０Ｖ）とし、それ以外の制御ゲー
トの電位及び選択トランジスタのゲート電位を外部電源
電圧Ｖcc（例えば５Ｖ）とする。その際、選択メモリセ
ルに電流が流れるか否かを検出し、データの判別を行
う。
【００１７】
【発明が解決しようとする課題】ところで、ＮＡＮＤ型
ＥＥＰＲＯＭは、データの書き込み時に次のような問題
を有している。図１２はデータの書き込み時における動
作を取り出して示している。ビット線に３Ｖが印加され
たメモリセルについて述べる。上記書き込み方法では、
Ｖcg1〜Ｖcg4 を１０Ｖ又は２０Ｖに上げるため、メモ
リセルＭ１〜Ｍ４の拡散層、及びチャネル部の電位は約
８Ｖ程度に上昇する。この時、選択トランジスタＱＳ１
はバックゲート効果によりカットオフされる。しかし、
ビット線に印加される電圧が低下された場合、選択トラ
ンジスタＱＳ１はカットオフし難くなる。
ＥＥＰＲＯＭは、データの書き込み時に次のような問題
を有している。図１２はデータの書き込み時における動
作を取り出して示している。ビット線に３Ｖが印加され
たメモリセルについて述べる。上記書き込み方法では、
Ｖcg1〜Ｖcg4 を１０Ｖ又は２０Ｖに上げるため、メモ
リセルＭ１〜Ｍ４の拡散層、及びチャネル部の電位は約
８Ｖ程度に上昇する。この時、選択トランジスタＱＳ１
はバックゲート効果によりカットオフされる。しかし、
ビット線に印加される電圧が低下された場合、選択トラ
ンジスタＱＳ１はカットオフし難くなる。
【００１８】また、素子分離絶縁膜にＳＴＩ（Shallow
Trench Isolation）を用いた場合、ＬＯＣＯＳに比べて
チャネル領域の不純物濃度が低くなるため、選択トラン
ジスタＱＳ１のバックゲート効果が少なくなり、一層カ
ットオフし難くなる。このため、メモリセルＭ１〜Ｍ４
の拡散層の電位はビット線に抜け、約８Ｖに上昇した電
位が低下し、誤書き込みが発生する原因となっていた。
Trench Isolation）を用いた場合、ＬＯＣＯＳに比べて
チャネル領域の不純物濃度が低くなるため、選択トラン
ジスタＱＳ１のバックゲート効果が少なくなり、一層カ
ットオフし難くなる。このため、メモリセルＭ１〜Ｍ４
の拡散層の電位はビット線に抜け、約８Ｖに上昇した電
位が低下し、誤書き込みが発生する原因となっていた。
【００１９】さらに、外部電源電圧Ｖccが低電圧化する
に伴い、ビット線に印加する電圧、選択トランジスタの
ゲートに印加する電圧が低下される傾向にある。このた
め、データの書き込み時にメモリセルの拡散層に転送さ
れる電圧が低くなり、誤書き込みが生じ易くなるという
問題を有している。
に伴い、ビット線に印加する電圧、選択トランジスタの
ゲートに印加する電圧が低下される傾向にある。このた
め、データの書き込み時にメモリセルの拡散層に転送さ
れる電圧が低くなり、誤書き込みが生じ易くなるという
問題を有している。
【００２０】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、ビット線及
び選択ゲート線に印加される電圧が低下された場合や、
ＳＴＩを使用する場合においても、誤書き込みを防止す
ることが可能な不揮発性半導体記憶装置を提供すること
である。
れたものであり、その目的とするところは、ビット線及
び選択ゲート線に印加される電圧が低下された場合や、
ＳＴＩを使用する場合においても、誤書き込みを防止す
ることが可能な不揮発性半導体記憶装置を提供すること
である。
【００２１】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、上記課題を解決するため、半導体基板上で
電気的に書き換え可能なメモリセルを複数個接続してメ
モリセルユニットを構成し、このメモリセルユニットが
複数個マトリクス状に配置されたメモリセルアレイと、
前記メモリセルユニットのビット線側の端部に設けら
れ、前記メモリセルユニットを選択するための選択トラ
ンジスタが複数個接続されてなる選択ゲート線とを具備
する不揮発性半導体記憶装置において、データの書き込
み時に、前記選択ゲート線の電圧Ｖsgを Ｖth（０）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ） （但し、Ｖth（ｘ）は前記メモリセルアレイが形成され
ている半導体基板面にｘボルトを印加したときの選択ト
ランジスタの閾値電圧、Ｖbit はビット線の電圧）の範
囲で、且つ前記Ｖsg、Ｖbit を共に外部電源電圧より高
い電圧に設定することを特徴とする。
記憶装置は、上記課題を解決するため、半導体基板上で
電気的に書き換え可能なメモリセルを複数個接続してメ
モリセルユニットを構成し、このメモリセルユニットが
複数個マトリクス状に配置されたメモリセルアレイと、
前記メモリセルユニットのビット線側の端部に設けら
れ、前記メモリセルユニットを選択するための選択トラ
ンジスタが複数個接続されてなる選択ゲート線とを具備
する不揮発性半導体記憶装置において、データの書き込
み時に、前記選択ゲート線の電圧Ｖsgを Ｖth（０）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ） （但し、Ｖth（ｘ）は前記メモリセルアレイが形成され
ている半導体基板面にｘボルトを印加したときの選択ト
ランジスタの閾値電圧、Ｖbit はビット線の電圧）の範
囲で、且つ前記Ｖsg、Ｖbit を共に外部電源電圧より高
い電圧に設定することを特徴とする。
【００２２】また、この発明は、半導体基板上で電気的
に書き換え可能なメモリセルを複数個接続してメモリセ
ルユニットを構成し、このメモリセルユニットが複数個
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルユニットのビット線側の端部に設けられ、前記
メモリセルユニットを選択するための選択トランジスタ
が複数個接続されてなる選択ゲート線とを具備する不揮
発性半導体記憶装置において、データの書き込み時に、
前記選択ゲート線の電圧Ｖsgを第１の電圧として前記選
択トランジスタを通じて前記メモリセルユニットに前記
ビット線の電圧を転送した後、前記選択ゲート線の電圧
Ｖsgを Ｖth（０）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ） （但し、Ｖth（ｘ）は前記メモリセルアレイが形成され
ている半導体基板面にｘボルトを印加したときの選択ト
ランジスタの閾値電圧、Ｖbit は非書き込みビット線の
電圧）の範囲の第２の電圧に設定し、且つ前記第２の電
圧と非書き込みビット線の電圧Ｖbit を共に外部電源電
圧より高い電圧に設定する。
に書き換え可能なメモリセルを複数個接続してメモリセ
ルユニットを構成し、このメモリセルユニットが複数個
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルユニットのビット線側の端部に設けられ、前記
メモリセルユニットを選択するための選択トランジスタ
が複数個接続されてなる選択ゲート線とを具備する不揮
発性半導体記憶装置において、データの書き込み時に、
前記選択ゲート線の電圧Ｖsgを第１の電圧として前記選
択トランジスタを通じて前記メモリセルユニットに前記
ビット線の電圧を転送した後、前記選択ゲート線の電圧
Ｖsgを Ｖth（０）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ） （但し、Ｖth（ｘ）は前記メモリセルアレイが形成され
ている半導体基板面にｘボルトを印加したときの選択ト
ランジスタの閾値電圧、Ｖbit は非書き込みビット線の
電圧）の範囲の第２の電圧に設定し、且つ前記第２の電
圧と非書き込みビット線の電圧Ｖbit を共に外部電源電
圧より高い電圧に設定する。
【００２３】さらに、この発明は、半導体基板上で電気
的に書き換え可能なメモリセルを複数個接続してメモリ
セルユニットを構成し、このメモリセルユニットが複数
個マトリクス状に配置されたメモリセルアレイと、前記
メモリセルユニットのビット線側の端部に設けられ、前
記メモリセルユニットを選択するための選択トランジス
タが複数個接続されてなる選択ゲート線を具備する不揮
発性半導体記憶装置において、データの書き込み時に、
前記選択ゲート線の電圧Ｖsgと前記メモリセルアレイが
形成されている半導体基板面の電圧Ｖwellを Ｖth（Ｖwell）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ＋Ｖwe
ll） （但し、Ｖth（ｘ）は前記半導体基板面にｘボルトを印
加したときの選択トランジスタの閾値電圧、Ｖbit は非
書き込みビット線の電圧）且つ、Ｖwell＜０の範囲に設
定する。
的に書き換え可能なメモリセルを複数個接続してメモリ
セルユニットを構成し、このメモリセルユニットが複数
個マトリクス状に配置されたメモリセルアレイと、前記
メモリセルユニットのビット線側の端部に設けられ、前
記メモリセルユニットを選択するための選択トランジス
タが複数個接続されてなる選択ゲート線を具備する不揮
発性半導体記憶装置において、データの書き込み時に、
前記選択ゲート線の電圧Ｖsgと前記メモリセルアレイが
形成されている半導体基板面の電圧Ｖwellを Ｖth（Ｖwell）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ＋Ｖwe
ll） （但し、Ｖth（ｘ）は前記半導体基板面にｘボルトを印
加したときの選択トランジスタの閾値電圧、Ｖbit は非
書き込みビット線の電圧）且つ、Ｖwell＜０の範囲に設
定する。
【００２４】また、この発明は、半導体基板上で電気的
に書き換え可能なメモリセルを複数個接続してメモリセ
ルユニットを構成し、このメモリセルユニットが複数個
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルユニットのビット線側の端部に設けられ、前記
メモリセルユニットを選択するための選択トランジスタ
が複数個接続されてなる選択ゲート線を具備する不揮発
性半導体記憶装置において、データの書き込み時に、前
記選択ゲート線の電圧Ｖsgを第１の電圧として前記選択
トランジスタを通じて前記メモリセルユニットに前記ビ
ット線の電圧を転送した後、前記選択ゲート線の電圧Ｖ
sgと前記メモリセルアレイが形成されている半導体基板
面の電圧Ｖwellをそれぞれ Ｖth（Ｖwell）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ＋Ｖwe
ll） （但し、Ｖth（ｘ）は前記半導体基板面にｘボルトを印
加したときの選択トランジスタの閾値電圧、Ｖbit はビ
ット線の電圧）且つ、Ｖwell＜０の範囲の第２の電圧に
設定し、且つ前記第２の電圧と、非書き込みのビット線
の電圧Ｖbit を共に外部電源電圧より高い電圧に設定す
る。
に書き換え可能なメモリセルを複数個接続してメモリセ
ルユニットを構成し、このメモリセルユニットが複数個
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルユニットのビット線側の端部に設けられ、前記
メモリセルユニットを選択するための選択トランジスタ
が複数個接続されてなる選択ゲート線を具備する不揮発
性半導体記憶装置において、データの書き込み時に、前
記選択ゲート線の電圧Ｖsgを第１の電圧として前記選択
トランジスタを通じて前記メモリセルユニットに前記ビ
ット線の電圧を転送した後、前記選択ゲート線の電圧Ｖ
sgと前記メモリセルアレイが形成されている半導体基板
面の電圧Ｖwellをそれぞれ Ｖth（Ｖwell）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ＋Ｖwe
ll） （但し、Ｖth（ｘ）は前記半導体基板面にｘボルトを印
加したときの選択トランジスタの閾値電圧、Ｖbit はビ
ット線の電圧）且つ、Ｖwell＜０の範囲の第２の電圧に
設定し、且つ前記第２の電圧と、非書き込みのビット線
の電圧Ｖbit を共に外部電源電圧より高い電圧に設定す
る。
【００２５】前記選択ゲート線の電圧Ｖｓｇと前記非書
き込みビット線の電圧Ｖbit が共に外部電源電圧より高
い電圧に設定される。前記選択ゲート線の電圧Ｖｓｇを
第１の電圧としたとき、前記メモリセルの制御ゲートも
第１の電圧に設定する。
き込みビット線の電圧Ｖbit が共に外部電源電圧より高
い電圧に設定される。前記選択ゲート線の電圧Ｖｓｇを
第１の電圧としたとき、前記メモリセルの制御ゲートも
第１の電圧に設定する。
【００２６】また、この発明は、半導体基板上で電気的
に書き換え可能なメモリセルを複数個接続してメモリセ
ルユニットを構成し、このメモリセルユニットが複数個
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルユニットのビット線側の端部に設けられ、前記
メモリセルユニットを選択するための選択トランジスタ
が複数個接続されてなる選択ゲート線とを具備する不揮
発性半導体記憶装置において、データの書き込み時に、
前記選択ゲート線の電圧を電源電圧より高い第１の電圧
に設定して、前記選択トランジスタを通じて前記メモリ
セルユニットに前記ビット線の電圧を転送した後、前記
選択ゲート線の電圧を前記第１の電圧より低く電源電圧
より高い第２の電圧に設定して、少なくとも一部の選択
トランジスタをカットオフさせる。
に書き換え可能なメモリセルを複数個接続してメモリセ
ルユニットを構成し、このメモリセルユニットが複数個
マトリクス状に配置されたメモリセルアレイと、前記メ
モリセルユニットのビット線側の端部に設けられ、前記
メモリセルユニットを選択するための選択トランジスタ
が複数個接続されてなる選択ゲート線とを具備する不揮
発性半導体記憶装置において、データの書き込み時に、
前記選択ゲート線の電圧を電源電圧より高い第１の電圧
に設定して、前記選択トランジスタを通じて前記メモリ
セルユニットに前記ビット線の電圧を転送した後、前記
選択ゲート線の電圧を前記第１の電圧より低く電源電圧
より高い第２の電圧に設定して、少なくとも一部の選択
トランジスタをカットオフさせる。
【００２７】前記選択ゲート線の電圧が前記第２の電圧
に設定されているとき、前記メモリセルアレイが形成さ
れている半導体基板面の電圧を接地電位より低い電圧に
設定する。
に設定されているとき、前記メモリセルアレイが形成さ
れている半導体基板面の電圧を接地電位より低い電圧に
設定する。
【００２８】前記第２の電圧は書き込みビット線の電圧
を前記メモリセルユニットに転送できる電圧である。さ
らに、この発明は、半導体基板上で電気的に書き換え可
能なメモリセルを複数個接続してメモリセルユニットを
構成し、このメモリセルユニットが複数個マトリクス状
に配置されたメモリセルアレイと、前記メモリセルユニ
ットのビット線側の端部に設けられ、前記メモリセルユ
ニットを選択するための選択トランジスタが複数個接続
されてなる選択ゲート線とを具備する不揮発性半導体記
憶装置において、データの書き込み時に、前記選択トラ
ンジスタを通じて前記メモリセルユニットに前記ビット
線の電圧を転送した後、前記選択ゲート線の電圧を電源
電圧より高い電圧、前記メモリセルアレイが形成されて
いる半導体基板面の電圧を接地電位より低い電圧に設定
して、少なくとも一部の選択トランジスタをカットオフ
させる。
を前記メモリセルユニットに転送できる電圧である。さ
らに、この発明は、半導体基板上で電気的に書き換え可
能なメモリセルを複数個接続してメモリセルユニットを
構成し、このメモリセルユニットが複数個マトリクス状
に配置されたメモリセルアレイと、前記メモリセルユニ
ットのビット線側の端部に設けられ、前記メモリセルユ
ニットを選択するための選択トランジスタが複数個接続
されてなる選択ゲート線とを具備する不揮発性半導体記
憶装置において、データの書き込み時に、前記選択トラ
ンジスタを通じて前記メモリセルユニットに前記ビット
線の電圧を転送した後、前記選択ゲート線の電圧を電源
電圧より高い電圧、前記メモリセルアレイが形成されて
いる半導体基板面の電圧を接地電位より低い電圧に設定
して、少なくとも一部の選択トランジスタをカットオフ
させる。
【００２９】前記ビット線のうち非書き込みビット線の
電圧は、電源電圧より高い電圧に設定される。また、こ
の発明は、半導体基板に形成されたウエル上で電気的に
書き換え可能なメモリセルを複数個接続してメモリセル
ユニットを構成し、このメモリセルユニットが複数個マ
トリクス状に配置されたメモリセルアレイと、前記メモ
リセルユニットのビット線側の端部に設けられ、前記メ
モリセルユニットを選択するための選択トランジスタが
複数個接続されてなる選択ゲート線とを具備し、書き込
みビット線には、前記選択トランジスタをカットオフさ
せない電圧を与える一方、非書き込みビット線には、前
記選択トランジスタをカットオフさせる電圧を与え、複
数のデータについて一括して書き込みを行う不揮発性半
導体記憶装置において、前記ウエルの電圧を負電圧に設
定する電位制御回路を備えている。
電圧は、電源電圧より高い電圧に設定される。また、こ
の発明は、半導体基板に形成されたウエル上で電気的に
書き換え可能なメモリセルを複数個接続してメモリセル
ユニットを構成し、このメモリセルユニットが複数個マ
トリクス状に配置されたメモリセルアレイと、前記メモ
リセルユニットのビット線側の端部に設けられ、前記メ
モリセルユニットを選択するための選択トランジスタが
複数個接続されてなる選択ゲート線とを具備し、書き込
みビット線には、前記選択トランジスタをカットオフさ
せない電圧を与える一方、非書き込みビット線には、前
記選択トランジスタをカットオフさせる電圧を与え、複
数のデータについて一括して書き込みを行う不揮発性半
導体記憶装置において、前記ウエルの電圧を負電圧に設
定する電位制御回路を備えている。
【００３０】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。図２は、本発明が適用される不
揮発性半導体記憶装置を示す構成図である。メモリセル
アレイ１は行方向及び列方向にマトリックス状に配列さ
れた図示せぬ複数のＮＡＮＤセル、これらＮＡＮＤセル
に接続されたワード線、ビット線、選択ゲート線、ソー
ス線を含んでいる。このメモリセルアレイ１にはビット
線制御回路２、行選択手段としてのローデコーダ３、メ
モリセルアレイ１が形成されるＰ型領域（ｐ基板又はｐ
型ウェル）の電位Ｖwellを制御する基板電位制御回路４
が接続されている。前記ビット線制御回路２は、主とし
てＣＭＯＳフリップフロップ回路によって構成されたセ
ンスアンプ／データラッチ回路を含んでいる。このフリ
ップフロップ回路はメモリセルに書込むべきデータのラ
ッチ、ビット線の電位を検出するためのセンス動作、書
込み後のベリファイ読出しのためのセンス動作、さら
に、再書込みされるデータのラッチを行う。このビット
線制御回路２には、入出力されるデータを保持するデー
タ入出力バッファ５、及び列選択手段としてのカラムデ
コーダ６が接続されている。
実施の形態を説明する。図２は、本発明が適用される不
揮発性半導体記憶装置を示す構成図である。メモリセル
アレイ１は行方向及び列方向にマトリックス状に配列さ
れた図示せぬ複数のＮＡＮＤセル、これらＮＡＮＤセル
に接続されたワード線、ビット線、選択ゲート線、ソー
ス線を含んでいる。このメモリセルアレイ１にはビット
線制御回路２、行選択手段としてのローデコーダ３、メ
モリセルアレイ１が形成されるＰ型領域（ｐ基板又はｐ
型ウェル）の電位Ｖwellを制御する基板電位制御回路４
が接続されている。前記ビット線制御回路２は、主とし
てＣＭＯＳフリップフロップ回路によって構成されたセ
ンスアンプ／データラッチ回路を含んでいる。このフリ
ップフロップ回路はメモリセルに書込むべきデータのラ
ッチ、ビット線の電位を検出するためのセンス動作、書
込み後のベリファイ読出しのためのセンス動作、さら
に、再書込みされるデータのラッチを行う。このビット
線制御回路２には、入出力されるデータを保持するデー
タ入出力バッファ５、及び列選択手段としてのカラムデ
コーダ６が接続されている。
【００３１】アドレスバッファ７は前記ローデコーダ３
及びカラムデコーダ６に接続されている。アドレスバッ
ファ７からのアドレス信号はローデコーダ３及びカラム
デコーダ６に供給される。これらローデコーダ３及びカ
ラムデコーダ６はアドレス信号に応じて、メモリセルア
レイ１の所定のワード線、ビット線を選択する。
及びカラムデコーダ６に接続されている。アドレスバッ
ファ７からのアドレス信号はローデコーダ３及びカラム
デコーダ６に供給される。これらローデコーダ３及びカ
ラムデコーダ６はアドレス信号に応じて、メモリセルア
レイ１の所定のワード線、ビット線を選択する。
【００３２】タイミング制御回路８は不揮発性半導体記
憶装置の書込み動作、読出し動作、ベリファイ動作等を
制御するための信号を生成する。昇圧回路９は前記ロー
デコーダ３及びビット線制御回路２に接続されている。
この昇圧回路９は前記タイミング制御回路８から供給さ
れる信号に応じて、電源電圧Ｖccから書込み電圧（例え
ば２０Ｖ）、ビット線の電位Ｖbit1、Ｖbit2（非書き込
み時）、選択ゲート線の電位Ｖsg1 、Ｖsg2 等を発生す
る。前記ビット線の電位Ｖbit1、Ｖbit2は前記ビット線
制御回路２に供給され、前記選択ゲート線の電位Ｖsg1
、Ｖsg2 は前記ローデコーダ３に供給される。
憶装置の書込み動作、読出し動作、ベリファイ動作等を
制御するための信号を生成する。昇圧回路９は前記ロー
デコーダ３及びビット線制御回路２に接続されている。
この昇圧回路９は前記タイミング制御回路８から供給さ
れる信号に応じて、電源電圧Ｖccから書込み電圧（例え
ば２０Ｖ）、ビット線の電位Ｖbit1、Ｖbit2（非書き込
み時）、選択ゲート線の電位Ｖsg1 、Ｖsg2 等を発生す
る。前記ビット線の電位Ｖbit1、Ｖbit2は前記ビット線
制御回路２に供給され、前記選択ゲート線の電位Ｖsg1
、Ｖsg2 は前記ローデコーダ３に供給される。
【００３３】図１３は、前記基板電位制御回路４を示し
ている。この基板電位制御回路４は、例えば負電位生成
回路４１と基板電位切り換え回路４２により構成されて
いる。前記負電位生成回路４１は、例えば２個の降圧回
路４１ａ、４１ｂにより構成されている。これら降圧回
路４１ａ、４１ｂは同一構成であり、クロック信号φ１
〜φ４に応じて電源電圧より低い負電位ＶBBを生成す
る。２個の降圧回路を用いる理由は大きな電流を得るた
めであり、所要の電流量を得ることができれば、１個の
回路で構成することも可能である。
ている。この基板電位制御回路４は、例えば負電位生成
回路４１と基板電位切り換え回路４２により構成されて
いる。前記負電位生成回路４１は、例えば２個の降圧回
路４１ａ、４１ｂにより構成されている。これら降圧回
路４１ａ、４１ｂは同一構成であり、クロック信号φ１
〜φ４に応じて電源電圧より低い負電位ＶBBを生成す
る。２個の降圧回路を用いる理由は大きな電流を得るた
めであり、所要の電流量を得ることができれば、１個の
回路で構成することも可能である。
【００３４】基板電位切り換え回路４２は、メモリセル
の書き込み動作や読み出し動作等に応じて負電位生成回
路４１の出力電位、又は接地電位ＶSSを選択し、メモリ
セルアレイが形成されるＰ型領域に供給する。
の書き込み動作や読み出し動作等に応じて負電位生成回
路４１の出力電位、又は接地電位ＶSSを選択し、メモリ
セルアレイが形成されるＰ型領域に供給する。
【００３５】図１４は、前記降圧回路４１ａの一例を示
している。この降圧回路４１ａは入力端Ａ〜Ｄに供給さ
れるクロック信号φ１〜φ４に応じて動作するポンプ回
路であり、複数のキャパシタＣ１〜Ｃ４、複数のＰチャ
ネルトランジスタＱ１〜Ｑ８、複数のインバータ回路Ｉ
１〜Ｉ８により構成されている。
している。この降圧回路４１ａは入力端Ａ〜Ｄに供給さ
れるクロック信号φ１〜φ４に応じて動作するポンプ回
路であり、複数のキャパシタＣ１〜Ｃ４、複数のＰチャ
ネルトランジスタＱ１〜Ｑ８、複数のインバータ回路Ｉ
１〜Ｉ８により構成されている。
【００３６】クロック信号φ１、φ２は相補的な信号で
あり、クロック信号φ３はクロック信号φ１のハイレベ
ルの期間にハイレベルとなる信号、クロック信号φ４は
クロック信号φ２のハイレベルの期間にハイレベルとな
る信号である。但し、クロック信号φ３、φ４のハイレ
ベルの期間は、クロック信号φ１、φ２のハイレベルの
期間より短く設定されている。
あり、クロック信号φ３はクロック信号φ１のハイレベ
ルの期間にハイレベルとなる信号、クロック信号φ４は
クロック信号φ２のハイレベルの期間にハイレベルとな
る信号である。但し、クロック信号φ３、φ４のハイレ
ベルの期間は、クロック信号φ１、φ２のハイレベルの
期間より短く設定されている。
【００３７】上記降圧回路４１ａにおいて、キャパシタ
Ｃ１は入力端Ｄに供給されたクロック信号φ１に応じて
ノードＮ１に電位−Ｖccを発生する。次いで、キャパシ
タＣ３は入力端Ａに供給されるクロック信号φ３に応じ
てノードＮ４に電位−Ｖccを発生する。このため、トラ
ンジスタＴ１がオンされ、ノードＮ３の電位が放電され
る。
Ｃ１は入力端Ｄに供給されたクロック信号φ１に応じて
ノードＮ１に電位−Ｖccを発生する。次いで、キャパシ
タＣ３は入力端Ａに供給されるクロック信号φ３に応じ
てノードＮ４に電位−Ｖccを発生する。このため、トラ
ンジスタＴ１がオンされ、ノードＮ３の電位が放電され
る。
【００３８】この後、キャパシタＣ２は入力端Ｂに供給
されたクロック信号φ２に応じてノードＮ２に電位−Ｖ
ccを発生する。続いて、キャパシタＣ３はクロック信号
φ４に応じてノードＮ５に電位−Ｖccを発生する。この
ため、トランジスタＴ２、Ｔ３がオンとなり、ノードＮ
１の電位はトランジスタＴ２を介してノードＮ３に転送
される。このノードＮ３の電位はトランジスタＴ２の閾
値電圧Ｖthだけ低い−Ｖcc＋Ｖthとなる。ノードＮ３と
Ｎ２は接続されているため、ノードＮ２及びＮ３の電位
は−Ｖcc＋Ｖth＋（−Ｖcc）＝−２Ｖcc＋Ｖthとなる。
この電位はトランジスタＴ２と同時にオンとなるトラン
ジスタＴ３を介して出力端に出力される。したがって、
この出力端から出力される負電位ＶBBは、トランジスタ
Ｔ２の閾値電圧Ｖthだけ低い電位−２Ｖcc＋２Ｖthとな
る。前記キャパシタＣ３、Ｃ４はトランジスタＴ１、Ｔ
２の転送能力を高める作用を有している。トランジスタ
Ｔ４〜Ｔ６はダイオードである。
されたクロック信号φ２に応じてノードＮ２に電位−Ｖ
ccを発生する。続いて、キャパシタＣ３はクロック信号
φ４に応じてノードＮ５に電位−Ｖccを発生する。この
ため、トランジスタＴ２、Ｔ３がオンとなり、ノードＮ
１の電位はトランジスタＴ２を介してノードＮ３に転送
される。このノードＮ３の電位はトランジスタＴ２の閾
値電圧Ｖthだけ低い−Ｖcc＋Ｖthとなる。ノードＮ３と
Ｎ２は接続されているため、ノードＮ２及びＮ３の電位
は−Ｖcc＋Ｖth＋（−Ｖcc）＝−２Ｖcc＋Ｖthとなる。
この電位はトランジスタＴ２と同時にオンとなるトラン
ジスタＴ３を介して出力端に出力される。したがって、
この出力端から出力される負電位ＶBBは、トランジスタ
Ｔ２の閾値電圧Ｖthだけ低い電位−２Ｖcc＋２Ｖthとな
る。前記キャパシタＣ３、Ｃ４はトランジスタＴ１、Ｔ
２の転送能力を高める作用を有している。トランジスタ
Ｔ４〜Ｔ６はダイオードである。
【００３９】図１５は前記基板電位切り換え回路４２の
一例を示している。この基板電位切り換え回路４２にお
いて、Ｎチャネルトランジスタ４２ａの電流通路の一端
には前記負電位生成回路４１から出力された負電位ＶBB
が供給され、Ｎチャネルトランジスタ４２ｂの電流通路
の一端には接地電位ＶSSが供給されている。これらトラ
ンジスタ４２ａ、４２ｂの電流通路の他端は図示せぬウ
エルに接続されている。タイミング回路４２ｃは、メモ
リセルの書き込み動作や読み出し動作等を示す信号に応
じてタイミング信号を生成し出力する。このタイミング
信号はゲート制御回路４２ｄ、４２ｅの入力端に供給さ
れる。これらゲート制御回路４２ｄ、４２ｅの出力端
は、トランジスタ４２ｂ、４２ａのゲートにそれぞれ接
続されている。これらトランジスタ４２ａ、４２ｂは、
ゲート制御回路４２ｄ、４２ｅの出力信号に応じて選択
的にオンとされ、これらトランジスタ４２ａ、４２ｂを
介して接地電位ＶSS、又は負電位ＶBBがウエルに供給さ
れる。
一例を示している。この基板電位切り換え回路４２にお
いて、Ｎチャネルトランジスタ４２ａの電流通路の一端
には前記負電位生成回路４１から出力された負電位ＶBB
が供給され、Ｎチャネルトランジスタ４２ｂの電流通路
の一端には接地電位ＶSSが供給されている。これらトラ
ンジスタ４２ａ、４２ｂの電流通路の他端は図示せぬウ
エルに接続されている。タイミング回路４２ｃは、メモ
リセルの書き込み動作や読み出し動作等を示す信号に応
じてタイミング信号を生成し出力する。このタイミング
信号はゲート制御回路４２ｄ、４２ｅの入力端に供給さ
れる。これらゲート制御回路４２ｄ、４２ｅの出力端
は、トランジスタ４２ｂ、４２ａのゲートにそれぞれ接
続されている。これらトランジスタ４２ａ、４２ｂは、
ゲート制御回路４２ｄ、４２ｅの出力信号に応じて選択
的にオンとされ、これらトランジスタ４２ａ、４２ｂを
介して接地電位ＶSS、又は負電位ＶBBがウエルに供給さ
れる。
【００４０】一方、図２に示すメモリセルアレイ１にお
けるＮＡＮＤセルは、例えば図６乃至図８に示す構成を
有している。さらに、図３は、図２に示すメモリセルア
レイ１の等価回路構成を示すものであり、要部のみを取
り出して示す図である。この例では、４個のメモリセル
と２個の選択トランジスタによりＮＡＮＤセル型ＥＥＰ
ＲＯＭを構成しているが、これに限定されるものではな
い。
けるＮＡＮＤセルは、例えば図６乃至図８に示す構成を
有している。さらに、図３は、図２に示すメモリセルア
レイ１の等価回路構成を示すものであり、要部のみを取
り出して示す図である。この例では、４個のメモリセル
と２個の選択トランジスタによりＮＡＮＤセル型ＥＥＰ
ＲＯＭを構成しているが、これに限定されるものではな
い。
【００４１】図１は、図３に示したＮＡＮＤセル型ＥＥ
ＰＲＯＭにおける書き込み動作（プログラム動作）のタ
イミングチャートを示すものであり、例えばメモリセル
Ｍ１４にデータを書き込む場合の動作を示している。な
お、ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、書き込み及
び消去は、基板（Ｐ型ウエル）と浮遊ゲート間のトンネ
ル電流を用いて電荷を授受することにより行われる。
ＰＲＯＭにおける書き込み動作（プログラム動作）のタ
イミングチャートを示すものであり、例えばメモリセル
Ｍ１４にデータを書き込む場合の動作を示している。な
お、ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、書き込み及
び消去は、基板（Ｐ型ウエル）と浮遊ゲート間のトンネ
ル電流を用いて電荷を授受することにより行われる。
【００４２】この第１の実施の形態の場合、外部電源電
圧Ｖccは例えば１．８Ｖであり、非書き込みビット線の
電圧、選択ゲート線の電位等、外部電源電圧より高い電
圧は前記昇圧回路９により発生される。非書き込みビッ
ト線の電圧、選択ゲート線の電位を電源電圧より高くす
る理由は、誤書き込みを確実に防止するためである。
圧Ｖccは例えば１．８Ｖであり、非書き込みビット線の
電圧、選択ゲート線の電位等、外部電源電圧より高い電
圧は前記昇圧回路９により発生される。非書き込みビッ
ト線の電圧、選択ゲート線の電位を電源電圧より高くす
る理由は、誤書き込みを確実に防止するためである。
【００４３】具体的には、図１に示すように、先ず、書
き込みビット線ＢＬ１の電圧Ｖbit1は０Ｖに設定され、
非書き込みビット線ＢＬ２の電圧Ｖbit2は、例えば３Ｖ
に設定される。選択ゲート線ＳＧ１の電位Ｖsg1 には第
１の電圧として例えば５Ｖを印加し、メモリセルの拡散
層に電圧Ｖdif を転送する。この時、制御ゲートの電位
Ｖcg1 〜Ｖcg4 を例えば５Ｖとし、全部のメモリセルの
拡散層、チャネル部の電位をＶdif とする。Ｖbit2＞Ｖ
sg1 −Ｖth（−Ｖdif ）のとき、電圧Ｖdif は（１）式
に示すようになる。
き込みビット線ＢＬ１の電圧Ｖbit1は０Ｖに設定され、
非書き込みビット線ＢＬ２の電圧Ｖbit2は、例えば３Ｖ
に設定される。選択ゲート線ＳＧ１の電位Ｖsg1 には第
１の電圧として例えば５Ｖを印加し、メモリセルの拡散
層に電圧Ｖdif を転送する。この時、制御ゲートの電位
Ｖcg1 〜Ｖcg4 を例えば５Ｖとし、全部のメモリセルの
拡散層、チャネル部の電位をＶdif とする。Ｖbit2＞Ｖ
sg1 −Ｖth（−Ｖdif ）のとき、電圧Ｖdif は（１）式
に示すようになる。
【００４４】 Ｖdif ＝Ｖsg1 −Ｖth（−Ｖdif ） …（１） （但し、Ｖth（−Ｖdif ）はＶdif がバックバイアスと
してかかった時の選択トランジスタの閾値電圧） また、Ｖbit2＜Ｖsg1 −Ｖth（−Ｖdif ）のとき、電圧
Ｖdif は（２）式に示すようになる。
してかかった時の選択トランジスタの閾値電圧） また、Ｖbit2＜Ｖsg1 −Ｖth（−Ｖdif ）のとき、電圧
Ｖdif は（２）式に示すようになる。
【００４５】 Ｖdif ＝Ｖbit2 …（２） この後、電圧Ｖsg1 を第２の電圧、例えば２Ｖに下げ
る。この電圧の下限は、Ｖbit1の０Ｖをメモリセル側に
転送できる電圧であればよい。
る。この電圧の下限は、Ｖbit1の０Ｖをメモリセル側に
転送できる電圧であればよい。
【００４６】次いで、ワード線ＷＬ１〜ＷＬ３の電圧Ｖ
cg1 〜Ｖcg3 を例えば１０Ｖとし、ワード線ＷＬ４の電
圧Ｖcg4 を例えば２０Ｖに上昇させる。この時、Ｖdif
は電圧Ｖcg1 〜Ｖcg4 に容量結合して例えば８Ｖに上昇
し、メモリセルの誤書き込みを防止する。ワード線ＷＬ
１〜ＷＬ４の電圧Ｖcg1 〜Ｖcg4 を上昇させる前に、選
択ゲート線ＳＧ１の電圧Ｖsg1 を２Ｖに下げている。こ
のため、選択トランジスタを確実にカットオフさせるこ
とができ、選択トランジスタを通してメモリセルも拡散
層及びチャネルの電荷（Ｖdif ）がビット線に抜け、拡
散層及びチャネルの電位が低下することを防止できる。
したがって、メモリセルに対する誤書き込みを防止でき
る。
cg1 〜Ｖcg3 を例えば１０Ｖとし、ワード線ＷＬ４の電
圧Ｖcg4 を例えば２０Ｖに上昇させる。この時、Ｖdif
は電圧Ｖcg1 〜Ｖcg4 に容量結合して例えば８Ｖに上昇
し、メモリセルの誤書き込みを防止する。ワード線ＷＬ
１〜ＷＬ４の電圧Ｖcg1 〜Ｖcg4 を上昇させる前に、選
択ゲート線ＳＧ１の電圧Ｖsg1 を２Ｖに下げている。こ
のため、選択トランジスタを確実にカットオフさせるこ
とができ、選択トランジスタを通してメモリセルも拡散
層及びチャネルの電荷（Ｖdif ）がビット線に抜け、拡
散層及びチャネルの電位が低下することを防止できる。
したがって、メモリセルに対する誤書き込みを防止でき
る。
【００４７】図１２に示す従来の書き込み方法の場合、
ワード線ＷＬ１〜ＷＬ４の電圧Ｖcg1 〜Ｖcg4 を１０Ｖ
あるいは２０Ｖに上昇させるとき、選択ゲート線ＳＧ１
の電圧Ｖsg1 は５Ｖのままである。このため、選択トラ
ンジスタがオンし、電圧Ｖdif がビット線ＢＬ２に抜
け、非書き込みビット線に接続されたメモリセルに誤書
き込みが生じるおそれがある。
ワード線ＷＬ１〜ＷＬ４の電圧Ｖcg1 〜Ｖcg4 を１０Ｖ
あるいは２０Ｖに上昇させるとき、選択ゲート線ＳＧ１
の電圧Ｖsg1 は５Ｖのままである。このため、選択トラ
ンジスタがオンし、電圧Ｖdif がビット線ＢＬ２に抜
け、非書き込みビット線に接続されたメモリセルに誤書
き込みが生じるおそれがある。
【００４８】これに対して、第１の実施の形態の場合、
電圧Ｖsg1 を２Ｖに下げているのでその値は（３）式に
示す範囲となる。 Ｖsg1 - Ｖbit2＜Ｖth（−Ｖbit2） …（３） （３）式に示す関係を満足するとき、選択トランジスタ
はオフする。このため誤書き込みが発生せず、正常動作
を行うことができる。すなわち、（３）式を変形すると Ｖsg1 ＜Ｖbit2＋Ｖth（−Ｖbit2） …（４） となる。
電圧Ｖsg1 を２Ｖに下げているのでその値は（３）式に
示す範囲となる。 Ｖsg1 - Ｖbit2＜Ｖth（−Ｖbit2） …（３） （３）式に示す関係を満足するとき、選択トランジスタ
はオフする。このため誤書き込みが発生せず、正常動作
を行うことができる。すなわち、（３）式を変形すると Ｖsg1 ＜Ｖbit2＋Ｖth（−Ｖbit2） …（４） となる。
【００４９】一方、Ｖbit1に接続された選択トランジス
タがオンする条件により、この時のＶsg1 の範囲が決定
される。すなわち、Ｖsg1 の範囲は（５）式のようにな
る。 Ｖth（０）＜Ｖsg1 ＜Ｖbit2＋Ｖth（−Ｖbit2）…（５） 但し、Ｖsg1 、Ｖbit2は、前述したように共に外部電源
電圧より高い電圧である。したがって、非書き込みビッ
ト線が接続された選択トランジスタを確実にカットオフ
させることができるため、誤書き込みを防止できる。す
なわち、図３に示す非書き込みビット線に接続された選
択トランジスタの各部の電圧をＶbit2、Ｖsg1 、Ｖdif
（ビット線と反対側の拡散層の電圧）と設定し、この選
択トランジスタのゲート及びビット線に昇圧した電圧を
印加すると、Ｖbit2、Ｖsg1 、Ｖdif はウエルの電位Ｖ
wellより高くなる。このため、Ｖwellを下げたのと同様
となり、バックゲート効果によりカットオフ能力を向上
でき、誤書き込みを防止できる。
タがオンする条件により、この時のＶsg1 の範囲が決定
される。すなわち、Ｖsg1 の範囲は（５）式のようにな
る。 Ｖth（０）＜Ｖsg1 ＜Ｖbit2＋Ｖth（−Ｖbit2）…（５） 但し、Ｖsg1 、Ｖbit2は、前述したように共に外部電源
電圧より高い電圧である。したがって、非書き込みビッ
ト線が接続された選択トランジスタを確実にカットオフ
させることができるため、誤書き込みを防止できる。す
なわち、図３に示す非書き込みビット線に接続された選
択トランジスタの各部の電圧をＶbit2、Ｖsg1 、Ｖdif
（ビット線と反対側の拡散層の電圧）と設定し、この選
択トランジスタのゲート及びビット線に昇圧した電圧を
印加すると、Ｖbit2、Ｖsg1 、Ｖdif はウエルの電位Ｖ
wellより高くなる。このため、Ｖwellを下げたのと同様
となり、バックゲート効果によりカットオフ能力を向上
でき、誤書き込みを防止できる。
【００５０】次に、図４を参照してこの発明の第２の実
施の形態について説明する。第２の実施の形態では、図
４に示すように、選択ゲート線ＳＧ１の電圧Ｖsg1を固
定し、その代わりにワード線ＷＬ１〜ＷＬ４に中間電圧
や書き込み電圧を印加する際に、ウェル１２に印加する
電位Ｖwellを、０Ｖから負電位、例えば−１Ｖとする。
これにより、選択トランジスタの閾値電圧Ｖthは上昇
し、ワード線ＷＬ１〜ＷＬ４の電圧Ｖcg1 〜Ｖcg4 を１
０Ｖあるいは２０Ｖに上昇させたときも、選択トランジ
スタをカットオフさせることができる。すなわち、第１
の実施の形態における（５）式のＶbit2＋Ｖth（−Ｖbi
t2）をＶbit2＋Ｖth（−Ｖbit2＋Ｖwell）として、選択
ゲート線ＳＧ１の電圧Ｖsg1 の範囲を拡大したことと等
価となる。したがって、この実施の形態によっても誤書
き込みを防止できる。さらに、このＶwellを印加する方
法は、誤書き込みを防止するため、Ｖsgを高い電圧に設
定したとき、より効果的となる。すなわち、次式 Ｖth（０）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ＋Ｖwell） のＶsgを高く設定し、Ｖbit を固定した場合、Ｖwellを
印加することにより、閾値電圧Ｖth（−Ｖbit ＋Ｖwel
l）を自由に高く設定することができる。
施の形態について説明する。第２の実施の形態では、図
４に示すように、選択ゲート線ＳＧ１の電圧Ｖsg1を固
定し、その代わりにワード線ＷＬ１〜ＷＬ４に中間電圧
や書き込み電圧を印加する際に、ウェル１２に印加する
電位Ｖwellを、０Ｖから負電位、例えば−１Ｖとする。
これにより、選択トランジスタの閾値電圧Ｖthは上昇
し、ワード線ＷＬ１〜ＷＬ４の電圧Ｖcg1 〜Ｖcg4 を１
０Ｖあるいは２０Ｖに上昇させたときも、選択トランジ
スタをカットオフさせることができる。すなわち、第１
の実施の形態における（５）式のＶbit2＋Ｖth（−Ｖbi
t2）をＶbit2＋Ｖth（−Ｖbit2＋Ｖwell）として、選択
ゲート線ＳＧ１の電圧Ｖsg1 の範囲を拡大したことと等
価となる。したがって、この実施の形態によっても誤書
き込みを防止できる。さらに、このＶwellを印加する方
法は、誤書き込みを防止するため、Ｖsgを高い電圧に設
定したとき、より効果的となる。すなわち、次式 Ｖth（０）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ＋Ｖwell） のＶsgを高く設定し、Ｖbit を固定した場合、Ｖwellを
印加することにより、閾値電圧Ｖth（−Ｖbit ＋Ｖwel
l）を自由に高く設定することができる。
【００５１】次に、図５を参照してこの発明の第３の実
施の形態について説明する。第３の実施の形態は、第
１、第２の実施の形態で示した２つの方法を同時に行う
ようにしている。すなわち、図５に示すように、書き込
み時に選択ゲート線ＳＧ１の電圧Ｖsg1 を、先ず、例え
ば５Ｖとし、この後５Ｖから２Ｖに下げる。これととも
に、ウェルの電位Ｖwellを０Ｖから例えば−１Ｖに下げ
る。このように選択ゲート線の電圧Ｖsg1 とウェルの電
位Ｖwellを制御することにより、選択トランジスタのカ
ットオフ能力を強化でき、一層誤書き込みを防止でき
る。
施の形態について説明する。第３の実施の形態は、第
１、第２の実施の形態で示した２つの方法を同時に行う
ようにしている。すなわち、図５に示すように、書き込
み時に選択ゲート線ＳＧ１の電圧Ｖsg1 を、先ず、例え
ば５Ｖとし、この後５Ｖから２Ｖに下げる。これととも
に、ウェルの電位Ｖwellを０Ｖから例えば−１Ｖに下げ
る。このように選択ゲート線の電圧Ｖsg1 とウェルの電
位Ｖwellを制御することにより、選択トランジスタのカ
ットオフ能力を強化でき、一層誤書き込みを防止でき
る。
【００５２】なお、本発明は上述した各実施の形態に限
定されるものではない。上記実施の形態では、ＮＡＮＤ
型ＥＥＰＲＯＭを例に説明したが、これに限らず、選択
ゲートを有する各種のＥＥＰＲＯＭに適用することがで
きる。また、電荷蓄積層が浮遊ゲート型のＥＥＰＲＯＭ
に限らず、ＭＮＯＳ型のメモリセルを用いたＮＡＮＤ型
ＥＥＰＲＯＭに適用することもできる。さらに、チャネ
ルイオン注入等により情報を固定的に書き込んだＭＯＳ
トランジスタをメモリセルとする所謂マスクＲＯＭによ
りＮＡＮＤセル構成する場合に適用することも可能であ
る。また、拡散層からなるビット線を有するグランドア
レー型、ＡＮＤ型セル、及びサブビット線を有するＤＩ
ＮＯＲ型にも適用可能である。その他、本発明の要旨を
逸脱しない範囲で、種々変形実施可能なことは勿論であ
る。
定されるものではない。上記実施の形態では、ＮＡＮＤ
型ＥＥＰＲＯＭを例に説明したが、これに限らず、選択
ゲートを有する各種のＥＥＰＲＯＭに適用することがで
きる。また、電荷蓄積層が浮遊ゲート型のＥＥＰＲＯＭ
に限らず、ＭＮＯＳ型のメモリセルを用いたＮＡＮＤ型
ＥＥＰＲＯＭに適用することもできる。さらに、チャネ
ルイオン注入等により情報を固定的に書き込んだＭＯＳ
トランジスタをメモリセルとする所謂マスクＲＯＭによ
りＮＡＮＤセル構成する場合に適用することも可能であ
る。また、拡散層からなるビット線を有するグランドア
レー型、ＡＮＤ型セル、及びサブビット線を有するＤＩ
ＮＯＲ型にも適用可能である。その他、本発明の要旨を
逸脱しない範囲で、種々変形実施可能なことは勿論であ
る。
【００５３】
【発明の効果】以上述べたように、本発明によれば、デ
ータの書き込み時における選択ゲート線の電圧、ビット
線の電圧、基板の電圧を適切な値とすることにより選択
トランジスタを確実にカットオフさせることができる。
したがって、ビット線及び選択ゲート線に印加される電
圧が低下された場合や、ＳＴＩを使用する場合において
も、誤書き込みを防止することが可能な不揮発性半導体
記憶装置を提供できる。
ータの書き込み時における選択ゲート線の電圧、ビット
線の電圧、基板の電圧を適切な値とすることにより選択
トランジスタを確実にカットオフさせることができる。
したがって、ビット線及び選択ゲート線に印加される電
圧が低下された場合や、ＳＴＩを使用する場合において
も、誤書き込みを防止することが可能な不揮発性半導体
記憶装置を提供できる。
【図１】本発明の第１の実施の形態を示すものであり、
書き込み動作を示すタイミング図。
書き込み動作を示すタイミング図。
【図２】本発明が適用される不揮発性半導体記憶装置を
示す構成図。
示す構成図。
【図３】図２のメモリセルアレイの一部を示す回路図。
【図４】本発明の第２の実施の形態を示すものであり、
書き込み動作を示すタイミング図。
書き込み動作を示すタイミング図。
【図５】本発明の第３の実施の形態を示すものであり、
書き込み動作を示すタイミング図。
書き込み動作を示すタイミング図。
【図６】ＮＡＮＤセルの平面図。
【図７】図６の７−７線に沿った断面図。
【図８】図６の８−８線に沿った断面図。
【図９】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの
等価回路図。
等価回路図。
【図１０】ＮＡＮＤセルの各部の電圧を示す図。
【図１１】従来のＮＡＮＤセルの各動作でのバイアス状
態を示す図。
態を示す図。
【図１２】従来のＮＡＮＤセルの書き込み動作を示す
図。
図。
【図１３】図２の基板電位制御回路を示す構成図。
【図１４】図１３の降圧回路を示す回路図。
【図１５】図１３の基板電位切り換え回路を示す回路
図。
図。
１…メモリセルアレイ、 ２…ビット線制御回路、 ３…ローデコーダ、 ４…基板電位制御回路、 ６…カラムデコーダ、 ９…昇圧回路、 ＱＳ１，ＱＳ２, ＱＳ３，ＱＳ４…選択トランジスタ、 Ｍ１１〜Ｍ１４，Ｍ２１〜Ｍ２２…メモリセル、 ＢＬ１，ＢＬ２…ビット線、 ＷＬ１〜ＷＬ４…ワード線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (12)
- 【請求項１】 半導体基板上で電気的に書き換え可能な
メモリセルを複数個接続してメモリセルユニットを構成
し、このメモリセルユニットが複数個マトリクス状に配
置されたメモリセルアレイと、 前記メモリセルユニットのビット線側の端部に設けら
れ、前記メモリセルユニットを選択するための選択トラ
ンジスタが複数個接続されてなる選択ゲート線とを具備
する不揮発性半導体記憶装置において、 データの書き込み時に、前記選択ゲート線の電圧Ｖsgを Ｖth（０）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ） （但し、Ｖth（ｘ）は前記メモリセルアレイが形成され
ている半導体基板面にｘボルトを印加したときの選択ト
ランジスタの閾値電圧、Ｖbit はビット線の電圧）の範
囲で、且つ前記Ｖsg、Ｖbit を共に外部電源電圧より高
い電圧に設定することを特徴とする不揮発性半導体記憶
装置。 - 【請求項２】 半導体基板上で電気的に書き換え可能な
メモリセルを複数個接続してメモリセルユニットを構成
し、このメモリセルユニットが複数個マトリクス状に配
置されたメモリセルアレイと、 前記メモリセルユニットのビット線側の端部に設けら
れ、前記メモリセルユニットを選択するための選択トラ
ンジスタが複数個接続されてなる選択ゲート線とを具備
する不揮発性半導体記憶装置において、 データの書き込み時に、前記選択ゲート線の電圧Ｖsgを
第１の電圧として前記選択トランジスタを通じて前記メ
モリセルユニットに前記ビット線の電圧を転送した後、
前記選択ゲート線の電圧Ｖsgを Ｖth（０）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ） （但し、Ｖth（ｘ）は前記メモリセルアレイが形成され
ている半導体基板面にｘボルトを印加したときの選択ト
ランジスタの閾値電圧、Ｖbit は非書き込みビット線の
電圧）の範囲の第２の電圧に設定し、且つ前記第２の電
圧と非書き込みビット線の電圧Ｖbit を共に外部電源電
圧より高い電圧に設定することを特徴とする不揮発性半
導体記憶装置。 - 【請求項３】 半導体基板上で電気的に書き換え可能な
メモリセルを複数個接続してメモリセルユニットを構成
し、このメモリセルユニットが複数個マトリクス状に配
置されたメモリセルアレイと、 前記メモリセルユニットのビット線側の端部に設けら
れ、前記メモリセルユニットを選択するための選択トラ
ンジスタが複数個接続されてなる選択ゲート線を具備す
る不揮発性半導体記憶装置において、 データの書き込み時に、前記選択ゲート線の電圧Ｖsgと
前記メモリセルアレイが形成されている半導体基板面の
電圧Ｖwellを Ｖth（Ｖwell）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ＋Ｖwe
ll） （但し、Ｖth（ｘ）は前記半導体基板面にｘボルトを印
加したときの選択トランジスタの閾値電圧、Ｖbit は非
書き込みビット線の電圧） 且つ、Ｖwell＜０ の範囲に設定することを特徴とする不揮発性半導体記憶
装置。 - 【請求項４】 半導体基板上で電気的に書き換え可能な
メモリセルを複数個接続してメモリセルユニットを構成
し、このメモリセルユニットが複数個マトリクス状に配
置されたメモリセルアレイと、 前記メモリセルユニットのビット線側の端部に設けら
れ、前記メモリセルユニットを選択するための選択トラ
ンジスタが複数個接続されてなる選択ゲート線を具備す
る不揮発性半導体記憶装置において、 データの書き込み時に、前記選択ゲート線の電圧Ｖsgを
第１の電圧として前記選択トランジスタを通じて前記メ
モリセルユニットに前記ビット線の電圧を転送した後、
前記選択ゲート線の電圧Ｖsgと前記メモリセルアレイが
形成されている半導体基板面の電圧Ｖwellをそれぞれ Ｖth（Ｖwell）＜Ｖsg＜Ｖbit ＋Ｖth（−Ｖbit ＋Ｖwe
ll） （但し、Ｖth（ｘ）は前記半導体基板面にｘボルトを印
加したときの選択トランジスタの閾値電圧、Ｖbit はビ
ット線の電圧）且つ、Ｖwell＜０の範囲の第２の電圧に
設定し、且つ前記第２の電圧と、非書き込みのビット線
の電圧Ｖbit を共に外部電源電圧より高い電圧に設定す
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項５】 前記選択ゲート線の電圧Ｖｓｇと前記非
書き込みビット線の電圧Ｖbit が共に外部電源電圧より
高い電圧に設定されることを特徴とする請求項又は４に
記載の不揮発性半導体記憶装置。 - 【請求項６】 前記選択ゲート線の電圧Ｖｓｇを第１の
電圧としたとき、前記メモリセルの制御ゲートも第１の
電圧に設定することを特徴とする請求項２又は４記載の
不揮発性半導体記憶装置。 - 【請求項７】 半導体基板上で電気的に書き換え可能な
メモリセルを複数個接続してメモリセルユニットを構成
し、このメモリセルユニットが複数個マトリクス状に配
置されたメモリセルアレイと、 前記メモリセルユニットのビット線側の端部に設けら
れ、前記メモリセルユニットを選択するための選択トラ
ンジスタが複数個接続されてなる選択ゲート線とを具備
する不揮発性半導体記憶装置において、 データの書き込み時に、前記選択ゲート線の電圧を電源
電圧より高い第１の電圧に設定して、前記選択トランジ
スタを通じて前記メモリセルユニットに前記ビット線の
電圧を転送した後、前記選択ゲート線の電圧を前記第１
の電圧より低く電源電圧より高い第２の電圧に設定し
て、少なくとも一部の選択トランジスタをカットオフさ
せることを特徴とする不揮発性半導体記憶装置。 - 【請求項８】 前記選択ゲート線の電圧が前記第２の電
圧に設定されているとき、前記メモリセルアレイが形成
されている半導体基板面の電圧を接地電位より低い電圧
に設定することを特徴とする請求項７記載の不揮発性半
導体記憶装置。 - 【請求項９】 前記第２の電圧は書き込みビット線の電
圧を前記メモリセルユニットに転送できる電圧であるこ
とを特徴とする請求項２、７、８のいずれかに記載の不
揮発性半導体記憶装置。 - 【請求項１０】 半導体基板上で電気的に書き換え可能
なメモリセルを複数個接続してメモリセルユニットを構
成し、このメモリセルユニットが複数個マトリクス状に
配置されたメモリセルアレイと、 前記メモリセルユニットのビット線側の端部に設けら
れ、前記メモリセルユニットを選択するための選択トラ
ンジスタが複数個接続されてなる選択ゲート線とを具備
する不揮発性半導体記憶装置において、 データの書き込み時に、前記選択トランジスタを通じて
前記メモリセルユニットに前記ビット線の電圧を転送し
た後、前記選択ゲート線の電圧を電源電圧より高い電
圧、前記メモリセルアレイが形成されている半導体基板
面の電圧を接地電位より低い電圧に設定して、少なくと
も一部の選択トランジスタをカットオフさせることを特
徴とする不揮発性半導体記憶装置。 - 【請求項１１】 前記ビット線のうち非書き込みビット
線の電圧は、電源電圧より高い電圧に設定されることを
特徴とする請求項７乃至１０のいずれかに記載の不揮発
性半導体記憶装置。 - 【請求項１２】 半導体基板に形成されたウエル上で電
気的に書き換え可能なメモリセルを複数個接続してメモ
リセルユニットを構成し、このメモリセルユニットが複
数個マトリクス状に配置されたメモリセルアレイと、 前記メモリセルユニットのビット線側の端部に設けら
れ、前記メモリセルユニットを選択するための選択トラ
ンジスタが複数個接続されてなる選択ゲート線とを具備
し、書き込みビット線には、前記選択トランジスタをカ
ットオフさせない電圧を与える一方、非書き込みビット
線には、前記選択トランジスタをカットオフさせる電圧
を与え、複数のデータについて一括して書き込みを行う
不揮発性半導体記憶装置において、 前記ウエルの電圧を負電圧に設定する電位制御回路を備
えたことを特徴とする不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35734097A JP3895855B2 (ja) | 1997-12-25 | 1997-12-25 | 不揮発性半導体記憶装置 |
| US09/217,015 US6049482A (en) | 1997-12-25 | 1998-12-21 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35734097A JP3895855B2 (ja) | 1997-12-25 | 1997-12-25 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11185488A true JPH11185488A (ja) | 1999-07-09 |
| JP3895855B2 JP3895855B2 (ja) | 2007-03-22 |
Family
ID=18453630
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35734097A Expired - Fee Related JP3895855B2 (ja) | 1997-12-25 | 1997-12-25 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6049482A (ja) |
| JP (1) | JP3895855B2 (ja) |
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| JP2008545213A (ja) * | 2005-05-11 | 2008-12-11 | マイクロン テクノロジー， インク． | プログラミングメモリデバイス |
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| US7916544B2 (en) | 2008-01-25 | 2011-03-29 | Micron Technology, Inc. | Random telegraph signal noise reduction scheme for semiconductor memories |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3152756B2 (ja) * | 1992-09-14 | 2001-04-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3878681B2 (ja) * | 1995-06-15 | 2007-02-07 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
-
1997
- 1997-12-25 JP JP35734097A patent/JP3895855B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-21 US US09/217,015 patent/US6049482A/en not_active Expired - Fee Related
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| JP2008545213A (ja) * | 2005-05-11 | 2008-12-11 | マイクロン テクノロジー， インク． | プログラミングメモリデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| US6049482A (en) | 2000-04-11 |
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