JP3600461B2 - 半導体回路 - Google Patents
半導体回路 Download PDFInfo
- Publication number
- JP3600461B2 JP3600461B2 JP32329798A JP32329798A JP3600461B2 JP 3600461 B2 JP3600461 B2 JP 3600461B2 JP 32329798 A JP32329798 A JP 32329798A JP 32329798 A JP32329798 A JP 32329798A JP 3600461 B2 JP3600461 B2 JP 3600461B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- transistor
- circuit
- potential
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 86
- 238000012546 transfer Methods 0.000 claims description 76
- 238000010586 diagram Methods 0.000 description 35
- 101001017968 Homo sapiens Leukotriene B4 receptor 1 Proteins 0.000 description 22
- 102100033374 Leukotriene B4 receptor 1 Human genes 0.000 description 22
- 238000012986 modification Methods 0.000 description 20
- 230000004048 modification Effects 0.000 description 20
- 239000000758 substrate Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 101100497221 Bacillus thuringiensis subsp. alesti cry1Ae gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Landscapes
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dc-Dc Converters (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
本発明は半導体回路に係り、特に昇圧回路、電圧リミッタ、昇圧電位転送ゲートを有する半導体回路に関するものであり、例えば半導体メモリの昇圧系制御回路に適用される。
【0002】
【従来の技術】
従来、半導体基板(チップ)中に複数の昇圧電位供給先が存在する場合、当該半導体基板中には、昇圧回路、電圧リミッタ、昇圧電位供給先切り替え用の切り替え回路(昇圧電位転送ゲートを含む)が形成される。
【0003】
図23は、昇圧回路、電圧リミッタ、切り替え回路の従来例を示している。
【0004】
なお、本例では、説明を簡単にするため、二つの昇圧電位供給先を有する場合について述べることにする。
【0005】
昇圧回路10と二つの昇圧電位供給先12−1,12−2の間に対応してCMOS型の切り替え回路11−1,11−2が接続されており、昇圧回路10の出力端にリミッタ(電圧リミッタ)13が接続されている。
【0006】
各切り替え回路11−1,11−2は、PMOSトランジスタP1,P2,P3、NMOSトランジスタN1,N2およびインバータINVから構成されている。
【0007】
各切り替え回路11−1,11−2において、昇圧電位転送ゲートであるトランジスタP3は、ソースが昇圧回路10の出力端に接続され、ドレインが昇圧電位供給先12−1あるいは12−2に接続される。
【0008】
そして、トランジスタP1,N1は、昇圧回路10の出力端と接地点の間に直列接続されており、同様に、トランジスタP2,N2も、昇圧回路10の出力端と接地点の間に直列接続されている。
【0009】
上記トランジスタP1のゲートは、トランジスタP2,N2の接続点およびトランジスタP3のゲートにそれぞれ接続されており、トランジスタP2のゲートは、トランジスタP1,N1の接続点に接続されている。なお、トランジスタP1,P2,P3の基板電位は、ソース電位と等しくなっている。
【0010】
そして、トランジスタN1のゲートには、切り替え回路11−1,11−2に対応して入力する切り替え信号S1,S2の一方が印加され、トランジスタN2のゲートには、上記切り替え信号S1,S2の反転信号の一方が入力される。
【0011】
上記構成の半導体回路において、切り替え信号S1を“L”レベル(切り替え信号S2を“H”レベル)に設定することにより、切り替え回路11−1のトランジスタN2がオンになってそのドレインが接地レベルになり、切り替え回路11−1の昇圧電位転送ゲート用のトランジスタP3がオンになり、昇圧電位供給先12−1に昇圧電位が供給される。
【0012】
これに対して、切り替え信号S1をハイレベル“H”(切り替え信号S2をロウレベル“L”)に設定することにより、切り替え回路11−2のトランジスタN2がオンになってそのドレインが接地レベルになり、切り替え回路11−2の昇圧電位転送ゲート用のトランジスタP3がオンになり、昇圧電位供給先12−2に昇圧電位が供給される。
【0013】
しかし、図23に示した半導体回路では、CMOS型の切り替え回路を使用しているので、閾値落ちが発生しないという利点があるが、その反面、昇圧電位供給先12−1,12−2の電位が昇圧回路10の出力端の電位よりも高くなった場合に、切り替え回路11−1,11−2のトランジスタP3がフォワードになり、CMOSラッチアップを引き起こすという欠点がある。
【0014】
なお、昇圧電位供給先の電位が昇圧回路の出力端の電位よりも高くなるという状況は、以下の二つの場合で起こる。
【0015】
(1)昇圧電位供給先12−1に昇圧電位を供給した後、昇圧電位供給先12−2に昇圧電位を供給する場合。
【0016】
この場合、昇圧電位供給先12−1から切り替え回路11−1を経由して昇圧電位供給先12−2の方へ電荷が流れ込むので、切り替え回路11−1のトランジスタP3がフォワードになる。これにより流れる電荷の量は、昇圧電位供給先12−1の容量が大きいほど多い。
【0017】
また、切り替え回路11−1,11−2の間の距離が、昇圧回路10と切り替え回路11−2の間の距離に比べて短い場合に、切り替え回路11−1のトランジスタP3がフォワードになり易い。
【0018】
(2)リカバリ動作を行う場合、即ち、昇圧回路10および昇圧電位供給先12−1,12−2から電荷を放電させる場合。
【0019】
例えば、昇圧回路10からの放電と昇圧電位供給先からの放電を同時に行っても、昇圧回路10の放電の方が昇圧電位供給先の放電よりも早い時、昇圧電位供給先の電位が昇圧回路10の出力端の電位よりも高くなるという状況が一時的に発生する。
【0020】
このような状況の発生を防ぐため、図23のような一つの昇圧回路10から複数の昇圧電位供給先へ昇圧電位を供給する半導体回路を用いる時は、次のようなタイミング上の制約を課している。
【0021】
(1)一つの昇圧回路10から複数の昇圧電位供給先の全てに昇圧電位を同時に供給する。即ち、複数の切り替え回路11−1,11−2を同時に起動し、全ての昇圧電位供給先に同時に昇圧電位を供給する。
【0022】
(2)リカバリ動作の際には、切り替え回路11−1,11−2により昇圧回路10と昇圧電位供給先を電気的に切り離した状態で昇圧電位供給先の放電を行い、この後、昇圧回路10の放電を実行する。
【0023】
以上のようなタイミング上の制約を課すことにより、切り替え回路11−1,11−2内のトランジスタP3がフォワードになるという状況を回避できる。
【0024】
しかし、反面、タイミング設定上の自由度が減ってしまうという難点も生じる。特に、実際の回路設計をしていく上では、昇圧電位を二つ以上の供給先に別々のタイミングで供給したいという状況もある。従って、特に前記(1)の制約は、回路設計に際して、非常に大きな制限を加えることになる。
【0025】
ここで、具体例として、図23に示したような半導体回路が、図24に示すようなブロック構成を有するEEPROM(電気的書き換え可能な不揮発性半導体メモリ)の昇圧系制御回路に適用された場合の動作と関連して上記の問題点を詳述する。
【0026】
図24に示すEEPROMにおいて、1は“1”、“0”のデータを記憶するメモリセルアレイ、2はデータ書込み/読み出しを行うためのセンスアンプ(兼データラッチ回路)、3はアドレスに対応するセルデータにアクセスするためにワード線選択を行うロウデコーダ、4はビット線選択を行うカラムデコーダ、5はカラムゲート(カラム選択スイッチ)、6はアドレスデータや書き込みデータ、読み出しデータの外部との入出力を行なうデータ入出力バッファ(I/Oバッファ)、7は様々な動作モードに応じて各種の制御信号を生成する制御回路、8は書込み電圧、消去電圧、読み出し電圧等を発生する昇圧回路である。
【0027】
図25は、EEPROMのメモリセルの断面構造を示している。
【0028】
このメモリセルは、例えばP型シリコン基板250上のセル領域用のN型ウエル(セルNウエル)251内のセル形成用のP型ウエル(セルPウエル)252上に形成された二層ゲート構造のNチャネルMOSFETからなるセルトランジスタが用いられている。
【0029】
即ち、セルトランジスタは、セルPウエル252の表層部にソース、ドレイン領域用のn+ 型拡散層253が形成され、チャネル領域上に薄いゲート絶縁膜 (トンネル絶縁膜)254を介して浮遊ゲートFGが形成され、浮遊ゲートFG上に浮遊ゲート・制御ゲート間絶縁膜255を介して制御ゲートCGが形成されている。
【0030】
このセルトランジスタは、浮遊ゲートFG内の電荷量に応じてゲート閾値電圧が決まるので、これを利用して情報の記憶を行っている。具体的には、浮遊ゲートFGに電子が注入されて閾値が正(約2V)になった状態をデータ“0”とし、逆に、浮遊ゲートFGから電子が排除されて閾値が負(約−2V)になった状態をデータ“1”と定義している。
【0031】
この場合、浮遊ゲートFGに電子を注入する際は、制御ゲートCGを高電圧 (例えば約20V)、セルトランジスタのチャネル電位を0Vとすることにより、トンネル絶縁膜254にFNトンネル電流を流す。浮遊ゲートFGから電子を排除する際は、制御ゲートCGを0Vとし、セルウエル領域の電圧を20Vとする。
【0032】
セルデータの読み出しは、制御ゲートCGを0Vとし、セルトランジスタがドレイン電流を流すか否かを検出して“1”/“0”と判定する。
【0033】
図26は、EEPROMの一つとして実現されているNAND型EEPROMのメモリセルアレイにおける1つのNANDセル部の等価回路を示している。
【0034】
即ち、複数個(本例では16個)のセルトランジスタMC1 〜MC16を、隣接するセル同士でソース、ドレインを共有する形で直列接続してNANDセルを構成している。そして、NANDセルのドレイン側、ソース側にそれぞれ対応して第1の選択ゲートトランジスタS1および第2の選択ゲートトランジスタS2が接続されたNANDセルユニットをビット線・ソース線間に接続している。
【0035】
ここで、CGi (i=1 〜16)はセルトランジスタMC1 〜MC16の制御ゲートに接続された制御ゲート線(ワード線)であり、SGDは第1の選択ゲートトランジスタS1のゲートに接続された第1の選択ゲート線、SGSは第2の選択ゲートトランジスタS2のゲートに接続された第2の選択ゲート線である。
【0036】
なお、上記NANDセルユニットはセルウエル領域上に形成されており、複数のNANDセルユニットを全体として二次元の行列状に配列してメモリセルアレイを構成している。
【0037】
図27は、図26のNANDセルユニットがマトリクス状に配列されたメモリセルアレイの等価回路を示している。
【0038】
図27において、列方向に配設されたBLは、同一列のNANDセルユニットの一端側に接続されたビット線であり、行方向に配設されたSLは、同一行のNANDセルユニットの他端側に接続されたソース線である。
【0039】
また、行方向に配設されたCGi は、同一行のセルトランジスタMCi の制御ゲートに接続された制御ゲート線(ワード線)である。また、行方向に配設されたSGDは、同一行の第1の選択ゲートトランジスタS1のゲートに接続された第1の選択ゲート線であり、行方向に配設されたSGSは、同一行の第2の選択ゲートトランジスタS2のゲートに接続された第2の選択ゲート線である。
【0040】
ここで、制御ゲート線CGi の1本に共通に接続されている同一行のメモリセルの集合(例えば528バイト分のメモリセル)を1ページと呼び、さらに、制御ゲート線CGi (i=1 〜16)に各対応するページの集合(NANDセルユニットの集合)を1NANDブロックまたは単に1ブロックと呼ぶ。
【0041】
NAND型EEPROMでは、ページ単位で書込むページ書込み方式やページ単位で読み出すページ読み出し方式を採用し、1ブロックのメモリセルをほぼ同時に消去するブロック消去方式を採用することが多い。
【0042】
ページ書込み方式は、1ページ分のメモリセルに複数の列線から同時にデータを書込む方式であり、ページ読み出し方式は、1ページ分のメモリセルから記憶データを同時に複数の列線に読み出してセンス増幅する方式である。
【0043】
EEPROMでは、閾値電圧を測定することやストレス試験等のテストモード的な使用を除いては、基本的な動作モードは、書き込み動作、消去動作、読み出し動作の3つである。
【0044】
このように各動作モードのモード信号に応じて、昇圧系制御回路は、図24中の昇圧回路8内に設けられた様々な電圧を生成する数種類の昇圧回路の中から1つを選択し、定められた時間にローデコーダ3に接続する。これにより、各動作モードに応じて、ワード線には様々な電圧が印加される。
【0045】
次に、NAND型EEPROMのデータ書込み動作、データ読み出し動作、データ消去動作の原理について詳細に説明する。
【0046】
(1)データ書込み時(図28参照)
まず、1ページ分の書き込みデータを入出力バッファからセンスアンプに読み込み、データ“0”、“1”に応じて0V、書き込み禁止電圧Vmbl (例えば8V)に増幅して1ページ分のビット線に転送する。これにより、ビット線BLは、書き込みデータに応じて0Vまたは8Vが印加される。
【0047】
この後、書き込み対象となる選択ブロックの選択ゲート線SGDには例えば13Vに昇圧された第1の中間電位Vmsg 、選択ページの制御ゲート線CGi には例えば20Vに昇圧された書き込み電圧Vpp(Vpgm )、非選択ページの制御ゲート線CGi には例えば12Vに昇圧された第2の中間電位Vmwl (転送許可電位Vpass)、選択ゲート線SGSには0Vを印加する。
【0048】
これにより、選択ページのセル(選択セル)に直列に接続されている第1の選択ゲートトランジスタS1がオンになり、また、“0”書込みの対象となる選択セルよりビット線側に非選択ページのセル(非選択セル)が挿入されている場合にもその非選択セルがオンになる。
【0049】
その結果、“0”書込みの対象となる選択セルは、ビット線から0Vがチャネルに伝達され、制御ゲートは20Vであるので、浮遊ゲートは制御ゲートとの間の容量結合で上昇して浮遊ゲート・基板(セルPウエル)間に高電圧が加わり、基板から浮遊ゲートに電子がトンネル注入されて閾値電圧が正方向に移動する。
【0050】
これに対して、“1”書込みの選択セルは、ビット線から書き込み禁止電圧Vmbl (例えば8V)がチャネルに伝達され、制御ゲートは20Vであるので、浮遊ゲート・基板(セルPウエル)間に電位差が小さく、電子の注入が行われない。
【0051】
なお、非選択セルは、制御ゲートに第2の中間電位Vmwls(例えば12V)が印加されているので、電子の注入は行われない。
【0052】
(2)データ読み出し時(図29参照)
ビット線BLをプリチャージした後にフローティング状態、ソース線を0Vにし、読み出し対象となる選択ブロックの選択ゲート線SGD、SGSに読み出し電圧Vread(例えば4.5V)および非選択ページの制御ゲート線CGi にも読み出し電圧Vreadを供給し、選択ページの制御ゲート線CGi に0Vを供給する。この状態で一定時間放置し、ビット線電位が0Vに低下するか否かを検出することにより行われる。
【0053】
即ち、選択セルの記憶データが“0”(セルの閾値Vth>0)であれば、選択セルはオフになり、それに連なるビット線はプリチャージ電位を保つが、選択セルの記憶データが“1”(セルの閾値Vth<0)であれば、選択セルはオンし、それに連なるビット線はプリチャージ電位からΔvだけ下がる。
【0054】
これらのビット線電位をセンスアンプで検出することによって、選択セルのデータ“1”または“0”が読み出される。
【0055】
(3)データ消去時
ビット線BL、ソース線SLをフローティング状態にし、消去対象となる選択ブロックの全ての制御ゲート線CGi を0Vとし、非選択ブロックの全ての制御ゲート線CGi はフローティング状態にし、セルPウエルおよびセルNウエルに20V程度に昇圧された消去電圧Vppe (Vera )を印加する。
【0056】
この時、選択ブロックのメモリセルは、セルウエル電圧Vppe と制御ゲート電圧(0V)とによってFNトンネル電流が流れ、浮遊ゲートの電子がウエルに放出され、閾値電圧が負方向に移動することにより、ブロック単位でほぼ同時に消去される。
【0057】
これに対して、非選択ブロックのメモリセルは、フローティング状態の制御ゲートがセルPウエルの充電に伴って容量結合によりVppe に昇圧され、制御ゲート、セルPウエルともに消去電圧Vppe であるので消去は行われない。
【0058】
次に、前記したようなデータ書込み時に4種類の電圧、つまり、Vpp(=20V程度)、Vmsg (=13V程度)、Vmwl (=12V程度)、Vmbl (=8V程度)を印加するタイミングおよびそれに関連する回路について説明する。
【0059】
図30は、図27中の1個のNANDセルユニット、1本のビット線BL、1本のソース線SL、1個のセンスアンプS/Aを代表的に取り出して一例を示している。
【0060】
図30において、S1は第1の選択ゲートトランジスタ、MC1 〜MC16はセルトランジスタ、S2は第2の選択ゲートトランジスタ、BLはビット線、SGDは選択ゲート線、CG1 〜CG16は制御ゲート線(ワード線)、SGSは第2の選択ゲート線、SLはソース線である。
【0061】
センスアンプS/Aは、一対のラッチノードを有するデータラッチ回路LTと、ビット線BLに一端側が接続されたトランスファゲート用のNチャネルデプレッション型のMOSトランジスタM6と、上記トランジスタM6の他端側と前記データラッチ回路LTの一方のラッチノードN0との間に接続されたNチャネルエンハンスメント型のMOSトランジスタM5と、データラッチ回路LTの他方のラッチノードと接地ノードとの間で互いに直列に接続されたNチャネルエンハンスメント型のMOSトランジスタM3およびM4とを有し、上記トランジスタM4のゲートはトランジスタM6とM5との接続ノード(ビット線電位センスノード)に接続されている。
【0062】
データラッチ回路LTの電源ノードVB1THの電圧は、VccあるいはVmb1 に切換制御され、前記トランジスタM6、M5、M3の各ゲートは対応して制御信号線BLTR、BLCD、BLSENに接続されている。
【0063】
データラッチ回路LTの一対のラッチノードは、一対のカラム選択スイッチ用トランジスタM1、M2を介して一対の入出力信号線IO、IOBに接続されており、一対のカラム選択スイッチ用トランジスタM1、M2はカラム選択線CSLNによりスイッチ制御される。
【0064】
図30の回路において、書き込み時には、カラム選択線CSLNによりトランジスタM1、M2がオンし、書き込みデータがデータラッチ回路LTの一対のラッチノードに転送される。この時、データラッチ回路LTは、書き込みデータをラッチした後、電源ノードVB1THがVccからVmbl に昇圧される。
【0065】
上記データラッチ回路LTのラッチデータは、前記トランジスタM6、M5がオン状態に制御されることによりビット線BLに転送される。この時、制御信号線BLTR、BLCDおよび選択ゲート線SGDは、前記したように電源ノードVB1THがVmbl に昇圧されたデータラッチ回路LTのラッチデータを転送し得るように、Vmbl より高い電圧Vmsg に昇圧される。
【0066】
なお、トランジスタM6は、消去動作に際してビット線BLに加わる20Vの消去電圧がセンスアンプS/A側に伝わるのを防止する役割を有する。
【0067】
上記したように図30中のデータラッチ回路LTの電源ノードVB1THに電源電圧Vcc、昇圧電圧Vmbl を切り替え供給するために、図31に示すような電圧切換供給回路が用いられている。また、制御信号線BLTR、BLCD、選択ゲート線SGDに、電源電圧Vcc、昇圧電圧(Vmsg あるいはVmwl )、接地電位Vssにレベルを切り替えて供給するために、図32に示すような電圧切換供給回路が用いられている。
【0068】
図31に示す電圧切換供給回路において、Vmbl 昇圧回路50の出力端に電圧リミッタ51が接続されており、このVmbl 昇圧回路50の出力端は昇圧電位転送ゲート用のダイオード接続されたPMOSトランジスタP0を介して電位供給先(データラッチ回路LTの電源ノードVB1TH)に接続されており、このPMOSトランジスタP0のソース側電圧を電源とする切替回路SWの制御出力端が上記PMOSトランジスタP0のゲートに接続されている。そして、Vcc電圧供給回路52の出力端も前記電位供給先に接続されている。
【0069】
図32に示す電圧切換供給回路において、Vmsg 昇圧回路53の出力端に電圧リミッタ54が接続されており、このVmsg 昇圧回路53の出力端は、昇圧電位供給配線55を介して選択ゲート線SGDおよび制御信号線BLCD、BLTRに接続されている。
【0070】
この場合、Vmbl 昇圧回路53の出力端は、第1の昇圧電位転送ゲート用のダイオード接続された第1のPMOSトランジスタP1を介して選択ゲート線SGDに接続されており、このPMOSトランジスタP1のソース側電圧を電源とする第1の切替回路SW1の制御出力端が上記PMOSトランジスタP1のゲートに接続されている。そして、第1のVcc電圧供給回路551の出力端および第1のVss電圧供給回路561の出力端も上記選択ゲート線SGDに接続されている。
【0071】
前記昇圧電位供給配線55は、第2の昇圧電位転送ゲート用のダイオード接続された第2のPMOSトランジスタP2を介して制御信号線BLCDに接続されており、このPMOSトランジスタP2のソース側電圧を電源とする第2の切替回路SW2の制御出力端が上記PMOSトランジスタP2のゲートに接続されている。そして、第2のVcc電圧供給回路552の出力端および第2のVss電圧供給回路562の出力端も上記制御信号線BLCDに接続されている。
【0072】
同様に、前記昇圧電位供給配線55は、第3の昇圧電位転送ゲート用のダイオード接続された第3のPMOSトランジスタP3を介して制御信号線BLTRに接続されており、このPMOSトランジスタP3のソース側電圧を電源とする第3の切替回路SW3の制御出力端が上記PMOSトランジスタP3のゲートに接続されている。そして、第3のVcc電圧供給回路553の出力端および第3のVss電圧供給回路563の出力端も上記制御信号線BLTRに接続されている。
【0073】
なお、第1のPMOSトランジスタP1のソースをノード1、第2のPMOSトランジスタP2のソースをノード2、Vmsg 昇圧回路53の出力端をノード3と称する。また、RCはそれぞれ昇圧電位供給配線の寄生抵抗と寄生容量である。
【0074】
また、前記切替回路SW1〜SW3にそれぞれ対応して制御信号1〜制御信号3が入力し、前記Vcc電圧供給回路551〜553にそれぞれ対応して制御信号4〜制御信号6が入力し、前記Vss電圧供給回路561〜563にそれぞれ対応して制御信号7〜制御信号9が入力する。
【0075】
図31および図32に示した電圧切換供給回路において、各切換回路SW、SW1〜SW3は例えば図13に示すように構成されており、制御信号入力が“L”レベルになると、制御信号出力が“L”レベルになり、対応する昇圧電位転送ゲート用のPMOSトランジスタをオンにし、これを介して昇圧電圧Vmbl あるいはVmsg を転送させる。
【0076】
図33は、図30中のデータラッチ回路LTの電源ノードVB1TH、制御信号線BLTR、BLCD、選択ゲート線SGD、選択セルトランジスタの制御ゲート線CGN、非選択セルトランジスタの制御ゲートに供給される制御ゲート線CGN’ に昇圧電圧Vmbl あるいはVmsg あるいはVppあるいはVmwl を供給するタイミングの一例を示している。
【0077】
なお、図33において、各昇圧電圧Vmbl 、Vmsg 、Vpp、Vmwl が電位供給先に供給される時点では、それぞれ対応する昇圧回路による昇圧が完了しているものとする。
【0078】
図34は、図32に示した電圧切換供給回路の制御信号線BLCDあるいはBLTRに接続されている昇圧電位転送ゲート用のPMOSトランジスタP2あるいはP3を示す断面図である。
【0079】
このPMOSトランジスタは、P基板250の表層部に選択的に形成されたNウエル256上に形成されており、そのドレイン領域(p+ 拡散領域)257は制御信号線BLTRあるいはBLCDのノードに接続されており、そのソース領域(p+ 拡散領域)258および基板領域引き出し電極(n+ 拡散領域)259はノード2に接続されている。なお、260はPMOSトランジスタのゲート電極である。
【0080】
ところで、図33において、昇圧電圧Vmsg が制御信号線BLCD、BLTR、選択ゲート線SGDに同じタイミングで供給されている理由は、図34に示したPMOSトランジスタにフォワード電流が流れてCMOSラッチアップが生じることを防止するためである。
【0081】
このことを詳細に説明するために、図32に示した電圧切換供給回路によって昇圧電圧Vmsg が複数の電位供給先に相異なるタイミングで供給される場合を仮定する。
【0082】
例えば昇圧電圧Vmsg を制御信号線BLCD、BLTRに先に供給した後に選択ゲート線SGDに供給した場合、図32に示した電圧切換供給回路において、制御信号1が“L”レベルとなり、昇圧電位転送ゲート用の第1のPMOSトランジスタP1がオン状態になると、ノード1側から選択ゲート線SGDの負荷容量に向かって電流が流れる。
【0083】
その際、選択ゲート線SGDの負荷容量が大きいと、ノード1の電位は一時的に降下する。降下した電位は、ノード2、3側から供給される電荷により再び昇圧電圧Vmsg に戻るが、この電荷の一部は既に昇圧電圧Vmsg に充電されている制御信号線BLCD、BLTR側のノードから供給される。制御信号線BLCD、BLTR側のノードからの電荷の移動は、ノード1、3間の寄生抵抗・寄生容量RCが大きいほど多くなる。
【0084】
ここで、制御信号線BLCD、BLTR側のノードとノード2との間の電位差が、図32中に示したPMOSトランジスタP2、P3のドレイン領域(p+ 拡散領域)・基板領域(Nウエル引き出し電極)接合のダイオードの順方向電圧VF (〜0.5V)以上になると、上記ダイオードがオンしてフォワード電流が流れる。
【0085】
このようなフォワード電流は、CMOSトランジスタのラッチアップ動作のトリガーとなる。もし、このようなCMOSラッチアップが生じると、正常な書き込みが不可能になる上、ラッチアップに伴う過大電流により素子の破壊が生じることになる。
【0086】
従って、図33に示した書き込み動作のタイミングを設計する際は、前記したようなフォワード電流が流れないように、昇圧電圧Vmsg を複数の電位供給先に同じタイミングで供給するようにタイミング設定上の制約が課せられる。
【0087】
しかし、上記したような書き込み動作のタイミング設定を採用した場合には、以下に述べるように、セルトランジスタのデータ保持特性上の問題が生じる。
【0088】
図35は、図33に示したような書き込み動作のタイミング設定によるクロック4からクロック5の間において最もビット線BL寄りのセルトランジスタのドレインに昇圧電圧Vmbl が印加される状態の時の電圧関係を示している。
【0089】
ここで、250はP基板、251はセルNウエル、252はセルPウエル、351はビット線BL側の選択ゲートトランジスタS1のドレイン領域(n+ 拡散領域)、352は選択ゲートトランジスタS1のソース領域およびセルトランジスタMC1のドレイン領域(n+ 拡散領域)、253はそれぞれ隣接するセルトランジスタのソース領域およびドレイン領域(n+ 拡散領域)、SGDは選択ゲートトランジスタS1のゲート、CGi はセルトランジスタの制御ゲート、FGはセルトランジスタMCiの浮遊ゲート、353は層間絶縁膜である。
【0090】
図33に示したクロック4からクロック5の期間において、図35中のセルトランジスタの制御ゲートCGi の電圧はVcc(約3V)であり、この状態でビット線BLから選択ゲートトランジスタS1を経て最もビット線BL寄りのセルトランジスタのドレイン領域352に昇圧電圧Vmbl (約8V)が印加されると、このセルトランジスタのドレイン・制御ゲート間の電位差(約5V)は、その電位浮遊ゲートFGの電子をドレイン側に引き抜くような電圧ストレスとして加わる。
【0091】
上記電圧ストレスは、書き込み状態のセルトランジスタにおけるドレイン・制御ゲート間の電位差に比べれば小さいが、記憶データが“0”(非書き込み状態)のセルトランジスタの閾値を徐々に下げるように作用し、正常な読み出し動作ができなくなるおそれがある。
【0092】
さらに、従来のNAND型EEPROMの昇圧系制御回路において、前記したような昇圧回路から複数の昇圧電位供給先へ昇圧電位を供給する時のタイミング設定上の制約が課せられるという問題とは別の問題点について説明する。
【0093】
図36は、図24に示した従来のNAND型EEPROMにおける昇圧系制御回路の他の例を示すブロック図である。
【0094】
この昇圧系制御回路は、図31に示した従来の昇圧系制御回路と比べて、昇圧電位転送ゲートおよび切替回路が異なる。
【0095】
即ち、昇圧電位転送ゲート32としてNMOSトランジスタが用いられており、その転送動作を制御するためのブート回路33およびその駆動信号を生成するためのブート回路用オシレータ35を有する。
【0096】
図中、30は昇圧回路、31はリミッタ、34は昇圧回路の駆動信号(クロック)を生成するための昇圧回路用オシレータ、Vppはリミッタで規定された昇圧電圧、Vpp’ はブート回路33の出力電圧(ブート電圧)である。
【0097】
図37は、図36の昇圧系制御回路を使用したロウ系回路を具体的に示すブロック図である。
【0098】
図37のロウ系回路において、昇圧回路30は、昇圧回路用オシレータ34で生成されるクロックによって駆動される複数の昇圧回路301〜303を有する。
【0099】
昇圧系制御回路36は、前記昇圧回路301〜303の昇圧電圧を所望のレベルに規定するリミッタ311〜313と、このリミッタ311〜313で規定された複数の昇圧電圧Vpgm 、Vpass,Vreadをモード信号(書き込みモード信号Program Mode1 およびProgram Mode2 、読み出しモード信号Read Mode )に応じて選択的に切り替えて出力する昇圧電圧切り替え回路37を含む。
【0100】
上記昇圧電圧切り替え回路37は、昇圧電位転送ゲート321〜323とブート回路331〜333とからなる。
【0101】
上記ブート回路331〜333は、対応して供給されるモード信号により活性化され、前記リミッタ311〜313によって規定された昇圧電圧Vpgm 、Vpass,Vreadを対応して転送ゲート321〜323の閾値電圧以上分ブートしたブート電圧Vpgm’、Vpass’ ,Vread’ を生成して昇圧電位転送ゲート321〜323のゲートに供給する。
【0102】
上記昇圧電位転送ゲート321〜323は、各対応してブート回路331〜333から選択的に供給されるブート電圧Vpgm’、Vpass’ ,Vread’ によりオン状態に制御され、前記昇圧電圧Vpgm 、Vpass,Vreadを対応して選択してローデコーダ(プリデコーダ)のドライバ回路38に供給する。
【0103】
上記ローデコーダのドライバ回路38は、昇圧電圧切り替え回路37と同様のブート回路(図示せず)とアドレス信号によって生成されるワード線選択信号WLSELの“H”レベルによりオン状態に制御され、転送ゲート321〜323から選択的に供給される昇圧電圧Vpgm 、Vpass,Vreadをワード線駆動電圧として供給する。
【0104】
図38は、図37中のブート回路331〜333のうちの1個を代表的に取り出して一具体例を示す。
【0105】
図39は、図37中のリミッタ回路311〜313のうちの1個を代表的に取り出して一具体例を示す。
【0106】
このリミッタ回路の構成および動作を簡単に説明すると、昇圧電圧Vpp(Vpgm 、Vpass,Vreadのいずれか)を抵抗R1、R2により分割し、この分割電位が所定の基準電圧Vref に対して高いか低いかをオペアンプ39により検知し、検知信号を論理回路40により処理してフラグ信号を出力する。
【0107】
この場合、上記分割電位が基準電圧Vref より高い場合にはフラグ信号が“L”レベルになって図37中の昇圧回路用オシレータ34の出力を止め、上記分割電位が基準電圧Vref より低い場合にはフラグ信号が“H”レベルになって図37中の昇圧回路用オシレータ34のクロック出力を継続させるようにフィードバック制御を行なう。
【0108】
図40(a)、(b)は、図37中の昇圧回路301〜303のうちの1個を代表的に取り出して二つの異なる回路例を示しており、(a)は2相クロックφ1 、φ2 により駆動される2相式の昇圧回路、(b)は4相クロックφ3 〜φ6 により駆動される4相式の昇圧回路であり、どちらもキャパシタCと電荷転送ゲートQとの組み合わせで構成される。
【0109】
図41(a)、(b)は、対応して図40(a)、(b)の2相式昇圧回路、4相式昇圧回路に用いられる昇圧駆動のための2相クロックφ1 、φ2 、4相クロックφ3 〜φ6 の波形例を示している。
【0110】
上述したように、図37に示したロウ系回路においては、昇圧電位転送ゲート321〜323のゲート制御電圧を生成するために、昇圧回路301〜303によって生成された昇圧電圧からブート回路331〜333によってブートさせていた。
【0111】
このような回路構成であると、電源電圧の低下によるブート回路331〜333のブート効率の低下があった場合に十分なブートが行われず、昇圧電圧をワード線に転送できなくなるという問題がある。また、ブート回路331〜333でブートが行われるにしても、ブートの立ち上がり時間が増大してしまう。
【0112】
上記したようなブート回路331〜333のブート効率は、ブート用キャパシタの面積を大きくする等により改善することはできる。しかし、昇圧系制御回路36のブート回路331〜333はメモリチップのコア領域近辺に存在し、特にローデコーダのドライバ回路38は各ワード線、もしくは、ある単位のワード線のブロック毎に存在しているので、ブート用キャパシタの面積を大きくとることができない。
【0113】
しかも、ブート回路用オシレータ35の出力クロックの寄生容量も大きいので、高いブート効率は望めない。このように、ブート回路331〜333のブート効率が電源電圧の低下に弱いことは、低電圧化が望まれる最近の動向としては好ましくない。
【0114】
【発明が解決しようとする課題】
上記したように従来の半導体回路は、一つの昇圧回路から複数の昇圧電位供給先へ昇圧電位を供給する時のタイミング設定上の制約が発生するという問題があった。
【0115】
さらに、従来の半導体メモリの昇圧系制御回路は、昇圧電位転送ゲート用のMOSトランジスタのフォワード電流を避けてラッチアップを防止するためのタイミング設定上の制約があり、しかも、非書き込みセルトランジスタに電圧ストレスが加わることにより、その閾値が徐々に変化し、正常な読み出し動作ができなくなるという問題があった。
【0116】
また、従来の半導体メモリの昇圧系制御回路は、昇圧電位転送ゲートを駆動するためのブート回路のブート効率が電源電圧の低下によって低下した場合に十分なブートが行われず、昇圧電圧をワード線に十分に転送できなくなるという問題や、ブート回路でブートが行われるにしても、ブートの立ち上がり時間が増大してしまうという問題があった。
【0117】
本発明は上記の問題点を解決すべくなされたもので、一つの昇圧回路から複数の昇圧電位供給先へ昇圧電位を供給する時のタイミング設定上の制約をなくし、複数の昇圧電位供給先へ昇圧電位を簡便に供給し得る半導体回路を提供することを目的とする。
【0118】
また、本発明の他の目的は、昇圧電位転送ゲート用のMOSトランジスタのフォワード電流を避けてラッチアップを防止するためのタイミング設定上の制約をなくし得る半導体メモリの昇圧系制御回路を提供することにある。
【0119】
さらに、本発明の他の目的は、昇圧電位転送ゲートを駆動するためのブート回路のブート効率が電源電圧の低下によって低下した場合でも、昇圧電圧をワード線に十分に転送できるようになる半導体メモリの昇圧系制御回路を提供することにある。
【0120】
【課題を解決するための手段】
第1の発明の半導体回路は、第1端子に出力端子が接続された昇圧回路と、ゲートおよびドレインが互いに接続され、このゲートおよびドレインが上記第1端子に接続され、ソースが第2端子に接続されたNチャネルトランジスタ部と、上記第2端子に接続された電圧リミッタと、入力端が上記第1端子に接続され、第1制御信号に基づいて上記第1端子の電位を第1電位供給先へ供給する第1切り替え回路と、入力端が上記第2端子に接続され、第2制御信号に基づいて上記第2端子の電位を第2電位供給先へ供給する第2切り替え回路とを具備し、上記第1、第2切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第1のPMOSトランジスタおよび第1のNMOSトランジスタと、入力端と接地点との間に直列に接続された第2のPMOSトランジスタおよび第2のNMOSトランジスタと、入力端と第1または第2電位供給先との間に接続された第3のPMOSトランジスタとを有し、第1のPMOSトランジスタのゲートは第2のPMOSトランジスタおよび第2のNMOSトランジスタの接続点に接続され、第2のPMOSトランジスタのゲートは第1のPMOSトランジスタおよび第1のNMOSトランジスタの接続点に接続され、第3のPMOSトランジスタのゲートは第1のPMOSトランジスタのゲートに接続され、第1のNMOSトランジスタのゲートに第1制御信号または第2制御信号が入力され、第2のNMOSトランジスタのゲートに第1制御信号の反転信号または第2制御信号の反転信号が入力されることを特徴とする。
【0121】
第2の発明の半導体回路は、第1端子に出力端子が接続された昇圧回路と、ゲートおよびドレインが互いに接続され、このゲートおよびドレインが上記第1端子に接続され、ソースが第2端子に接続されたNチャネルトランジスタ部と、上記第1端子に接続された電圧リミッタと、入力端が上記第1端子に接続され、第1制御信号に基づいて上記第1端子の電位を第1電位供給先へ供給する第1切り替え回路と、入力端が上記第2端子に接続され、第2制御信号に基づいて上記第2端子の電位を第2電位供給先へ供給する第2切り替え回路とを具備し、上記第1、第2切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第1のPMOSトランジスタおよび第1のNMOSトランジスタと、入力端と接地点との間に直列に接続された第2のPMOSトランジスタおよび第2のNMOSトランジスタと、入力端と第1または第2電位供給先との間に接続された第3のPMOSトランジスタとを有し、第1のPMOSトランジスタのゲートは第2のPMOSトランジスタおよび第2のNMOSトランジスタの接続点に接続され、第2のPMOSトランジスタのゲートは第1のPMOSトランジスタおよび第1のNMOSトランジスタの接続点に接続され、第3のPMOSトランジスタのゲートは第1のPMOSトランジスタのゲートに接続され、第1のNMOSトランジスタのゲートに第1制御信号または第2制御信号が入力され、第2のNMOSトランジスタのゲートに第1制御信号の反転信号または第2制御信号の反転信号が入力されることを特徴とする。
【0122】
第3の発明の半導体回路は、第1端子に出力端子が接続された昇圧回路と、ゲートおよびドレインが互いに接続され、このゲートおよびドレインが上記第1端子に接続され、ソースが第2端子に接続されたNチャネルトランジスタ部と、上記第2端子に接続された電圧リミッタと、入力端が第1端子に接続され、制御信号に基づいて第2端子の電位を電位供給先へ供給する切り替え回路とを備えている。
【0123】
第4の発明の半導体回路は、入力端に第1昇圧電位が入力され、第1制御信号に基づいて前記第1昇圧電位を第1電位供給先へ供給する第1切り替え回路と、入力端に第2昇圧電位が入力され、第2制御信号に基づいて前記第2昇圧電位を第2電位供給先へ供給する第2切り替え回路と、ゲートおよびドレインが互いに接続され、かつ、互いに直列接続され、ソース側が前記第1切り替え回路の入力端に接続され、ドレイン側が前記第2切り替え回路の入力端に接続される複数のNチャネルトランジスタと、前記複数のNチャネルトランジスタのドレイン側に接続され、前記第2昇圧電位を出力する昇圧回路とを具備し、上記第1、第2切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第1のPMOSトランジスタおよび第1のNMOSトランジスタと、入力端と接地点との間に直列に接続された第2のPMOSトランジスタおよび第2のNMOSトランジスタと、入力端と第1または第2電位供給先との間に接続された第3のPMOSトランジスタとを有し、第1のPMOSトランジスタのゲートは第2のPMOSトランジスタおよび第2のNMOSトランジスタの接続点に接続され、第2のPMOSトランジスタのゲートは第1のPMOSトランジスタおよび第1のNMOSトランジスタの接続点に接続され、第3のPMOSトランジスタのゲートは第1のPMOSトランジスタのゲートに接続され、第1のNMOSトランジスタのゲートに第1制御信号または第2制御信号が入力され、第2のNMOSトランジスタのゲートに第1制御信号の反転信号または第2制御信号の反転信号が入力され、上記第1昇圧電位は、上記複数のNチャネルトランジスタのソース側から得られ、上記第2昇圧電位よりも上記複数のNチャネルトランジスタの閾値分だけ低く設定される。
【0124】
第5の発明の半導体回路は、入力端に第1昇圧電位が入力され、第1制御信号に基づいて前記第1昇圧電位を第1電位供給先へ供給する第1切り替え回路と、入力端に前記第1昇圧電位と同じかまたはそれよりも高い第2昇圧電位が入力され、第2制御信号に基づいて前記第2昇圧電位を第2電位供給先へ供給する第2切り替え回路と、ゲートおよびドレインが互いに接続され、ソースが前記第1切り替え回路の入力端に接続され、ドレインが前記第2切り替え回路の入力端に接続されるNチャネルトランジスタと、前記Nチャネルトランジスタのドレインに接続され、前記第2昇圧電位を出力する昇圧回路と、前記Nチャネルトランジスタのソースに接続される電圧リミッタとを具備し、上記第1、第2切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第1のPMOSトランジスタおよび第1のNMOSトランジスタと、入力端と接地点との間に直列に接続された第2のPMOSトランジスタおよび第2のNMOSトランジスタと、入力端と第1または第2電位供給先との間に接続された第3のPMOSトランジスタとを有し、第1のPMOSトランジスタのゲートは第2のPMOSトランジスタおよび第2のNMOSトランジスタの接続点に接続され、第2のPMOSトランジスタのゲートは第1のPMOSトランジスタおよび第1のNMOSトランジスタの接続点に接続され、第3のPMOSトランジスタのゲートは第1のPMOSトランジスタのゲートに接続され、第1のNMOSトランジスタのゲートに第1制御信号または第2制御信号が入力され、第2のNMOSトランジスタのゲートに第1制御信号の反転信号または第2制御信号の反転信号が入力されることを特徴とする。
【0125】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0126】
図1は、本発明の第1実施例に係る半導体回路を示している。
【0127】
図1において、ゲートとドレインが互いに接続されたNMOSトランジスタ14は、昇圧回路10とリミッタ13の間に接続される。即ち、MOSトランジスタ14のドレインは、昇圧回路10に接続され、ソースは、リミッタ13に接続される。昇圧回路10とMOSトランジスタ14の間のノードAには、切り替え回路11−2の入力端が接続され、リミッタ13とMOSトランジスタ14の間のノードBには、切り替え回路11−1の入力端が接続される。また、切り替え回路11−1の出力端は、昇圧電位供給先12−1に接続され、切り替え回路11−2の出力端は、昇圧電位供給先12−2に接続されている。
【0128】
各切り替え回路11−1,11−2は、PMOSトランジスタP1,P2,P3、NMOSトランジスタN1,N2およびインバータINVから構成されている。
【0129】
上記トランジスタP1,N1は、切り替え回路の入力端と接地点の間に直列接続されている。同様に、トランジスタP2,N2も、切り替え回路の入力端と接地点の間に直列接続されている。
【0130】
そして、トランジスタP1のゲートは、トランジスタP2,N2の接続点およびトランジスタP3のゲートにそれぞれ接続されており、トランジスタP2のゲートは、トランジスタP1,N1の接続点に接続されている。
【0131】
切り替え信号S1およびS2は、対応して切り替え回路11−1,11−2のトランジスタN1のゲートに入力され、切り替え信号S1の反転信号およびS2の反転信号は、対応して切り替え回路11−1,11−2のトランジスタN2のゲートに入力されている。
【0132】
トランジスタP3のソースは、切り替え回路の入力端に接続され、ドレインは、昇圧電位供給先に接続される。なお、トランジスタP1,P2,P3の基板電位はソース電位と等しくなっている。
【0133】
上記構成の半導体回路において、切り替え信号S1を“H”レベル、切り替え信号S2を“L”レベルに設定することにより、昇圧電圧は、昇圧電位供給先12−1に供給される。また、切り替え信号S1を“L”レベル、切り替え信号S2を“H”レベルに設定することにより、昇圧電圧は、昇圧電位供給先12−2に供給される。
【0134】
ここで、昇圧回路10の電位をVppとすると、昇圧電位供給先12−1の電位は、Vpp−Vth(NMOSトランジスタ14の閾値)と閾値落ちするが、NMOSトランジスタ14にイントリンジック型(Iタイプ)のものを使用すれば、このような閾値落ちを最小限に抑えることができる。
【0135】
上記したように図1に示した半導体回路によれば、切り替え回路11−1,11−2の間に、ダイオード接続されたNMOSトランジスタ14が接続されているので、昇圧電位供給先12−1の電位が昇圧回路10の出力端(ノードA)の電位よりも高くなっても、切り替え回路11−1から切り替え回路11−2へ電荷が逆流することがない。
【0136】
これにより、タイミング上の制約が緩和され、例えば、昇圧電位供給先12−1に昇圧電位を供給した後に、昇圧電位供給先12−2に昇圧電位を供給するということが可能になる。つまり、このようなタイミングに設定しても、切り替え回路11−1のPMOSトランジスタにフォワード電流は流れない。
【0137】
また、図1に示した半導体回路では、リミッタ13は、昇圧回路10の出力端にMOSトランジスタ14を介して接続されている、つまり、MOSトランジスタ14のドレイン側(昇圧回路10側)ではなく、MOSトランジスタ14のソース側(昇圧回路10に対して反対側)に接続されている。
【0138】
これにより、昇圧電位供給先12−1の電位がカップリングにより上昇しても、ノードBがフローティング状態になることはなく、昇圧電位供給先12−1の電位を安定させることができる。
【0139】
図2は、図1の半導体回路の基礎となる半導体回路を示している。
【0140】
図2の半導体回路は、図1を参照して前述した半導体回路と比べて、リミッタ13は昇圧回路10の出力端(ノードA)に直接に接続されている、つまり、ダイオード接続されたNMOSトランジスタ14のドレイン側に接続されている点が異なり、その他は同じであるので図1中と同一符号を付している。
【0141】
図2に示した半導体回路において、切り替え信号S1を“L”レベル、切り替え信号S2を“H”レベルに設定することにより、昇圧電圧は、昇圧電位供給先12−1に供給される。また、切り替え信号S1を“H”レベル、切り替え信号S2を“L”レベルに設定することにより、昇圧電圧は、昇圧電位供給先12−2に供給される。
【0142】
図2に示した半導体回路によれば、切り替え回路11−1,11−2の間に、ダイオード接続されたNMOSトランジスタ14が接続されているので、昇圧電位供給先12−1の電位が昇圧回路10の出力端(ノードA)の電位よりも高くなっても、切り替え回路11−1から切り替え回路11−2へ電荷が逆流することがない。
【0143】
これにより、タイミング上の制約が緩和され、例えば、昇圧電位供給先12−1に昇圧電位を供給した後に、昇圧電位供給先12−2に昇圧電位を供給するということが可能になる。つまり、このようなタイミングに設定しても、切り替え回路11−1のPMOSトランジスタにフォワード電流は流れない。
【0144】
ここで、昇圧回路10の昇圧電位をVppとすると、昇圧電位供給先12−1の電位は、Vpp−Vth(MOSトランジスタ14の閾値)と閾値落ちするが、NMOSトランジスタ14にIタイプのものを使用すれば、このような閾値落ちを最小限に抑えることができる。
【0145】
なお、図2に示した半導体回路では、昇圧電位供給先12−1の電位は、Vpp−Vthより下がることはないが、カップリングなどで昇圧電位供給先12−1の電位が上がると、ノードBがフローティング状態になり、昇圧電位供給先12−1の電位がVpp−Vthより高くなってしまう。
【0146】
この際、昇圧電位供給先12−1が転送ゲート用のNMOSトランジスタのゲートであるような場合には、昇圧電位供給先12−1の電位がVpp−Vthより高くなっても問題はないが、昇圧電位供給先12−1の電位がVpp−Vthより高くなってほしくない場合もある。
【0147】
このような点を考慮した第2実施例を以下に説明する。
【0148】
図3は、本発明の第2実施例に係る半導体回路を示している。
【0149】
図3の半導体回路は、図1を参照して前述した第1実施例の半導体回路と比べて、切り替え回路11−1,11−2間(ノードA・B間)のNMOSトランジスタを複数段にした点が異なり、その他は同じであるので図1中と同一符号を付している。
【0150】
即ち、図3の半導体回路において、昇圧回路10とリミッタ13の間には、それぞれダイオード接続されたn(複数)個のNMOSトランジスタが互いに直列に接続されたNMOSトランジスタ列15が接続されている。この場合、上記MOSトランジスタ列15のドレインは昇圧回路10に接続され、ソースはリミッタ13に接続されている。
【0151】
そして、上記MOSトランジスタ列15と昇圧回路10との間のノードAには切り替え回路11−2の入力端が接続され、MOSトランジスタ列15とリミッタ13との間のノードBには切り替え回路11−1の入力端が接続される。
【0152】
また、切り替え回路11−1の出力端は昇圧電位供給先12−1に接続され、切り替え回路11−2の出力端は昇圧電位供給先12−2に接続されている。
【0153】
上記したような図3の半導体回路によれば、切り替え回路11−1,11−2間はそれぞれダイオード接続された複数個のNMOSトランジスタが互いに直列に接続されたNMOSトランジスタ列15が接続されているので、昇圧電位供給先12−1の電位が昇圧回路10の出力端の電位よりも高くなっても、切り替え回路11−1から切り替え回路11−2へ電荷が逆流することがない。
【0154】
したがって、例えば、昇圧電位供給先12−1に昇圧電位を供給した後に、昇圧電位供給先12−2に昇圧電位を供給するということが可能になる、つまり、このようなタイミングに設定しても切り替え回路11−1のPMOSトランジスタがフォワードにならないので、昇圧電位供給時におけるタイミング上の制約が緩和される。
【0155】
また、上記図3の半導体回路では、リミッタ13は、昇圧回路10の出力端にMOSトランジスタ列15を介して接続されている、つまり、MOSトランジスタ列15のドレイン側(昇圧回路10側)ではなく、MOSトランジスタ列15のソース側(MOSトランジスタ列15からみて昇圧回路10に対して反対側)に接続されている。
【0156】
これにより、昇圧電位供給先12−1の電位がカップリングにより上昇しても、ノードBがフローティング状態になることをリミッタ13によって防止し、昇圧電位供給先12−1の電位を安定させることができる。
【0157】
さらに、前記したようなNMOSトランジスタ列15を切り替え回路11−1,11−2の間に接続することにより、昇圧電位供給先12−1,12−2に与える電位を積極的に変えることができる。この場合、昇圧電位供給先12−1に与えられる電位は、NMOSトランジスタ列15のトランジスタ数と昇圧電位Vppにより決定される。
【0158】
図4は、本発明の第3実施例に係る半導体回路を示している。
【0159】
図4の半導体回路において、ゲート・ドレインが接続されたNMOSトランジスタ14は、昇圧回路20とリミッタ13の間に接続されている。即ち、MOSトランジスタ14のドレインは昇圧回路20に接続され、MOSトランジスタ14のソースはリミッタ13に接続されている。
【0160】
上記昇圧回路20とMOSトランジスタ14の間のノードAにはブースタ(ブート回路)22−1が接続される。また、リミッタ13とMOSトランジスタ14の間のノードBは、昇圧電位転送ゲート用のNMOSトランジスタ(切り替え回路)21−1を経由して昇圧電位供給先12−1に接続されており、上記トランジスタ21−1のゲートにはブースタ22−1の出力信号が入力される。
【0161】
上記ブースタ22−1は制御信号CNTが入力され、制御信号CNTが例えば“H”の時には、ブースタ22−1がブート動作を行い、その出力信号により前記トランジスタ21−1をオン状態に駆動し、制御信号CNTが“L”の時にはブート動作を行わない。
【0162】
図5は、本発明の第4実施例に係る半導体回路を示している。
【0163】
図5の半導体回路は、図4を参照して前述した第3実施例の半導体回路と比べて、2個のブースタ22−1,22−2および昇圧電位供給先が異なる2個の昇圧電位転送ゲート用のNMOSトランジスタ21−1,21−2が設けられている点が異なり、その他は同じであるので図1中と同一符号を付している。
【0164】
即ち、図5の半導体回路において、昇圧回路20とMOSトランジスタ14の間のノードAにはブースタ22−1,22−2がそれぞれ接続されており、また、リミッタ13とMOSトランジスタ14の間のノードBは昇圧電位転送ゲート用のNMOSトランジスタ21−1,21−2をそれぞれ経由して昇圧電位供給先12−1,12−2に接続されている。そして、上記昇圧電位転送ゲート用のトランジスタ21−1,21−2のゲートに対応して前記ブースタ22−1,22−2の出力信号が入力される。
【0165】
上記ブースタ22−1,22−2は、それぞれ制御信号CNTが入力され、制御信号CNTが例えば“H”の時にはブート動作を行い、それぞれの出力信号により対応して前記トランジスタ21−1をオン状態に駆動し、制御信号CNTが“L”の時にはブート動作を行わない。
【0166】
図6は、図1、図3乃至図5中のリミッタ13の構成の一例を示している。
【0167】
図6において、入力端子61に供給される昇圧電圧Vを抵抗素子R1、R2により分割した電位およびリファレンス電位Vref がオペアンプ62の非反転入力端(+)および反転入力端(−)に対応して入力されている。
【0168】
NMOSトランジスタM1は、一端(ドレイン)が前記入力端子61に接続されており、ゲートが前記オペアンプ62の出力端に接続されており、上記ドレインとゲートとの間に位相補償用の容量Cが接続されている。
【0169】
いま、入力端子61の電圧が(R1+R2)Vref /R2よりも高くなると、オペアンプ62の出力電圧が上昇し、NMOSトランジスタM1がオンになるので、入力端子61の電圧は下降する。
【0170】
これに対して、入力端子61の電圧が(R1+R2)Vref /R2よりも低くなると、オペアンプ62の出力電圧が降下し、NMOSトランジスタM1がオフになるので、昇圧回路20から供給された電荷が入力端子61のノードに蓄積され、入力端子61の電圧は上昇する。
【0171】
このような動作により、入力端子61の電圧は、抵抗分割に応じて決まる電位(R1+R2)Vref /R2にリミットされる。
【0172】
図7は、図4中のブースタ22−1および図5中のブースタ22−1,22−2の構成の一例を示している。
【0173】
ブースタは、制御信号に基づいて、昇圧電位を転送させるための転送ゲート用のトランジスタをオンさせるのに必要な電圧(転送電圧+NMOSトランジスタの閾値)あるいは転送ゲート用のトランジスタをオフさせる電圧(0V)を生成して、転送ゲート用のトランジスタのゲートに供給するものである。
【0174】
このようなブースタと転送ゲート用のトランジスタとからなる回路は、NMOSトランジスタのみの組み合わせにより構成できるので、高電圧に対する耐性の強いPMOSトランジスタがないような半導体装置で使用されることが多い。
【0175】
図7に示すブースタにおいて、NMOSトランジスタM1〜M4のうちトランジスタM1,M2は、閾値が正のエンハンスメント型トランジスタ(Eタイプ)であり、トランジスタM3は、閾値がほぼ0のイントリンジック型トランジスタ(Iタイプ)であり、トランジスタM4は、閾値が負のデプレション型トランジスタ(Dタイプ)である。
【0176】
昇圧電位が供給される入力端子71は、EタイプのトランジスタM1およびIタイプのトランジスタM3を直列に介して出力端子72に接続されており、また、入力端子71は転送ゲート用のEタイプのトランジスタM2を介して出力端子72に接続されている。この場合、前記トランジスタM1およびM2のゲートは出力端子72に接続されており、トランジスタM3のゲート・ドレイン相互が接続されている。
【0177】
制御信号が供給される制御入力端73は、ゲートに電源電圧が印加されているDタイプのトランジスタM4を介して出力端子72に接続されており、上記制御信号およびクロック信号φは二入力のナンドゲート74に入力され、このナンドゲート74の出力端(ノードN3)は容量 を介して前記トランジスタM3のゲート・ドレイン相互接続ノード(トランジスタM1のソースとトランジスタM3のドレインとの接続ノード)N1に接続されている。
【0178】
いま、上記制御信号が“H”レベルの場合は、出力端子72(ノードN2)も“H”レベルとなり、トランジスタM1、M3の接続ノードN1には入力端子71の電圧からトランジスタM1の閾値電圧だけ低い電位が転送される。
【0179】
この状態において、クロック信号によりナンドゲートの出力端(ノードN3)の電位が振動するので、ノードN1に蓄えられた電荷はトランジスタM3を介してノードN2に転送される。
【0180】
このような動作を繰り返すことによってノードN2の電位は上昇していき、 (入力端子71の電圧+NMOSトランジスタの閾値電圧Vth)まで達した段階で、転送ゲート用のトランジスタM2による閾値落ちのない転送が可能となり、このトランジスタM2は、ノードN2の電位が上がり過ぎないように電位をリミットする役割を持つ。なお、この状態では、トランジスタM4はオフしている。
【0181】
一方、前記制御信号が“L”レベルの場合は、クロック信号がノードN3に伝達されず、また、制御信号の“L”レベルがトランジスタM4を介して直接に転送ゲート用のトランジスタM2のゲート(ノードN2)に伝達されるので、この転送ゲート用のトランジスタM2はオフすることになる。
【0182】
上記したように図4に示した第3実施例の半導体回路および図5に示した第4実施例の半導体回路では、リミッタ13は、昇圧回路20の出力端にダイオード接続されたMOSトランジスタ14を介して接続されている、つまり、MOSトランジスタ14のドレイン側(昇圧回路20側)ではなく、MOSトランジスタ14のソース側(昇圧回路20に対して反対側)に接続されている。
【0183】
これにより、昇圧電位供給先12−1の電位がカップリングにより上昇しても、ノードBがフローティング状態になることはなく、昇圧電位供給先12−1の電位を安定させることができる。
【0184】
また、第3実施例および第4実施例の半導体回路では、転送電圧よりもNMOSトランジスタ14の閾値分だけ高い電位がブースタ22−1,22−2に入力されることにより、ブースタ22−1,22−2の出力電圧、即ち、昇圧電位転送ゲート用のトランジスタ21−1,21−2のゲート電圧がより早く上昇する。
【0185】
これにより、ブースタ22−1,22−2に制御信号が入力されてから昇圧電位供給先12−1,12−2へ昇圧電位が転送されるまでの遅延時間を短縮させることができる。
【0186】
なお、前記各実施例において、切り替え回路11−1,11−2間に接続される降圧用のNMOSトランジスタ14あるいはNMOSトランジスタ列15のトランジスタがIタイプである場合には、図8に示すような接続を行った時のVD−VS特性が図9に示すように分かっていれば、図9のVD−VS特性にしたがって各電位供給先に与える電位を調節できる。
【0187】
また、図10に示すように、降圧用のNMOSトランジスタ14あるいはNMOSトランジスタ列15のトランジスタに並列に低抵抗のヒューズ素子23を設けておけば、ヒューズ素子23の切断の有無により昇圧電位供給先に与える電位を調節することができる。
【0188】
さらに、降圧用のNMOSトランジスタ14あるいはNMOSトランジスタ列15のトランジスタとして、IタイプとEタイプのトランジスタを組み合わせれば、より多くの電位を作ることができる。
【0189】
このような電位の決め方は、トランジスタの閾値Vthに依存するため、リミッタ13に直接につながるノードB以外のノード電位は、完全に望みの電位に設定することができないが、複数の昇圧電位供給先に対応させて複数の昇圧回路を設ける場合に比べて、回路面積を大幅に縮小することができる。 また、図11に示すように、昇圧回路10の出力端と切り替え回路11−1の入力端およびリミッタ回路との間にダイオード接続のNMOSトランジスタ14−1を挿入接続するだけでなく、さらに、昇圧回路10の出力端と切り替え回路11−2の入力端およびリミッタ回路との間にダイオード接続のNMOSトランジスタ14−2を挿入接続すれば、リカバリ動作の際に、昇圧回路10と昇圧電位供給先12−1,12−2の電位を同時に落すことが可能となる。これにより、リカバリ時間を短縮すると共にクロックを簡素化することができる。
【0190】
なお、図11において、図1中と同一部分には同一符号を付してその説明を省略する。
【0191】
次に、本発明の半導体回路を適用した第1応用例に係るNANDセル型EEPROMの昇圧系制御回路について説明する。
【0192】
この第1の応用例に係るNANDセル型EEPROMの昇圧系制御回路は、図24乃至図35を参照して前述した従来例の昇圧系制御回路にと比べて、基本的には同様であるが、図12に示すように電圧切替供給回路の構成の一部が異なり、図14に示すように書き込みタイミングの設定の一部が図33に示した書き込みタイミングの設定と異なることにより、動作が若干異なる。
【0193】
即ち、図12に示す電圧切替供給回路は、図32を参照して前述した従来例の電圧切替供給回路と比べて、Vmsg 昇圧回路53の出力端に接続されている昇圧電位供給配線55に挿入されたダイオード接続のNMOSトランジスタ14を介して第2の切り替え回路SW2および第3の切り替え回路SW3が接続されている点が異なり、その他は同じであるので図32中と同一符号を付している。
【0194】
図13は、図12中の切換回路SW1〜SW3のうちの1個を代表的に取り出して一例を示している。
【0195】
この切換回路は、制御信号入力を反転するインバータINVと、制御信号入力およびその反転信号を受けてラッチするCMOSラッチ回路LTからなる。
【0196】
制御信号入力が“L”レベルになると、制御信号出力が“L”レベルになり、対応する昇圧電位転送ゲート用のPMOSトランジスタをオンにし、これを介して高電圧(昇圧電圧Vmbl あるいはVmsg )を転送させる。
【0197】
図14は、図12の電圧切替供給回路を用いた書き込み動作のタイミングの設定例を示すタイミング図である。
【0198】
図12の電圧切替供給回路によれば、第1の切り替え回路SW1と第2の切り替え回路SW2・第3の切り替え回路SW3との間にダイオード接続のNMOSトランジスタ14が挿入されているので、図14に示すように、書き込み時に制御信号線(BLCD、BLTR)、電源ノードVB1TH、選択ゲート線SGDに対する昇圧電位の供給タイミングを異ならせるように設定することが可能になる。
【0199】
つまり、選択ゲート線SGDに昇圧電位Vmsg を供給するタイミングを、制御信号線(BLCD、BLTR)に昇圧電位Vmsg を供給するタイミングよりも遅らせることにより、BLCD、BLTR側から選択ゲート線SDG側への電荷の移動はなく、転送ゲート用のPMOSトランジスタにフォワード電流が流れることもない。また、図35中に示したような最もビット線BL寄りのセルトランジスタのドレイン・制御ゲート間に電圧ストレスが加わらなくなる。
【0200】
したがって、最もビット線BL寄りのセルトランジスタが非書き込み状態であった時にその閾値が電圧ストレスによって変化することはなくなり、正常な読み出し動作が可能になる。
【0201】
即ち、第1の応用例に係る昇圧系制御回路を適用した図12の電圧切替供給回路によれば、昇圧電位転送ゲート用のPMOSトランジスタのフォワード電流を避けてラッチアップを防止するために課せられていた従来のタイミング設定上の制約(BLCD、BLTR、VB1TH、SGDのタイミングを同一に設定するという制約)をなくすることが可能になる。
【0202】
また、Vmsg 昇圧回路53の出力端に電圧リミッタ54が接続されているので、選択ゲート線SDGがフローティング状態になることを防止でき、選択ゲート線SDGの電位を正確に制御することが可能になる。
【0203】
一方、制御信号線BLCD、BLTRの電位は、ダイオード接続のNMOSトランジスタ14の閾値VT 分だけ昇圧電位Vmsg からずれる。上記ダイオード接続のNMOSトランジスタ14の閾値が温度等により変動することを考えると、制御信号線BLCD、BLTRの電位を正確に制御できないことになるが、制御信号線BLCD、BLTRは昇圧電位Vmbl の電位を転送できさえすればよいので、正確な制御電位は必要ない。
【0204】
なお、上記第1応用例はNAND型EEPROMの書き込み動作を例にとって説明したが、本発明の半導体回路は、NAND型EEPROMの適用に限定されるものではなく、昇圧回路を使用する半導体装置全般に対して適用可能である。
【0205】
次に、本発明の半導体回路を適用した第2応用例に係るNANDセル型EEPROMの昇圧系制御回路について説明する。
【0206】
図15に示す第2応用例に係る昇圧系制御回路は、図36を参照して前述した従来例のNANDセル型EEPROMの昇圧系制御回路と比べて、昇圧回路30の出力端とリミッタ・昇圧電位転送ゲート用のNMOSトランジスタの転送入力端側の一端との間に、降圧素子(本例では、ダイオード接続された1個のNMOSトランジスタ)14が挿入接続されている点が異なり、その他は同じであるので図36中と同一符号を付している。
【0207】
即ち、図15に示す昇圧系制御回路は、第1の電圧VppH を生成して出力端 (ノードA)に出力する昇圧回路30aと、前記第1の電圧VppH を降圧してノードBに第2の電圧Vppを生成する降圧用のダイオード接続された高耐圧のNMOSトランジスタ14と、前記第2の電圧Vppをリミットするリミッタ31と、前記第1の電圧VppH が入力し、ブートにより第3の電圧VppH’を生成するブート回路33と、前記第3の電圧VppH’がゲートに供給され、前記第2の電圧Vppを転送する昇圧電位転送ゲート用のNMOSトランジスタ32とを具備することを特徴とするものであり、図4に示した昇圧系制御回路を詳細に示したものに相当する。
【0208】
図15の昇圧系制御回路によれば、昇圧回路30aで生成する第1の昇圧電圧VppH を降圧させることによって第2の昇圧電圧Vppを生成し、第1の昇圧電圧VppH からブート電圧VppH’を生成し、このブート電圧VppH’により昇圧電位転送ゲート用のNMOSトランジスタ32を駆動して第2の昇圧電圧Vppを転送する。
【0209】
換言すれば、実際のデバイス動作で必要とする昇圧電圧Vppより高い電圧VppH を昇圧回路30aで生成することにより、実際のデバイス動作で必要とする所望の第2の昇圧電圧Vppを転送する。
【0210】
したがって、ブート回路33のブート効率が低下したとしても、ブート電圧VppH’により昇圧電位転送ゲート用のNMOSトランジスタ32を十分に駆動することができるので、転送の立ち上がりが遅くなるのを防ぐことができるとともに電源電圧の低下にも強くなる。また、リミッタ31のフィードバック系回路の発振を防止し、ノイズを低減する効果が期待される。
【0211】
<第2応用例の具体例>
図16は、第2応用例に係る昇圧系制御回路を用いたロウ系回路の具体例を示している。
【0212】
図16中に示す昇圧系制御回路36aは、図37乃至図41を参照して前述した従来例の昇圧系制御回路36と比べて、昇圧回路301a〜303aとリミッタ311〜313の転送入力端側の一端との間にそれぞれ対応して1個のダイオード接続されたNMOSトランジスタ141〜143が挿入接続され、上記NMOSトランジスタ141〜143と対応するリミッタ311〜313との接続ノードにそれぞれ対応して昇圧電位転送ゲート用のNMOSトランジスタ321〜323の各一端が接続変更されており、その他は同じである。
【0213】
前記昇圧回路301a〜303aは、昇圧回路用オシレータ34から出力されるクロック信号が入力され、その構成要素であるキャパシタの面積、クロック周波数、電源電圧、転送ゲートの電流転送能力によって決まる昇圧電圧として、書き込み電圧VpgmH、書き込み中間電圧VpassH 、読み出し電圧VreadH を対応して生成する。
【0214】
上記昇圧電圧VpgmH、VpassH 、VreadH はNMOSトランジスタ141〜143により降圧されてVpgm 、Vpass、Vreadとなり、これらの降圧電圧Vpgm 、Vpass、Vreadはリミッタ311〜313により制限される。
【0215】
この場合、リミッタ311〜313は、それぞれ対応する降圧電圧Vpgm 、Vpass、Vreadが所望のレベルかどうかを検知してフラグ信号を出力し、所望のレベルより低い場合には対応する昇圧回路301a〜303aで昇圧動作を行わせ、所望のレベルより高い場合には対応する昇圧回路301a〜303aの昇圧動作を停止させることにより、昇圧回路301a〜303aの昇圧電圧VpgmH、VpassH 、VreadH が一定となるようにフィードバック制御する。
【0216】
ブート回路331〜333は、図38に示したように構成されており、ブート回路用オシレータ35で生成されたクロックによってそれぞれ対応して昇圧電圧VpgmH、VpassH 、VreadH をブートする。但し、このクロックは、モード信号がイネーブル状態となった場合のみ動作するので、モード信号によりブート回路331〜333を動作させたり停止したりできる。
【0217】
ブート回路331〜333がモード信号に応じて選択的に動作すると、昇圧電圧VpgmH、VpassH 、VreadH はそれぞれブートされてVpgmH’ 、VpassH’、Vread’ が生成され、これらのブート電圧VpgmH’ 、VpassH’、Vread’ は対応して昇圧電位転送ゲート321〜323をオンにするので、ワード線ドライバ回路38の出力に昇圧電圧VpgmH、VpassH 、VreadH が選択的に出力されることになる。
【0218】
上記したように図16中の昇圧系制御回路36aは、従来例の図37の昇圧系制御回路36では昇圧回路30の出力電圧をブートした電圧により昇圧電位転送ゲートを駆動して昇圧回路30の出力電圧を転送しているのに対して、昇圧回路36aの出力電圧(VpgmH、VpassH 、VreadH )をブートした電圧VpgmH’ 、VpassH’、Vread’ により昇圧電位転送ゲート321〜323を駆動して降圧電圧Vpgm 、Vpass、Vreadを転送している。
【0219】
したがって、仮に電源電圧の低下によってブート回路331〜333のブート効率が落ちて昇圧電位転送ゲート321〜323による降圧電圧Vpgm 、Vpass、Vreadの転送能力が低下したとしても、ブート電圧VpgmH’ 、VpassH’、Vread’ と降圧電圧Vpgm 、Vpass、Vreadの電圧差があるので、Vppドライバの抵抗成分は小さくて済む。
【0220】
また、ブート回路331〜333のブート効率は、それを構成するキャパシタの面積の増加によって改善できるが、ブート回路331〜333は設計ルールの厳しいコア領域にあるので現実には難しい。
【0221】
これに対して、周辺部に配置される昇圧回路301a〜303aの昇圧能力を高めるために、それらを構成するキャパシタの面積を増大するように改善することは容易である。
【0222】
また、ローデコーダ部のワード線ドライバ38のゲートを駆動するためのブート回路(図示せず)は、各ワード線もしくは数ワード線毎にまとまっている各ブロックに個々に設けられているので、ブート回路用オシレータ35から出力するクロック信号の寄生容量はかなり大きくなる(不利となる)。これに対して、図16に示したロウ系回路のように昇圧回路301a〜303aで予め昇圧する方が安全なことが分かる。
【0223】
また、昇圧回路301a〜303aに4相クロック式昇圧回路を用いると、2相クロック式昇圧回路を用いる場合に比べて昇圧効率が上がるので、回路的なマージンが改善されることになり、従来例に比べて回路の改善が容易になる。
【0224】
さらに、図16のロウ系回路では、昇圧回路301a〜303aとリミッタ311〜313との間に降圧素子141〜143を挿入しているので、リミッタ311〜313と昇圧回路301a〜303aとで組まれるフィードバック回路系のノイズに関して従来より改善されるという効果もある。
【0225】
また、図16のロウ系回路では、リミッタ311〜313を降圧素子141〜143の降圧出力側に接続することによって、降圧電圧Vpgm 、Vpass、Vreadをリミットしているので、降圧素子141〜143の特性のばらつきの影響を受けず、降圧電圧Vpgm 、Vpass、Vreadを精度良く生成して転送することが可能になっている。
【0226】
<第2応用例の変形例1>
図17は、第2応用例の変形例1に係る昇圧系制御回路を示している。
【0227】
図17の昇圧系制御回路は、図15に示した昇圧系制御回路と比べて、昇圧電圧VppH を降圧電圧Vppに降圧する素子として、トランジスタから抵抗素子Rに変更されているが、図15の昇圧系制御回路と同様の効果が期待できる。
【0228】
<第2応用例の変形例2>
図18は、第2応用例の変形例2に係る昇圧系制御回路を示している。
【0229】
図18の昇圧系制御回路は、図15に示した昇圧系制御回路と比べて、降圧素子として、複数段のトランジスタ14a、14bが用いられている点が異なるが、図15の昇圧系制御回路と同様の効果が期待できる。
【0230】
<第2応用例の変形例3>
図19は、第2応用例の変形例3に係る昇圧系制御回路を示している。
【0231】
図19の昇圧系制御回路は、図15に示した昇圧系制御回路と比べて、降圧素子としてダイオードDが用いられている点が異なるが、図15の昇圧系制御回路と同様の効果が期待できる。この場合、上記ダイオードDとして、前記変形例2のように複数段のダイオードを用いることも可能である。
【0232】
<第2応用例の変形例4>
図20は、第2応用例の変形例4に係る昇圧系制御回路を示している。
【0233】
図20の昇圧系制御回路は、図15に示した昇圧系制御回路と比べて、VDD電源ノードと昇圧回路30の出力端とを接続するダイオード接続のIタイプトランジスタPR1を追加している点が異なる。
【0234】
これにより、図15の昇圧系制御回路と同様の効果が期待できるとともに、昇圧回路30の動作停止時には、VDD電源ノードからIタイプトランジスタPR1を充電経路として昇圧回路30の出力端を電源電圧VDDに充電し、昇圧回路30の出力端の立ち上がり時間を早くすることができる。この場合、上記トランジスタPR1として、Iタイプに限定することなく、他のタイプのトランジスタを用いてもよい。
【0235】
<第2応用例の変形例5>
図21は、第2応用例の変形例5に係る昇圧系制御回路を示している。
【0236】
図21の昇圧系制御回路は、図15に示した昇圧系制御回路と比べて、VDD電源ノードと降圧ノード(降圧素子とリミッタとの接続ノード)とを接続するダイオード接続のIタイプトランジスタPR2を追加している点が異なる。
【0237】
これにより、図15の昇圧系制御回路と同様の効果が期待できるとともに、昇圧回路30の動作停止時には、VDD電源ノードからIタイプトランジスタPR2を充電経路として降圧ノードを電源電圧VDDに充電し、降圧ノードの立ち上がり時間を早くすることができる。この場合、上記トランジスタPR2として、Iタイプに限定することなく、他のタイプのトランジスタを用いてもよい。
【0238】
<第2応用例の変形例6>
図22は、第2応用例の変形例6に係る昇圧系制御回路を示している。
【0239】
図22の昇圧系制御回路は、図20に示した変形例4の昇圧系制御回路と図21に示した変形例5の昇圧系制御回路とを組み合わせて実施したものであり、VDD電源ノードと昇圧回路30の出力端とを接続するダイオード接続のIタイプトランジスタPR1を追加するとともに、VDD電源ノードと降圧ノードとを接続するダイオード接続のIタイプトランジスタPR2を追加している。
【0240】
これにより、図15の昇圧系制御回路と同様の効果が期待できるとともに、昇圧回路30の動作停止時には昇圧回路30の出力端および降圧ノードをそれぞれ電源電圧VDDに充電することよりそれぞれの立ち上がり時間を早くすることができる。
【0241】
【発明の効果】
以上、説明したように、本発明の半導体回路によれば、各切り替え回路の間に1個あるいは複数個のダイオード接続のNMOSトランジスタが接続されていることにより、電位供給先の電位が昇圧回路の出力端の電位よりも高くなっても、その電位供給先が接続される切り替え回路から昇圧回路側の他の切り替え回路へ電荷が逆流することがない。
【0242】
したがって、一つの昇圧回路から複数の昇圧電位供給先へ昇圧電位を供給する際に、ある電位供給先に昇圧電位を供給した後に、それよりも昇圧回路側の電位供給先に昇圧電位を供給するということが可能になり、昇圧電位供給時におけるタイミング設定上の制約が大幅に緩和され、複数の昇圧電位供給先へ昇圧電位を簡便に供給することができる。
【0243】
また、昇圧回路の出力端にダイオード接続のNMOSトランジスタを介して電圧リミッタが接続されているので、電圧リミッタ側の電位供給先の電位がカップリングにより上昇しても、切り替え回路の入力端がフローティング状態になることはなく、その電位供給先の電位を安定させることができる。
【0244】
さらに、本発明の半導体回路を適用した半導体メモリの昇圧系制御回路によれば、昇圧電位転送ゲート用のMOSトランジスタのフォワード電流を避けてラッチアップを防止するためのタイミング設定上の制約をなくすることができる。
【0245】
さらに、本発明の半導体回路を適用した半導体メモリの昇圧系制御回路によれば、昇圧電位転送ゲートを駆動するためのブート回路のブート効率が電源電圧の低下によって低下した場合でも、昇圧電圧をワード線に十分に転送できるようになる。
【図面の簡単な説明】
【図1】本発明の第1実施例に係る半導体回路を示す回路図。
【図2】図1の基礎となる半導体回路を示す回路図。
【図3】本発明の第2実施例に係る半導体回路を示す回路図。
【図4】本発明の第3実施例に係る半導体回路を示す回路図。
【図5】本発明の第4実施例に係る半導体回路を示す回路図。
【図6】図1、図3乃至図5中の電圧リミッタの一例を示す回路図。
【図7】図4および図5中のブースタの一例を示す回路図。
【図8】ゲートとドレインが接続されたトランジスタを示す図。
【図9】図8のトランジスタのVD−VS特性を示す図。
【図10】本発明の半導体回路の他の例を示す回路図。
【図11】本発明の半導体回路のさらに他の例を示す回路図。
【図12】本発明の半導体回路を適用した第1の応用例に係るNANDセル型EEPROMの昇圧系制御回路を適用した電圧切替供給回路を示す回路図。
【図13】図12中の切換回路のうちの1個を代表的に取り出して一例を示す回路図。
【図14】図12の電圧切替供給回路を用いた書き込み動作のタイミングの設定例を示すタイミング図。
【図15】本発明の半導体回路を適用した第2応用例に係るNANDセル型EEPROMの昇圧系制御回路を示す回路図。
【図16】図15の昇圧系制御回路の具体例を示す回路図。
【図17】図15の昇圧系制御回路の変形例1を示す回路図。
【図18】図15の昇圧系制御回路の変形例2を示す回路図。
【図19】図15の昇圧系制御回路の変形例3を示す回路図。
【図20】図15の昇圧系制御回路の変形例4を示す回路図。
【図21】図15の昇圧系制御回路の変形例5を示す回路図。
【図22】図15の昇圧系制御回路の変形例6を示す回路図。
【図23】従来の昇圧回路、電圧リミッタ、切り替え回路からなる半導体回路を示す回路図。
【図24】図23に示した半導体回路が適用されたEEPROMの昇圧系制御回路を示す回路図。
【図25】EEPROMのメモリセルを示す断面図。
【図26】NAND型EEPROMのメモリセルアレイにおける1つのNANDセル部の等価回路を示す図。
【図27】図26のNANDセルユニットがマトリクス状に配列されたメモリセルアレイの等価回路を示す図。
【図28】NAND型EEPROMのデータ書込み動作を説明するために示す電圧波形図。
【図29】NAND型EEPROMのデータ読み出し動作を説明するために示す電圧波形図。
【図30】図27中の1個のNANDセルユニット、1本のビット線BL、1個のセンスアンプを代表的に取り出して一例を示す回路図。
【図31】図30中のデータラッチ回路の電源ノードVB1THに電源電圧Vcc、昇圧電圧Vmbl を切り替え供給するための電圧切換供給回路を示す回路図。
【図32】図30中の制御信号線BLTR、BLCD、選択ゲート線SGDに電源電圧Vcc、昇圧電圧Vmsg 、接地電位Vssにレベルを切り替えて供給するための電圧切換供給回路を示す回路図。
【図33】図30中のデータラッチ回路の電源ノードVB1TH、制御信号線BLTR、BLCD、選択ゲート線SGD、選択セルトランジスタの制御ゲート線CGN、非選択セルトランジスタの制御ゲート線CGN’ に対して昇圧電圧を供給するタイミングの一例を示す図。
【図34】図32中に示した電圧切換供給回路の昇圧電位転送ゲート用のPMOSトランジスタを示す断面図。
【図35】図33に示したな書き込み動作のタイミング設定によるクロック4からクロック5の間において最もビット線寄りのセルトランジスタのドレインに昇圧電圧Vmbl が印加される状態の時の電圧関係を示す断面図。
【図36】図24に示した従来のNAND型EEPROMにおける昇圧系制御回路の他の例を示すブロック図。
【図37】図36の昇圧系制御回路を使用したロウ系回路の具体例を示す回路図。
【図38】図37中の1組のブート回路のうちの1個を代表的に取り出して一具体例を示す回路図。
【図39】図37中のリミッタ回路のうちの1個を代表的に取り出して一具体例を示す回路図。
【図40】図37中の昇圧回路のうちの1個を代表的に取り出して二つの異なる例を示す回路図。
【図41】図40に示した2相式、4相式の昇圧回路に用いられる昇圧駆動のための2相クロック、4相クロックを示す波形図。
【符号の説明】
10 …昇圧回路、
11−1,11−2…切り替え回路、
12−1,12−2…電位供給先、
13 …リミッタ、
14 …ダイオード接続のNMOSトランジスタ、
P1〜P3 …PMOSトランジスタ、
N1,N2 …NMOSトランジスタ、
INV …インバータ。
Claims (12)
- 第1端子に出力端子が接続された昇圧回路と、
ゲートおよびドレインが互いに接続され、このゲートおよびドレインが上記第1端子に接続され、ソースが第2端子に接続されたNチャネルトランジスタ部と、
上記第2端子に接続された電圧リミッタと、
入力端が上記第1端子に接続され、第1制御信号に基づいて上記第1端子の電位を第1電位供給先へ供給する第1切り替え回路と、
入力端が上記第2端子に接続され、第2制御信号に基づいて上記第2端子の電位を第2電位供給先へ供給する第2切り替え回路とを具備し、
上記第1、第2切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第1のPMOSトランジスタおよび第1のNMOSトランジスタと、入力端と接地点との間に直列に接続された第2のPMOSトランジスタおよび第2のNMOSトランジスタと、入力端と第1または第2電位供給先との間に接続された第3のPMOSトランジスタとを有し、
第1のPMOSトランジスタのゲートは第2のPMOSトランジスタおよび第2のNMOSトランジスタの接続点に接続され、
第2のPMOSトランジスタのゲートは第1のPMOSトランジスタおよび第1のNMOSトランジスタの接続点に接続され、
第3のPMOSトランジスタのゲートは第1のPMOSトランジスタのゲートに接続され、
第1のNMOSトランジスタのゲートに第1制御信号または第2制御信号が入力され、第2のNMOSトランジスタのゲートに第1制御信号の反転信号または第2制御信号の反転信号が入力されることを特徴とする半導体回路。 - 第1端子に出力端子が接続された昇圧回路と、
ゲートおよびドレインが互いに接続され、このゲートおよびドレインが上記第1端子に接続され、ソースが第2端子に接続されたNチャネルトランジスタ部と、
上記第1端子に接続された電圧リミッタと、
入力端が上記第1端子に接続され、第1制御信号に基づいて上記第1端子の電位を第1電位供給先へ供給する第1切り替え回路と、
入力端が上記第2端子に接続され、第2制御信号に基づいて上記第2端子の電位を第2電位供給先へ供給する第2切り替え回路とを具備し、
上記第1、第2切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第1のPMOSトランジスタおよび第1のNMOSトランジスタと、入力端と接地点との間に直列に接続された第2のPMOSトランジスタおよび第2のNMOSトランジスタと、入力端と第1または第2電位供給先との間に接続された第3のPMOSトランジスタとを有し、
第1のPMOSトランジスタのゲートは第2のPMOSトランジスタおよび第2のNMOSトランジスタの接続点に接続され、
第2のPMOSトランジスタのゲートは第1のPMOSトランジスタおよび第1のNMOSトランジスタの接続点に接続され、
第3のPMOSトランジスタのゲートは第1のPMOSトランジスタのゲートに接続され、
第1のNMOSトランジスタのゲートに第1制御信号または第2制御信号が入力され、第2のNMOSトランジスタのゲートに第1制御信号の反転信号または第2制御信号の反転信号が入力されることを特徴とする半導体回路。 - 第1端子に出力端子が接続された昇圧回路と、
ゲートおよびドレインが互いに接続され、このゲートおよびドレインが上記第1端子に接続され、ソースが第2端子に接続されたNチャネルトランジスタ部と、
上記第2端子に接続された電圧リミッタと、
入力端が第1端子に接続され、制御信号に基づいて第2端子の電位を電位供給先へ供給する切り替え回路
とを具備したことを特徴とする半導体回路。 - 前記Nチャネルトランジスタ部は、ゲートおよびドレインが接続されたNチャネルトランジスタが複数個直列接続されたものから構成されることを特徴とする請求項1乃至3のいずれか1項記載の半導体回路。
- 入力端に第1昇圧電位が入力され、第1制御信号に基づいて前記第1昇圧電位を第1電位供給先へ供給する第1切り替え回路と、
入力端に第2昇圧電位が入力され、第2制御信号に基づいて前記第2昇圧電位を第2電位供給先へ供給する第2切り替え回路と、
ゲートおよびドレインが互いに接続され、かつ、互いに直列接続され、ソース側が前記第1切り替え回路の入力端に接続され、ドレイン側が前記第2切り替え回路の入力端に接続される複数のNチャネルトランジスタと、
前記複数のNチャネルトランジスタのドレイン側に接続され、前記第2昇圧電位を出力する昇圧回路とを具備し、
上記第1、第2切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第1のPMOSトランジスタおよび第1のNMOSトランジスタと、入力端と接地点との間に直列に接続された第2のPMOSトランジスタおよび第2のNMOSトランジスタと、入力端と第1または第2電位供給先との間に接続された第3のPMOSトランジスタとを有し、
第1のPMOSトランジスタのゲートは第2のPMOSトランジスタおよび第2のNMOSトランジスタの接続点に接続され、
第2のPMOSトランジスタのゲートは第1のPMOSトランジスタおよび第1のNMOSトランジスタの接続点に接続され、
第3のPMOSトランジスタのゲートは第1のPMOSトランジスタのゲートに接続され、
第1のNMOSトランジスタのゲートに第1制御信号または第2制御信号が入力され、第2のNMOSトランジスタのゲートに第1制御信号の反転信号または第2制御信号の反転信号が入力され、
上記第1昇圧電位は、上記複数のNチャネルトランジスタのソース側から得られ、上記第2昇圧電位よりも上記複数のNチャネルトランジスタの閾値分だけ低く設定されることを特徴とする半導体回路。 - 入力端に第1昇圧電位が入力され、第1制御信号に基づいて前記第1昇圧電位を第1電位供給先へ供給する第1切り替え回路と、
入力端に前記第1昇圧電位と同じかまたはそれよりも高い第2昇圧電位が入力され、第2制御信号に基づいて前記第2昇圧電位を第2電位供給先へ供給する第2切り替え回路と、
ゲートおよびドレインが互いに接続され、ソースが前記第1切り替え回路の入力端に接続され、ドレインが前記第2切り替え回路の入力端に接続されるNチャネルトランジスタと、
前記Nチャネルトランジスタのドレインに接続され、前記第2昇圧電位を出力する昇圧回路と、
前記Nチャネルトランジスタのソースに接続される電圧リミッタとを具備し、
上記第1、第2切り替え回路はそれぞれ、入力端と接地点との間に直列に接続された第1のPMOSトランジスタおよび第1のNMOSトランジスタと、入力端と接地点との間に直列に接続された第2のPMOSトランジスタおよび第2のNMOSトランジスタと、入力端と第1または第2電位供給先との間に接続された第3のPMOSトランジスタとを有し、
第1のPMOSトランジスタのゲートは第2のPMOSトランジスタおよび第2のNMOSトランジスタの接続点に接続され、
第2のPMOSトランジスタのゲートは第1のPMOSトランジスタおよび第1のNM OSトランジスタの接続点に接続され、
第3のPMOSトランジスタのゲートは第1のPMOSトランジスタのゲートに接続され、
第1のNMOSトランジスタのゲートに第1制御信号または第2制御信号が入力され、第2のNMOSトランジスタのゲートに第1制御信号の反転信号または第2制御信号の反転信号が入力されることを特徴とする半導体回路。 - 第1の電圧を生成する昇圧回路と、
前記第1の電圧を降圧して第2の電圧を生成する降圧素子と、
前記第2の電圧をリミットする電圧リミッタ回路と、
前記第1の電圧が入力し、ブートにより第3の電圧を生成するブート回路と、 前記第3の電圧がゲートに供給され、前記第2の電圧を転送する昇圧電位転送ゲート
とを具備することを特徴とする半導体回路。 - 請求項7記載の半導体回路において、
前記降圧素子は、1段ないし複数段直列接続のダイオード接続トランジスタによって構成されることを特徴とする半導体回路。 - 請求項7記載の半導体回路において、
前記降圧素子は抵抗素子で構成されることを特徴とする半導体回路。 - 請求項7記載の半導体回路において、
前記降圧素子はダイオードで構成されることを特徴とする半導体回路。 - 請求項7乃至10のいずれか1つに記載の半導体回路において、
前記第1の電圧が生成されるノードに対して電源電圧からの充電経路を持つことを特徴とする半導体回路。 - 請求項7乃至11のいずれか1つに記載の半導体回路において、
前記第2の電圧が生成されるノードに対して電源電圧からの充電経路を持つことを特徴とする半導体回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32329798A JP3600461B2 (ja) | 1997-11-13 | 1998-11-13 | 半導体回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31234797 | 1997-11-13 | ||
JP9-312347 | 1997-11-13 | ||
JP32329798A JP3600461B2 (ja) | 1997-11-13 | 1998-11-13 | 半導体回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11238391A JPH11238391A (ja) | 1999-08-31 |
JP3600461B2 true JP3600461B2 (ja) | 2004-12-15 |
Family
ID=26567131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32329798A Expired - Lifetime JP3600461B2 (ja) | 1997-11-13 | 1998-11-13 | 半導体回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3600461B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3910765B2 (ja) | 1999-09-08 | 2007-04-25 | 株式会社東芝 | 電圧発生回路及びこれを用いた電圧転送回路 |
JP4149107B2 (ja) * | 2000-01-17 | 2008-09-10 | 株式会社ルネサステクノロジ | 液晶ドライバic |
US6654296B2 (en) * | 2001-07-23 | 2003-11-25 | Samsung Electronics Co., Ltd. | Devices, circuits and methods for dual voltage generation using single charge pump |
KR100520682B1 (ko) * | 2004-02-25 | 2005-10-11 | 주식회사 하이닉스반도체 | 반도체 소자의 고전압 스위치 회로 |
KR100624302B1 (ko) * | 2004-10-07 | 2006-09-19 | 주식회사 하이닉스반도체 | 난드 플래시 메모리의 로우 디코더 회로 및 이를 이용한동작 전압 공급 방법 |
JP2006179065A (ja) | 2004-12-21 | 2006-07-06 | Toshiba Corp | 半導体記憶装置及びメモリカード |
JP4672435B2 (ja) * | 2005-05-20 | 2011-04-20 | 株式会社東芝 | 半導体装置 |
JP2013239215A (ja) * | 2012-05-11 | 2013-11-28 | Toshiba Corp | 半導体記憶装置 |
-
1998
- 1998-11-13 JP JP32329798A patent/JP3600461B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH11238391A (ja) | 1999-08-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3913952B2 (ja) | 半導体記憶装置 | |
US6487120B2 (en) | Boosted voltage generating circuit and semiconductor memory device having the same | |
US8274828B2 (en) | Structures and methods for reading out non-volatile memory using referencing cells | |
US7280407B2 (en) | Semiconductor memory device including floating gates and control gates, control method for the same, and memory card including the same | |
JP3152762B2 (ja) | 不揮発性半導体記憶装置 | |
KR100395771B1 (ko) | 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 | |
JP3425340B2 (ja) | 不揮発性半導体記憶装置 | |
KR930000818B1 (ko) | Nand 메모리셀 구조를 갖춘 eeprom | |
US6243292B1 (en) | Nonvolatile semiconductor memory device capable of reducing memory array area | |
EP0374936B1 (en) | Nonvolatile semiconductor memory system | |
US7706194B2 (en) | Charge pump circuit, semiconductor memory device, and method for driving the same | |
US7212443B2 (en) | Non-volatile memory and write method of the same | |
JP3204666B2 (ja) | 不揮発性半導体記憶装置 | |
JP2002251896A (ja) | プログラミング用のビットラインセットアップ及びディスチャージ回路を有する不揮発性メモリ装置及びそのプログラミング方法 | |
JPH05325578A (ja) | 不揮発性半導体記憶装置 | |
US8259507B2 (en) | Word line booster for flash memory device | |
JP3192344B2 (ja) | 半導体記憶装置 | |
JP3615009B2 (ja) | 半導体記憶装置 | |
US6049482A (en) | Non-volatile semiconductor memory device | |
KR0180329B1 (ko) | 상이한 전력 전압을 선택적으로 공급하는 간단하고 안정된 전환 회로를 갖는 반도체 장치 | |
JP3883391B2 (ja) | 不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置 | |
KR900001774B1 (ko) | 바이어스 전압 발생기를 포함하는 반도체 메모리 회로 | |
JP3600461B2 (ja) | 半導体回路 | |
JP2000030473A (ja) | 不揮発性半導体記憶装置 | |
JP3615041B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040217 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040521 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040916 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070924 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110924 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 9 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |