JP2013239215A - 半導体記憶装置 - Google Patents

Abstract

【課題】各配線に供給される電圧を早期に所望の電圧に到達させて装置のパフォーマンスを高める。
【解決手段】第１電圧制御回路において、第１ダイオードは、第１ノードと第２ノードとの間に接続され第１ノードから第２ノードに向かう方向を順方向とする。第１導電型の第１トランジスタは、出力ノードと第３ノードとの間に接続されそのゲートを第２ノードに接続される。第１導電型の第２トランジスタは、第３ノードと第４ノードとの間に接続されるとともにゲートを第２ノードに接続されている。第２導電型の第３トランジスタは、出力ノードと第１ノードとの間に接続される。第２ダイオードは、第１ノードと第４ノードとの間に接続され第４ノードから第１ノードへ向かう方向を順方向とする。電圧発生回路は、第４ノードに電圧を供給する。
【選択図】図９

Description

本明細書に記載の実施の形態は、半導体記憶装置に関する。

データを不揮発に記憶することができ、大容量化を実現できる半導体記憶装置の１つとして、ＮＡＮＤ型フラッシュメモリが広く知られている。ＮＡＮＤ型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したＮＡＮＤセルユニットを配列して構成される。

ＮＡＮＤ型フラッシュメモリにおいては、微細化の進展・及び微細化に伴う大容量化により、ワード線間の寄生容量が増大している。このため、例えば選択ワード線に所望の電圧を供給する場合に、隣接ワード線での電圧の変化により、選択ワード線に容量カップリングによりオーバーシュートが生じることがある。このオーバーシュートが増大すると、所望の電圧に落ち着くまでに相応の時間を要し、装置のパフォーマンスを低下させる。この現象は、メモリセルを３次元状に配列した３次元型のＮＡＮＤ型フラッシュメモリでは特に顕著になる。

特開号２００１−１４８６８号公報

以下に記載の実施の形態の半導体記憶装置は、各配線に供給される電圧を早期に所望の電圧に到達させて装置のパフォーマンスを高めることができるものである。

以下に説明する実施の形態の半導体記憶装置は、メモリセルを配列してなるメモリセルアレイを備える。第１配線は、メモリセルに接続される。第２配線は、メモリセルからの信号を供給される。第１電圧制御回路において、第１ダイオードは、第１ノードと第２ノードとの間に接続され第１ノードから第２ノードに向かう方向を順方向とする。第１導電型の第１トランジスタは、出力ノードと第３ノードとの間に接続されそのゲートを第２ノードに接続される。第１導電型の第２トランジスタは、第３ノードと第４ノードとの間に接続されるとともにゲートを第２ノードに接続されている。第２導電型の第３トランジスタは、出力ノードと第１ノードとの間に接続される。第２ダイオードは、第１ノードと第４ノードとの間に接続され第４ノードから第１ノードへ向かう方向を順方向とする。電圧発生回路は、第４ノードに電圧を供給する。

本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路図である。 第１の実施の形態に係るメモリセルアレイＡＲ１の積層構造を示す斜視図である。 メモリセルアレイＡＲ１の等価回路図である。 メモリセルアレイＡＲ１の断面図である。 図４の一部拡大図である。 第２ソース側導電層４５ａ、及び第２ドレイン側導電層４５ｂを示す上面図である。 制御回路ＡＲ２の具体的構成を示す回路図である。 ワード線駆動回路１３ａの具体的構成を示す回路図である。 第１の実施の形態に係る電圧生成回路１２ａ、１２ａ’の具体的構成を示す回路図である。 第１の実施の形態の動作を示す。 第１の実施の形態の動作を示す。 第２の実施の形態の電圧生成回路１２ａ、１２ａ’の具体的構成を示す回路図である。 第２の実施の形態の動作を示す。

以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。

［第１の実施の形態］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置の回路図である。

図１に示すように、第１の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイＡＲ１、及びその周辺に設けられた制御回路ＡＲ２を有する。

メモリセルアレイＡＲ１は、図１に示すように、電気的に書き換え可能なメモリトランジスタＭＴｒ１〜８（メモリセル）が直列接続されたメモリストリングＭＳを複数個配列して構成される。制御回路ＡＲ２は、メモリトランジスタＭＴｒ（ＭＴｒ１〜８）のゲート等へ与える電圧を制御する各種制御回路にて構成されている。制御回路ＡＲ２は、メモリトランジスタＭＴｒにデータを書き込む動作、メモリトランジスタＭＴｒのデータを消去する消去動作、及びメモリトランジスタＭＴｒからデータを読み出す動作を実行する。書き込み動作、読み出し動作の際、選択メモリストリングＭＳに印加される電圧は、従来の積層型フラッシュメモリと略同様である。

メモリセルアレイＡＲ１は、図１に示すように、ｍ列のメモリブロックＭＢを有する。各メモリブロックＭＢは、ｎ行２列のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、メモリストリングＭＳのソース側に直列接続された第１ソース側選択トランジスタＳＳＴｒ１、第２ソース側選択トランジスタＳＳＴｒ２、及びメモリストリングＭＳのドレイン側に直列接続された第１ドレイン側選択トランジスタＳＤＴｒ１、第２ドレイン側選択トランジスタＳＤＴｒ２を備える。ここでは、一例としてドレイン側選択トランジスタ、及びソース側選択トランジスタが、１つのメモリストリングＭＳに２つずつ設けられている例を示しているが、これに限定されるものではなく、１つのメモリストリングＭＳに各１個のドレイン側選択トランジスタ、及びソース側選択トランジスタを設けても良い。なお、図１に示す例においては、メモリユニットＭＵの一列目を（１）と表記し、その二列目を（２）と表記する。各メモリブロックＭＢ中において、カラム方向に並ぶ２個のメモリユニットＭＵは、ビット線ＢＬを共有している。また、各メモリブロックＭＢにおいて、ロウ方向に並ぶｎ個のメモリユニットＭＵは、ワード線、選択ゲート線、ソース線、及びバックゲート線を共有している。ビット線ＢＬ、ソース線ＳＬは、ｍ列のメモリブロックＭＢにより共有されている。

メモリセルアレイＡＲ１は、図２に示すように、データを電気的に記憶するメモリトランジスタＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向（基板に対して垂直方向）にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒ１〜８は直列接続され、前述のメモリストリングＭＳを構成する。メモリストリングＭＳの両端には選択時に導通状態とされる第１、第２ドレイン側選択トランジスタＳＤＴｒ１、ＳＤＴｒ２、及び第１、第２ソース側選択トランジスタＳＳＴｒ１、ＳＳＴｒ２が接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。なお、詳細な積層構造は、後に説明する。

次に、図３を参照して、メモリセルアレイＡＲ１の回路構成について具体的に説明する。図３は、メモリセルアレイＡＲ１の等価回路図である。

メモリセルアレイＡＲ１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもって配列されカラム方向を長手方向として延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。

メモリブロックＭＢは、図３に示すように、ロウ方向及びカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリブロックＭＢにおいて、一本のビット線ＢＬには、共通接続された複数のメモリユニットＭＵが設けられている。メモリユニットＭＵは、メモリストリングＭＳ、第１ソース側選択トランジスタＳＳＴｒ１、第２ソース側選択トランジスタＳＳＴｒ２、及び第１ドレイン側選択トランジスタＳＤＴｒ１、第２ドレイン側選択トランジスタＳＤＴｒ２を有する。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。

メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜４は、積層方向に直列に接続されている。メモリトランジスタＭＴｒ５〜８も、同様に積層方向に直列に接続されている。メモリトランジスタＭＴｒ１〜８は、その電荷蓄積層に蓄積される電荷の量が変化することで、その閾値電圧が変化する。閾値電圧が変化することにより、メモリトランジスタＭＴｒ１〜８が保持するデータが書き替えられる。バックゲートトランジスタＢＴｒは、最下層のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。従って、メモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。第１ソース側選択トランジスタＳＳＴｒ１のドレインは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ８のソース）に接続されている。第２ソース側選択トランジスタＳＳＴｒ２のドレインは、第１ソース側選択トランジスタＳＳＴｒ２のソースに接続されている。第１ドレイン側選択トランジスタＳＤＴｒ１のソースは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１のドレイン）に接続されている。第２ドレイン側選択トランジスタＳＤＴｒ２のソースは、第１ドレイン側選択トランジスタＳＤＴｒ１のドレインに接続されている。これらトランジスタＳＳＴｒ１、２、ＳＤＴｒ１、２は、各々の電荷蓄積層に蓄積される電荷の量が変化することで、異なる閾値電圧を有する。

ロウ方向に一列に配列されたｎ個のメモリトランジスタＭＴｒ１のゲートは、ロウ方向に延びる１本のワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたｎ個のメモリトランジスタＭＴｒ２〜８のゲートは、各々、ロウ方向に延びる１本のワード線ＷＬ２〜８に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列された２×ｎ個のバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。

ロウ方向に一列に配列されたｎ個の第１ソース側選択トランジスタＳＳＴｒ１のゲートは、ロウ方向に延びる１本の第１ソース側選択ゲート線ＳＧＳ１に共通接続されている。同様に、ロウ方向に一列に配列されたｎ個の第２ソース側選択トランジスタＳＳＴｒ２のゲートは、ロウ方向に延びる１本の第２ソース側選択ゲート線ＳＧＳ２に共通接続されている。また、第２ソース側選択トランジスタＳＳＴｒ２のソースは、ロウ方向に延びるソース線ＳＬに接続されている。

ロウ方向に一列に配列されたｎ個の第１ドレイン側選択トランジスタＳＤＴｒ１のゲートは、ロウ方向に延びる１本の第１ドレイン側選択ゲート線ＳＧＤ１に共通接続されている。ロウ方向に一列に配列されたｎ個の第２ソース側選択トランジスタＳＤＴｒ２のゲートは、ロウ方向に延びる１本の第２ドレイン側選択ゲート線ＳＧＤ２に共通接続されている。また、第２ドレイン側選択トランジスタＳＤＴｒ２のドレインは、カラム方向に延びるビット線ＢＬに接続されている。

次に、図４及び図５を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図４は、メモリセルアレイＡＲ１の断面図であり、図５は、図４の一部拡大図である。

メモリセルアレイＡＲ１は、図４に示すように、基板１０上にバックゲートトランジスタ層２０、メモリトランジスタ層３０、選択トランジスタ層４０、及び配線層５０を有する。バックゲートトランジスタ層２０は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒ１〜８（メモリストリングＭＳ）として機能する。選択トランジスタ層４０は、第１ソース側選択トランジスタＳＳＴｒ１、第２ソース側選択トランジスタＳＳＴｒ２、第１ドレイン側選択トランジスタＳＤＴｒ１、及び第２ドレイン側選択トランジスタＳＤＴｒ２として機能する。配線層５０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。

バックゲートトランジスタ層２０は、図４に示すように、バックゲート導電層２１を有する。バックゲート導電層２１は、バックゲート線ＢＧとして機能すると共に、バックゲートトランジスタＢＴｒのゲートとして機能する。

バックゲート導電層２１は、基板１０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層２１は、メモリブロックＭＢ毎に分断されている。バックゲート導電層２１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

バックゲート導電層２０は、図４に示すように、バックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール２２は、ロウ方向及びカラム方向にマトリクス状に形成されている。

メモリトランジスタ層３０は、図４に示すように、バックゲート導電層２０の上層に形成されている。メモリトランジスタ層３０は、ワード線導電層３１ａ〜３１ｄを有する。ワード線導電層３１ａ〜３１ｄは、各々、ワード線ＷＬ１〜８として機能すると共に、及びメモリトランジスタＭＴｒ１〜８のゲートとして機能する。

ワード線導電層３１ａ〜３１ｄは、層間絶縁層（図示略）を挟んで積層されている。ワード線導電層３１ａ〜３１ｄは、カラム方向に所定ピッチをもってロウ方向を長手方向として延びるように形成されている。ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

メモリトランジスタ層３０は、図４に示すように、メモリホール３２を有する。メモリホール３２は、ワード線導電層３１ａ〜３１ｄ、及び図示しない層間絶縁層を貫通するように形成されている。メモリホール３２は、バックゲートホール２２のカラム方向の端部近傍に整合するように形成されている。

また、バックゲートトランジスタ層２０、及びメモリトランジスタ層３０は、図５に示すように、メモリゲート絶縁層３３、及びメモリ半導体層３４を有する。メモリ半導体層３４は、メモリトランジスタＭＴｒ１〜ＭＴｒ８（メモリストリングＭＳ）のボディとして機能する。

メモリゲート絶縁層３３は、図５に示すように、バックゲートホール２２及びメモリホール３２の側面に所定の厚みをもって形成されている。メモリゲート絶縁層３３は、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、及びトンネル絶縁層３３ｃを有する。電荷蓄積層３３ｂが電荷を蓄積することによりメモリトランジスタＭＴｒ１〜８の閾値電圧が変化し、これによりメモリトランジスタＭＴｒが保持するデータがを書き換えられる。

ブロック絶縁層３３ａは、図５に示すように、バックゲートホール２２及びメモリホール３２の側面に所定の厚みをもって形成されている。電荷蓄積層３３ｂは、ブロック絶縁層３３ａの側面に所定の厚みをもって形成されている。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂの側面に所定の厚みをもって形成されている。ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、酸化シリコン（ＳｉＯ_２）にて構成されている。電荷蓄積層３３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。

メモリ半導体層３４は、トンネル絶縁層３３ｃの側面に接するように形成されている。メモリ半導体層３４は、バックゲートホール２２、及びメモリホール３３を埋めるように形成されている。メモリ半導体層３４は、ロウ方向からみてＵ字状に形成されている。メモリ半導体層３４は、基板１０に対して垂直方向に延びる一対の柱状部３４ａ、及び一対の柱状部３４ａの下端を連結する連結部３４ｂを有する。メモリ半導体層３４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

上記バックゲートトランジスタ層２０の構成を換言すると、メモリゲート絶縁層３３は、連結部３４ｂを取り囲むように形成されている。バックゲート導電層２１は、メモリゲート絶縁層３３を介して連結部３４ｂを取り囲むように形成されている。また、上記メモリトランジスタ層３０の構成を換言すると、メモリゲート絶縁層３３は、柱状部３４ａを取り囲むように形成されている。ワード線導電層３１ａ〜３１ｄは、メモリゲート絶縁層３３を介して柱状部３４ａを取り囲むように形成されている。

選択トランジスタ層４０は、図４に示すように、第１ソース側導電層４１ａ、及び第１ドレイン側導電層４１ｂを有する。第１ソース側導電層４１ａは、第１ソース側選択ゲート線ＳＧＳ１として機能すると共に、及び第１ソース側選択トランジスタＳＳＴｒ１のゲートとして機能する。第１ドレイン側導電層４１ｂは、第１ドレイン側選択ゲート線ＳＧＤ１として機能すると共に、及び第１ドレイン側選択トランジスタＳＤＴｒ１のゲートとして機能する。

第１ソース側導電層４１ａは、メモリ半導体層３４を構成する一方の柱状部３４ａの上層に形成され、第１ドレイン側導電層４１ｂは、第１ソース側導電層４１ａと同層であって、メモリ半導体層３４を構成する他方の柱状部３４ａの上層に形成されている。第１ソース側導電層４１ａ、及び第１ドレイン側導電層４１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。第１ソース側導電層４１ａ、及び第１ドレイン側導電層４１ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

選択トランジスタ層４０は、図４に示すように、第１ソース側ホール４２ａ、及び第１ドレイン側ホール４２ｂを有する。第１ソース側ホール４２ａは、第１ソース側導電層４１ａを貫通するように形成されている。第１ドレイン側ホール４２ｂは、第１ドレイン側導電層４１ｂを貫通するように形成されている。第１ソース側ホール４２ａ及び第１ドレイン側ホール４２ｂは、各々、メモリホール３２と整合する位置に形成されている。

選択トランジスタ層４０は、図５に示すように、第１ソース側ゲート絶縁層４３ａ、第１ソース側柱状半導体層４４ａ、第１ドレイン側ゲート絶縁層４３ｂ、及び第１ドレイン側柱状半導体層４４ｂを有する。第１ソース側柱状半導体層４４ａは、第１ソース側選択トランジスタＳＳＴｒ１のボディとして機能する。第１ドレイン側柱状半導体層４４ｂは、第１ドレイン側柱状半導体層ＳＤＴｒ１のボディとして機能する。

第１ソース側ゲート絶縁層４３ａは、第１ソース側ホール４２ａの側面に所定の厚みをもって形成されている。第１ソース側ゲート絶縁層４３ａは、ブロック絶縁層４３ａａ、電荷蓄積層４３ａｂ、及びトンネル絶縁層４３ａｃを有する。電荷蓄積層４３ａｂは、電荷を蓄積する機能を有する層である。

ブロック絶縁層４３ａａは、図５に示すように、第１ソース側ホール４３ａの側面に所定の厚みをもって形成されている。ブロック絶縁層４３ａａは、ブロック絶縁層３３ａと連続して一体に形成されている。電荷蓄積層４３ａｂは、ブロック絶縁層４３ａａの側面に所定の厚みをもって形成されている。電荷蓄積層４３ａｂは、電荷蓄積層３３ｂと連続して一体に形成されている。トンネル絶縁層４３ａｃは、電荷蓄積層４３ａｂの側面に所定の厚みをもって形成されている。トンネル絶縁層４３ａｃは、トンネル絶縁層３３ｃと連続して一体に形成されている。ブロック絶縁層４３ａａ、及びトンネル絶縁層４３ａｃは、酸化シリコン（ＳｉＯ_２）にて構成されている。電荷蓄積層４３ａｂは、窒化シリコン（ＳｉＮ）にて構成されている。

第１ソース側柱状半導体層４４ａは、第１ソース側ゲート絶縁層４３ａの側面及び一対の柱状部３４ａの一方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。第１ソース側柱状半導体層４４ａは、第１ソース側ホール４２ａを埋めるように形成されている。第１ソース側柱状半導体層４４ａは、柱状部３４ａと連続して一体に形成されている。第１ソース側柱状半導体層４４ａは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

第１ドレイン側ゲート絶縁層４３ｂは、第１ドレイン側ホール４２ｂの側面に所定の厚みをもって形成されている。第１ドレイン側ゲート絶縁層４３ｂは、ブロック絶縁層４３ｂａ、電荷蓄積層４３ｂｂ、及びトンネル絶縁層４３ｂｃを有する。電荷蓄積層４３ｂｂは、電荷を蓄積することにより第１ドレイン側選択トランジスタＳＤＴｒ１の閾値電圧を変化させる。

ブロック絶縁層４３ｂａは、図５に示すように、第１ドレイン側ホール４３ｂの側面に所定の厚みをもって形成されている。ブロック絶縁層４３ｂａは、ブロック絶縁層３３ａと連続して一体に形成されている。電荷蓄積層４３ｂｂは、ブロック絶縁層４３ｂａの側面に所定の厚みをもって形成されている。電荷蓄積層４３ｂｂは、電荷蓄積層３３ｂと連続して一体に形成されている。トンネル絶縁層４３ｂｃは、電荷蓄積層４３ｂｂの側面に所定の厚みをもって形成されている。トンネル絶縁層４３ｂｃは、トンネル絶縁層３３ｃと連続して一体に形成されている。ブロック絶縁層４３ｂａ、及びトンネル絶縁層４３ｂｃは、酸化シリコン（ＳｉＯ_２）にて構成されている。電荷蓄積層４３ｂｂは、窒化シリコン（ＳｉＮ）にて構成されている。

第１ドレイン側柱状半導体層４４ｂは、第１ドレイン側ゲート絶縁層４３ｂの側面及び一対の柱状部３４ａの他方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。第１ドレイン側柱状半導体層４４ｂは、第１ドレイン側ホール４２ｂを埋めるように形成されている。第１ドレイン側柱状半導体層４４ｂは、柱状部３４ａと連続して一体に形成されている。第１ドレイン側柱状半導体層４４ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

また、選択トランジスタ層４０は、図４に示すように、第２ソース側導電層４５ａ、及び第２ドレイン側導電層４５ｂを有する。第２ソース側導電層４５ａは、第２ソース側選択ゲート線ＳＧＳ２として機能すると共に、及び第２ソース側選択トランジスタＳＳＴｒ２のゲートとして機能する。第２ドレイン側導電層４５ｂは、第２ドレイン側選択ゲート線ＳＧＤ２として機能すると共に、及び第２ドレイン側選択トランジスタＳＤＴｒ２のゲートとして機能する。

第２ソース側導電層４５ａは、第１ソース側導電層４１ａの上層に形成されている。第２ドレイン側導電層４５ｂは、第２ソース側導電層４５ａと同層であって、第１ドレイン側導電層４１ｂの上層に形成されている。第２ソース側導電層４５ａ、及び第２ドレイン側導電層４５ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

選択トランジスタ層４０は、図４に示すように、第２ソース側ホール４６ａ、及び第２ドレイン側ホール４６ｂを有する。第２ソース側ホール４６ａは、第２ソース側導電層４５ａを貫通するように形成されている。第２ソース側ホール４６ａは、第１ソース側ホール４２ａと整合する位置に形成されている。第２ドレイン側ホール４６ｂは、第２ドレイン側導電層４５ｂを貫通するように形成されている。第２ドレイン側ホール４６ｂは、第１ドレイン側ホール４２ｂと整合する位置に形成されている。

選択トランジスタ層４０は、図５に示すように、第２ソース側ゲート絶縁層４７ａ、第２ソース側柱状半導体層４８ａ、第２ドレイン側ゲート絶縁層４７ｂ、及び第２ドレイン側柱状半導体層４８ｂを有する。第２ソース側柱状半導体層４８ａは、第２ソース側選択トランジスタＳＳＴｒ２のボディとして機能する。第２ドレイン側柱状半導体層４８ｂは、第２ドレイン側柱状半導体層ＳＤＴｒ２のボディとして機能する。

第２ソース側ゲート絶縁層４７ａは、第２ソース側ホール４６ａの側面に所定の厚みをもって形成されている。第２ソース側ゲート絶縁層４７ａは、ブロック絶縁層４７ａａ、電荷蓄積層４７ａｂ、及びトンネル絶縁層４７ａｃを有する。電荷蓄積層４７ａｂは、電荷を蓄積することにより第２ソース側選択トランジスタＳＳＴｒ２の閾値電圧を変化させる。

ブロック絶縁層４７ａａは、図５に示すように、第２ソース側ホール４６ａの側面に所定の厚みをもって形成されている。ブロック絶縁層４７ａａは、ブロック絶縁層４３ａａと連続して一体に形成されている。電荷蓄積層４７ａｂは、ブロック絶縁層４７ａａの側面に所定の厚みをもって形成されている。電荷蓄積層４７ａｂは、電荷蓄積層４３ａｂと連続して一体に形成されている。トンネル絶縁層４７ａｃは、電荷蓄積層４７ａｂの側面に所定の厚みをもって形成されている。トンネル絶縁層４７ａｃは、トンネル絶縁層４３ａｃと連続して一体に形成されている。ブロック絶縁層４７ａａ、及びトンネル絶縁層４７ａｃは、酸化シリコン（ＳｉＯ_２）にて構成されている。電荷蓄積層４７ａｂは、窒化シリコン（ＳｉＮ）にて構成されている。

第２ソース側柱状半導体層４８ａは、第２ソース側ゲート絶縁層４７ａの側面及び第１ソース側柱状半導体層４４ａの上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。第２ソース側柱状半導体層４８ａは、第２ソース側ホール４６ａを埋めるように形成されている。第２ソース側柱状半導体層４８ａは、第１ソース側柱状半導体層４４ａと連続して一体に形成されている。第２ソース側柱状半導体層４８ａは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

第２ドレイン側ゲート絶縁層４７ｂは、第２ドレイン側ホール４６ｂの側面に所定の厚みをもって形成されている。第２ドレイン側ゲート絶縁層４７ｂは、ブロック絶縁層４７ｂａ、電荷蓄積層４７ｂｂ、及びトンネル絶縁層４７ｂｃを有する。電荷蓄積層４７ｂｂは、電荷を蓄積することにより第２ドレイン側選択トランジスタＳＤＴｒ２の閾値電圧を変化させる。

このように、ドレイン側選択トランジスタＳＤＴｒ１、ＳＤＴｒ２、ＳＳＴｒ１、ＳＳＴｒ２は、メモリトランジスタＭＴｒと同様の電荷蓄積層４３ａｂ、４３ｂｂ、４７ａｂ、４７ｂｂを有しており、その電荷蓄積層に蓄積される電荷の電荷量が変化することにより、閾値電圧を変化させ得るように構成されている。本来、選択トランジスタは、このような電荷蓄積層を有する必要はない。しかし、本実施の形態では、製造コストの低減の観点から、これら選択トランジスタも電荷蓄積層を有している。すなわち、選択トランジスタのみ電荷蓄積層を有さないゲート絶縁層を形成する場合、工程数が増加し、製造コストの増加が避けられない。そこで、本実施の形態では、図示は省略するが、導電層３１ａ〜３１ｄ、導電層４１ａ、４１ｂ、４５ａ、４５ｂ、及びそれらの間に挟まれた図示しない層間絶縁層を積層した後、Ｕ字型のホールを形成し、その壁面に酸化シリコン膜、窒化シリコン膜（電荷蓄積層）、酸化シリコン膜を順次堆積し、図５に示すような構造を得ている。

しかし、選択トランジスタのゲート絶縁層が電荷蓄積層を有する場合、メモリセルへの書き込み動作や読み出し動作において、選択トランジスタの電荷蓄積層に正孔又は電子がトラップされてしまい、これにより選択トランジスタの閾値電圧が意図せず変動する虞がある。このため、本実施の形態では、選択トランジスタに対する閾値電圧の調整動作（書き込み動作）を実行可能なように、制御回路ＡＲ２は構成されている。

ブロック絶縁層４７ｂａは、図５に示すように、第２ドレイン側ホール４６ｂの側面に所定の厚みをもって形成されている。ブロック絶縁層４７ｂａは、ブロック絶縁層４３ｂａと連続して一体に形成されている。電荷蓄積層４７ｂｂは、ブロック絶縁層４７ｂａの側面に所定の厚みをもって形成されている。電荷蓄積層４７ｂｂは、電荷蓄積層４３ｂｂと連続して一体に形成されている。トンネル絶縁層４７ｂｃは、電荷蓄積層４７ｂｂの側面に所定の厚みをもって形成されている。トンネル絶縁層４７ｂｃは、トンネル絶縁層４３ｂｃと連続して一体に形成されている。ブロック絶縁層４７ｂａ、及びトンネル絶縁層４７ｂｃは、酸化シリコン（ＳｉＯ_２）にて構成されている。電荷蓄積層４７ｂｂは、窒化シリコン（ＳｉＮ）にて構成されている。

第２ドレイン側柱状半導体層４８ｂは、第２ドレイン側ゲート絶縁層４７ｂの側面及び第１ドレイン側柱状半導体層４４ｂの上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。第２ドレイン側柱状半導体層４８ｂは、第２ドレイン側ホール４６ｂを埋めるように形成されている。第２ドレイン側柱状半導体層４８ｂは、第１ドレイン側柱状半導体層４４ｂと連続して一体に形成されている。第２ドレイン側柱状半導体層４８ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

上記選択トランジスタ層４０の構成を換言すると、第１ソース側ゲート絶縁層４３ａは、第１ソース側柱状半導体層４４ａを取り囲むように形成されている。第１ソース側導電層４１ａは、第１ソース側ゲート絶縁層４３ａを介して第１ソース側柱状半導体層４４ａを取り囲むように形成されている。第１ドレイン側ゲート絶縁層４３ｂは、第１ドレイン側柱状半導体層４４ｂを取り囲むように形成されている。第１ドレイン側導電層４１ｂは、第１ドレイン側ゲート絶縁層４３ｂを介して第１ドレイン側柱状半導体層４４ｂを取り囲むように形成されている。

また、上記選択トランジスタ層４０の構成を換言すると、第２ソース側ゲート絶縁層４７ａは、第２ソース側柱状半導体層４８ａを取り囲むように形成されている。第２ソース側導電層４５ａは、第２ソース側ゲート絶縁層４７ａを介して第２ソース側柱状半導体層４８ａを取り囲むように形成されている。第２ドレイン側ゲート絶縁層４７ｂは、第２ドレイン側柱状半導体層４８ｂを取り囲むように形成されている。第２ドレイン側導電層４５ｂは、第２ドレイン側ゲート絶縁層４７ｂを介して第２ドレイン側柱状半導体層４８ｂを取り囲むように形成されている。

配線層５０は、図４に示すように、選択トランジスタ層４０の上層に形成されている。配線層５０は、ソース線層５１、及びビット線層５２を有する。ソース線層５１は、ソース線ＳＬとして機能する。ビット線層５２は、ビット線ＢＬとして機能する。

ソース線層５１は、ロウ方向に延びる板状に形成されている。ソース線層５１は、カラム方向に隣接する一対の第２ソース側柱状半導体層４８ａの上面に接するように形成されている。ビット線層５２は、第２ドレイン側柱状半導体層４８ｂの上面に接し、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。ソース線層５１、及びビット線層５２は、タングステン（Ｗ）等の金属にて構成されている。

次に、図６を参照して、第２ソース側導電層４５ａ、及び第２ドレイン側導電層４５ｂの形状について詳しく説明する。図６は、第２ソース側導電層４５ａ、及び第２ドレイン側導電層４５ｂを示す上面図である。

第２ソース側導電層４５ａ、第２ドレイン側導電層４５ｂは、図６に示すように、各々、垂直方向からみて櫛歯状に形成されている。第２ソース側導電層４５ａは、ロウ方向に並ぶ複数の第２ソース側柱状半導体層４８ａを取り囲む複数の直線部４５１ａと、複数の直線部４５１ａの端部を連結する直線部４５２ａとを備える。同様に、第２ドレイン側導電層４５ｂは、ロウ方向に並ぶ複数の第２ドレイン側柱状半導体層４８ｂを取り囲む複数の直線部４５１ｂと、複数の直線部４５１ｂの端部を連結する直線部４５２ｂとを備える。図６に示すように、４つの直線部４５１ａと、２つの直線部４５１ｂとが、カラム方向に交互に設けられている。

次に、図７を参照して、制御回路ＡＲ２の具体的構成について説明する。図７は、制御回路ＡＲ２の具体的構成を示す回路図である。制御回路ＡＲ２は、図７に示すように、アドレスデコーダ回路１１、電圧生成回路１２ａ、１２ａ’、１２ｂ、１２ｃ、ワード線駆動回路１３ａ、１３ｂ、バックゲート線駆動回路１４、選択ゲート線駆動回路１５ａ、１５ｂ、ソース線駆動回路１６、センスアンプ回路１７、シーケンサ１８、及びロウデコーダ回路１９ａ、１９ｂを有する。

アドレスデコーダ回路１１は、図７に示すように、信号ＢＡＤをロウデコーダ回路１９ａ、１９ｂに出力する。信号ＢＡＤは、メモリブロックＭＢ（ブロックアドレス）を指定するための信号である。

電圧生成回路１２ａ、１２ａ’１２ｂ、１２ｃは、基準電圧を昇圧又は降圧させて電圧を生成する。電圧生成回路１２ａ（ＶＧ１）及び電圧生成回路１２ａ’（ＶＧ２）は、図７に示すように、昇圧した電圧をワード線駆動回路１３ａ、１３ｂに転送する。電圧生成回路１２ａ、１２ａ’は、それぞれ異なる電圧を発生させるものであり、以下では、一例として、前者は選択ワード線に供給する電圧を発生させ、後者は非選択ワード線に供給する電圧を発生させるものであるとして説明をする。例えば読み出し動作の場合、電圧生成回路１２ａが選択ワード線に印加する読み出し電圧Ｖ_ＣＧＲＶを発生させ、電圧生成回路１２ａ’が非選択ワード線に印加する読み出しパス電圧Ｖｒｅａｄを発生させる。読み出し電圧Ｖ_ＣＧＲＶは複数の閾値電圧分布の上限と下限の間の電圧であり、読出しパス電圧Ｖｒｅａｄは、最大の閾値電圧分布の上限よりも大きく、メモリセルの保持データのいかんに拘わらずメモリセルを導通させることの出来る電圧である。一方、書込み動作の場合、電圧生成回路１２ａが選択ワード線に印加するプログラム電圧Ｖｐｇｍ（例えば２０Ｖ以上）を発生させ、電圧生成回路１２ａ’が非選択ワード線に印加する書き込みパス電圧Ｖｐａｓｓ（８〜１０Ｖ程度）を発生させる。書き込み電圧Ｖｐｇｍは、チャネルに０Ｖが与えられた場合に、メモリセルの浮遊ゲートに電子を注入させるトンネル電流を発生させるのに十分な大きさの電圧である。一方、書込みパス電圧Ｖｐａｓｓは、メモリセルを導通させるが、チャネルに０Ｖが与えられたとしても浮遊ゲートに電子を注入させるには不十分な大きさの電圧である。なお、電圧生成回路１２ａ、１２ａ’とは別のワード線ＷＬに電圧を供給する回路を設けることも可能である。
また、電圧生成回路１２ｂ（ＶＧ３）は、昇圧した電圧をソース線駆動回路１６に出力する。電圧生成回路１２ｃ（ＶＧ４）は、昇圧した信号ＲＤＥＣをロウデコーダ回路１９ａ、１９ｂに出力する。

ワード線駆動回路１３ａは、図７に示すように、信号ＶＣＧ１〜４を出力する。ワード線駆動回路１３ｂは、信号ＶＣＧ５〜８を出力する。信号ＶＣＧ１〜８は、選択メモリブロックＭＢ＜ｉ＞のワード線ＷＬ１〜８を駆動する際に用いられる。

バックゲート線駆動回路１４は、図７に示すように、信号ＶＢＧを出力する。信号ＶＢＧは、選択メモリブロックＭＢ＜ｉ＞のバックゲート線ＢＧを駆動する際に用いられる。

選択ゲート線駆動回路１５ａは、図７に示すように、信号ＶＳＧＳｂ、信号ＶＳＧＤａ、信号ＶＳＧＤ２、及び信号ＶＳＧＯＦＦを出力する。選択ゲート線駆動回路１５ｂは、信号ＶＳＧＳａ、信号ＶＳＧＤｂ、信号ＶＳＧＳ２、及び信号ＶＳＧＯＦＦを出力する。信号ＶＳＧＳａ、信号ＶＳＧＳｂは、各々、選択メモリブロックＭＢ＜ｉ＞の１列目、２列目の第１ソース側選択ゲート線ＳＧＳ１を駆動する際に用いられる。信号ＶＳＧＤａ、信号ＶＳＧＤｂは、各々、選択メモリブロックＭＢ＜ｉ＞の１列目、２列目の第１ドレイン側選択ゲート線ＳＧＤ１を駆動する際に用いられる。信号ＶＳＧＳ２は、選択メモリブロックＭＢ＜ｉ＞の第２ソース側選択ゲート線ＳＧＳ２を駆動する際に用いられる。信号ＶＳＧＤ２は、選択メモリブロックＭＢ＜ｉ＞の第２ドレイン側選択ゲート線ＳＧＤ２を駆動する際に用いられる。信号ＶＳＧＯＦＦは、非選択メモリブロックＭＢ＜ｉ＞の第１ソース側選択ゲート線ＳＧＳ１及び第１ドレイン側選択ゲート線ＳＧＤ１を駆動する際に用いられる。

ここで、上記信号ＶＳＧＳｂ、信号ＶＳＧＤａ、及び信号ＶＳＧＯＦＦは、選択ゲート線駆動回路１５ａからロウデコーダ回路１９ａを介して、各種配線に入力される。一方、信号ＶＳＧＤ２は、信号ＶＳＧＤ２＜ｉ＞として選択ゲート線駆動回路１５ａから直接、第２ドレイン側選択トランジスタＳＤＴｒ２のゲートに入力される。また、信号ＶＳＧＯＦＦ、信号ＶＳＧＤｂ、及び信号ＶＳＧＳａは、選択ゲート線駆動回路１５ｂからロウデコーダ回路１９ｂを介して、各種配線に入力される。一方、信号ＶＳＧＳ２は、信号ＶＳＧＳ２＜ｉ＞として選択ゲート線駆動回路１５ｂから直接、第２ソース側選択トランジスタＳＤＴｒ２のゲートに入力される。また、信号ＶＳＧＳ２、ＶＳＧＤ２は、複数のメモリブロックＭＢに亘って共通の信号として供給される。

ソース線駆動回路１６は、図７に示すように、信号ＶＳＬを出力する。信号ＶＳＬは、ソース線ＳＬを駆動する際に用いられる。

センスアンプ回路１７は、図７に示すように、信号ＶＢＬ＜ｉ＞を出力することにより、所定のビット線ＢＬを所定の電圧まで充電し、その後ビット線ＢＬの電圧の変化に基づきメモリストリングＭＳ中のメモリトランジスタＭＴｒの保持データを判定する。また、センスアンプ回路１７は、所定のビット線ＢＬに対し書き込みデータに応じた信号ＶＢＬ＜ｉ＞を出力する。

シーケンサ１８は、図７に示すように、上記回路１１〜１７に制御信号を供給し、それら回路を制御する。

ロウデコーダ回路１９ａ、１９ｂは、図５に示すように、一つのメモリブロックＭＢに対して、各々一つ設けられている。ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＣＧ１〜ＶＣＧ４に基づき、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートに信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＳｂ、及び信号ＳＧＯＦＦに基づき、選択的に２列目のメモリユニットＭＵの第１ソース側選択トランジスタＳＳＴｒ１のゲートに信号ＶＳＧＳｂ＜ｉ＞を入力する。また、ロウデコーダ回路１９ａは、信号ＢＡＤ、信号ＶＳＧＤａ、及び信号ＳＧＯＦＦに基づき、選択的に１列目のメモリユニットＭＵの第１ドレイン側選択トランジスタＳＤＴｒ１のゲートに信号ＶＳＧＤａ＜ｉ＞を入力する。

ロウデコーダ回路１９ａは、ＮＡＮＤ回路１９ａａ、ＮＯＴ回路１９ａｂ、電圧変換回路１９ａｃ、第１転送トランジスタＴｒａ１〜Ｔｒａ６、及び第２転送トランジスタＴｒｂ１、Ｔｒｂ２を有する。電圧変換回路１９ａｃは、ＮＡＮＤ回路１９ａａ、ＮＯＴ回路１９ａｂを介して受け付けた信号ＢＡＤ、及び信号ＲＤＥＣに基づき信号ＶＳＥＬａ＜ｉ＞を生成し、第１転送トランジスタＴｒａ１〜Ｔｒａ６のゲートに出力する。また、電圧変換回路１９ａｃは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶｂＳＥＬａ＜ｉ＞を生成し、第２転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに出力する。

第１転送トランジスタＴｒａ１〜Ｔｒａ４は、ワード線駆動回路１３ａと各ワード線ＷＬ１〜ＷＬ４との間に接続されている。第１転送トランジスタＴｒａ１〜Ｔｒａ４は、信号ＶＣＧ１〜ＶＣＧ４、ＶＳＥＬａ＜ｉ＞に基づき、ワード線ＷＬ１〜ＷＬ４に信号ＶＣＧ１＜ｉ＞〜ＶＣＧ４＜ｉ＞を出力する。第１転送トランジスタＴｒａ５は、選択ゲート線駆動回路１５ａと２列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１との間に接続されている。第１転送トランジスタＴｒａ５は、信号ＶＳＧＳｂ、及び信号ＶＳＥＬａ＜ｉ＞に基づき、２列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１に信号ＶＳＧＳｂ＜ｉ＞を出力する。第１転送トランジスタＴｒａ６は、選択ゲート線駆動回路１５ａと１列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１との間に接続されている。第１転送トランジスタＴｒａ６は、信号ＶＳＧＤａ、及び信号ＶＳＥＬａ＜ｉ＞に基づき、１列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１に信号ＶＳＧＤａ＜ｉ＞を出力する。

第２転送トランジスタＴｒｂ１は、選択ゲート線駆動回路１５ａと２列目の第１ソース側選択ゲート線ＳＧＳ１との間に接続されている。第２転送トランジスタＴｒｂ１は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬａ＜ｉ＞に基づき、２列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１に信号ＶＳＧＳｂ＜ｉ＞を出力する。第２転送トランジスタＴｒｂ２は、選択ゲート線駆動回路１５ａと１列目のメモリユニットＭＵのドレイン側選択ゲート線ＳＧＤとの間に接続されている。第２転送トランジスタＴｒｂ２は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬａ＜ｉ＞に基づき、１列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１に信号ＶＳＧＤａ＜ｉ＞を出力する。

ロウデコーダ回路１９ｂは、信号ＢＡＤ、及び信号ＶＣＧ５〜ＶＣＧ８に基づき、メモリトランジスタＭＴｒ５〜ＭＴｒ８のゲートに信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＳａ、及び信号ＳＧＯＦＦに基づき、選択的に１列目のメモリユニットＭＵの第１ソース側選択ＳＳＴｒ１のゲートに信号ＶＳＧＳａ＜ｉ＞を入力する。また、ロウデコーダ回路１９ｂは、信号ＢＡＤ、信号ＶＳＧＤｂ、及び信号ＳＧＯＦＦに基づき、選択的に２列目のメモリユニットＭＵの第１ドレイン側選択トランジスタＳＤＴｒ１のゲートに信号ＶＳＧＤｂ＜ｉ＞を入力する。

ロウデコーダ回路１９ｂは、ＮＡＮＤ回路１９ｂａ、ＮＯＴ回路１９ｂｂ、電圧変換回路１９ｂｃ、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７、及び第２転送トランジスタＴｒｄ１、Ｔｒｄ２を有する。電圧変換回路１９ｂｃは、ＮＡＮＤ回路１９ｂａ、ＮＯＴ回路１９ｂｂを介して受け付けた信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶＳＥＬｂ＜ｉ＞を生成し、第１転送トランジスタＴｒｃ１〜Ｔｒｃ７のゲートに出力する。また、電圧変換回路１９ｂｃは、信号ＢＡＤ、信号ＲＤＥＣに基づき信号ＶｂＳＥＬｂ＜ｉ＞を生成し、第２転送トランジスタＴｒｄ１、Ｔｒｄ２のゲートに出力する。

第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、ワード線駆動回路１３ｂと各ワード線ＷＬ５〜ＷＬ８との間に接続されている。第１転送トランジスタＴｒｃ１〜Ｔｒｃ４は、信号ＶＣＧ５〜ＶＣＧ８、ＶＳＥＬｂ＜ｉ＞に基づき、ワード線ＷＬ５〜ＷＬ８に信号ＶＣＧ５＜ｉ＞〜ＶＣＧ８＜ｉ＞を出力する。第１転送トランジスタＴｒｃ５は、バックゲート線駆動回路１４とバックゲート線ＢＧとの間に接続されている。第１転送トランジスタＴｒｃ５は、信号ＶＢＧ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、バックゲート線ＢＧに信号ＶＢＧ＜ｉ＞を出力する。第１転送トランジスタＴｒｃ６は、選択ゲート線駆動回路１５ｂと１列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１との間に接続されている。第１転送トランジスタＴｒｃ６は、信号ＶＳＧＳａ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、１列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１に信号ＶＳＧＳａ＜ｉ＞を出力する。第１転送トランジスタＴｒｃ７は、選択ゲート線駆動回路１５ｂと２列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１との間に接続されている。第１転送トランジスタＴｒｃ７は、信号ＶＳＧＤｂ、及び信号ＶＳＥＬｂ＜ｉ＞に基づき、２列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１に信号ＶＳＧＤｂ＜ｉ＞を出力する。

第２転送トランジスタＴｒｄ１は、選択ゲート線駆動回路１５ｂと１列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１との間に接続されている。第２転送トランジスタＴｒｄ６は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬｂ＜ｉ＞に基づき、１列目のメモリユニットＭＵの第１ソース側選択ゲート線ＳＧＳ１に信号ＶＳＧＳａ＜ｉ＞を出力する。第２転送トランジスタＴｒｄ２は、選択ゲート線駆動回路１５ｂと２列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１との間に接続されている。第２転送トランジスタＴｒｄ２は、信号ＶＳＧＯＦＦ、及び信号ＶｂＳＥＬｂ＜ｉ＞に基づき、２列目のメモリユニットＭＵの第１ドレイン側選択ゲート線ＳＧＤ１に信号ＶＳＧＤｂ＜ｉ＞を出力する。

図８は、図７のワード線駆動回路１３ａの構成を示す回路図である。ワード線駆動回路１３ｂの構成も同様であるので、ここではワード線駆動回路１３ａの構成のみを説明する。
ワード線駆動回路１３ａは、転送トランジスタＭ３１、Ｍ３２、Ｍ４１、Ｍ４２、Ｍ５１、Ｍ５２、Ｍ６１及びＭ６２を備えている。一例として、ワード線ＷＬ１〜４のいずれかが選択される場合、転送トランジスタＭ３１、Ｍ４１、Ｍ５１、Ｍ６１は、シーケンサ１８により導通制御され、いずれか１つのみが選択的に導通状態（ＯＮ）となり、残りは全て非導通状態（ＯＦＦ）となるよう制御される。

同様に、転送トランジスタＭ３２、Ｍ４２、Ｍ５２、Ｍ６２は、シーケンサ１８により導通制御され、いずれか１つのみが選択的に非導通状態（ＯＦＦ）となり、残りは全て導通状態（ＯＮ）となるよう制御される。また、第１転送トランジスタＴｒａ３に並列に接続される２つの転送トランジスタＭ３１、Ｍ３２は、いずれか一方のみが択一的に導通状態とされる。他の転送トランジスタＭ４１、Ｍ４２、Ｍ５１、Ｍ５２、Ｍ６１、Ｍ６２も同様の関係となっている。

次に、本実施の形態の電圧生成回路１２ａ、１２ａ’の具体的な回路構成を図９を参照して説明する。なお、下記の説明では、ワード線ＷＬに電圧を供給する電圧生成回路１２ａ、１２ａ’のみが図９の構成を有しているものとして説明する。他の電圧生成回路１２ｂ、１２ｃは周知のチャージポンプ回路にて構成することも可能であるし、図９の構成を採用してもよい。また、電圧生成回路１２ａのみが図９の構成を有し、電圧生成回路１２ａ’を含む他の電圧生成回路はチャージポンプ回路にて構成することも可能である。

電圧生成回路１２ａは、チャージポンプ回路１２４と、差動増幅回路１２１（制御回路）と、ＰＭＯＳトランジスタＭ６、Ｍ１、Ｍ２と、ＮＭＯＳトランジスタＭ３と、ダイオードＤ１、Ｄ２と、抵抗１２２、１２３とを備えている。
チャージポンプ回路１２４は、図示は省略するが、周知のように直列接続された複数のダイオードと、その複数のダイオードの接続ノードに一端を接続された複数のキャパシタとから構成されている。これらのキャパシタの他端にクロック信号ＣＬＫ、／ＣＬＫを与えて、基準電圧を所望の昇圧電圧まで昇圧させる。昇圧電圧はＰＭＯＳトランジスタＭ６のソースに供給される。

ＰＭＯＳトランジスタＭ６のドレインは、ノードＮ４に接続されている。また、ＰＭＯＳトランジスタＭ６のゲートは、差動増幅回路１２１の出力信号により制御される。

ダイオードＤ２（第２ダイオード）は、ノードＮ４とノードＮ１との間に、ノードＮ４からＮ１に向かう方向を順方向として接続される。ダイオードＤ２は、ダイオード接続されたＮＭＯＳトランジスタからなり、そのゲート及びドレインはノードＮ４に接続されている。

また、ダイオードＤ１（第１ダイオード）は、ノードＮ１とノードＮ２との間に、ノードＮ１からＮ２に向かう方向を順方向として接続される。ダイオードＤ１は、ダイオード接続されたＰＭＯＳトランジスタからなり、そのゲート及びドレインは、抵抗１２２の一端（ノードＮ２）に接続されている。抵抗１２２と１２３は、ノードＮ２と接地端子との間に直列接続されている。抵抗１２２と１２３の間の接続ノードは、以下ではノードＮ５と呼ばれる。

ＰＭＯＳトランジスタＭ１は、出力端子ＯＵＴとノードＮ３との間に電流経路を形成するように接続されており、そのゲートはノードＮ２（ダイオードＤ１を構成するＰＭＯＳトランジスタのドレイン）に接続されている。ＰＭＯＳトランジスタＭ１は、出力端子ＯＵＴの電圧が所定値以上となった場合に、出力端子ＯＵＴの電圧を放電させる機能を有する。

また、ＰＭＯＳトランジスタＭ２は、ノードＮ３と接地端子との間に電流経路を形成するように接続されており、そのゲートはノードＮ２に接続されている。このＰＭＯＳトランジスタＭ２は、出力端子ＯＵＴが放電され所定の電圧になった時、出力端子ＯＵＴと接地端子との間の電流経路を遮断するためにある。ＰＭＯＳトランジスタＭ２がなく、ＰＭＯＳトランジスタＭ１のみであった場合、出力端子ＯＵＴが接地端子との間の電流経路は完全に遮断されず、電流が流れてしまうことが生じ得る。出力端子ＯＵＴが所定の電圧になった場合、出力端子ＯＵＴとノードＮ１は同電位になる。ノードＮ２の電位はノードＮ１の電位よりもトランジスタＤ１の閾値電圧の分だけ小さく、この電位がＰＭＯＳトランジスタＭ１のゲートに入力される。これにより、ＰＭＯＳトランジスタＭ１が導通可能な条件が与えられる。ノードＮ３とノードＮ２ではノードＮ２の方が電位が高いため、ＰＭＯＳトランジスタＭ２のゲートにノードＮ２が入力されることにより、ＰＭＯＳトランジスタＭ２は非導通状態に切り替わる。
ＮＭＯＳトランジスタＭ３は、出力端子ＯＵＴとノードＮ１との間に電流経路を形成するように接続され、そのゲートはノードＮ４に接続されている。
差動増幅回路１２１は、抵抗１２２と１２３の接続ノードＮ５の電圧と参照電圧ＶＲＥＦを差動増幅してその差動増幅信号をＰＭＯＳトランジスタＭ６に出力する。

次に、この電圧生成回路１２ａの動作を図１０及び図１１を参照して説明する。ここでは、電圧生成回路１２ａから、選択ワード線ＷＬｊに電圧が供給され、非選択ワード線ＷＬｊ＋１、ｊ−１には電圧生成回路１２ａ’から電圧が供給されているものとして説明する。図１０は、例えば選択ワード線ＷＬｊの電圧ＶＣＧｊが、隣接するワード線ＷＬｊ＋１、ＷＬｊ−１の電圧上昇による容量カップリングにより、所望の値ＶＣＧｊ０以上に上昇した場合の様子を示している。この場合、選択ワード線ＷＬｊの電圧ＶＣＧｊが所望の値ＶＣＧｊ０に収束するまでには相応の時間を要する。これは、半導体記憶装置のパフォーマンスの低下につながる。

図１１を参照して、電圧生成回路１２ａの動作を説明する。今、ワード線ＷＬｊの電圧ＶＣＧｊが電圧値ＶＣＧｊ０を有していたが、容量カップリングにより電圧値ＶＣＧｊ０＋αに上昇したと仮定する。このとき、ノードＮ２の電圧はＶＣＧｊ０−Ｖｔｈ（ただし、ＶｔｈはダイオードＤ１を構成するＰＭＯＳトランジスタの閾値電圧）であるので、ＰＭＯＳトランジスタＭ１は非導通状態から導通状態に切り替わり、また、ＰＭＯＳトランジスタＭ２も非導通状態から導通状態に切り替わる。そして、ＰＭＯＳトランジスタＭ１及びＭ２は、出力ノードＯＵＴが電圧値ＶＣＧｊ０に戻るまで導通状態を維持する。このように、トランジスタＭ１は、上述のように、容量カップリングによる出力端子ＯＵＴの電位上昇が生じた場合に出力端子ＯＵＴを放電し、これにより出力端子ＯＵＴの電位を早期に所望の電位に収束させる役割を有している。

なお、差動増幅器１２１は、ノードＮ１からダイオードＤ１、及び抵抗１２２、１２３を流れる電流によって生成されるノードＮ５の電圧と参照電圧ＶＲＥＦとを差動増幅して差動増幅信号を出力してトランジスタＭ６を制御し、これによりノードＮ１の電位を調整している。

トランジスタＭ３は、チャージポンプ回路１２４からＰＭＯＳトランジスタＭ６及びダイオードＤ２を介して電圧を供給されて導通し、出力電圧ＯＵＴを電圧ＶＣＧｊ０まで充電した後非導通状態に切り替わる。その後、上述のように出力端子ＯＵＴが電或ＶＣＧｊ０からＶＣＧｊ０＋αまで上昇したとしても、トランジスタＭ３は導通状態にはならない。ノードＮ４が電圧ＶＣＧｊ０＋Ｖｔｈ’（ただし、Ｖｔｈ’はダイオードＤ２を構成するＮＭＯＳトランジスタの閾値電圧）に充電されており、またノードＮ１が電圧ＶＣＧｊ０まで充電されているためである。

［効果］
以上、第１の実施の形態の電圧生成回路１２ａによれば、容量カップリングによるワード線ＷＬの電位上昇があった場合にも、出力端子ＯＵＴを即座に放電させ、ワード線ＷＬの電位を所望の電位に迅速に収束させることができる。これにより、半導体記憶装置のパフォーマンスを向上させることができる。

［第２の実施の形態］
次に、第２の実施の形態に係る半導体記憶装置を、図１２を参照して説明する。この第２の実施の形態の全体構造は、第１の実施の形態と略同一である。異なるのは、電圧生成回路１２ａ、１２ａ’の構造である。なお、図１２において、第１の実施の形態と同一の構成要素については同一の参照符号を付し、以下ではその詳細な説明は省略する。

本実施の形態の電圧生成回路１２ａ、１２ａ’は、第１の実施の形態（図９）の構成要素に加え、更にＮＭＯＳトランジスタＭ４及びＭ５を備えている。ＮＭＯＳトランジスタＭ４は、電圧生成回路１２ａの出力端子ＯＵＴと、電圧生成回路１２ａ’の出力端子ＯＵＴ’との間に電流経路を形成し得るように（換言すれば、短絡し得るように）接続される。そして、このＮＭＯＳトランジスタＭ４のゲートには、イネーブル信号ＥＮＢ１が与えられている。イネーブル信号ＥＮＢ１は、例えば読出し動作が開始される直後において、所定期間”Ｈ”となる信号である。

一方、ＮＭＯＳトランジスタＭ５は、ＰＭＯＳトランジスタＭ２のドレインと接地端子との間に接続され、ゲートにはイネーブル信号ＥＮＢ２を与えられている。イネーブル信号ＥＮＢ２は、例えば読出し動作の開始後イネーブル信号ＥＮＢ１が”Ｈ”に立ち上がった後”Ｌ”に戻る直後において、所定期間”Ｈ”となる信号である。すなわち、第２の実施の形態のＰＭＯＳトランジスタＭ１及びＭ２は、イネーブル信号ＥＮＢ２が”Ｈ”となった後にディスチャージ動作が可能な状態に移行する。

次に、この図１２の電圧生成回路１２ａ、１２ａ’の動作について、図１３も参照しつつ説明する。ここでは、読出し動作が行われる場合を例にとって説明する。時刻ｔ１において、電圧生成回路１２ａ、１２ａ’の中のチャージポンプ回路１２４が動作を開始する。これと同時にイネーブル信号ＥＮＢ１が”Ｈ”に立ち上がり、ＮＭＯＳトランジスタＭ４が導通状態に切り替わる。これにより、電圧生成回路１２ａの出力端子ＯＵＴ、及び電圧生成回路１２ａ’の出力端子ＯＵＴ’の出力電圧は上昇を開始する。そして、ＮＭＯＳトランジスタＭ４が導通していて出力端子ＯＵＴ、ＯＵＴ’が短絡されているため、両出力電圧は共に読出しパス電圧Ｖｒｅａｄまで上昇する。

その後時刻ｔ２において、イネーブル信号ＥＮＢ１は再び”Ｌ”に戻り、代わってイネーブル信号ＥＮＢ２が”Ｈ”に立ち上がる。出力端子ＯＵＴとＯＵＴ’は電気的に遮断されて、それぞれ電圧生成回路１２ａ、１２ａ’においてその出力電圧を制御される。具体的には、出力端子ＯＵＴは電圧生成回路１２ａにおいて設定された参照電圧ＶＲＥＦに従った電圧（ここでは読出し電圧Ｖ_ＣＧＲＶ）を供給され、出力端子ＯＵＴ’は、電圧生成回路１２ａ’において設定された参照電圧ＶＲＥＦ’に従った電圧（ここでは読出しパス電圧Ｖｒｅａｄ）を供給される。

また、イネーブル信号ＥＮＢ２が”Ｈ”に立ち上がることにより、ＮＭＯＳトランジスタＭ１及びＭ２が動作可能な状態となり、これにより出力端子ＯＵＴの出力電圧は、所望の電圧ＶＣＧＲＶに向けてディスチャージされる。

［効果］
この第２の実施の形態によっても、第１の実施の形態と同様の効果を得ることができる。加えて、電圧生成回路１２ａ、１２ａ’の出力端子間を短絡する機能を有するＮＭＯＳトランジスタＭ４を設けたことにより、出力端子ＯＵＴと出力端子ＯＵＴ’の電位を同一にすることができる。第１の実施の形態の場合、容量カップリングにより選択ワード線ＷＬｊがどの程度の電位まで上昇するのかを設計段階で正確に特定することは容易ではない。一方、本実施の第２形態のように、選択ワード線ＷＬｊの電位を非選択ワード線ＷＬｊ＋１、ＷＬｊ−１まで上昇させる形式の場合、トランジスタＭ１及びＭ２が担うべき放電能力は確定している（Ｖｒｅａｄ−Ｖｃｇｒｖ）。したがって、トランジスタＭ１及びＭ２のサイズ等を含めた設計が容易になるというメリットがある。

［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記の実施の形態では、３次元型のＮＡＮＤ型フラッシュメモリを例に取って説明したが、本発明は、半導体基板の表面にＮＡＮＤセルユニットが形成された平面型のＮＡＮＤ型フラッシュメモリにも適用可能である。

ＡＲ１…メモリセルアレイ、ＭＢ…メモリブロック、ＭＳ…メモリストリング、 ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＳＴｒ１、ＳＳＴｒ２…ソース側選択トランジスタ、 ＳＤＴｒ１、ＳＤＴｒ２…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ、 ＡＲ２…制御回路。

Claims (5)

1. メモリセルを配列してなるメモリセルアレイと、
   前記メモリセルに接続される第１配線と、
   前記メモリセルからの信号を供給される第２配線と、
   前記第１の配線に供給する第１電圧を制御する第１電圧制御回路と
   を備え、
   前記第１電圧制御回路は、
   第１ノードと第２ノードとの間に接続され前記第１ノードから前記第２ノードに向かう方向を順方向とする第１ダイオードと、
   出力ノードと第３ノードとの間に接続されそのゲートを前記第２ノードに接続される第１導電型の第１トランジスタと、
   前記第３ノードと第４ノードとの間に接続されるとともにゲートを前記第２ノードに接続された第１導電型の第２トランジスタと、
   前記出力ノードと前記第１ノードとの間に接続される第２導電型の第３トランジスタと、
   前記第１ノードと前記第４ノードとの間に接続され前記第４ノードから第１ノードへ向かう方向を順方向とする第２ダイオードと、
   前記第４ノードに電圧を供給する電圧発生回路と
   を備えたことを特徴とする半導体記憶装置。
2. 前記第１電圧とは異なる値を有し前記第１配線に供給される第２電圧を制御する第２電圧制御回路と、
   前記第１電圧制御回路の出力端子と前記第２制御回路の出力端子とを短絡する第４トランジスタと
   を更に備えたことを特徴とする請求項１記載の半導体記憶装置。
3. 前記第２トランジスタと前記接地端子との間に接続される第５トランジスタを更に備え、
   前記第４トランジスタは、第１のイネーブル信号を与えられて第１の期間導通し、
   前記第５トランジスタは、第２のイネーブル信号を与えられて前記第１の期間の後の第２の期間において導通状態とされる
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記第４ノードと前記電圧発生回路との間に接続される第６トランジスタを更に備え、
   前記出力ノードの電圧に基づいて前記第６トランジスタの導通制御を行う制御回路と
   を備えたことを特徴とする請求項１記載の半導体記憶装置。
5. 前記第１電圧とは異なる値を有し前記第１配線に供給される第２電圧を制御する第２電圧制御回路と、
   前記第１電圧制御回路の出力端子と前記第２制御回路の出力端子とを短絡する第４トランジスタと
   を更に備えたことを特徴とする請求項４記載の半導体記憶装置。
   
   

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