KR102392661B1 - 비휘발성 메모리 장치의 전압 생성기, 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 - Google Patents

비휘발성 메모리 장치의 전압 생성기, 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

비휘발성 메모리 장치의 전압 생성기는 충전 회로, 전류 미러 회로, 방전 회로 및 출력 회로를 포함한다. 상기 충전 회로는 기준 전압과 출력 노드에서 제공되는 출력 전압이 분할된 피드백 전압의 차이를 증폭하여 제1 전류를 생성한다. 전류 미러 회로는 제1 전원 전압에 연결되고, 제1 노드에서 상기 충전 회로와 연결되고, 상기 제1 전류에 기초하여 제2 전류를 생성한다. 상기 방전 회로는 제2 전원 전압에 연결되고, 제2 노드에서 상기 전류 미러 회로와 연결되어 상기 제2 전류를 인입하고, 상기 전류 미러 회로의 내부 노드의, 상기 피드백 전압의 변동을 반영하는 감지 전압에 기초하여 상기 제2 전류의 방전량을 조절한다. 상기 출력 회로는 제3 노드에서 상기 전류 미러 회로에 연결되고, 상기 제1 전류와 상기 제2 전류에 기초한 상기 출력 전압을 상기 출력 노드에 연결되는 제1 워드라인에 제공한다.

Description

비휘발성 메모리 장치의 전압 생성기, 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법{A VOLTAGE GENERATOR OF A NONVOLATILE MEMORY DEVICE, A NONVOLATILE MEMORY DEVICE AND A METHOD OF OPERATING A NONVOLATILE MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치의 전압 생성기, 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 비휘발성 반도체 메모리 장치(Nonvolatile semiconductor memory device)로 구분될 수 있다.
비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 전자 기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.
비휘발성 메모리 장치에서 인접 워드라인에 인가되는 전압에 의하여 선택 워드라인의 전압이 영향을 받을 수 있다.
본 발명의 일 목적은 인접 워드라인에 인가되는 전압에 의한 커플링을 감소시킬 수 있는 비휘발성 메모리 장치의 전압 생성기를 제공하는데 있다.
본 발명의 일 목적은 인접 워드라인에 인가되는 전압에 의한 커플링을 감소시킬 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 인접 워드라인에 인가되는 전압에 의한 커플링을 감소시킬 수 있는 비휘발성 메모리 장치의 동작 방법을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 전압 생성기는 충전 회로, 전류 미러 회로, 방전 회로 및 출력 회로를 포함한다. 상기 충전 회로는 기준 전압과 출력 노드에서 제공되는 출력 전압이 분할된 피드백 전압의 차이를 증폭하여 제1 전류를 생성한다. 전류 미러 회로는 제1 전원 전압에 연결되고, 제1 노드에서 상기 충전 회로와 연결되고, 상기 제1 전류에 기초하여 제2 전류를 생성한다. 상기 방전 회로는 제2 전원 전압에 연결되고, 제2 노드에서 상기 전류 미러 회로와 연결되어 상기 제2 전류를 인입하고, 상기 피드백 전압의 변동을 반영하는 감지 전압에 기초하여 상기 제2 전류의 방전량을 조절하여 상기 출력 전압을 타겟 레벨로 방전시킨다. 상기 출력 회로는 제3 노드에서 상기 전류 미러 회로에 연결되고, 상기 제1 전류와 상기 제2 전류에 기초한 상기 출력 전압을 상기 출력 노드에 연결되는 제1 워드라인에 제공한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 전압 생성 회로, 어드레스 디코더 및 제어 회로를 포함한다. 상기 메모리 셀 어레에는 복수의 비휘발성 메모리 셀들이 배열된다. 상기 전압 생성 회로는 상기 메모리 셀 어레이에 인가되는 워드라인 전압들을 생성한다. 상기 어드레스 디코더는 상기 메모리 셀 어레이와 워드라인들을 통하여 연결된다. 상기 제어 회로는 커맨드 및 어드레스에 기초하여 상기 전압 생성 회로 및 상기 어드레스 디코더를 제어한다. 상기 전압 생성 회로는 상기 워드라인들 중 상기 어드레스에 기초하여 선택된 제1 워드라인에 인가되는 제1 전압을 생성하는 제1 전압 생성기를 포함한다. 상기 제1 전압 생성기는 상기 제1 전압이 분할된 피드백 전압에 기초한 제1 전류와 상기 피드백 전압의 변동을 반영하는 감지 전압에 기초한 제2 전류에 응답하여 상기 제1 전압을 타겟 레벨로 방전시켜 상기 제1 전압을 상기 제1 워드라인이 연결되는 출력 노드에 제공한다.
상술한 본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 복수의 비휘발성 메모리 셀들을 구비하는 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 동작 방법에서는, 메모리 컨트롤러로부터 커맨드와 어드레스를 수신하고, 상기 커맨드 및 상기 어드레스에 기초하여, 전압 생성 회로에서, 상기 메모리 셀 어레이와 복수의 워드라인들을 통하여 연결되는 어드레스 디코더를 통하여 상기 워드라인들 중 선택된 제1 워드라인에 인가될 제1 전압과 상기 워드라인들 중 비선택 워드라인들에 인가될 제2 전압을 생성하고, 상기 어드레스 디코더를 통하여 상기 제2 전압을 상기 비선택 워드라인들에 인가하면서, 상기 제1 전압을 상기 제1 워드라인에 인가하고, 상기 제1 워드라인에 연결된 제1 메모리 셀들에 센싱 동작을 수행한다. 상기 제1 전압은 상기 비선택 워드라인들 중 상기 제1 워드라인에 인접한 제2 워드라인에 인가되는 상기 제2 전압에 의한 상기 제1 워드라인으로의 커플링을 상쇄시키도록 조절된다.
본 발명의 실시예들에 따르면, 선택 워드라인에 제공되는 출력 노드의 제1 전압이 인접 워드라인의 제2 전압에 커플링되어 전압 레벨이 변동되는 경우, 상기 전압 레벨 변동을 반비례적으로 반영하는 감지 전압에 따라 결정되는 조절 전류를 생성하고, 상기 조절 전류를 접지 전압으로 싱킹함으로써 인접 워드라인의 제2 전압에 의한 커플링 영향을 적응적으로 및 아날로그적으로 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 제어 신호들의 예를 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이다.
도 5는 도 4의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)를 나타내는 사시도이다.
도 6은 도 5를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 7은 도 3의 메모리 셀 어렝이의 하나의 페이지의 복수의 문턱 전압 산포들을 설명하기 위한 도면이다.
도 8은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 전압 생성 회로의 구성을 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 도 9의 전압 생성 회로에서 프로그램 전압 생성기의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 도 9의 전압 생성 회로에서 검증/독출 전압 생성기의 구성을 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 11의 검증/독출 전압 생성기에서 전류 미러 회로를 나타내는 회로도이다.
도 13은 인접 워드라인의 전압에 의하여 선택 워드라인에 커플링 현상이 발생되는 것을 설명하기 위한 도면이다.
도 14는 인접 워드라인의 전압에 의하여 선택 워드라인에 커플링 현상이 발생되는 것을 설명하기 위한 도면이다.
도 15는 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치의 일부를 나타낸다.
도 16은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 17은 도 16의 비휘발성 메모리 장치의 동작 방법에서 제1 전압을 생성하는 단계를 나타내는 흐름도이다.
도 18은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(또는 비휘발성 메모리 시스템, 10)은 메모리 컨트롤러(20) 및 적어도 하나의 비휘발성 메모리 장치(30)를 포함할 수 있다.
도 1에 도시된 메모리 시스템(10)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 비휘발성 메모리 장치(30)는 제어 라인을 통하여 제어 신호(CTRL)를 제공받을 수 있다. 또한 비휘발성 메모리 장치(30)는 파워 라인을 통하여 메모리 컨트롤러(20)로부터 파워(PWR)를 제공받을 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 제어 신호들의 예를 나타낸다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(20)가 비휘발성 메모리 장치(30)에 인가하는 제어 신호(CTRL)는 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 칩 인에이블 신호(nCE), 독출 인에이블 신호(nRE) 및 기입 인에이블 신호(nWE)를 포함할 수 있다.
메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 커맨드 래치 인에이블 신호(CLE)를 전송할 수 있다. 커맨드 래치 인에이블 신호(CLE)는 입출력 라인들을 통하여 전달되는 정보가 커맨드(CMD)임을 가리키는 신호일 수 있다. 메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 어드레스 래치 인에이블 신호(ALE)를 전송할 수 있다. 어드레스 래치 인에이블 신호(ALE)는 입출력 라인들을 통하여 전달되는 정보가 어드레스(ADDR)임을 가리키는 신호일 수 있다.
메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 칩 인에이블 신호(nCE)를 전송할 수 있다. 칩 인에이블 신호(nCE)는 비휘발성 메모리 장치(30)가 복수의 메모리 칩들을 포함하는 경우, 복수의 메모리 칩들 중 선택된 메모리 칩을 가리킬 수 있다. 메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 독출 인에이블 신호(nRE)를 전송할 수 있다. 비휘발성 메모리 장치(30)는 독출 인에이블 신호(nRE)에 기초하여 독출된 데이터를 메모리 컨트롤러(20)로 전송할 수 있다.
메모리 컨트롤러(20)는 비휘발성 메모리 장치(30)에 기입 인에이블 신호(nWE)를 전송할 수 있다. 기입 인에이블 신호(nWE)가 활성화될 때, 비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)로부터 전송되는 신호들을 커맨드(CMD) 또는 어드레스(ADDR)로서 저장할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(100), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(500) 및 전압 생성 회로(600)를 포함할 수 있다.
메모리 셀 어레이(100)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 메모리 셀 어레이(100)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 비휘발성 메모리 셀들을 포함할 수 있다. 복수의 비휘발성 메모리 셀들은 메모리 셀 어레이(100)에 배치될 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다. 삼차원 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
다른 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 이차원 구조(또는 수평 구조)로 형성되는 이차원(two dimensional) 메모리 셀 어레이일 수 있다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 실시예에 있어서, 메모리 블록들(BLK1~BLKz)은 도2에 도시된 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
도 5는 도 4의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)를 나타내는 사시도이다.
도 5를 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 셀 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다. 기판(111) 상에, D1 방향을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제1 내지 제4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제1 내지 제4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.
제1 및 제2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, D2 방향을 따라 신장되는 복수의 절연 물질들(112)이 D3 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 D3 방향을 따라 특정 거리만큼 이격되어 형성될 것이다.
제1 및 제2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, D2 방향을 따라 순차적으로 배치되며 D3 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다. 여기서, 필라(113)는 제2 및 제3 도핑 영역들(312, 313) 사이의 기판 상부와, 제3 및 제4 도핑 영역들(313, 314)사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon OD1ide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.
제1 및 제2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, D3 방향을 따라 제공되는 마지막 절연 물질(112)의 D3 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
제1 및 제2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 D2 방향을 따라 신장되는 제1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, D1 방향으로 신장되는 제1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, D2 방향을 따라 신장되는 제1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, D2 방향으로 신장되는 복수의 제1 도전 물질들(221~281)이 제공된다. 예시적으로, 제1 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제2 및 제3 도핑 영역들(312, 313) 사이의 영역에서, 제1 및 제2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제2 및 제3 도핑 영역들(312, 313) 사이의 영역에서, D2 방향으로 신장되는 복수의 절연 물질들(112), D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D2 방향을 따라 신장되는 복수의 제1 도전 물질들(212~292)이 제공된다.
제3 및 제4 도핑 영역들(313, 314) 사이의 영역에서, 제1 및 제2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제3 및 제4 도핑 영역들(312, 313) 사이의 영역에서, D2 방향으로 신장되는 복수의 절연 물질들(112), D2 방향을 따라 순차적으로 배치되며 D3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D2 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, D1 방향으로 신장된 제2 도전 물질들(331~333)이 제공된다. 제2 도전 물질들(331~333)은 D2 방향을 따라 순차적으로 배치된다. 제2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 D1 방향으로 신장된 제2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제2 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 6은 도 5를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다.
도 6에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 9에는 복수의 메모리 셀 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 9에는 메모리 블록(BLKb)이 여덟 개의 워드 라인들(WL1, WL2, ..., WL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
다시 도 3을 참조하면, 제어 회로(500)는 메모리 컨트롤러(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(30)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(500)는 커맨드 신호(CMD)에 기초하여 전압 생성 회로(600)을 제어하기 위한 제어 신호들(CTLs)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(500)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다.
어드레스 디코더(430)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(500)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인으로 결정하고, 복수의 워드 라인들(WLs) 중에서 선택 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성 회로(600)는 제어 회로(500)로부터 제공되는 제어 신호들(CTLs)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성 회로(600)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성 회로(600)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성 회로(600)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성 회로(600)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성 회로(600)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 독출 동작 시, 전압 생성 회로(600)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다. 페이지 버퍼 회로(410)는 제어 회로(500)로부터의 제어 신호(PCTL)에 응답하여 동작할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 입출력 회로(420)는 메모리 셀 어레이(100)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(410)와 입출력 회로(420)는 제어 회로(450)에 의하여 제어될 수 있다.
도 7은 도 3의 메모리 셀 어렝이의 하나의 페이지의 복수의 문턱 전압 산포들을 설명하기 위한 도면이다.
간결한 설명을 위하여, 비휘발성 메모리 장치(30)에 포함된 메모리 셀들은 3-비트를 저장하는 삼중 레벨 셀(TLC, Triple Level Cell)이며, 메모리 셀들의 프로그램 상태를 판별하기 위한 독출 전압 세트는 7개의 읽기 전압들을 포함하는 것으로 가정한다.
도 7을 참조하면, 비휘발성 메모리 장치(30)에 포함된 메모리 셀들은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 가질 수 있다. 비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)의 제어에 따라 기본 독출 전압 세트(VRD1~VRD7)를 기반으로 메모리 셀들의 프로그램 상태를 판별하여 독출 데이터를 출력할 수 있다.
예시적으로, 기본 독출 전압 세트(VRD1~VRD7)의 전압 레벨들은 메모리 셀들의 특성을 고려하여 미리 정해진 전압 레벨들일 수 있다. 예를 들어, 기본 독출 전압 세트(VRD1~VRD7)의 전압 레벨들은 메모리 셀들이 프로그램된 직후의 문턱 전압 산포를 고려하여 결정된 레벨들일 수 있다.
도 8은 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 8을 참조하면, 제어 회로(500)는 커맨드 디코더(510), 어드레스 버퍼(520) 및 제어 신호 생성기(530)를 포함할 수 있다.
커맨드 디코더(510)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(530)에 제공할 수 있다. 어드레스 버퍼(520)는 어드레스 신호(ADDR)를 수신하고, 어드레스 신호(ADDR) 중 로우 어드레스(R_ADDR)는 어드레스 디코더(430)에 제공하고 컬럼 어드레스(C_ADDR)는 데이터 입출력 회로(420)에 제공할 수 있다.
제어 신호 생성기(530)는 디코딩된 커맨드(D_CMD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 제어 신호들(CTLs)과 제어 신호(PCTL)을 생성하고 제어 신호들(CTLs)dms 전압 생성 회로(600)에 제공할 수 있다. 제어 신호(PCTL)은 페이지 버퍼 회로(410)에 제공할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치에서 전압 생성 회로의 구성을 나타내는 블록도이다.
도 9를 참조하면, 전압 생성 회로(600)는 프로그램 전압 생성기(610), 검증/독출 전압 생성기(650) 및 패스 전압 생성기(630)를 포함할 수 있다.
프로그램 전압 생성기(610)는 제1 제어 신호(CTL1)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 프로그램 전압(VPGM)을 생성할 수 있다. 프로그램 전압(VPGM)은 선택 워드라인에 인가될 수 있다. 제1 제어 신호(CTL1)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
검증/독출 전압 생성기(또는 제1 전압 생성기, 650)는 제2 제어 신호(CTL2)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 프로그램 검증 전압(VPV), 독출 전압(VRD) 및 소거 검증 전압(VEV)을 생성할 수 있다. 프로그램 검증 전압(VPV), 독출 전압(VRD) 및 소거 검증 전압(VEV)은 동작에 따라 선택 워드라인에 인가될 수 있다. 제2 제어 신호(CTL2)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
패스 전압 생성기(또는 제2 전압 생성기, 630)는 제3 제어 신호(CTL)에 프로그램 패스 전압(VPPASS), 검증 패스 전압(VVPASS) 및 독출 패스 전압(VRPASS)을 생성할 수 있다. 프로그램 패스 전압(VPPASS), 독출 패스 전압(VRPASS) 및 검증 패스 전압(VVPASS)은 비선택 워드라인들에 인가될 수 있다. 제3 제어 신호(CTL3)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
도 10은 본 발명의 실시예들에 따른 도 9의 전압 생성 회로에서 프로그램 전압 생성기의 구성을 나타내는 블록도이다.
도 10을 참조하면, 프로그램 전압 생성기(610)는 발진기(611), 차지 펌프(612) 및 전압 검출기(613)를 포함할 수 있다.
발진기(611)는 발진 신호(OCS)를 출력한다. 차지 펌프(612)는 펌핑 클록(CLK_PGM)에 응답하여 펌핑 동작(pumping operation)을 수행하여, 프로그램 전압(VPGM)을 발생한다. 예를 들어, 펌핑 동작을 통하여 직렬 연결된 캐퍼시터들을 사전에 결정된 전압으로 충전시킴으로써, 출력 전압의 전압 레벨이 프로그램 전압(VPGM)의 레벨까지 올라갈 것이다. 전압 검출기(613)는 발진 신호(OSC)를 입력 받고, 차지 펌프(612)의 출력단의 전압을 감지함으로써, 펌핑 클록(CLK_PGM)을 발생한다.
도 9에서 패스 전압 생성기(630)는 도 10의 프로그램 전압 생성기(610)와 유사한 구성을 가질 수 있다.
도 11은 본 발명의 실시예들에 따른 도 9의 전압 생성 회로에서 검증/독출 전압 생성기의 구성을 나타낸다.
도 11을 참조하면, 검증/독출 전압 생성기(제1 전압 생성기, 650)는 충전 회로(660), 방전 회로(670), 전류 미러 회로(700) 및 출력 회로(690)를 포함하여 구성될 수 있다.
충전 회로(660)는 기준 전압(VREF)과 피드백 전압(VFB)의 차이를 증폭하여 제1 전류(I1)를 생성할 수 있다. 충전 회로(660)는 연산 증폭기(661) 및 엔모스 트랜지스터(663)를 포함한다. 연산 증폭기(661)는 기준 전압(VREF)을 수신하는 양의(제1) 입력 단자, 피드백 전압(VFB)을 수신하는 음의(제2) 입력단자 및 엔모스 트랜지스터(663)의 게이트에 연결되는 출력 단자를 포함한다.
엔모스 트랜지스터(663)는 제1 노드(N21)에서 전류 미러 회로(700)에 연결되고, 제1 노드(N21)에 연결되는 드레인, 연산 증폭기(661)의 출력 단자에 연결되는 게이트 및 접지 전압(VSS)에 연결되는 소스를 포함한다. 따라서 엔모스 트랜지스터(663)의 게이트에 인가되는 기준 전압(VREF)과 피드백 전압(VFB)에 해당하는 연산 증폭기(661)의 출력에 의하여 소스에서 제공되는 제1 전류(I1)의 크기가 조절될 수 있다.
전류 미러 회로(700)는 제1 전원 전압(VPERI)에 연결되고, 제1 노드(N21)에서 충전 회로(660)와 연결되고, 제1 노드(N22)에서 방전 회로(670)와 연결되고, 제3 노드(N23)에서 출력 회로(690)와 연결된다. 전류 미러 회로(700)는 제1 전류(I1)에 기초하여 제2 전류(I2)를 생성하고, 제2 전류(I2)를 방전 회로(670)에 제공한다.
방전 회로(670)는 제2 전원 전압(VPP)과 접지 전압(VSS) 사이에 연결되고, 제2 노드(22)에서 전류 미러 회로(700)에 연결되어 제2 전류(I2)를 인입하고, 전류 미러 회로(700)의 내부 노드의, 피드백 전압(VFB)의 변동을 반영하는 감지 전압(Vs)에 기초하여 제2 전류(I2)의 방전량을 조절할 수 있다. 제2 전원 전압(VPP)의 레벨은 제1 전원 전압(VPERI)의 레벨보다 높을 수 있다. 즉, 방전 회로(670)는 피드백 전압(VFB)의 변동을 반영하는 아날로그 전압에 기초하여 제2 전류(I2)의 방전량을 조절함으로써 출력 전압을 방전시켜 출력 전압이 타겟 레벨을 가지도록 할 수 있다. 도 11에서는 방전 회로(670)가 전류 미러 회로(700)의 내부 노드에 연결된다고 설명하였지만, 방전 회로(670)는 피드백 전압(VFB)의 변동을 반영하는 다른 노드에 연결되어도 실질적으로 유사한 동작을 수행하여 출력 전압이 타겟 레벨을 가지도록 방전시킬 수 있다.
방전 회로(670)는 전류 생성 회로(680) 및 전류 미러(685)를 포함한다. 전류 생성 회로(680)는 제2 전원 전압(VPP)과 노드(N11) 사이에 연결되고, 감지 전압(Vs)에 기초한 조절 전류(a*Id, a는 양의 실수)와 제2 전원 전압(VPP)에 의한 기준 전류(Id)를 노드(N11)에 제공한다. 방전 회로(670)는 제2 전원 전압(VPP)에 연결되는 소스, 감지 전압(Vs)을 수신하는 게이트 및 노드(N11)에 연결되는 드레인을 구비하는 피모스 트랜지스터(681)와 제2 전원 전압(VPP)과 노드(N11) 사이에 피모스 트랜지스터(681)와 병렬로 연결되는 기준 저항(Rs)을 포함한다. 기준 저항(Rs)을 통하여 기준 전류(Id)가 흐르고, 감지 전압(Vs)에 응답하여 조절 전류(a*Id)가 노드(N11)로 흐른다.
전류 미러(685)는 노드(N11), 제2 노드(N22) 및 접지 전압(VSS) 사이에 연결되고, 조절 전류(a*Id)와 기준 전류(Id)의 합을 제2 전류(I2)로서 미러링한다. 전류 미러(985)는 노드(N11)에 연결되는 드레인과 게이트 및 접지 전압(VSS)에 연결되는 소스를 구비하는 엔모스 트랜지스터(686) 및 제2 노드(N22)에 연결되는 드레인, 노드(N11)에 연결되는 게이트 및 접지 전압(VSS)에 연결되는 소스를 구비하는 엔모스 트랜지스터(688)를 포함한다. 따라서 제2 전류(I2)가 엔모스 트랜지스터(688)를 통하여 접지 전압(VSS) 쪽으로 흐른다.
출력 회로(690)는 전압 분배기(693)를 포함한다. 전압 분배기(693)는 출력 노드(NO)에서 제3 노드(N23)에 연결되고, 출력 노드(NO)와 접지 전압(VSS) 사이에 직렬로 연결되는 제1 저항(R1) 및 제2 저항(R2)을 포함하고, 제1 저항(R1) 및 제2 저항(R2)의 비율로 출력 노드(NO)의 출력 전압(VRD/VPV)을 분배하여 피드백 전압(VFB)을 제공한다. 1 저항(R1) 및 제2 저항(R2)은 피드백 노드(FN)에서 서로 연결된다. 따라서 전류 미러 회로(700)의 출력인 제3 노드(N23)의 전압에 따라 출력 전압(VRD/VPV)의 크기가 결정되고, 또한 피드백 전압(VFB)의 크기가 결정될 수 있다. 출력 전압(VRD/VPV)은 어드레스 디코더(430)를 통하여 선택 워드라인에 제공될 수 있다.
도 12는 본 발명의 실시예들에 따른 도 11의 검증/독출 전압 생성기에서 전류 미러 회로를 나타내는 회로도이다.
도 12를 참조하면, 전류 미러 회로(700)는 제1 전류 미러(710), 전류 생성 회로(730), 제2 전류 미러(720), 제3 전류 미러(740) 및 제4 전류 미러(750)를 포함한다.
제1 전류 미러(710)는 제1 전원 전압(VPERI)이 연결되는 전원 노드(NP)와 제1 노드(N21) 사이에 연결되어 제1 전류(I1)를 미러링한다. 전류 생성 회로(730)는 전원 노드(NP)와 내부 노드(Nt)에서 제1 전류 미러(710)와 연결되고, 내부 노드(Nt)의 감지 전압(Vs)에 기초한 제3 전류(I3)를 생성한다. 제2 전류 미러(720)는 제4 노드(N24)에서 제1 전류 미러(710)와 연결되고, 제5 노드(N25)와 제6 노드(N26)에서 전류 생성 회로(730)에 연결되고, 제1 전류(I1)를 미러링한다. 제3 전류 미러(740)는 전원 노드(NP)와 제3 노드(N23)에 연결되고, 제6 노드(N26)에서 전류 생성 회로(730)에 연결되고, 제6 노드(N26)의 전압에 응답하여 제4 전류(I4)를 미러링하여 제4 전류(I4)를 제3 노드(N23)에 제공한다. 제4 전류 미러(750)는 제5 노드(N25)에서 제2 전류 미러(720)에 연결되고, 제3 노드(N23) 및 접지 전압(VSS)에 연결되고, 제5 노드(N25)에 전압에 응답하여 제5 전류(I5)를 미러링하여 제5 전류(I5)를 제3 노드(N23)로부터 인입한다.
제1 전류 미러(710)는 피모스 트랜지스터들(711, 712, 713)을 포함한다. 피모스 트랜지스터(711)는 전원 노드(NP)와 제1 노드(N21) 사이에 연결되고, 제1 노드(N11)에 연결되는 게이트와 드레인 및 전원 노드(NP)에 연결되는 소스를 구비한다. 피모스 트랜지스터(712)는 전원 노드(NP)와 제4 노드(N24) 사이에 연결되고, 전원 노드(NP)에 연결되는 소스, 제1 노드(N21)에 연결되는 게이트 및 제4 노드(N24)에 연결되는 드레인을 구비한다. 피모스 트랜지스터(713)는 피모스 트랜지스터(712)와 병렬로 전원 노드(NP)에 연결되고, 전원 노드(NP)에 연결되는 소스, 제1 노드(N11)에 연결되는 게이트 및 내부 노드(Nt)에 연결되는 드레인을 구비한다. 따라서 피모스 트랜지스터(710)는 제1 전류(I1)를 제4 노드(N24)에 제공하고, 피모스 트랜지스터(713)는 내부 노드(Nt)에 제1 전류(I1)를 제공한다.
전류 생성 회로(730)는 피모스 트랜지스터들(731, 732, 733)을 포함한다. 피모스 트랜지스터(731)는 전원 노드(NP)에 연결되는 소스, 내부 노드(Nt)에 연결되는 게이트 및 드레인을 구비한다. 피모스 트랜지스터(732)는 전원 노드(NP)에 연결되는 소스, 내부 노드(Nt)에 연결되는 게이트 및 제5 노드(N25)에 연결되는 드레인을 구비한다.
피모스 트랜지스터(733)는 전원 노드(NP)에 연결되는 소스, 내부 노드(Nt)에 연결되는 게이트 및 제6 노드(N26)에 연결되는 드레인을 구비한다. 피모스 트랜지스터들(732, 733)이 피모스 트랜지스터(731)에 병렬로 전원 노드(NP) 및 내부 노드(Nt)에 연결되므로, 내부 노드(Nt)의 감지 전압(Vs)에 응답하여 피모스 트랜지스터들(731, 732, 733) 각각을 통하여 제3 전류(I3)가 흐른다. 피모스 트랜지스터(731)는 내부 노드(Nt)로 제3 전류(I3)를 제공하고, 피모스 트랜지스터(732)는 제5 노드(N25)로 제3 전류(I3)를 제공하고, 피모스 트랜지스터(733)는 제6 노드(N26)로 제3 전류(I3)를 제공한다.
제2 전류 미러(720)는 엔모스 트랜지스터들(721 ,722, 723)을 포함한다. 엔모스 트랜지스터(721)는 제4 노드(N24)에 연결되는 드레인과 게이트 및 접지 전압(VSS)에 연결되는 소스를 구비한다. 엔모스 트랜지스터(722)는 제5 노드(N25)에 연결되는 드레인, 제4 노드(N24)에 연결되는 게이트 및 접지 전압(VSS)에 연결되는 소스를 구비한다. 엔모스 트랜지스터(723)는 제6 노드(N26)에 연결되는 드레인, 제4 노드(N24)에 연결되는 게이트 및 접지 전압(VSS)에 연결되는 소스를 구비한다. 엔모스 트랜지스터들(722, 723)이 엔모스 트랜지스터(721)에 대하여 병렬로 전류 미러를 구성한다. 엔모스 트랜지스터(721)를 통하여 제1 전류(I1)가 흐르므로, 엔모스 트랜지스터들(722, 723) 각각을 통하여도 제1 전류(I1)가 흐른다. 따라서, 내부 노드(Nt)를 기준으로 하면, I3 = I2 - I1의 관계가 성립한다. 또한 상술한 바와 같이 I2 = (1+a)*Id의 관계가 성립한다.
제3 전류 미러(740)는 피모스 트랜지스터들(741, 742)을 포함한다. 피모스 트랜지스터(741)는 전원 노드(NP)에 연결되는 소스, 제6 노드(N26)에 연결되는 게이트와 드레인을 구비한다. 피모스 트랜지스터(742)는 전원 노드(NP)에 연결되는 소스, 제6 노드(N26)에 연결되는 게이트 및 제3 노드(N23)에 연결되는 드레인을 구비한다. 피모스 트랜지스터(742)가 피모스 트랜지스터(741)와 전류 미러를 구성하므로, 제6 노드(N26)의 전압에 응답하여 제4 전류(I4)가 피모스 트랜지스터들(741, 742) 각각을 통하여 흐른다. 따라서, 제6 노드(N26)를 기준으로 하면, I4 = 2*I1-I2의 관계가 성립한다.
제4 전류 미러(750)는 엔모스 트랜지스터들(751, 752)을 포함한다. 엔모스 트랜지스터(751)는 제5 노드(N25)에 연결되는 드레인과 게이트 및 접지 전압(VSS)에 연결되는 소스를 구비한다. 엔모스 트랜지스터(752)는 제3 노드(N23)에 연결되는 드레인, 제5 노드(N25)에 연결되는 게이트 및 접지 전압(VSS)에 연결되는 소스를 구비한다. 엔모스 트랜지스터(752)는 엔모스 트랜지스터(751)와 전류 미러를 구성하므로, 엔모스 트랜지스터들(751, 752) 각각을 통하여 제5 전류(I5)가 흐른다. 따라서, 제5 노드(N25)를 기준으로 하면 I5 = I2-2*I1의 관계가 성립한다. 상술한 바와 같이, I2 = (1+a)*Id의 관계가 성립하므로, 엔모스 트랜지스터(752)를 통하여 방전되는 제5 전류(I5)가 피드백 전압(VFB)의 변동을 반영하는 조절 전류(a*Id)에 의하여 자동적으로 조절됨을 알 수 있다.
이하 도 11 및 도 12를 참조하여 피드백 전압(VFB)이 기준 전압(VREF)보다 큰 경우, 검증/독출 전압 생성기(650)의 동작을 설명하다.
도 11 및 도 12를 참조하면, 피드백 전압(VFB)이 기준 전압(VREF)보다 크면, 연산 증폭기(661)의 출력 전압이 감소하고, 이에 응답하여 제1 전류(I1)가 감소한다. 제1 전류(I1)가 감소하면, 내부 노드(Nt)의 센싱 전압(Vs)이 감소하므로, 이에 응답하여 제3 전류(I3)가 증가한다. 센싱 전압(Vs)은 피모스 트랜지스터(681)의 게이트에 인가되므로, 이에 응답하여 조절 전류(a*Id)는 증가된다. 즉, 피드백 전압(VFB)이 인접한 워드라인의 커플링에 의하여 증가하면, 조절 전류(a*Id)는 증가하게 되고, 이에 따라 엔모스 트랜지스터(752)를 통하여 싱킹되는 제5 전류(I2)가 증가하게 된다. 따라서, 인접 워드라인에 의한 커플링의 영향이 있어도, 피드백 전압(VFB), 즉 출력 전압(VRD/VPV)이 타겟 레벨로 셋업되는 셋업 시간을 감소시킬 수 있다.
도 13은 인접 워드라인의 전압에 의하여 선택 워드라인에 커플링 현상이 발생되는 것을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 셀 어레이(100)의 하나의 메모리 블록의 선택 워드라인인 제1 워드라인에 프로그램 검증 전압(VPV, 811)이 인가될 때, 비선택 워드라인들에는 검증 패스 전압(VVPASS, 812)이 인가된다. 검증 패스 전압(812)은 제1 시점(t0)부터 상승하기 시작하고, 프로그램 검증 전압(811)은 시점들(t11, t12) 사이에서 타겟 레벨을 유지하여야 한다. 이 때, 검증 패스 전압(812)의 레벨은 프로그램 검증 전압(811)의 레벨보다 높다. 따라서, 비선택 워드라인들 중 제1 워드라인에 인접한 제2 워드라인의 검증 패스 전압(812)에 의하여 제1 워드라인의 프로그램 검증 전압(811)의 레벨이 상승하는 커플링(813)이 발생할 수 있다. 상술한 바와 같이, 도 11 및 도 12와 같은 검증/독출 전압 생성기(650)에서는 제2 워드라인의 검증 패스 전압(812)에 의한 제1 워드라인으로의 커플링 영향을 감소시킬 수 있다.
도 14는 인접 워드라인의 전압에 의하여 선택 워드라인에 커플링 현상이 발생되는 것을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 셀 어레이(100)의 하나의 메모리 블록의 선택 워드라인인 제1 워드라인에 독출 전압(VRD, 821)이 인가될 때, 비선택 워드라인들에는 독출 패스 전압(VRPASS, 822)이 인가된다. 독출 패스 전압(822)은 제1 시점(t0)부터 상승하기 시작하고, 독출 전압(821)은 시점들(t21, t22) 사이에서 타겟 레벨을 유지하여야 한다. 이 때, 독출 패스 전압(822)의 독출 전압(821)의 레벨보다 높다. 따라서, 비선택 워드라인들 중 제1 워드라인에 인접한 제2 워드라인의 독출 패스 전압(822)에 의하여 제1 워드라인의 독출 전압(821)의 레벨이 상승하는 커플링(823)이 발생할 수 있다. 상술한 바와 같이, 도 11 및 도 12와 같은 검증/독출 전압 생성기(650)에서는 제2 워드라인의 독출 패스 전압(822)에 의한 제1 워드라인으로의 커플링 영향을 감소시킬 수 있다.
도 15는 본 발명의 실시예들에 따른 도 3의 비휘발성 메모리 장치의 일부를 나타낸다.
도 15에서는 메모리 셀 어레이(100)의 제1 메모리 블록(BLK1), 어드레스 디코더(430), 전압 생성 회로(600) 및 전압 스위칭 회로(640)가 도시된다. 실시예에 있어서, 전압 스위칭 회로(640)는 도 3의 비휘발성 메모리 장치(30)에 포함되지 않을 수도 있다.
도 15를 참조하면, 어드레스 디코더(430)는 전압 스위칭 회로(640)와 복수의 선택 라인들(SIs)을 통하여 연결될 수 있고, 패스 트랜지스터 컨트롤러(431) 및 제1 메모리 블록(BLK1)의 스트링 선택 라인(SSL), 복수의 워드라인들(WL1~WLn) 및 접지 선택 라인(GSL) 각각과 연결되는 복수의 패스 트랜지스터들(PT1~PT4)을 포함한다. 패스 트랜지스터 컨트롤러(431)는 로우 어드레스(R_ADDR)에 기초하여 제어 신호들(PCS)을 패스 트랜지스터들(PT1~PT4)에 인가함으로써 전압 스위칭 회로(650) 또는 전압 생성 회로(600)에서 전달되는 워드라인 전압들(VWLs)을 제1 메모리 블록(BLK1)에 전달할 수 있다.
도 16은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 1, 도 3 내지 도 16을 참조하면, 복수의 비휘발성 메모리 셀들을 구비하는 메모리 셀 어레이(100)를 포함하는 비휘발성 메모리 장치(30)의 동작 방법에서는 비휘발성 메모리 장치(30)가 메모리 컨트롤러(20)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다(S100). 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 제어 회로(500)는 전압 생성 회로(600)를 제어하여 메모리 셀 어레이(100)와 워드라인들(WLs)을 통하여 연결되는 어드레스 디코더(430)를 통하여 워드라인들(WLs) 중 선택된 제1 워드라인에 인가될 제1 전압과 워드라인들(WLs) 중 비선택 워드라인들에 인가될 제2 전압을 생성한다(S200). 전압 생성 회로(600)는 어드레스 디코더(430)를 통하여 상기 제2 전압을 비선택 워드라인들에 인가하면서 제1 전압을 제1 워드라인에 인가한다(S300).
이 때, 전압 생성 회로(600)는 제1 전압 생성기는 상기 제1 전압을 생성하고, 전압 생성 회로(600)의 제2 전압 생성기는 상기 제2 전압을 생성할 수 있다. 상기 제1 전압 생성기는, 상술한 바와 같이, 상기 비선택 워드라인들 중 상기 제1 워드라인에 인접한 제2 워드라인에 인가되는 상기 제2 전압에 의한 상기 제1 워드라인으로의 커플링을 상쇄시키도록 상기 제1 전압을 적응적으로 조절할 수 있다. 페이지 버퍼 회로(410)는 제1 워드라인에 연결된 제1 메모리 셀들에 센싱 동작을 수행하여 감지된 데이터를 출력할 수 있다(S400). 상기 제2 워드라인에는 제2 메모리 셀들이 연결되고, 상기 제2 메모리 셀들은 상기 제1 메모리 셀들 위에 적층될 수 있다.
도 17은 도 16의 비휘발성 메모리 장치의 동작 방법에서 제1 전압을 생성하는 단계를 나타내는 흐름도이다.
도 11, 도 12 및 도 17을 참조하면, 충전 회로(660)는 기준 전압(VREF)과 피드백 전압(VFB)의 차이에 기초하여 제1 전류(I1)를 생성한다(S210). 방전 회로(670)에서 피드백 전압(VFB)의 변동을 반영하는, 전류 미러 회로(700)의 내부 노드(Nt)의 감지 전압(Vs)을 기초로 제2 전류(I2)를 생성한다(S220).
전류 생성 회로(730)는 제1 전류(I1)와 제2 전류(I2)에 기초하여 센싱 전압(Vs)에 따른 제3 전류(I3)를 생성한다(S230). 제3 전류 미러(740)는 제3 전류(I3)를 기초로 제4 전류(I4)를 생성한다. 제4 전류 미러(750)는 제1 전류(I1)와 제3 전류(I3)를 기초로 제5 전류(I5)를 생성한다(S240). 여기서, I5 = I2-2*I1의 관계가 성립하고, I2 = (1+a)*Id이므로 내부 노드(Nt)의 감지 전압(Vs)에 응답하는 조절 전류(a*Id)가 제5 전류(I5)에 포함된다. 따라서 제5 전류(I5)가 엔모스 트랜지스터(752)를 통하여 접지 전압(VSS)으로 싱킹됨으로써 인접 워드라인의 제2 전압에 의한 커플링 영향을 감소시키는 제1 전압을 출력 노드(NO)에서 제공할 수 있다(S250).
상술한 바와 같이, 본 발명의 실시예들에 따르면, 선택 워드라인에 제공되는 출력 노드의 제1 전압이 인접 워드라인의 제2 전압에 커플링되어 전압 레벨이 변동되는 경우, 상기 전압 레벨 변동을 반비례적으로 반영하는 내부 노드의 감지 전압에 따라 결정되는 조절 전류(a*Id)를 생성하고, 상기 조절 전류(a*Id)를 접지 전압으로 싱킹함으로써 인접 워드라인의 제2 전압에 의한 커플링 영향을 적응적으로 및 아날로그적으로 감소시킬 수 있다.
도 18은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 18을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 도 3의 비휘발성 메모리 장치(30)로 구현될 수 있다. 따라서 비휘발성 메모리 장치들(1100)은 각각 선택된 워드라인에 제1 전압을 인가하는 제1 전압 생성기를 구비할 수 있다. 상기 제1 저압 생성기는 선택 워드라인에 인가되는 제1 전압이 인접 워드라인의 제2 전압에 커플링되어 전압 레벨이 변동되는 경우, 상기 전압 레벨 변동을 반비례적으로 반영하는 내부 노드의 감지 전압에 따라 결정되는 조절 전류를 생성하고, 상기 조절 전류를 접지 전압으로 싱킹함으로써 인접 워드라인의 제2 전압에 의한 커플링 영향을 적응적으로 및 아날로그적으로 감소시킬 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
본 발명의 실시 예에 따른 메모리 장치 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다.
본 발명은 비휘발성 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 비휘발성 메모리 장치의 전압 생성기로서,
    기준 전압과 출력 노드에서 제공되는 출력 전압이 분할된 피드백 전압의 차이를 증폭하여 제1 전류를 생성하는 충전 회로;
    제1 전원 전압에 연결되고, 제1 노드에서 상기 충전 회로와 연결되고, 상기 제1 전류에 기초하여 제2 전류를 생성하는 전류 미러 회로;
    제2 전원 전압에 연결되고, 제2 노드에서 상기 전류 미러 회로와 연결되어 상기 제2 전류를 인입하고, 상기 피드백 전압의 변동을 반영하는 감지 전압에 기초하여 상기 제2 전류의 방전량을 조절하여 상기 출력 전압을 타겟 레벨로 방전시키는 방전 회로; 및
    상기 제1 전원 전압에 연결되고, 제3 노드에서 상기 전류 미러 회로에 연결되고, 상기 제1 전류와 상기 제2 전류에 기초한 상기 출력 전압을 상기 출력 노드에 연결되는 제1 워드라인에 제공하는 출력 회로를 포함하는 비휘발성 메모리 장치의 전압 생성기.
  2. 제1항에 있어서, 상기 충전 회로는
    상기 기준 전압과 상기 피드백 전압의 차이를 증폭하는 차동 증폭기; 및
    상기 차동 증폭기의 출력에 연결되는 게이트, 상기 제1 노드에 연결되는 드레인 및 접지 전압에 연결되는 소스를 구비하는 엔모스 트랜지스터를 포함하고,
    상기 방전 회로는
    상기 제2 전원 전압과 제4 노드 사이에 연결되고, 상기 감지 전압에 기초한 조절 전류와 상기 제2 전원 전압에 의한 기준 전류를 제공하는 전류 생성 회로; 및
    상기 제4 노드, 상기 제2 노드 및 상기 접지 전압 사이에 연결되고, 상기 조절 전류와 상기 기준 전류의 합을 상기 제2 전류로서 미러링하는 전류 미러를 포함하는 전압 생성기.
  3. 제2항에 있어서, 상기 전류 생성 회로는
    상기 제2 전원 전압에 연결되는 소스, 상기 감지 전압을 인가받는 게이트 및 상기 제4 노드에 연결되는 드레인을 구비하는 피모스 트랜지스터; 및
    상기 피모스 트랜지스터와 병렬로 상기 제2 전원 전압과 상기 제4 노드 사이에 연결되는 기준 저항을 포함하고,
    상기 전류 미러는
    상기 제4 노드와 상기 접지 전압 사이에 연결되는 제1 엔모스 트랜지스터; 및
    상기 제2 노드, 상기 접지 전압 및 상기 제4 노드에 연결되는 제2 엔모스 트랜지스터를 포함하는 전압 생성기.
  4. 제1항에 있어서, 상기 전류 미러 회로는
    상기 제1 전원 전압이 연결되는 전원 노드와 상기 제1 노드 사이에 연결되어 상기 제1 전류를 미러링하는 제1 전류 미러;
    상기 전원 노드와 상기 감지 전압을 제공하는 내부 노드에서 상기 제1 전류 미러와 연결되고, 상기 내부 노드의 상기 감지 전압에 기초한 제3 전류를 생성하는 전류 생성 회로;
    제4 노드에서 상기 제1 전류 미러와 연결되고, 제5 노드와 제6 노드에서 상기 전류 생성 회로에 연결되고, 상기 제1 전류를 미러링하는 제2 전류 미러;
    상기 전원 노드와 상기 제3 노드에 연결되고, 상기 제6 노드에서 상기 전류 생성 회로에 연결되고, 상기 제6 노드의 전압에 응답하여 제4 전류를 미러링하여 상기 제4 전류를 상기 제3 노드에 제공하는 제3 전류 미러; 및
    상기 제5 노드에서 상기 제2 전류 미러에 연결되고, 상기 제3 노드 및 접지 전압에 연결되고, 상기 제5 노드에 전압에 응답하여 제5 전류를 미러링하여 상기 제5 전류를 상기 제3 노드로부터 인입시키는 제4 전류 미러를 포함하고,
    상기 제3 전류는 상기 제2 전류로부터의 상기 제1 전류의 차에 해당하고,
    상기 제4 전류는 상기 제1 전류의 두 배로부터 상기 제2 전류의 차에 해당하고,
    상기 제5 전류는 상기 제2 전류로부터 상기 제1 전류의 두 배의 차에 해당하는 전압 생성기.
  5. 제4항에 있어서, 상기 제1 전류 미러는
    상기 전원 노드와 상기 제1 노드 사이에 연결되는 제1 피모스 트랜지스터;
    상기 전원 노드와 상기 제4 노드 사이에 연결되어 상기 제1 피모스 트랜지스터와 전류 미러를 구성하고, 상기 제1 전류를 상기 제4 노드에 제공하는 제2 피모스 트랜지스터; 및
    상기 제2 피모스 트랜지스터와 병렬로 상기 전원 노드에 연결되어 상기 제1 피모스 트랜지스터와 전류 미러를 구성하고, 상기 내부 노드에 연결되어 상기 제1 전류를 상기 내부 노드에 제공하는 제3 피모스 트랜지스터를 포함하고,
    상기 제2 전류 미러는
    상기 제4 노드와 상기 접지 전압 사이에 연결되고 상기 제4 노드에 연결되는 게이트를 구비하는 제1 엔모스 트랜지스터;
    상기 제4 노드, 상기 제5 노드 및 상기 접지 전압 사이에 연결되어 상기 제1 엔모스 트랜지스터와 전류 미러를 구성하고, 상기 제4 노드에 연결되는 게이트를 구비하여 상기 제1 전류를 상기 접지 전압에 제공하는 제2 엔모스 트랜지스터;
    상기 제4 노드에 상기 제2 엔모스 트랜지스터와 병렬로 연결되어 상기 제1 엔모스 트랜지스터와 전류 미러를 구성하고, 상기 제6 노드 및 상기 접지 전압 사이에 연결되고, 상기 제4 노드에 연결되는 게이트를 구비하여 상기 제1 전류를 상기 접지 전압에 제공하는 제3 엔모스 트랜지스터를 포함하는 전압 생성기.
  6. 제4항에 있어서, 상기 전류 생성 회로는
    상기 전원 노드 및 상기 제2 노드 사이에 연결되고, 상기 내부 노드에 연결되는 게이트를 구비하여 상기 제3 전류를 상기 제2 노드에 제공하는 제1 피모스 트랜지스터;
    상기 전원 노드 및 상기 제5 노드 사이에 연결되고, 상기 내부 노드에 연결되는 게이트를 구비하여 상기 제3 전류를 상기 제5 노드에 제공하는 제2 피모스 트랜지스터; 및
    상기 전원 노드 및 상기 제6 노드 사이에 연결되고, 상기 내부 노드에 연결되는 게이트를 구비하여 상기 제3 전류를 상기 제6 노드에 제공하는 제3 피모스 트랜지스터를 포함하는 전압 생성기.
  7. 제4항에 있어서, 상기 제3 전류 미러는
    상기 전원 노드 및 상기 제6 노드 사이에 연결되고, 상기 제6 노드에 연결되는 게이트를 구비하여 상기 제4 전류를 생성하는 제1 피모스 트랜지스터; 및
    상기 전원 노드 및 상기 제3 노드 사이에 연결되어 상기 제1 피모스 트랜지스터와 전류 미러를 구성하고, 상기 제6 노드에 연결되는 게이트를 구비하여 상기 제4 전류를 상기 제3 노드에 제공하는 제2 피모스 트랜지스터를 포함하고,
    상기 제4 전류 미러는
    상기 제5 노드 및 상기 접지 전압 사이에 연결되고, 상기 제5 노드에 연결되는 게이트를 구비하여 상기 제5 전류를 생성하는 제1 엔모스 트랜지스터; 및
    상기 제3 노드 및 상기 접지 전압 사이에 연결되어 상기 제1 엔모스 트랜지스터와 전류 미러를 구성하고, 상기 제5 노드에 연결되는 게이트를 구비하여 상기 접지 전압으로 상기 제5 전류를 방전시키는 제2 엔모스 트랜지스터를 포함하는 전압 생성기.
  8. 복수의 비휘발성 메모리 셀들이 배열되는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 인가되는 워드라인 전압들을 생성하는 전압 생성 회로;
    상기 메모리 셀 어레이와 워드라인들을 통하여 연결되는 어드레스 디코더; 및
    커맨드 및 어드레스에 기초하여 상기 전압 생성 회로 및 상기 어드레스 디코더를 제어하는 제어 회로를 포함하고,
    상기 전압 생성 회로는 상기 워드라인들 중 상기 어드레스에 기초하여 선택된 제1 워드라인에 인가되는 제1 전압을 생성하는 제1 전압 생성기를 포함하고,
    상기 제1 전압 생성기는 상기 제1 전압이 분할된 피드백 전압에 기초한 제1 전류와 상기 피드백 전압의 변동을 반영하는 감지 전압에 기초한 제2 전류에 응답하여 상기 제1 전압을 타겟 레벨로 방전시켜 상기 제1 워드라인에 연결되는 출력 노드에 제공하고,
    상기 제1 전압 생성기는,
    기준 전압과 상기 피드백 전압의 차이를 증폭하여 제1 전류를 생성하는 충전 회로;
    제1 전원 전압에 연결되고, 제1 노드에서 상기 충전 회로와 연결되고, 상기 제1 전류에 기초하여 제2 전류를 생성하는 전류 미러 회로;
    제2 전원 전압에 연결되고, 제2 노드에서 상기 전류 미러 회로와 연결되어 상기 제2 전류를 인입하고, 상기 감지 전압에 기초하여 상기 제2 전류의 방전량을 조절하는 방전 회로; 및
    상기 제1 전원 전압에 연결되고, 제3 노드에서 상기 전류 미러 회로에 연결되고, 상기 제1 전류와 상기 제2 전류에 기초한 상기 제1 전압을 상기 출력 노드에 제공하는 출력 회로를 포함하는 비휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 전압 생성 회로는 상기 제1 워드라인에 인접한 제2 워드라인에 인가되는 제2 전압을 생성하는 제2 전압 생성기를 더 포함하고,
    상기 메모리 셀 어레이는,
    상기 제1 워드라인에 연결되는 제1 메모리 셀들; 및
    상기 제2 워드라인에 연결되는 제2 메모리 셀들을 포함하고,
    상기 제2 메모리 셀들은 상기 제1 메모리 셀들 상에 적층되는 비휘발성 메모리 장치.
  10. 복수의 비휘발성 메모리 셀들을 구비하는 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 동작 방법으로서,
    메모리 컨트롤러로부터 커맨드와 어드레스를 수신하는 단계;
    상기 커맨드 및 상기 어드레스에 기초하여, 전압 생성 회로에서, 상기 메모리 셀 어레이와 복수의 워드라인들을 통하여 연결되는 어드레스 디코더를 통하여 상기 워드라인들 중 선택된 제1 워드라인에 인가될 제1 전압과 상기 워드라인들 중 비선택 워드라인들에 인가될 제2 전압을 생성하는 단계;
    상기 어드레스 디코더를 통하여 상기 제2 전압을 상기 비선택 워드라인들에 인가하면서, 상기 제1 전압을 상기 제1 워드라인에 인가하는 단계; 및
    상기 제1 워드라인에 연결된 제1 메모리 셀들에 센싱 동작을 수행하는 단계를 포함하고,
    상기 제1 전압은 상기 비선택 워드라인들 중 상기 제1 워드라인에 인접한 제2 워드라인에 인가되는 상기 제2 전압에 의한 상기 제1 워드라인으로의 커플링을 상쇄시키도록 조절되는 비휘발성 메모리 장치의 동작 방법.

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