CN108089992B - 操作非易失性存储器装置的方法 - Google Patents

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Abstract

提供了操作非易失性存储器装置的方法。在操作非易失性存储器装置的方法中，响应于擦除命令和地址，在包括第一子块和相邻于第一子块的第二子块的第一存储器块中选择待擦除的第一子块。第一子块包括与多条字线连接的存储器单元，所述多条字线包括相邻于第二子块的至少一条边界字线和除了所述至少一条边界字线之外的内部字线。将擦除电压施加到形成有第一存储器块的基底。基于施加到基底的擦除电压的电压电平，在正在对第一子块执行的擦除操作期间，将第一擦除偏置条件施加到所述至少一条边界字线并将不同于第一擦除偏置条件的第二擦除偏置条件施加到内部字线。

Description

操作非易失性存储器装置的方法
本专利申请要求于2016年11月22日提交到韩国知识产权局(KIPO)的第10-2016-0155680号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。
技术领域
示例性实施例总体上涉及一种半导体存储器装置，更具体地，涉及操作非易失性存储器装置的方法。
背景技术
半导体存储器装置可以是易失性的或非易失性的。易失性半导体存储器装置以高速执行读取操作和写入操作，然而在断电时可能丢失存储在其中的内容。非易失性半导体存储器装置即使在断电时也会保留存储在其中的内容。非易失性存储器装置可以用于存储不论其是否通电都必须保存的内容。
闪存装置通常是非易失性半导体存储器装置。对于诸如计算机、蜂窝电话、PDA、数字相机、摄像机、录音机、MP3播放器、手持PC、游戏机、传真机、扫描仪和打印机等的信息设备，闪存装置可以用作声音和图像数据存储介质。
最近，已经研究了具有以三维堆叠的存储器单元的半导体存储器装置以改善半导体存储器装置的集成度。然而，存储容量的增加会造成诸如由字线耦合引起的软擦除的各种问题。
发明内容
一些示例性实施例涉及提供一种能够提高擦除操作的可靠性的操作非易失性存储器装置的方法。
根据示例性实施例，在操作非易失性存储器装置的方法中，响应于擦除命令和地址，在包括第一子块和相邻于第一子块的第二子块的第一存储器块中选择待擦除的第一子块。第一子块包括与多条字线连接的存储器单元，所述多条字线包括相邻于第二子块的至少一条边界字线和除了所述至少一条边界字线之外的内部字线。将擦除电压施加到形成有第一存储器块的基底。基于施加到基底的擦除电压的电压电平，在正在对第一子块执行的擦除操作期间，对将第一擦除偏置条件施加到所述至少一条边界字线以及将不同于第一擦除偏置条件的第二擦除偏置条件施加到内部字线进行不同地控制。
根据示例性实施例，在操作包括多个存储器单元的非易失性存储器装置的方法中，每个存储器单元存储多个位，所述方法包括执行编程操作和擦除操作。对包括多个子块的第一存储器块执行编程操作，每个子块包括与多条字线结合的存储器单元。执行编程操作的步骤包括：对与所述多条字线中的至少一条边界字线结合的第一存储器单元中的每个存储器单元中的p位数据进行编程，对与所述多条字线中除了所述至少一条边界字线之外的每条内部字线结合的第二存储器单元中的每个存储器单元中的q位数据进行编程。所述至少一条边界字线与另一子块相邻，p为等于或大于1的自然数，q为大于p的自然数。对包括第一子块和相邻于第一子块的第二子块的第一存储器块中的第一子块执行擦除操作。执行擦除操作的步骤包括：基于施加到形成有第一存储器块的基底的擦除电压的电压电平，将第一擦除偏置条件施加到所述至少一条边界字线，并将不同于第一擦除偏置条件的第二擦除偏置条件施加到内部字线。
根据示例性实施例，在操作包括存储器单元阵列的非易失性存储器装置的方法中，所述存储器单元阵列包括多个存储器块，每个存储器块包括多个子块，每个子块包括多个存储器单元，所述方法包括执行擦除操作。执行擦除操作的步骤包括：将擦除电压施加到设置有第一存储器块的基底，在第一时间间隔期间将小于擦除电压的字线擦除电压施加到第一子块的第一字线并且在比第一时间间隔长的第二时间间隔期间将字线擦除电压施加到第一子块的第二字线。
因此，根据示例性实施例，非易失性存储器装置可以按照小于物理块的子块单位来执行擦除操作。当非易失性存储器装置按照子块单位来执行擦除操作时，非易失性存储器装置对用于至少一条边界字线的第一擦除偏置条件和用于内部字线的第二擦除偏置条件进行不同地控制以防止与相邻于被选择的子块的字线结合的存储器单元被软擦除。
附图说明
通过下面结合附图详细的描述，将更清楚地理解说明性的非限制性的示例性实施例。
图1是根据示例性实施例示出电子装置的框图。
图2是根据示例性实施例示出图1中的存储装置的框图。
图3是根据示例性实施例示出图2的存储装置中的存储器控制器的框图。
图4是根据示例性实施例示出图2的存储装置中的非易失性存储器装置的框图。
图5是根据示例实施例示出图4中的存储器单元阵列的框图。
图6是根据示例性实施例示出图5的存储器块中的一个的透视图。
图7是根据示例性实施例示出图6的存储器块的等效电路图。
图8是根据示例实施例示出图4的非易失性存储器装置中的控制电路的框图。
图9是根据示例性实施例示出图4中的非易失性存储器装置的电压发生器的框图。
图10是根据示例性实施例示出图4的非易失性存储器装置中的地址解码器的框图。
图11是根据示例性实施例示出操作非易失性存储器装置的方法的流程图。
图12是根据示例实施例示出图11中的不同地控制第一擦除偏置条件和第二擦除偏置条件的示例性方法的流程图。
图13示出根据示例实施例的当采用图12的方法时子块的偏置条件。
图14A示出根据示例实施例的当采用图12的方法时被选择的子块的电压改变和基底的电压改变。
图14B示出根据示例实施例的当采用图12的方法时图10中的第一开关电路。
图15是根据示例实施例示出图11中的不同地控制第一擦除偏置条件和第二擦除偏置条件的另一示例的流程图。
图16示出根据示例实施例的当采用图15的方法时子块的偏置条件。
图17示出根据示例实施例的当采用图15的方法时被选择的子块的电压改变和基底的电压改变。
图18是根据示例性实施例示出操作非易失性存储器装置的方法的流程图。
图19示出根据示例实施例的当采用图18的方法时子块的存储器单元在编程操作中的编程水平和子块在擦除操作中的偏置条件。
图20示出根据示例实施例的与图19中的边界字线结合的存储器单元的阈值电压分布。
图21示出根据示例实施例的与图19中的内部字线结合的存储器单元的阈值电压分布。
图22是根据示例实施例示出移动装置的框图。
具体实施方式
在下文中将参照附图更充分地描述各种示例性实施例，在附图中，示出了一些示例性实施例。
将理解的是，尽管在这里可以使用术语第一、第二、第三等来描述各种元件，但是这些元件不应受这些术语的限制。除非另外指明，否则这些术语通常用来将一个元件与另一个元件区分开。因此，在不脱离本公开的教导的情况下，下面在说明书的一部分中讨论的第一元件可以在说明书的不同的部分中被命名为第二元件。即使具体名称不用于结合说明书中的元件来进行描述，诸如“第一”和“第二”的术语也可以在权利要求中用来命名权利要求的元件。如这里使用的，术语“和/或”包括一个或更多个相关所列项目的任意组合和所有组合。尽管这里可以使用诸如术语第一、第二、第三等的表述来描述各种元件，但是这些元件应该是列表元件。
实施例按照功能块、功能单元和/或功能模块被描述并示出在附图中。这些块、单元和/或模块可以通过诸如逻辑电路、分立组件、微处理器、硬连线电路、存储器元件和布线连接等的电子电路(或光学电路)物理地实现，所述电子电路(或光学电路)可以使用半导体制造技术和/或其它的制造技术来一起形成在单个集成电路中或形成为分离的集成电路和/或分立的组件(例如，在印刷电路板上一起布线的一些半导体芯片)。可以通过使用执行这里讨论的各种功能的软件(例如，微码)进行编程的一个处理器(例如，微处理器、控制器、CPU、GPU)或多个处理器来实现这些块、单元和/或模块。每个块、每个单元和/或每个模块可以通过专用硬件来实现或实现为执行一些功能的专用硬件和执行其它功能的处理器的组合。此外，实施例的每个块、每个单元和/或每个模块可以通过物理地分离的电路来实施并且不必形成为单个集成的。
图1是根据示例性实施例示出电子装置的框图。
参照图1，电子装置10可以包括主机20和存储装置(或者，存储器系统)30。存储装置30可以包括存储器控制器40以及至少一个非易失性存储器(NVM)装置50。主机20可以控制存储装置30的总体操作。
非易失性存储器装置50可以通过NAND闪存来实现。在示例性实施例中，非易失性存储器装置50可以是非易失性存储器装置，诸如相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、磁阻式存取存储器(MRAM)、铁电随机存取存储器(FRAM)等。
存储器控制器40可以与主机20交换诸如命令、地址、数据等的信号。存储器控制器40可以根据来自主机20的命令将数据写入非易失性存储器装置50并从非易失性存储器装置50读取数据。
图2是根据示例性实施例示出图1中的存储装置的框图。
参照图2，存储装置30可以包括存储器控制器40和至少一个非易失性存储器装置50。
在示例性实施例中，存储器控制器40和非易失性存储器装置50中的每个可以以芯片、封装件或模块的形式来设置。可选择地，存储器控制器40和易失性存储器装置50可以封装为层叠封装件(PoP)、球栅阵列(BGA)、芯片级封装件(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装件(PDIP)、华夫裸片封装件(die in waffle pack)、晶片形式的裸片(diein wafer form)、板上芯片(COB)、陶瓷双列直插封装件(CERDIP)、塑料公制四方扁平封装件(MQFP)、小外形集成电路(SOIC)、收缩型小外形封装件(SSOP)、薄型小外形封装件(TSOP)、薄型四方扁平封装件(TQFP)、系统级封装件(SIP)、多芯片封装件(MCP)、晶片级制造封装件(WFP)和晶片级处理堆叠封装件(WSP)等。
非易失性存储器装置50可以在存储器控制器40的控制下执行读取操作、擦除操作以及编程操作或写入操作。非易失性存储器装置50通过输入/输出线从存储器控制器40接收命令CMD、地址ADDR和数据DATA以执行这样的操作。另外，非易失性存储器装置50通过控制线从存储器控制器40接收控制信号CTRL。另外，非易失性存储器装置50通过电力线从存储器控制器40接收电力PWR。
非易失性存储器装置50可以具有阈值电压分布由于诸如编程经过的时间、温度、编程干扰、读取干扰等的原因而变化的物理特性。例如，存储在非易失性存储器装置50处的数据由于上面的原因变成错误的。存储器控制器40利用各种纠错技术来纠正这样的错误。例如，存储器控制器40可以包括纠错代码(ECC)引擎42。
存储器控制器40可以按照子块单位对非易失性存储器装置50执行擦除操作，子块小于非易失性存储器装置50的一个存储器块。作为示例，一个存储器块可以包括多个子块。当按照子块单位执行擦除操作时，由于字线耦合，与被选择的子块相邻的未选择的子块中的边界字线所连接的存储器单元可能发生软擦除。存储器控制器40可以包括擦除管理模块43a以防止软擦除或者按照子块单位来管理擦除操作。按照子块单位的擦除操作也可以被称作子块擦除操作。
在子块擦除操作之后，擦除管理模块43a可以检查被擦除的子块和/或与被擦除的子块相邻的子块的擦除状态。例如，擦除管理模块43a可以对被擦除的子块的存储器单元进行感测以确定特定参数是否超过参考值。擦除管理模块43a可以读取与被擦除的子块相邻的子块的数据以检测擦除禁止效率。
例如，擦除管理模块43a可以基于从被擦除的子块读取的数据来检测位错误率(BER，bit error rate)。擦除管理模块43a可以获取并监视与被擦除的子块有关的磨损平衡信息(例如，擦除计数)。另外，擦除管理模块43a可以读取被擦除的子块的数据以监视位错误率(BER)的变化和/或被选择的存储器单元的阈值电压的变化。擦除管理模块43a也可以读取未选择的子块的数据以检测阈值电压的变化。
存储器控制器40可以基于擦除管理模块43a检测的擦除状态信息来执行对被选择的子块的不充分擦除进行补偿的各种程序。另外，存储器控制器40可以基于被擦除的子块的擦除状态信息来调节字线擦除电压的电平和/或在待执行的子块操作中使边界字线浮置的时间点。
通常，存储器块是可同时进行擦除的最小存储器单位。在字线在与基底交叉(例如，垂直)的方向上堆叠的三维非易失性存储器装置中，存储器块可以被定义为共享所有的堆叠字线的一组单元串。子块对应于通过按照字线单位或选择线单位划分存储器块(或者物理块)而定义的子存储器单位。例如，可以由共享存储器块的多条字线中的一部分字线的存储器单元来形成每个子块。
在读取操作期间，存储器控制器40可以使用默认的读取电压设定来读取存储在非易失性存储器装置50的第一页处的数据。默认的读取电压设定可以包括预定的读取电压。ECC引擎42可以对从非易失性存储器装置50读取的数据中包括的错误进行检测和纠正。ECC引擎42可以通过检测和纠正错误来执行ECC操作。在示例性实施例中，ECC引擎42可以以硬件的形式实现。在示例实施例中，ECC引擎42可以在非易失性存储器装置50中实现。
图3是根据示例性实施例示出图2的存储装置中的存储器控制器的框图。
参照图2和图3，存储器控制器40可以包括经由总线48连接的处理器41、ECC引擎42、缓冲器43、擦除管理模块43a、随机数发生器44、主机接口45、只读存储器(ROM)46和非易失性存储器接口47。参照图2描述了ECC引擎42和擦除管理模块43a，因此，省略对其的描述。
处理器41控制存储器控制器40的总体操作。在示例性实施例中，擦除管理模块43a可以以软件实现并存储在缓冲器43中。可以通过处理器41来驱动存储在缓冲器43中的擦除管理模块43a。ROM 46以固件形式存储用于存储器控制器40操作所需要的各种信息。
缓冲器43可以存储从非易失性存储器装置50提供的数据并且可以包括擦除管理模块43a。
随机数发生器44使待存储在非易失性存储器装置50中的数据随机化。例如，随机数发生器44可以以字线为单位来使待存储在非易失性存储器装置50中的数据随机化。
数据随机化是对数据进行处理使得连接到字线的存储器单元的编程状态具有相同的比例。例如，如果连接到一条字线的存储器单元是均存储2位数据的多级单元(MLC)，那么每个存储器单元具有擦除状态和第一编程状态至第三编程状态中的一种状态。在这种情况下，随机数发生器44使数据随机化，使得在连接到一条字线的存储器单元中，具有擦除状态的存储器单元的数目、具有第一编程状态的存储器单元的数目、具有第二编程状态的存储器单元的数目、具有第三编程状态的存储器单元的数目基本彼此相同。例如，存储有随机化数据的存储器单元具有编程状态的数目彼此相等的多个编程状态。随机数发生器44对从非易失性存储器装置50读取的数据进行去随机化。
随机数发生器44使页数据随机化。为了易于理解，描述了随机数发生器44的理想操作。然而，本发明构思不限于此。例如，随机数发生器44使数据随机化，使得在连接到一条字线的存储器单元中具有擦除状态的存储器单元的数目、具有第一编程状态的存储器单元的数目、具有第二编程状态的存储器单元的数目、具有第三编程状态的存储器单元的数目接近于同一值。例如，存储有随机化数据的存储器单元具有编程状态的数目彼此类似的多个编程状态。
存储器控制器40通过主机接口45与主机20进行通信。例如，主机接口45可以包括通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI高速、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子(IDE)、移动工业处理器接口(MIPI)、非易失性存储器高速(NVMe)和通用闪存(UFS)等。存储器控制器40通过非易失性存储器接口47与非易失性存储器装置50进行通信。
图4是根据示例性实施例示出图2的存储装置中的非易失性存储器装置的框图。
参照图4，非易失性存储器装置50包括存储器单元阵列100、地址解码器600、页缓冲器电路410、数据输入/输出电路420、基底监控电路430、控制电路500和电压发生器700。
存储器单元阵列100可以通过串选择线SSL、多条字线WL和地选择线GSL结合到地址解码器600。另外，存储器单元阵列100可以通过多条位线BL结合到页缓冲器电路410。
存储器单元阵列100可以包括结合到多条字线WL和多条位线BL的多个存储器单元。
在一些示例性实施例中，存储器单元阵列100可以是以三维结构(或者垂直结构)形成在基底上的三维存储器单元阵列。在这种情况下，存储器单元阵列100可以包括垂直地取向使得至少一个存储器单元位于另一存储器单元之上的垂直单元串。通过引用包含于此的下面的专利文献描述了用于三维存储器阵列的合适构造：美国专利第7,679,133号；第8,553,466号；第8,654,587号；第8,559,235号和美国专利公开第2011/0233648号。
在其它示例性实施例中，存储器单元阵列100可以是以二维结构(或者水平的结构)形成在基底上的二维存储器单元阵列。
地址解码器600可以通过从电压发生器700接收各种电压VWL向串选择线SSL、多条字线WL和地选择线GSL传输电压，以响应于从存储器控制器40接收的地址ADDR和命令CMD来操作存储器单元阵列100的存储器单元。电压发生器700可以响应于从控制电路500接收的控制信号CTL将字线电压VWL提供到地址解码器并将擦除电压VERS提供到存储器单元阵列100。
图5是根据示例性实施例示出图4中的存储器单元阵列的框图。
参照图5，存储器单元阵列100可以包括多个存储器块BLK1至BLKz。在实施例中，通过图4中的地址解码器600来选择存储器块BLK1至BLKz。例如，地址解码器600可以在存储器块BLK1至BLKz之中选择与块地址对应的存储器块BLK。
图6是根据示例性实施例示出图5的存储器块中的一个的透视图。
参照图6，存储器块BLKa包括沿着第一方向D1至第三方向D3延伸的结构。
设置基底111。例如，基底111可以具有第一类型(例如，第一导电类型)的阱。例如，基底111可以具有通过掺杂诸如硼(B)的第3族元素形成的p阱。例如，基底111可以具有设置在n阱中的袋式p阱(pocket p-well)。在实施例中，基底111具有p型阱(或p型袋式阱)。然而，基底111的导电类型不限于p型。
沿第二方向D2延伸的多个掺杂区311至314设置在基底111中/上。例如，多个掺杂区311至314可以具有与基底111的第一类型不同的第二类型(例如，第二导电类型)。在实施例中，第一掺杂区311至第四掺杂区314具有n型。然而，第一掺杂区311至第四掺杂区314的导电类型不限于n型。
沿第二方向D2延伸的多个绝缘材料112在基底111的位于第一掺杂区311和第二掺杂区312之间的区域上沿第三方向D3顺序地设置。例如，多个绝缘材料112沿第三方向D3设置，并间隔开特定距离。示例性地，绝缘材料112可以包括诸如氧化物层的绝缘材料。
沿第三方向D3贯穿绝缘材料的多个柱113在基底111的位于第一掺杂区311和第二掺杂区312之间的区域上沿第一方向D1顺序地设置。例如，多个柱113贯穿绝缘材料112以接触基底111。
例如，每个柱113可以包括多种材料。例如，每个柱113的沟道层114可以包括第一类型的硅材料。例如，每个柱113的沟道层114可以包括与基底111的硅材料相同类型的硅材料。在实施例中，每个柱113的沟道层114包括p型硅。然而，每个柱113的沟道层114不限于p型硅。
每个柱113的内部材料115包括绝缘材料。例如，每个柱113的内部材料115可以包括诸如氧化硅的绝缘材料。例如，每个柱113的内部材料115可以包括气隙。
绝缘层116沿绝缘材料112、柱113和基底111的暴露表面设置在第一掺杂区域311和第二掺杂区域312之间的区域上。示例性地，可以去除设置在最后绝缘材料112的在第三方向D3上的暴露表面上的绝缘层116。
多个第一导电材料211至291在第一掺杂区311和第二掺杂区312之间设置在绝缘层116的暴露表面上。例如，沿第二方向D2延伸的第一导电材料211设置在基底111和与基底111相邻的绝缘材料112之间。
沿第二方向D2延伸的第一导电材料设置在绝缘材料112中的特定绝缘材料的顶部处的绝缘层116与绝缘材料112中的特定绝缘材料的底部处的绝缘层116之间。例如，沿第二方向D2延伸的多个第一导电材料221至281设置在绝缘材料112之间，并且可以理解的是，绝缘层116设置在绝缘材料112与第一导电材料221至281之间。第一导电材料211至291可以包括金属材料。第一导电材料211至291可以包括诸如多晶硅的导电材料。
与第一掺杂区311和第二掺杂区312之间的结构相同的结构可以设置在第二掺杂区312和第三掺杂区313之间的区域中。在第二掺杂区312和第三掺杂区313之间的区域中，设置了沿第二方向D2延伸的多个绝缘材料112、沿第一方向D1顺序地设置并沿第三方向D3贯穿多个绝缘材料112的多个柱113、设置在多个绝缘材料112和多个柱113的暴露表面上的绝缘层116以及沿第二方向D2延伸的多个导电材料213至293。
在第三掺杂区域313和第四掺杂区域314之间的区域中，可以提供与第一掺杂区域311和第二掺杂区域312上的结构相同的结构。在第三掺杂区域313和第四掺杂区域314之间的区域中，设置了沿第二方向D2延伸的多个绝缘材料112、沿第一方向D1顺序地布置并沿第三方向D3贯穿多个绝缘材料112的多个柱113、设置在多个绝缘材料112和多个柱113的暴露表面上的绝缘层116以及沿第二方向D2延伸的多个第一导电材料213至293。
漏极320分别设置在多个柱113上。在漏极上，设置了沿第一方向D1延伸的第二导电材料331至333。第二导电材料331至333沿第二方向D2设置并间隔开特定距离。第二导电材料331至333分别在对应的区域中连接到漏极320。漏极320和沿第一方向D1延伸的第二导电材料333可以通过每个接触插塞连接。第二导电材料331至333可以包括金属材料。第二导电材料331至333可以包括诸如多晶硅的导电材料。
图7是根据示例性实施例示出图6的存储器块的等效电路图。
图7的存储器块BLKa可以以三维结构(或垂直结构)形成在基底上。例如，存储器块BLKa中包括的多个存储器单元串可以形成在与基底垂直的方向上。
参照图7，存储器块BLKa可以包括结合在位线BL1、BL2和BL3与共源极线CSL之间的存储器单元串NS11至NS33。存储器单元串NS11至NS33中的每个可以包括串选择晶体管SST、多个存储器单元MC1至MC12以及地选择晶体管GST。在图7中，存储器单元串NS11至NS33中的每个被示出为包括十二个存储器单元MC1至MC12。然而，示例性实施例不限于此。在一些示例性实施例中，存储单元串NS11至NS33中的每个可以包括任何数目的存储器单元。
串选择晶体管SST可以连接到对应的串选择线SSL1至SSL3。多个存储器单元MC1至MC12可以分别连接到对应的字线WL1至WL12。地选择晶体管GST可以连接到对应的地选择线GSL1至GSL3。串选择晶体管SST可以连接到对应的位线BL1、BL2和BL3，地选择晶体管GST可以连接到共源极线CSL。
在示例实施例中，连接到虚设字线(未示出)的虚设存储器单元可以结合在串选择晶体管SST与存储器单元MC12之间和/或结合在地选择晶体管GST与存储器单元MC1之间。例如，虚设存储器单元可以与正常存储器单元使用同一个工艺同时形成。虚设存储器单元可以被虚设字线激活，但是不会具有从外部装置读取而存储的任何“数据”。例如，存储在与虚设字线电连接的虚设存储器单元中的数据不会像正常存储器单元的数据那样通过列解码器提供的选择信号传输到存储器单元阵列的外部。例如，电连接到虚设字线的虚设存储器单元不会像正常存储器单元那样与位线具有任何连接以在位线和虚设存储器单元之间传输数据。
具有相同高度的字线(例如，WL1)可以公共连接，地选择线GSL1至GSL3和串选择线SSL1至SSL3可以分开。在图7中，存储器块BLKa示出为结合到十二条字线WL1至WL12和三条位线BL1至BL3。然而，示例性实施例不限于此。在一些示例性实施例中，存储器单元阵列100可以结合到任意数目的字线和位线。
根据示例性实施例，存储器块BLKa被划分为由代表性的子块SB1、SB2和SB3表示的多个子块，每个子块在尺寸上小于存储器块BLKa。可以如图7所示在字线方向上划分子块SB1、SB2和SB3。可选择地，可以基于位线或串选择线来划分子块SB1、SB2和SB3。不论用于将存储器块BLKa划分为子块的参考物如何，可以对存储器块BLKa中的子块SB1、SB2和SB3独立地进行擦除。
例如，在存储器块BLKa中包括的存储器单元之中，子块SB1包括结合到字线WL1、WL2、WL3和WL4的存储器单元，子块SB2包括结合到字线WL5、WL6、WL7和WL8的存储器单元，子块SB3包括结合到字线WL9、WL10、WL11和WL12的存储器单元。可以独立于其余的子块SB2和SB3来对子块SB1中包括的存储器单元进行选择和擦除，反之亦然。可以同时或在不同时刻对子块SB1、SB2和SB3中的一个或更多个进行选择和擦除。非易失性存储器装置50的地址解码器600(参照图4)可以提供用于按照子块单位来擦除存储器单元的偏压。
在示例性实施例中，存储器块(物理块)BLKa可以包括两个子块或者四个或更多个子块。另外，一个子块可以包括两条或三条字线或者可以包括五条或更多条字线。子块可以在垂直于基底111的竖直方向上彼此相邻。
参照图4，控制电路500可以从存储器控制器40接收命令(信号)CMD和地址(信号)ADDR，并且基于命令信号CMD和地址信号ADDR来控制非易失性存储器装置50的擦除操作、编程操作和读取操作。
在示例实施例中，控制电路500可以基于命令信号CMD产生用于控制电压发生器700的控制信号CTL并可以产生用于控制页缓冲器电路410的页缓冲器控制信号PBC，并且可以基于地址信号ADDR产生行地址R_ADDR和列地址C_ADDR。控制电路500可以将行地址R_ADDR提供到地址解码器600并将列地址C_ADDR提供到数据输入/输出电路420。另外，控制电路500可以向地址解码器提供从基底监控电路430提供的检测信号DS。模式信号MS表示基底111的电压电平达到了参考电平，或者表示基底111的电压电平在参考时间间隔内保持在恒定电平处。
地址解码器600可以通过串选择线SSL、多条字线WL和地选择线GSL结合到存储器单元阵列100。在编程操作或读取操作期间，地址解码器600可以基于行地址R_ADDR将多条字线WL中的一条字线确定为被选择的字线，并且将所述多条字线WL中的除了被选择的字线之外的其余字线确定为未选择的字线。
电压发生器700可以基于控制信号CTL产生非易失性存储器装置50的操作所需要的字线电压VWL。电压发生器700可以从存储器控制器40接收电力PWR。字线电压VWL可以通过地址解码器600施加到多条字线WL。
例如，在子块擦除操作期间，电压发生器700可以将擦除电压VERS施加到存储器块的阱或基底111，并且可以将字线擦除电压(例如，地电压)施加到被选择的子块的字线。擦除验证操作期间，电压发生器700可以将擦除验证电压施加到被选择的子块的全部字线或者逐条字线地将擦除验证电压顺序地施加到被选择的子块的字线。
例如，在编程操作期间，电压发生器700可以将编程电压施加到被选择的字线并且可以将编程通过电压施加到未选择的字线。另外，在编程验证操作期间，电压发生器700可以将编程验证电压施加到被选择的字线并且可以将验证通过电压施加到未选择的字线。
另外，在读取操作期间，电压发生器700可以将读取电压施加到被选择的字线并且可以将读取通过电压施加到未选择的字线。
页缓冲器电路410可以通过多条位线BL结合到存储器单元阵列100。页缓冲器电路410可以包括多个页缓冲器。在一些示例性实施例中，一个页缓冲器可以连接到一条位线。在其它示例性实施例中，一个页缓冲器可以连接到两条或更多条位线。
页缓冲器电路410可以暂时地存储将要在被选择的页中进行编程的数据或者从存储器单元阵列100的被选择的页读取出的数据。
数据输入/输出电路420可以通过数据线DL结合到页缓冲器电路410。在编程操作期间，数据输入/输出电路420可以从存储器控制器40接收编程数据DATA并基于从控制电路500接收的列地址C_ADDR将编程数据DATA提供到页缓冲器电路410。在读取操作期间，数据输入/输出电路420可以基于从控制电路500接收的列地址C_ADDR将存储在页缓冲器电路410中的读取数据提供到存储器控制器40。
另外，页缓冲器电路410和数据输入/输出电路420从存储器单元阵列100的第一区域读取数据并将读取的数据写入到存储器单元阵列100的第二区域。即，页缓冲器电路410和数据输入/输出电路420可以执行回写操作。
在擦除操作期间，基底监控电路430可以响应于施加到基底的擦除电压VERS来监控基底电压的电压电平(或者基底111的电压电平)VSUB，并且可以向控制电路500提供检测信号DS，其中，检测信号DS表示基底电压VSUB的电平达到参考电平或者表示基底电压VSUB的电平在参考时间间隔内保持在擦除电压VERS的电平处。检测信号DS可以包括多个位，所述多个位可以表示基底电压VSUB的电平达到参考电平或者表示基底电压VSUB的电平在参考时间间隔内保持在擦除电压VERS的电平处。
图8是根据示例实施例示出图4的非易失性存储器装置中的控制电路的框图。
参照图8，控制电路500包括命令解码器510、地址缓冲器520和控制信号发生器530。
命令解码器510对命令CMD进行解码并将解码的命令D_CMD提供到控制信号发生器530。地址缓冲器520接收地址信号ADDR、将行地址R_ADDR提供到地址解码器600并将列地址C_ADDR提供到数据输入/输出电路420。
控制信号发生器530接收解码的命令D_CMD，基于通过解码的命令D_CMD指示的操作来产生控制信号CTL，并将控制信号CTL提供到电压发生器700。另外，控制信号发生器530接收检测信号DS并基于检测信号DS向地址解码器600提供模式信号MS，其中，模式信号MS表示基底电压VSUB的电平达到参考电平或者表示基底电压VSUB的电平在参考时间间隔内保持在擦除电压VERS的电平处。
图9是根据示例性实施例示出图4中的非易失性存储器装置的电压发生器的框图。
参照图9，电压发生器700可以包括高电压发生器710和低电压发生器730。电压发生器700还可以包括负电压发生器750。
高电压发生器710可以响应于控制信号CTL的第一控制信号CTL1根据由命令CMD(或解码的命令D_CMD)指示的操作来产生编程电压PGM、编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS和擦除电压VERS。将编程电压VPGM施加到被选择的字线，可以将编程通过电压VPPASS、验证通过电压VVPASS和读取通过电压VRPASS施加到未选择的字线，并可以将擦除电压VERS施加到存储器块的阱或基底。第一控制信号CTL1可以包括表示由命令CMD指示的操作的多个位。
低电压发生器730可以响应于控制信号CTL的第二控制信号CTL2根据由命令CMD指示的操作来产生编程验证电压VPV、读取电压VRD、擦除验证电压VER和字线擦除电压Vwe。编程验证电压VPV、读取电压VRD和擦除验证电压VER可以根据非易失性存储器装置200的操作而施加到被选择的字线。可以将字线擦除电压Vwe施加到被选择的子块的字线。第二控制信号CTL2可以包括表示由命令CMD指示的操作的多个位。
负电压发生器750可以响应于控制信号CTL的第三控制信号CTL3根据由命令CMD指示的操作来产生具有负电平的编程验证电压VPV'、读取电压VRD'和擦除验证电压VEV'。第三控制信号CTL3可以包括表示由命令CMD指示的操作的多个位。
图10是根据示例性实施例示出图4的非易失性存储器装置中的地址解码器的框图。
参照图10，地址解码器600包括解码器610、第一开关电路620和第二开关电路630。
解码器610接收地址ADDR(例如，行地址R_ADDR)和模式信号MS，根据由地址ADDR指示的子块以及由模式信号指示的基底电压VSUB的电平或基底电压VSUB的保持时间间隔来产生第一选择信号SS1和第二选择信号SS2，并且将第一选择信号SS1提供到第一开关电路620以及将第二选择信号SS2提供到第二开关电路630。作为示例，第一选择信号SS1和第二选择信号SS2中的每个可以具有用于在存储器单元阵列100中的多个块之中选择一个块的多个选择信号。
第一开关电路620和第二开关电路630可以结合到与电压发生器700结合的多条选择线Sl。电压发生器700可以将各种电压VWL提供到多条选择线Sl。第一开关电路620通过至少一条串选择线SSL、多条字线WL1至WLn和至少一条地选择线GSL结合到存储器块BLK1。第二开关电路630通过至少一条串选择线SSL、多条字线WL1至WLn和至少一条地选择线GSL结合到存储器块BLKz。
第一开关电路620包括开关控制器621以及与存储器块BLK1的串选择线SSL、字线WL1至WLn和地选择线GSL结合的多个通过晶体管PT11至PT14。开关控制器621可以响应于第一选择信号SS1通过将第一开关控制信号SCS1提供到通过晶体管PT11至PT14来控制通过晶体管PT11至PT14的导通和截止。作为示例，第一开关控制信号SCS1可以具有响应于第一选择信号SS1在存储器块BLK1中的多个子块之中选择一个子块的多个第一开关控制信号。作为示例，开关控制器621可以响应于第一开关控制信号SCS1的多个第一开关控制信号通过从多个不同的时间间隔中选择特定的时间间隔来控制通过晶体管PT11至PT14的导通时序(例如，时间间隔)。
第二开关电路630包括开关控制器631以及与存储器块BLKz的串选择线SSL、字线WL1至WLn和地选择线GSL结合的多个通过晶体管PT21至PT24。开关控制器631可以响应于第二选择信号SS2通过将第二开关控制信号SCS2提供到通过晶体管PT21至PT24来控制通过晶体管PT21至PT24的导通和截止。作为示例，第二开关控制信号SCS2可以具有响应于第二选择信号SS2在存储器块BLKz中的多个子块之中选择一个子块的多个第二开关控制信号。开关控制器631可以响应于第二开关控制信号SCS2的多个第二开关控制信号通过从多个不同的时间间隔中选择特定的时间间隔来控制通过晶体管PT21至PT24的导通时序(例如，时间间隔)。
图11是根据示例性实施例示出操作非易失性存储器装置的方法的流程图。
参照图2至图11，在操作非易失性存储器装置50的方法中，非易失性存储器装置50响应于从存储器控制器40提供的擦除命令CMD和地址ADDR，在包括第一子块和第二子块的第一存储器块中选择待擦除的第一子块(S100)。第一子块和第二子块彼此相邻。第一子块包括多条字线，所述多条字线包括与第二子块相邻的至少一条边界字线以及除了所述多条字线中的至少一条边界字线之外的内部字线。电压发生器700在控制电路500的控制下将擦除电压VERS施加到第一存储器块的基底111(S200)。地址解码器600基于施加到基底111的擦除电压的电压电平，在正在对第一子块执行擦除操作的期间不同地控制用于第一子块的至少一条边界字线的第一擦除偏置条件和用于内部字线的第二擦除偏置条件(S300)。地址解码器600在第一间隔和紧接着第一间隔的第二间隔期间不同地控制第一擦除偏置条件和第二擦除偏置条件。在第一间隔期间，基底111的电压电平以恒定斜率增大，在第二间隔期间，基底111的电压电平保持在恒定电平处。这里，第一擦除偏置条件可以包括在第一间隔期间将字线擦除电压施加到至少一条边界字线以及在第一间隔中的第一时间点处使所述至少一条边界字线浮置，第二擦除偏置条件可以包括在第一间隔和第二间隔期间将字线擦除电压施加到内部字线。
图12是根据示例实施例示出图11中的不同地控制第一擦除偏置条件和第二擦除偏置条件的示例性方法的流程图，图13示出根据示例实施例的当采用图12的方法时子块的偏置条件，图14A示出根据示例实施例的当采用图12的方法时被选择的子块的电压的改变和基底的电压的改变，图14B示出根据示例实施例的当采用图12的方法时图10中的第一开关电路。
在图13中，假设在图7的存储器块BLKa中的子块SB1、SB2和SB3之中选择了子块SB2。
参照图12、图13、图14A和图14B，为了不同地控制第一擦除偏置条件和第二擦除偏置条件(S300a)，地址解码器600在基底111的电压电平VSUB以恒定斜率增大的第一间隔INT11期间将字线擦除电压Vwe施加到被选择的子块SB2中的内部字线WL6和WL7(S310)。字线擦除电压Vwe可以具有地电压电平或者与地电压电平基本相同的正电压电平。
第一间隔INT11从擦除电压VERS施加到基底111的时间点t11处开始并在基底111的电压电平VSUB达到擦除电压VERS的目标电压电平的时间点t13处结束。当字线擦除电压Vwe在第一间隔INT11内被施加到内部字线WL6和WL7时，地址解码器600在第一间隔INT11内的时间点t12处使被选择的子块SB2的至少一条边界字线WL5和WL8浮置(S320)。
当边界字线WL5和WL8在时间点t12处浮置时，边界字线WL5和WL8的每个电压电平跟随基底111的电压电平VSUB。时间点t12可以是电压电平VSUB响应于施加到基底111的擦除电压VERS而达到参考电平VREF的时间点。假设在参考电平VREF处可以执行擦除操作。
地址解码器600在紧接着第一间隔INT11的第二间隔INT12期间仍然可以将字线擦除电压Vwe施加到内部字线WL6和WL7，并且边界字线WL5和WL8的每个电压电平在第二间隔INT12期间由于浮置而保持在恒定电平处。第二间隔INT12从时间点t13开始并且在切断擦除电压VERS的施加的时间点t14处结束。内部字线WL6和WL7中的每条与它们的沟道之间的电压差对应于VG2的电压差，边界字线WL5和WL8中的每条与它们的沟道之间的电压差对应于VG1的电压差。
在示例实施例中，可以在第一时间间隔(例如，在时间点t11与时间点t12之间)期间向第二子块SB2的边界字线WL5和WL8施加字线擦除电压Vwe，并且可以在比第一时间间隔长的第二时间间隔(例如，在时间点t11与时间点t14之间)期间向第二子块SB2的内部字线WL6和WL7施加字线擦除电压Vwe。在这种情况下，第一时间间隔和第二时间间隔在第一时间间隔(例如，在时间点t11与时间点t12之间)期间重叠。
在示例性实施例中，边界字线可以根据被选择的子块的位置而包括结合到正常存储器单元的正常字线或者结合到虚设存储器单元的虚设字线。
在对按照子块单位执行擦除操作的非易失性存储器装置中的特定子块(例如，子块SB2)的信息进行擦除的情况下，在与被选择的子块SB2相邻的未选择的子块SB1的边界字线WL4和未选择的子块SB3的边界字线WL9中发生由于擦除操作引起的字线干扰现象。该干扰现象会造成与被选择以用于擦除操作的子块相邻的未选择的子块的字线所连接的存储器单元中的电荷扩散现象。
由存储器单元捕获的电荷会通过电荷扩散现象运动到基底，这意味着会使存储在存储器单元中的信息被非故意地擦除。软擦除会由于电荷扩散现象而发生在存储器单元中。因此，在擦除操作中会降低存储在存储器单元中的信息的可靠性。
为了防止传统的非易失性存储器装置中的软擦除，在擦除操作之前执行回写操作，将与可能发生字线干扰现象的相邻的字线连接的存储器单元的有效信息复制到其它字线，并在擦除操作之后将该有效信息写回所述相邻的字线中。然而，根据传统的方案，制造非易失性存储器装置的复杂性增加或者进行擦除操作所需要的时间增加。
在示例性实施例中，在被选择的子块SB2的子块擦除操作期间，将字线擦除电压Vwe施加到边界字线WL5和WL8，当基底111的电压电平VSUB达到参考电平VREF时，使边界字线WL5和WL8浮置。因此，由于边界字线WL5和与边界字线WL5相邻的相邻字线WL4之间的电压差以及边界字线WL8和与边界字线WL8相邻的相邻字线WL9之间的电压差减小，所以可以防止可能发生在相邻的字线WL4和WL9中的软擦除。
在对被选择的子块SB2执行子块擦除操作时，未选择的子块SB1中的字线WL1至WL4、未选择的子块SB3中的字线WL9至WL12、地选择线GSL和串选择线SSL在第一间隔INT11和第二间隔INT12期间被浮置。
由于未选择的子块SB1中的字线WL1至WL4和未选择的子块SB3中的字线WL9至WL12在第一间隔INT11和第二间隔INT12期间浮置，所以在向基底111施加作为高电压的擦除电压VERS时，字线WL1至WL4和字线WL9至WL12的电压由于电容耦合而升压到高电压电平。在这种情况下，字线WL1至WL4和字线WL9至WL12与它们的沟道之间的电压差不足以产生F-N隧穿。因此，可以使未选择的子块SB1和SB3中的存储器单元被擦除禁止。
相反，如果在第一间隔INT11和第二间隔INT12期间将字线擦除电压Vwe施加到边界字线WL5和WL8，而不在时间点t12处使边界字线WL5和WL8浮置，由于字线擦除电压Vwe的电容耦合，相邻的字线WL4和WL9的电压会上升到小于字线WL1至WL3和WL10至WL12的电压。因此，相邻的字线WL4和WL9与沟道之间的电压差会产生弱F-N隧穿，因此会使结合到相邻的字线WL4和WL9的存储单元被软擦除。
在示例性实施例中，可以通过在第一间隔INT11中的时间点t12处使边界字线WL5和WL8浮置来减小电容耦合的影响。
另外，至少一条边界字线的数目、内部字线的数目和相邻字线的数目可以根据图13中的被选择的子块的位置而变化。
参照图14B，被选择的子块SB2的各条字线WL5至WL8结合到各通过晶体管PT31至PT34，各开关控制信号SCS131至SCS134施加到各通过晶体管PT31至PT34的栅极。开关控制器621响应于第一选择信号SS1启用开关控制信号SCS131至SCS134直到第一间隔INT11中的时间点t12为止，并且在时间点t12处禁用开关控制信号SCS131和SCS134以使边界字线WL5和WL8浮置。
图15是根据示例实施例示出图11中的不同地控制第一擦除偏置条件和第二擦除偏置条件的另一示例的流程图，图16示出根据示例实施例的当采用图15的方法时子块的偏置条件，图17示出根据示例实施例的当采用图15的方法时被选择的子块的电压的改变和基底的电压的改变。
在图15中，假设在图7的存储器块BLKa中的子块SB1、SB2和SB3之中选择了子块SB2。
参照图15至图17，为了不同地控制第一擦除偏置条件和第二擦除偏置条件(S300b)，地址解码器600在基底111的电压电平VSUB以恒定斜率增大的第一间隔INT21期间将字线擦除电压Vwe施加到被选择的子块SB2的边界字线WL5和WL8以及内部字线WL6和WL7(S330)。字线擦除电压Vwe可以具有地电压电平或者与地电压电平基本相同的正电压电平。
第一间隔INT21从擦除电压VERS施加到基底111的时间点t21处开始并在基底111的电压电平VSUB达到擦除电压VERS的目标电压电平的时间点t22处结束。在基底111的电压电平VSUB保持在擦除电压VERS的目标电压电平的第二间隔INT22中，地址解码器600在时间点t23处使被选择的子块SB2的至少一条边界字线WL5和WL8浮置(S340)。第二间隔INT22紧接着第一间隔INT21。当边界字线WL5和WL8在时间点t23处浮置时，边界字线WL5和WL8的每个电压电平保持在从字线擦除电压Vwe升高到的恒定电平V1处。
电压发生器700在比时间点t23晚的时间点t24处切断擦除电压VERS向基底111的施加(S350)。然后，在第一擦除执行时间间隔EXET1期间对结合到边界字线WL5和WL8的存储器单元执行子块擦除操作，并在第二擦除执行时间间隔EXET2期间对结合到内部字线WL6和WL7的存储器单元执行子块擦除操作。根据示例实施例，第一擦除偏置条件可以包括：在第一间隔INT21期间将字线擦除电压Vwe施加到边界字线WL5和WL8，在第二间隔INT22中的时间点t23(第一时间点)处使边界字线WL5和WL8浮置并在第二间隔INT22中的时间点t24(第二时间点)处切断擦除电压VERS的施加，其中，第二时间点晚于第一时间点。第二擦除偏置条件可以包括：在第一间隔INT21和第二间隔INT22期间将字线擦除电压Vwe施加到内部字线W6和W7，并在第二间隔INT22中的时间点t24处切断擦除电压VERS的施加。
第一擦除执行时间间隔EXET1小于第二擦除执行时间间隔EXET2。因此，由于对结合到边界字线WL5和WL8的存储器单元执行子块擦除操作的擦除执行时间间隔减小，所以在相邻于被选择的子块SB2的相邻的字线WL4和WL9上发生耦合现象的时间间隔可以减小，从而防止可能发生在相邻的字线WL4和WL9中的软擦除现象。
在示例实施例中，可以在第一时间间隔(例如，在时间点t21与时间点t23之间)期间向第二子块SB2的边界字线WL5和WL8施加字线擦除电压Vwe，并且可以在比第一时间间隔长的第二时间间隔(例如，在时间点t21与时间点t24之间)期间向第二子块SB2的内部字线WL6和WL7施加字线擦除电压Vwe。在这种情况下，第一时间间隔和第二时间间隔在第一时间间隔(例如，在时间点t21与时间点t23之间)期间重叠。
参照图14B，开关控制器621响应于第一选择信号SS1启用开关控制信号SCS131至SCS134直到第二间隔INT22中的时间点t23为止，并且在时间点t23处禁用开关控制信号SCS131和SCS134以使边界字线WL5和WL8浮置。
在对被选择的子块SB2执行子块擦除操作时，未选择的子块SB1中的字线WL1至WL4、未选择的子块SB3中的字线WL9至WL12、地选择线GSL和串选择线SSL在第一间隔INT21和第二间隔INT22期间被浮置。
图18是根据示例性实施例示出操作非易失性存储器装置的方法的流程图。
图19示出根据示例实施例的当采用图18的方法时子块的存储器单元在编程操作中的编程水平和子块在擦除操作中的偏置条件。
参照图2至图10、图18和图19，在操作包括均存储多个位的多个存储器单元的非易失性存储器装置50的方法中，非易失性存储器装置50响应于来自存储器控制器40的编程命令CMD对包括多个子块的第一存储器块进行编程(S410)。每个子块包括多条字线。当非易失性存储器装置50对第一存储器块进行编程时，非易失性存储器装置50对与多条字线中的至少一条边界字线结合的每个第一存储器单元中的p位数据进行编程，并且对多条字线中的除了所述至少一条边界字线之外的每条内部字线所结合的每个第二存储器单元中的q位数据进行编程。至少一条边界字线与其它的子块相邻，p是等于或大于1的自然数，q是大于p的自然数。
地址解码器600响应于来自存储器控制器40的擦除命令CMD和地址ADDR，根据基底111的响应于施加到其中形成有第一存储器块的基底111的擦除电压VERS的电压电平，在不同地控制用于至少一条边界字线的第一擦除偏置条件和用于内部字线的第二擦除偏置条件的同时，对包括第一子块和第二子块的第一存储器块中的第一子块或第二子块进行擦除(S420)。第一子块和第二子块彼此相邻。地址解码器600在第一间隔和紧接着第一间隔的第二间隔期间不同地控制第一擦除偏置条件和第二擦除偏置条件。在第一间隔期间，基底111的电压电平以恒定的斜率增加，在第二间隔期间，基底111的电压电平保持在恒定水平。
在图19中，假设在图7的存储器块BLKa中的子块SB1、SB2和SB3中选择了子块SB2。
在编程操作期间，在与子块SB1的内部字线WL1至WL3结合的每个存储器单元中对q位数据进行编程，并在与子块SB1的边界字线WL4结合的存储器单元中对p位数据进行编程。在编程操作期间，在与子块SB2的内部字线WL6和WL7结合的每个存储器单元中对q位数据进行编程，并在与子块SB2的边界字线WL5和WL8结合的每个存储器单元中对p位数据进行编程。在编程操作期间，在与子块SB3的内部字线WL10至WL12结合的每个存储器单元中对q位数据进行编程，并在与子块SB3的边界字线WL9结合的存储器单元中对p位数据进行编程。
由于在与每条内部字线结合的每个存储器单元中对q位数据进行编程并在与每条边界字线结合的每个存储器单元中对p位数据进行编程，所以与每条边界字线结合的存储器单元的两个相邻编程状态之间的每个第一裕量大于与每条内部字线结合的存储器单元的两个相邻编程状态之间的每个第二裕量。
在子块擦除操作期间，如参照图14A描述的，地址解码器600在基底111的电压电平VSUB以恒定斜率增大的第一间隔INT11期间将字线擦除电压Vwe施加到被选择的子块SB2中的内部字线WL6和WL7，地址解码器600在第一间隔INT11内的时间点t12处使被选择的子块SB2的至少一条边界字线WL5和WL8浮置。因此，可以防止或可以减小可能发生在与相邻于被选择的子块SB2的相邻的字线WL4和WL9结合的存储器单元中的软擦除现象。
虽然图19中未示出，但是如参照图17描述的，在基底111的电压电平VSUB保持在擦除电压VERS的目标电压电平的第二间隔INT22中，地址解码器600在时间点t23处使被选择的子块SB2的至少一条边界字线WL5和WL8浮置。因此，可以防止或可以减小可能发生在与相邻于被选择的子块SB2的相邻的字线WL4和WL9结合的存储器单元中的软擦除现象。
图20示出根据示例实施例的与图19中的边界字线结合的存储器单元的阈值电压分布。图21示出根据示例实施例的与图19中的内部字线结合的存储器单元的阈值电压分布。
在图20中，假设结合到边界字线的每个存储器单元存储2位数据，在图21中，假设结合到内部字线的每个存储器单元存储3位数据。
参照图20，结合到边界字线的每个存储器单元可以具有擦除状态E和第一编程状态P11至第三编程状态P13中的一个状态。
参照图21，结合到内部字线的每个存储器单元可以具有擦除状态E和第一编程状态P21至第七编程状态P27中的一个状态。
结合到每条边界字线的存储器单元中的擦除状态E与第一编程状态P11之间的裕量MG11大于结合到每条内部字线的存储器单元中的擦除状态E与第一编程状态P21之间的裕量MG21。另外，结合到每条边界字线的存储器单元中的第一编程状态P11与第二编程状态P12之间的裕量MG12大于结合到每条内部字线的存储器单元中的第一编程状态P21与第二编程状态P22之间的裕量MG22。作为示例，当对被选择的子块SB2执行子块擦除操作时，因为结合到相邻的字线WL4和WL9的存储器单元中的编程状态之间的裕量大，所以可以减小由于施加字线擦除电压Vwe产生的耦合的影响。
图22是根据示例实施例示出移动装置的框图。
参照图22，移动装置1000可以包括应用处理器1100、通信模块1200、显示/触摸模块1300、存储装置1400和缓冲器RAM 1500。
应用处理器1100控制移动装置1000的操作。通信模块1200被实现为与外部装置执行无线通信或有线通信。显示/触摸模块1300被实现为显示由应用处理器1100处理的数据或者被实现为通过触摸面板接收数据。存储装置1400可以被实现为存储用户数据。
存储装置1400可以是eMMC、SSD、UFS装置等。存储装置1400可以采用图2的存储装置30。存储装置1400可以包括存储器控制器和至少一个非易失性存储器装置。至少一个非易失性存储器装置可以包括图4的非易失性存储器装置50。例如，非易失性存储器装置可以按照小于物理块的子块单位来执行擦除操作。当非易失性存储器装置按照子块单位来执行擦除操作时，非易失性存储器装置对用于至少一条边界字线的第一擦除偏置条件和用于内部字线的第二擦除偏置条件进行不同的控制，以防止与相邻于被选择的子块的相邻的字线结合的存储器单元被软擦除。
缓冲器RAM 1500暂时地存储用于处理移动装置1000的操作的数据。
根据示例性实施例的非易失性存储器装置或存储装置可以使用各种封装类型或封装构造来进行封装。
本公开可以应用于包括非易失性存储器装置的各种电子装置。例如，可以将本公开应用到诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏控制台、导航系统等的系统。
前述是对示例性实施例的举例说明，并且不应被解释为对示例性实施例的限制。虽然已经描述了一些示例性实施例，但是本领域的技术人员将容易地认识到，在实质上不脱离本公开的新颖性教导和及优点的情况下，在示例性实施例中可以进行许多修改是可能的。因此，所有的这些修改意图包括在如权利要求中限定的本公开的范围内。

Claims (20)

1.一种操作非易失性存储器装置的方法，所述方法包括：
响应于擦除命令和地址，在包括第一子块和相邻于第一子块的第二子块的第一存储器块中选择待擦除的第一子块，其中，第一子块包括与多条字线连接的存储器单元，第一子块的所述多条字线包括相邻于第二子块的至少一条边界字线和除了所述至少一条边界字线之外的多条内部字线；
将擦除电压施加到形成有第一存储器块的基底；
基于施加到基底的擦除电压的电压电平，在正在对第一子块执行的擦除操作期间，将第一擦除偏置条件施加到被执行擦除操作的第一子块的所述至少一条边界字线，并将不同于第一擦除偏置条件的第二擦除偏置条件施加到被执行擦除操作的第一子块的所述多条内部字线，其中，在第一时间间隔期间将字线擦除电压施加到被执行擦除操作的第一子块的所述至少一条边界字线，在比第一时间间隔长的第二时间间隔期间将字线擦除电压施加到被执行擦除操作的第一子块的所述多条内部字线。
2.根据权利要求1所述的方法，其中，在第一间隔期间，施加到基底的擦除电压的电压电平以恒定斜率增大，在紧接着第一间隔的第二间隔期间，施加到基底的擦除电压的电压电平保持在恒定电平处，
其中，第一擦除偏置条件包括在第一间隔期间将字线擦除电压施加到所述至少一条边界字线并在第一间隔中的第一时间点处使所述至少一条边界字线浮置，
其中，第二擦除偏置条件包括在第一间隔和第二间隔期间将字线擦除电压施加到所述多条内部字线。
3.根据权利要求2所述的方法，其中，第一时间点对应于施加到基底的擦除电压的电压电平达到参考电压电平处的时间点。
4.根据权利要求2所述的方法，其中，擦除电压的电平大于字线擦除电压的电平，字线擦除电压是地电压或者大于地电压。
5.根据权利要求2所述的方法，其中，将字线擦除电压施加到所述多条内部字线直到第二间隔中的第二时间点为止，并使所述至少一条边界字线浮置直到第二间隔中的第二时间点为止。
6.根据权利要求5所述的方法，所述方法还包括：
在第二间隔期间使第一存储器块中除了第一子块之外的未选择的子块的字线浮置。
7.根据权利要求1所述的方法，其中，在第一间隔期间，施加到基底的擦除电压的电压电平以恒定斜率增大，在紧接着第一间隔的第二间隔期间，施加到基底的擦除电压的电压电平保持在恒定电平处，
其中，第一擦除偏置条件包括：在第一间隔期间将字线擦除电压施加到所述至少一条边界字线；在第二间隔中的第一时间点处使所述至少一条边界字线浮置；在第二间隔中的第二时间点处切断擦除电压的施加，其中，第二时间点晚于第一时间点，
其中，第二擦除偏置条件包括：在第一间隔和第二间隔期间将字线擦除电压施加到所述多条内部字线；在第二间隔中的第二时间点处切断擦除电压的施加。
8.根据权利要求7所述的方法，其中，将字线擦除电压施加到所述多条内部字线和所述至少一条边界字线直到第二间隔中的第一时间点为止。
9.根据权利要求7所述的方法，所述方法还包括：
在第一间隔和第二间隔期间使第一存储器块中除了第一子块之外的未选择的子块的字线浮置。
10.根据权利要求7所述的方法，其中，擦除与所述至少一条边界字线结合的存储器单元所用的第一擦除执行时间小于擦除与每条内部字线结合的存储器单元所用的第二擦除执行时间。
11.根据权利要求1所述的方法，其中：
第一存储器块包括多个单元串，
所述多个单元串中的每个单元串包括在垂直于基底的竖直方向上堆叠的多个存储器单元，
第一子块和第二子块在竖直方向上彼此相邻，
所述至少一条边界字线对应于与正常存储器单元结合的正常字线或与虚设存储器单元结合的虚设字线。
12.一种操作非易失性存储器装置的方法，所述非易失性存储器装置包括多个存储器单元，每个存储器单元存储多个位，所述方法包括：
对包括多个子块的第一存储器块执行编程操作，每个子块包括与多条字线结合的存储器单元，其中，执行编程操作的步骤包括：对与所述多条字线中的至少一条边界字线结合的多个第一存储器单元中的每个存储器单元中的p位数据进行编程，对与所述多条字线中除了所述至少一条边界字线之外的多条内部字线中的每条内部字线结合的多个第二存储器单元中的每个存储器单元中的q位数据进行编程，其中，所述至少一条边界字线与另一个子块相邻，p为等于或大于1的自然数，q为大于p的自然数；
对包括第一子块和与第一子块相邻的第二子块的第一存储器块中的第一子块执行擦除操作，其中，执行擦除操作的步骤包括：基于施加到形成有第一存储器块的基底的擦除电压的电压电平，将第一擦除偏置条件施加到被执行擦除操作的第一子块的至少一条边界字线，并将不同于第一擦除偏置条件的第二擦除偏置条件施加到被执行擦除操作的第一子块的多条内部字线，其中，在第一时间间隔期间将字线擦除电压施加到被执行擦除操作的第一子块的所述至少一条边界字线，在比第一时间间隔长的第二时间间隔期间将字线擦除电压施加到被执行擦除操作的第一子块的所述多条内部字线。
13.根据权利要求12所述的方法，其中，在第一间隔期间，施加到基底的擦除电压的电压电平以恒定斜率增大，在紧接着第一间隔的第二间隔期间，施加到基底的擦除电压的电压电平保持在目标电平处，
其中，第一擦除偏置条件包括：将比擦除电压小的字线擦除电压施加到第一子块的所述至少一条边界字线直到第一间隔中的第一时间点处为止以及从第一间隔中的第一时间点处开始使所述至少一条边界字线浮置，
其中，第二擦除偏置条件包括：在第一间隔和第二间隔期间将字线擦除电压施加到第一子块的所述多条内部字线。
14.根据权利要求12所述的方法，其中，在第一间隔期间，施加到基底的擦除电压的电压电平以恒定斜率增大，在紧接着第一间隔的第二间隔期间，施加到基底的擦除电压的电压电平保持在目标电平处，
其中，第一擦除偏置条件包括：在第一间隔期间将比擦除电压小的字线擦除电压施加到所述至少一条边界字线；在第二间隔中的第一时间点处使第一子块的所述至少一条边界字线浮置；在第二间隔中的第二时间点处切断擦除电压的施加，其中，第二时间点晚于第一时间点，
其中，第二擦除偏置条件包括：在第一间隔和第二间隔期间将字线擦除电压施加到所述多条内部字线；在第二间隔中的第二时间点处切断擦除电压的施加。
15.根据权利要求12所述的方法，其中，
第一存储器块包括多个单元串，
所述多个单元串中的每个单元串包括在垂直于基底的竖直方向上堆叠的多个存储器单元，
第一子块和第二子块在竖直方向上彼此相邻，
所述至少一条边界字线对应于与正常存储器单元结合的正常字线或与虚设存储器单元结合的虚设字线。
16.一种操作非易失性存储器装置的方法，所述非易失性存储器装置包括存储器单元阵列，存储器单元阵列包括多个存储器块，每个存储器块包括多个子块，每个子块包括多个存储器单元，所述方法包括：
对第一存储器块的第一子块执行擦除操作，其中，执行擦除操作的步骤包括：将擦除电压施加到设置有第一存储器块的基底，在第一时间间隔期间将小于擦除电压的字线擦除电压施加到被执行擦除操作的第一子块的第一字线；在比第一时间间隔长的第二时间间隔期间将字线擦除电压施加到被执行擦除操作的第一子块的第二字线，
其中，第一子块的第一字线与第一存储器块的未选择的子块相邻，第一子块的第二字线与未选择的子块不相邻。
17.根据权利要求16所述的方法，所述方法还包括：
当向第二字线施加字线擦除电压时，在向第一字线施加字线擦除电压之后，从施加到基底的擦除电压达到比擦除电压的目标电压电平小的第一电压电平的时间点开始使第一字线浮置。
18.根据权利要求16的所述的方法，所述方法还包括：
当向第二字线施加字线擦除电压时，在向第一字线施加字线擦除电压之后，从施加到基底的擦除电压保持在擦除电压的目标电压电平处的时间点开始使第一字线浮置。
19.根据权利要求16所述的方法，其中，每个存储器块中的所述多个子块相对于基底垂直地堆叠。
20.根据权利要求16所述的方法，其中，第一时间间隔和第二时间间隔在第一时间间隔期间重叠。
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